JPH0845275A - メモリリード／ライト制御方法およびその方法を使用したメモリ装置 - Google Patents
メモリリード／ライト制御方法およびその方法を使用したメモリ装置Info
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- JPH0845275A JPH0845275A JP6178191A JP17819194A JPH0845275A JP H0845275 A JPH0845275 A JP H0845275A JP 6178191 A JP6178191 A JP 6178191A JP 17819194 A JP17819194 A JP 17819194A JP H0845275 A JPH0845275 A JP H0845275A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】コンピュータシステムに設けられるメモリ装置
の電力消費を低減し、システム全体の低消費電力化を図
る。 【構成】書込み時は、書き込みデータのビットそれぞれ
の論理値がビット判定回路１１によって検査され、論理
値“０”のビット数が論理値“１”のビット数よりも多
く存在するか否かが判断される。論理値“０”のビット
数の方が多い場合には、書込みデータ反転回路１２によ
って書き込みデータのビットそれぞれの論理値が反転さ
れ、反転を示す“１”の反転情報と反転された書込みデ
ータがロウデコーダ２によって選択された行に同時に書
き込まれる。読み出し時は、反転情報とデータが同時に
読み出され、反転情報の値が反転を示す０”ならば、読
み出しデータのビットそれぞれの論理値が読み出しデー
タ反転回路１４によって再び反転されて外部に読み出さ
れる。
の電力消費を低減し、システム全体の低消費電力化を図
る。 【構成】書込み時は、書き込みデータのビットそれぞれ
の論理値がビット判定回路１１によって検査され、論理
値“０”のビット数が論理値“１”のビット数よりも多
く存在するか否かが判断される。論理値“０”のビット
数の方が多い場合には、書込みデータ反転回路１２によ
って書き込みデータのビットそれぞれの論理値が反転さ
れ、反転を示す“１”の反転情報と反転された書込みデ
ータがロウデコーダ２によって選択された行に同時に書
き込まれる。読み出し時は、反転情報とデータが同時に
読み出され、反転情報の値が反転を示す０”ならば、読
み出しデータのビットそれぞれの論理値が読み出しデー
タ反転回路１４によって再び反転されて外部に読み出さ
れる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばポータブルコ
ンピュータなどの各種携帯型電子機器装置に内蔵される
メモリ装置に関する。
ンピュータなどの各種携帯型電子機器装置に内蔵される
メモリ装置に関する。
【０００２】
【従来の技術】近年、ＬＳＩの低消費電力化が注目され
ている。今後発展が期待されている携帯型情報処理装置
に搭載されるＬＳＩには、低消費電力であることが要求
されるからである。ただし低消費電力でありながらも同
時にあるレベルの性能を維持する必要があり、両者を両
立するためには半導体設計、アーキテクチャ設計の枠を
越えた総合的な研究が必要であると言われている。
ている。今後発展が期待されている携帯型情報処理装置
に搭載されるＬＳＩには、低消費電力であることが要求
されるからである。ただし低消費電力でありながらも同
時にあるレベルの性能を維持する必要があり、両者を両
立するためには半導体設計、アーキテクチャ設計の枠を
越えた総合的な研究が必要であると言われている。
【０００３】携帯型情報処理装置の制御部分の低消費電
力化を考える上で、メモリ部分の低消費電力化は重要で
ある。なぜなら、あるレベルの性能を維持するために携
帯型情報処理装置には、キャッシュメモリやレジスタフ
ァイル、各種バッファメモリ、メインメモリなど多くの
メモリ装置が使用されており、また、メモリ装置の消費
電力、特にメモリ装置のセンスアンプ部分の消費電力は
他の回路と比べて極めて大きいからである。
力化を考える上で、メモリ部分の低消費電力化は重要で
ある。なぜなら、あるレベルの性能を維持するために携
帯型情報処理装置には、キャッシュメモリやレジスタフ
ァイル、各種バッファメモリ、メインメモリなど多くの
メモリ装置が使用されており、また、メモリ装置の消費
電力、特にメモリ装置のセンスアンプ部分の消費電力は
他の回路と比べて極めて大きいからである。
【０００４】図８には、従来の典型的なメモリ装置の構
成が概念的に示されている。このメモリ装置は、３２
（ビット）×２０４８（ワード）構成のメモリセルアレ
イ１、ロウデコーダ２、センスアンプ３、および出力回
路４などから構成されている。
成が概念的に示されている。このメモリ装置は、３２
（ビット）×２０４８（ワード）構成のメモリセルアレ
イ１、ロウデコーダ２、センスアンプ３、および出力回
路４などから構成されている。
【０００５】このメモリ装置に与えられるアドレス（Ａ
１０−Ａ００）によって特定されるメモリワード（３２
ビット）に対し、書き込み時は書き込みデータ（ＤＩＮ
３１−ＤＩＮ００）がライトパルス（ＷＥ）の立ち上が
りで書き込まれる。
１０−Ａ００）によって特定されるメモリワード（３２
ビット）に対し、書き込み時は書き込みデータ（ＤＩＮ
３１−ＤＩＮ００）がライトパルス（ＷＥ）の立ち上が
りで書き込まれる。
【０００６】また、読み出し時は、アドレス（Ａ１０−
Ａ００）で特定されるワードのメモリセル群それぞれの
データがビット線上に出力され、これによってビット線
電位が微小に変化される。この微小な電位変化はセンス
アンプ３によって増幅された後、出力回路４を介して出
力データ（ＤＯＵＴ３１−ＤＯＵＴ００）として読み出
される。
Ａ００）で特定されるワードのメモリセル群それぞれの
データがビット線上に出力され、これによってビット線
電位が微小に変化される。この微小な電位変化はセンス
アンプ３によって増幅された後、出力回路４を介して出
力データ（ＤＯＵＴ３１−ＤＯＵＴ００）として読み出
される。
【０００７】このようなメモリ装置においては、出力デ
ータの論理値が変化する時に大電流が流れ、多くの電力
が消費される。例えば、全ビット“１”のデータ読み出
しの直後に、全ビット“０”のデータを読み出す場合に
おいては、センスアンプ３および出力回路４において各
ビット部の回路が同時にスイッチング動作され、これに
よって多くの電力が消費される。
ータの論理値が変化する時に大電流が流れ、多くの電力
が消費される。例えば、全ビット“１”のデータ読み出
しの直後に、全ビット“０”のデータを読み出す場合に
おいては、センスアンプ３および出力回路４において各
ビット部の回路が同時にスイッチング動作され、これに
よって多くの電力が消費される。
【０００８】また、通常のメモリ装置は集積度を向上
し、リードアクセスタイムを改善するために、プリチャ
ージ方式を採用している。プリチャージ方式はデータを
読み出す前にビット線を論理値“１”にプリチャージし
ておき、読み出しデータが“０”であるビット線の電荷
のみを放電させることにより高速化を実現するものであ
る。
し、リードアクセスタイムを改善するために、プリチャ
ージ方式を採用している。プリチャージ方式はデータを
読み出す前にビット線を論理値“１”にプリチャージし
ておき、読み出しデータが“０”であるビット線の電荷
のみを放電させることにより高速化を実現するものであ
る。
【０００９】このようなプリチャージ型のメモリ装置を
使用した場合には、出力データに“０”が多いほど出力
段回路のスイッチ回数が増え、電力消費量が増加するこ
とになる。
使用した場合には、出力データに“０”が多いほど出力
段回路のスイッチ回数が増え、電力消費量が増加するこ
とになる。
【００１０】
【発明が解決しようとする課題】このように、従来のメ
モリ装置においては、出力データの論理値が変化する時
に大電流が流れ、多くの電力が消費される。また、特に
プリチャージ型のメモリ装置においては、論理値“０”
の出力データを読み出すときに電力消費が大きくなる欠
点があった。
モリ装置においては、出力データの論理値が変化する時
に大電流が流れ、多くの電力が消費される。また、特に
プリチャージ型のメモリ装置においては、論理値“０”
の出力データを読み出すときに電力消費が大きくなる欠
点があった。
【００１１】そこで、最近では、メモリ装置の消費電力
を削減するために、半導体設計ルールの微細化や、読み
出し速度を犠牲にしてセンスアンプのトランジスタサイ
ズを削減するなど、半導体技術による改善が進められて
いる。
を削減するために、半導体設計ルールの微細化や、読み
出し速度を犠牲にしてセンスアンプのトランジスタサイ
ズを削減するなど、半導体技術による改善が進められて
いる。
【００１２】しかし、今後は、高速動作と低消費電力化
を両立することが必要であるので、半導体技術のみなら
ず、メモリ装置に対するデータのリード／ライト制御な
どのシステムアーキテクチャのレベルからも、メモリ装
置の低消費電力化を図ることが要求されている。
を両立することが必要であるので、半導体技術のみなら
ず、メモリ装置に対するデータのリード／ライト制御な
どのシステムアーキテクチャのレベルからも、メモリ装
置の低消費電力化を図ることが要求されている。
【００１３】この発明はこのような点に鑑みてなされた
ものであり、アーキテクチャレベルからのアプローチに
よりメモリ装置の消費電力を低減することが可能なメモ
リリード／ライト制御方法およびその方法を使用したメ
モリ装置を提供することを目的とする。
ものであり、アーキテクチャレベルからのアプローチに
よりメモリ装置の消費電力を低減することが可能なメモ
リリード／ライト制御方法およびその方法を使用したメ
モリ装置を提供することを目的とする。
【００１４】
【課題を解決するための手段および作用】この発明は、
メモリ装置に対するデータ書込みおよび読み出しを制御
するメモリリード／ライト制御方法において、データ書
込み要求に応答して、書込みデータのビット列を調べ、
論理値“１”を示すビットが論理値“０”を示すビット
の数よりも多いか否かを判定し、論理値“０”のビット
の数が多いことが判定された時、前記書き込みデータの
ビットそれぞれの論理値を反転し、論理反転された書込
みデータ、および書込みデータが論理反転されたことを
示す情報を対応させて前記メモリ装置に書込み、データ
読み出し要求に応答して、前記メモリ装置からデータお
よびそれに対応する情報を読み出すことを特徴とする。
メモリ装置に対するデータ書込みおよび読み出しを制御
するメモリリード／ライト制御方法において、データ書
込み要求に応答して、書込みデータのビット列を調べ、
論理値“１”を示すビットが論理値“０”を示すビット
の数よりも多いか否かを判定し、論理値“０”のビット
の数が多いことが判定された時、前記書き込みデータの
ビットそれぞれの論理値を反転し、論理反転された書込
みデータ、および書込みデータが論理反転されたことを
示す情報を対応させて前記メモリ装置に書込み、データ
読み出し要求に応答して、前記メモリ装置からデータお
よびそれに対応する情報を読み出すことを特徴とする。
【００１５】この方法によれば、例えば、メモリに書き
込まれるデータに論理値“０”が多ければデータが論理
反転して書き込まれる。これにより、従来のメモリに比
べて論理値“１”であるビットがメモリに多く書き込ま
れることになる。
込まれるデータに論理値“０”が多ければデータが論理
反転して書き込まれる。これにより、従来のメモリに比
べて論理値“１”であるビットがメモリに多く書き込ま
れることになる。
【００１６】通常、メモリ装置においては、その読み出
し時に出力データの論理レベルが変化する際に多くの電
力が消費される。しかし、この発明では、例えば、全ビ
ット“０”の書込みデータは全ビット“１”に論理反転
されて書き込まれる。このため、全ビット“１”のデー
タの読み出しの直後に、全ビット“０”のデータを読み
出す場合においても、メモリ内部では全ビット“１”の
データの読み出しが連続することになる。したがって、
センスアンプや読み出し回路などのメモリ出力段回路が
スイッチングする回数が減り、読み出し時の電力消費を
低減できる。
し時に出力データの論理レベルが変化する際に多くの電
力が消費される。しかし、この発明では、例えば、全ビ
ット“０”の書込みデータは全ビット“１”に論理反転
されて書き込まれる。このため、全ビット“１”のデー
タの読み出しの直後に、全ビット“０”のデータを読み
出す場合においても、メモリ内部では全ビット“１”の
データの読み出しが連続することになる。したがって、
センスアンプや読み出し回路などのメモリ出力段回路が
スイッチングする回数が減り、読み出し時の電力消費を
低減できる。
【００１７】また、読み出し時には、データと一緒にそ
れに対応する属性情報が読み出されるので、その属性情
報にしたがって読み出しデータの再反転などを行うこと
ができる。
れに対応する属性情報が読み出されるので、その属性情
報にしたがって読み出しデータの再反転などを行うこと
ができる。
【００１８】さらに、このようなメモリ制御は書込みデ
ータのビット列全体に対して一律に適用するのではな
く、データを複数フィールドに分割し、フィールド毎に
書込みデータの論理値の判定、論理反転、属性情報の書
込み、および属性情報に基づく読み出しデータの論理反
転を行うことにより、さらにリード／ライト制御の最適
化を実現できる。
ータのビット列全体に対して一律に適用するのではな
く、データを複数フィールドに分割し、フィールド毎に
書込みデータの論理値の判定、論理反転、属性情報の書
込み、および属性情報に基づく読み出しデータの論理反
転を行うことにより、さらにリード／ライト制御の最適
化を実現できる。
【００１９】また、キャッシュメモリ、アドレス変換バ
ッファなどの連想メモリにこの発明を適用する場合に
は、読み出しデータを直接反転するよりも、ビット毎の
比較結果を反転するか、または排他的論理和（ｅｘｃｌ
ｕｓｉｖｅ−ＯＲ）と、排他的反転論理和（ｅｘｃｌｕ
ｓｉｖｅ−ＮＯＲ）を属性情報に従って使い分けた方が
ヒット／ミスヒット検出の高速化を達成できる。
ッファなどの連想メモリにこの発明を適用する場合に
は、読み出しデータを直接反転するよりも、ビット毎の
比較結果を反転するか、または排他的論理和（ｅｘｃｌ
ｕｓｉｖｅ−ＯＲ）と、排他的反転論理和（ｅｘｃｌｕ
ｓｉｖｅ−ＮＯＲ）を属性情報に従って使い分けた方が
ヒット／ミスヒット検出の高速化を達成できる。
【００２０】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係るメモリ装
置の構成が概念的に示されている。このメモリ装置は、
図８に示した従来のメモリ装置と同様に、３２（ビッ
ト）×２０４８（ワード）のメモリセルアレイ１、ロウ
デコーダ２、およびセンスアンプ３を含み、書き込み時
はアドレス（Ａ１０−Ａ００）によって特定される行の
メモリワード（３２ビット）に対し書き込みデータ（Ｄ
ＩＮ３１−ＤＩＮ００）がライトパルス（ＷＥ）の立ち
上がりで書き込まれ、読み出し時は、アドレス（Ａ１０
−Ａ００）で特定される行のメモリセル群それぞれのデ
ータがビット線上に出力され、それがセンスアンプ３で
増幅された後に出力データ（ＤＯＵＴ３１−ＤＯＵＴ０
０）として読み出される構成である。
明する。図１には、この発明の一実施例に係るメモリ装
置の構成が概念的に示されている。このメモリ装置は、
図８に示した従来のメモリ装置と同様に、３２（ビッ
ト）×２０４８（ワード）のメモリセルアレイ１、ロウ
デコーダ２、およびセンスアンプ３を含み、書き込み時
はアドレス（Ａ１０−Ａ００）によって特定される行の
メモリワード（３２ビット）に対し書き込みデータ（Ｄ
ＩＮ３１−ＤＩＮ００）がライトパルス（ＷＥ）の立ち
上がりで書き込まれ、読み出し時は、アドレス（Ａ１０
−Ａ００）で特定される行のメモリセル群それぞれのデ
ータがビット線上に出力され、それがセンスアンプ３で
増幅された後に出力データ（ＤＯＵＴ３１−ＤＯＵＴ０
０）として読み出される構成である。
【００２１】さらに、このメモリ装置には、ビット判定
回路１１、書き込みデータ反転回路１２、反転情報記憶
部１３、および読み出しデータ反転回路１４が追加され
ている。
回路１１、書き込みデータ反転回路１２、反転情報記憶
部１３、および読み出しデータ反転回路１４が追加され
ている。
【００２２】ビット判定回路１１は、書き込みデータ
（ＤＩＮ３１−ＤＩＮ００）のビット列を調べ、論理値
“０”のビットが論理値“１”のビットの数よりも多い
か否かを判定する。論理値“０”のビット数の方が論理
値“１”のビット数よりも多い場合、ビット判定回路１
１は、書込みデータ反転回路１２に対して書込みデータ
の論理反転を指示する。
（ＤＩＮ３１−ＤＩＮ００）のビット列を調べ、論理値
“０”のビットが論理値“１”のビットの数よりも多い
か否かを判定する。論理値“０”のビット数の方が論理
値“１”のビット数よりも多い場合、ビット判定回路１
１は、書込みデータ反転回路１２に対して書込みデータ
の論理反転を指示する。
【００２３】書込みデータ反転回路１２は、ロウデコー
ダ２によって選択された行に書き込みデータ（ＤＩＮ３
１−ＤＩＮ００）を書き込むための書込み回路であり、
ビット判定回路１１によって論理反転が指示された場合
には、書き込みデータ（ＤＩＮ３１−ＤＩＮ００）のビ
ットそれぞれの論理値を反転して書込みを行う。
ダ２によって選択された行に書き込みデータ（ＤＩＮ３
１−ＤＩＮ００）を書き込むための書込み回路であり、
ビット判定回路１１によって論理反転が指示された場合
には、書き込みデータ（ＤＩＮ３１−ＤＩＮ００）のビ
ットそれぞれの論理値を反転して書込みを行う。
【００２４】これにより、論理値“０”のビットを多く
含む書込みデータは、論理値“１”のビットを多く含む
書込みデータに変換されてメモリセルアレイ１に書き込
まれる。
含む書込みデータは、論理値“１”のビットを多く含む
書込みデータに変換されてメモリセルアレイ１に書き込
まれる。
【００２５】また、書込みデータ反転回路１２は、書込
みデータの論理反転の有無を示す反転情報を反転情報記
憶部１３に書き込む。この場合、例えば、書込みデータ
を論理反転した場合には、反転を示す“０”の反転情報
が、選択行に対応する反転情報記憶部１３のエントリに
書き込まれる。一方、書込みデータを論理反転しなかっ
た場合には、非反転を示す“１”の反転情報が、選択行
に対応する反転情報記憶部１３のエントリに書き込まれ
る。
みデータの論理反転の有無を示す反転情報を反転情報記
憶部１３に書き込む。この場合、例えば、書込みデータ
を論理反転した場合には、反転を示す“０”の反転情報
が、選択行に対応する反転情報記憶部１３のエントリに
書き込まれる。一方、書込みデータを論理反転しなかっ
た場合には、非反転を示す“１”の反転情報が、選択行
に対応する反転情報記憶部１３のエントリに書き込まれ
る。
【００２６】反転情報記憶部１３は、メモリセルアレイ
１の複数の行にそれぞれ対応する複数のエントリを有し
ている。各エントリは、ロウデコーダ２によってメモリ
セルアレイ１の対応する行と一緒に選択される。
１の複数の行にそれぞれ対応する複数のエントリを有し
ている。各エントリは、ロウデコーダ２によってメモリ
セルアレイ１の対応する行と一緒に選択される。
【００２７】この反転情報記憶部１３は、メモリセルア
レイ１の１列、またはフリップフロップなどのメモリセ
ルアレイ１とは別個の記憶回路などを利用することによ
って実現する事ができる。
レイ１の１列、またはフリップフロップなどのメモリセ
ルアレイ１とは別個の記憶回路などを利用することによ
って実現する事ができる。
【００２８】反転情報記憶部１３をメモリセルアレイ１
の１列を使用して実現する場合には、メモリセルアレイ
１のビット幅はワード＋１（ビット）構成に設定され、
反転情報はリード／ライトデータの一部として扱われ
る。この場合、反転情報は同一行の３２ビットデータと
同時にリード／ライトすることができ、反転情報のリー
ド／ライトのための特別な制御は一切必要とされない。
以下、メモリセルアレイ１の１列を用いて反転情報記憶
部１３を実現した場合を想定して、メモリ装置の構成を
説明する。
の１列を使用して実現する場合には、メモリセルアレイ
１のビット幅はワード＋１（ビット）構成に設定され、
反転情報はリード／ライトデータの一部として扱われ
る。この場合、反転情報は同一行の３２ビットデータと
同時にリード／ライトすることができ、反転情報のリー
ド／ライトのための特別な制御は一切必要とされない。
以下、メモリセルアレイ１の１列を用いて反転情報記憶
部１３を実現した場合を想定して、メモリ装置の構成を
説明する。
【００２９】読み出しデータ反転回路１４は、センスア
ンプ３を介して読み出された１行分の書込みデータを出
力データ（ＤＯＵＴ３１−ＤＯＵＴ００）として外部に
読み出すための回路である。この読み出しデータ反転回
路１４は、メモリセルアレイ１からの３２ビットデータ
と同時に反転情報記憶部１３から読み出される反転情報
が、書込みデータが反転されていることを示す“０”の
時は、センスアンプ３を介して読み出された１行分のデ
ータのビットそれぞれの論理値を再び論理反転し、その
反転されたデータを出力データ（ＤＯＵＴ３１−ＤＯＵ
Ｔ００）として外部に読み出す。
ンプ３を介して読み出された１行分の書込みデータを出
力データ（ＤＯＵＴ３１−ＤＯＵＴ００）として外部に
読み出すための回路である。この読み出しデータ反転回
路１４は、メモリセルアレイ１からの３２ビットデータ
と同時に反転情報記憶部１３から読み出される反転情報
が、書込みデータが反転されていることを示す“０”の
時は、センスアンプ３を介して読み出された１行分のデ
ータのビットそれぞれの論理値を再び論理反転し、その
反転されたデータを出力データ（ＤＯＵＴ３１−ＤＯＵ
Ｔ００）として外部に読み出す。
【００３０】このメモリ装置１の書込み動作は、図２の
フローチャートに示す手順に従って実行される。すなわ
ち、まず、書き込みデータ（ＤＩＮ３１−ＤＩＮ００）
のビットそれぞれの論理値がビット判定回路１１によっ
て検査され、論理値“０”のビット数が論理値“１”の
ビット数よりも多く存在するか否かが判断される（ステ
ップＳ１１、Ｓ１２）。
フローチャートに示す手順に従って実行される。すなわ
ち、まず、書き込みデータ（ＤＩＮ３１−ＤＩＮ００）
のビットそれぞれの論理値がビット判定回路１１によっ
て検査され、論理値“０”のビット数が論理値“１”の
ビット数よりも多く存在するか否かが判断される（ステ
ップＳ１１、Ｓ１２）。
【００３１】論理値“０”のビット数の方が多い場合に
は、書込みデータ反転回路１２によって書き込みデータ
（ＤＩＮ３１−ＤＩＮ００）のビットそれぞれの論理値
が反転される（ステップＳ１３）。その後、反転を示す
“１”の反転情報が、反転された書込みデータに付加さ
れ、それらがロウデコーダ２によって選択された行に同
時に書き込まれる（ステップＳ１４）。
は、書込みデータ反転回路１２によって書き込みデータ
（ＤＩＮ３１−ＤＩＮ００）のビットそれぞれの論理値
が反転される（ステップＳ１３）。その後、反転を示す
“１”の反転情報が、反転された書込みデータに付加さ
れ、それらがロウデコーダ２によって選択された行に同
時に書き込まれる（ステップＳ１４）。
【００３２】一方、論理値“０”のビット数が論理値
“１”のビット数以下の場合には、書き込みデータの論
理反転は実行されず、非反転を示す“０”の反転情報が
書込みデータ（ＤＩＮ３１−ＤＩＮ００）に付加され、
それらがロウデコーダ２によって選択された行に同時に
書き込まれる（ステップＳ１４）。
“１”のビット数以下の場合には、書き込みデータの論
理反転は実行されず、非反転を示す“０”の反転情報が
書込みデータ（ＤＩＮ３１−ＤＩＮ００）に付加され、
それらがロウデコーダ２によって選択された行に同時に
書き込まれる（ステップＳ１４）。
【００３３】このメモリ装置１の読み出し動作は、図３
のフローチャートに示す手順に従って実行される。すな
わち、まず、ロウデコーダ２によって選択された行の反
転情報と３２ビットデータが同時に読み出され、読み出
しデータ反転回路１４に送られる（ステップＳ２１）。
読み出しデータ反転回路１４においては、反転情報の値
が“１”か“０”かが調べられ（ステップＳ２２）、
“０”ならば、３２ビットの読み出しデータのビットそ
れぞれの論理値が反転される（ステップＳ２４）。そし
て、反転された３２ビットのデータだけが出力データ
（ＤＯＵＴ３１−ＤＯＵＴ００）として外部に読み出さ
れる（ステップＳ２４）。
のフローチャートに示す手順に従って実行される。すな
わち、まず、ロウデコーダ２によって選択された行の反
転情報と３２ビットデータが同時に読み出され、読み出
しデータ反転回路１４に送られる（ステップＳ２１）。
読み出しデータ反転回路１４においては、反転情報の値
が“１”か“０”かが調べられ（ステップＳ２２）、
“０”ならば、３２ビットの読み出しデータのビットそ
れぞれの論理値が反転される（ステップＳ２４）。そし
て、反転された３２ビットのデータだけが出力データ
（ＤＯＵＴ３１−ＤＯＵＴ００）として外部に読み出さ
れる（ステップＳ２４）。
【００３４】一方、反転情報の値が“１”ならば、３２
ビットの読み出しデータは反転されず、そのまま出力デ
ータ（ＤＯＵＴ３１−ＤＯＵＴ００）として外部に読み
出される（ステップＳ２４）。
ビットの読み出しデータは反転されず、そのまま出力デ
ータ（ＤＯＵＴ３１−ＤＯＵＴ００）として外部に読み
出される（ステップＳ２４）。
【００３５】図４には、図１のメモリ装置の構成が適用
される代表的なメモリの一例として、プリチャージ型Ｓ
ＲＡＭの回路構成が示されている。ＷＬ１，ＷＬ２はア
ドレスをデコードした結果でありワードセレクト線と呼
ばれる。ＢＬはメモリセルから出力されるデータビット
でありビット線と呼ばれる。センスアンプはビット線
（ＢＬ，反転ＢＬ）の振幅の変化を検出する差動増幅器
である。ビット線イコライズ回路は読み出しタイムの高
速化のためにビット線をプリチャージ期間中で“１”状
態につり上げるための回路である。プリチャージ期間で
１につり上げられたビット線は、続く読み出しサイクル
でデータ“０”を出力する場合に限り、ビット線から電
荷を放電し、ＢＬ，反転ＢＬ間に微少な電位の変化が現
れる。それをセンスアンプで増幅することによってデー
タを得る。センスアンプでは主に出力のスイッチング時
に電流が消費される。したがって、センスアンプでの電
流消費を削減するためにはスイッチング頻度を削減する
ことが効果的である。
される代表的なメモリの一例として、プリチャージ型Ｓ
ＲＡＭの回路構成が示されている。ＷＬ１，ＷＬ２はア
ドレスをデコードした結果でありワードセレクト線と呼
ばれる。ＢＬはメモリセルから出力されるデータビット
でありビット線と呼ばれる。センスアンプはビット線
（ＢＬ，反転ＢＬ）の振幅の変化を検出する差動増幅器
である。ビット線イコライズ回路は読み出しタイムの高
速化のためにビット線をプリチャージ期間中で“１”状
態につり上げるための回路である。プリチャージ期間で
１につり上げられたビット線は、続く読み出しサイクル
でデータ“０”を出力する場合に限り、ビット線から電
荷を放電し、ＢＬ，反転ＢＬ間に微少な電位の変化が現
れる。それをセンスアンプで増幅することによってデー
タを得る。センスアンプでは主に出力のスイッチング時
に電流が消費される。したがって、センスアンプでの電
流消費を削減するためにはスイッチング頻度を削減する
ことが効果的である。
【００３６】この発明では、スイッチング頻度を減らす
ためにメモリのビット線をできるだけ“１”状態にでき
るように、逆に“０”状態になる頻度を抑えるために、
記憶するワードデータの内に“０”のビットが多い場合
はデータの全体があらかじめ反転される。その際メモリ
のビット幅をワード＋１（ビット）構成にしておき、そ
のデータが反転しているかどうかを示す情報（反転情
報）を各ワード毎に記憶しておく。反転情報は読み出し
データを反転するかどうかの判定に使用される。
ためにメモリのビット線をできるだけ“１”状態にでき
るように、逆に“０”状態になる頻度を抑えるために、
記憶するワードデータの内に“０”のビットが多い場合
はデータの全体があらかじめ反転される。その際メモリ
のビット幅をワード＋１（ビット）構成にしておき、そ
のデータが反転しているかどうかを示す情報（反転情
報）を各ワード毎に記憶しておく。反転情報は読み出し
データを反転するかどうかの判定に使用される。
【００３７】したがって、全ビット“１”のデータの読
み出しの直後に、全ビット“０”のデータを読み出す場
合においても、メモリ内部では全ビット“１”のデータ
の読み出しが連続することになる。したがって、センス
アンプや読み出し回路などのメモリ出力段回路がスイッ
チングすることはなく、この場合の電力消費を大幅に低
減できる。
み出しの直後に、全ビット“０”のデータを読み出す場
合においても、メモリ内部では全ビット“１”のデータ
の読み出しが連続することになる。したがって、センス
アンプや読み出し回路などのメモリ出力段回路がスイッ
チングすることはなく、この場合の電力消費を大幅に低
減できる。
【００３８】なお、図１のメモリ装置の構成をこのＳＲ
ＡＭに適用した場合には、ビット判定回路１１および書
込みデータ反転回路１２はデータ入力端子Ｄｉｎと書込
みバッファとの間、またはデータ入力端子Ｄｉｎの前段
に設けられる。また、読み出しデータ反転回路１４は、
センスアンプと３状態出力バッファとの間、または３状
態出力バッファの次段に設けられる。
ＡＭに適用した場合には、ビット判定回路１１および書
込みデータ反転回路１２はデータ入力端子Ｄｉｎと書込
みバッファとの間、またはデータ入力端子Ｄｉｎの前段
に設けられる。また、読み出しデータ反転回路１４は、
センスアンプと３状態出力バッファとの間、または３状
態出力バッファの次段に設けられる。
【００３９】ビット判定回路１１および書込みデータ反
転回路１２をデータ入力端子Ｄｉｎの前段に設け、読み
出しデータ反転回路１４を３状態出力バッファの次段に
設けた場合には、既存のＳＲＡＭを何等設計変更するこ
となく、外部回路によってその消費電力を効果的に低減
する事ができる。すなわち、ビット判定回路１１、書込
みデータ反転回路１２、および読み出しデータ反転回路
１４は、必ずしもメモリ装置内に設ける必要はなく、そ
のメモリのリード／ライトを制御するメモリ制御回路の
一部として実現することができる。
転回路１２をデータ入力端子Ｄｉｎの前段に設け、読み
出しデータ反転回路１４を３状態出力バッファの次段に
設けた場合には、既存のＳＲＡＭを何等設計変更するこ
となく、外部回路によってその消費電力を効果的に低減
する事ができる。すなわち、ビット判定回路１１、書込
みデータ反転回路１２、および読み出しデータ反転回路
１４は、必ずしもメモリ装置内に設ける必要はなく、そ
のメモリのリード／ライトを制御するメモリ制御回路の
一部として実現することができる。
【００４０】図５には、この発明が適用された連想メモ
リの構成の一例が示されている。この連想メモリは、例
えば、キャッシュメモリのタグメモリ、またはアドレス
変換バッファ（ＴＬＢ；Ｔranslation Ｌookaside Ｂ
uffer ）に利用されるものであり、そのリードデータは
主にヒット／ミスヒットの検出のために利用される。以
下、タグメモリを実現する場合を例示して、その回路構
成を説明する。
リの構成の一例が示されている。この連想メモリは、例
えば、キャッシュメモリのタグメモリ、またはアドレス
変換バッファ（ＴＬＢ；Ｔranslation Ｌookaside Ｂ
uffer ）に利用されるものであり、そのリードデータは
主にヒット／ミスヒットの検出のために利用される。以
下、タグメモリを実現する場合を例示して、その回路構
成を説明する。
【００４１】このタグメモリは、図示のように、メモリ
セルアレイ２０、ロウデコーダ２１、ビット判定回路２
２、書込みデータ反転回路２３、反転情報記憶部２４、
および比較回路２５を備えている。
セルアレイ２０、ロウデコーダ２１、ビット判定回路２
２、書込みデータ反転回路２３、反転情報記憶部２４、
および比較回路２５を備えている。
【００４２】メモリセルアレイ２０には、キャッシュメ
モリのデータメモリに格納されるデータ（または命令）
の主記憶上の格納位置を示すアドレス情報などが格納さ
れる。ロウデコーダ２１は、外部からのアドレスに応じ
てメモリセルアレイ２０の１行を選択する。ビット判定
回路２２、書込みデータ反転回路２３、および反転情報
記憶部２４は、それぞれ図１のビット判定回路１１、書
込みデータ反転回路１２、および反転情報記憶部１３に
相当するものである。
モリのデータメモリに格納されるデータ（または命令）
の主記憶上の格納位置を示すアドレス情報などが格納さ
れる。ロウデコーダ２１は、外部からのアドレスに応じ
てメモリセルアレイ２０の１行を選択する。ビット判定
回路２２、書込みデータ反転回路２３、および反転情報
記憶部２４は、それぞれ図１のビット判定回路１１、書
込みデータ反転回路１２、および反転情報記憶部１３に
相当するものである。
【００４３】比較回路２５は、メモリセルアレイ２０か
らの読み出しデータと外部からの比較入力データ（キャ
ッシュアクセスのためのアドレスの上位ビット）とを比
較し、その一致の有無に応じてヒット／ミスヒットを示
すヒット信号を発生する。
らの読み出しデータと外部からの比較入力データ（キャ
ッシュアクセスのためのアドレスの上位ビット）とを比
較し、その一致の有無に応じてヒット／ミスヒットを示
すヒット信号を発生する。
【００４４】この比較回路２５の比較動作は、読み出し
データと同時に読み出される反転情報にしたがって制御
される。すなわち、比較回路２５には、読み出しデータ
と比較入力データとをビット毎に比較する比較器が設け
られており、反転情報が書込みデータの論理反転を示す
“０”の時は、ビット毎の比較結果がそれぞれ論理反転
され、それら論理反転された比較結果からヒット／ミス
ヒットが検出される。一方、反転情報が書込みデータが
論理反転されてないことを示す“１”の時は、ビット毎
の比較結果からヒット／ミスヒットが直接検出される。
データと同時に読み出される反転情報にしたがって制御
される。すなわち、比較回路２５には、読み出しデータ
と比較入力データとをビット毎に比較する比較器が設け
られており、反転情報が書込みデータの論理反転を示す
“０”の時は、ビット毎の比較結果がそれぞれ論理反転
され、それら論理反転された比較結果からヒット／ミス
ヒットが検出される。一方、反転情報が書込みデータが
論理反転されてないことを示す“１”の時は、ビット毎
の比較結果からヒット／ミスヒットが直接検出される。
【００４５】このように、連想メモリにおいては、リ−
ドデータそのものを外部に読み出す必要はないので、リ
ードデータの反転処理の代りに、各ビットの比較結果を
反転するだけで良い。
ドデータそのものを外部に読み出す必要はないので、リ
ードデータの反転処理の代りに、各ビットの比較結果を
反転するだけで良い。
【００４６】また、比較回路２５は、図６に示されてい
るように、排他的論理和ＥＸＯＲ回路（ｅｘｃｌｕｓｉ
ｖｅ−ＯＲ）２５１、排他的反転論理和ＥＸＮＯＲ回路
（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）２５２、およびセレク
タ２５３によって構成する事もできる。
るように、排他的論理和ＥＸＯＲ回路（ｅｘｃｌｕｓｉ
ｖｅ−ＯＲ）２５１、排他的反転論理和ＥＸＮＯＲ回路
（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）２５２、およびセレク
タ２５３によって構成する事もできる。
【００４７】この場合には、リードデータと比較入力デ
ータとのビット毎の排他的論理和と排他的反転論理和と
が同時に演算され、反転情報が書込みデータの反転を示
す“０”の時はセレクタ２５３によってＥＸＮＯＲ２５
２の出力が一致／不一致を示す演算結果として選択さ
れ、反転情報が書込みデータの非反転を示す“１”の時
はセレクタ２５３によってＥＸＯＲ２５１の出力が一致
／不一致を示す演算結果として選択される。したがっ
て、図６の構成を使用すれば、さらに高速にヒット／ミ
スヒットの検出を行う事ができる。
ータとのビット毎の排他的論理和と排他的反転論理和と
が同時に演算され、反転情報が書込みデータの反転を示
す“０”の時はセレクタ２５３によってＥＸＮＯＲ２５
２の出力が一致／不一致を示す演算結果として選択さ
れ、反転情報が書込みデータの非反転を示す“１”の時
はセレクタ２５３によってＥＸＯＲ２５１の出力が一致
／不一致を示す演算結果として選択される。したがっ
て、図６の構成を使用すれば、さらに高速にヒット／ミ
スヒットの検出を行う事ができる。
【００４８】図５のタグメモリに対するリード／ライト
動作は次のように行われる。キャッシュメモリへのデー
タのリフィルが発生すると、そのデータのアドレスがタ
グメモリに記憶される。この場合、タグメモリへのライ
トデータがビット判定回路２２によって調べられ、論理
値“０”のビットが多い場合には、書込みデータの各ビ
ットは書込みデータ反転回路２３によって反転された後
にメモリセルアレイ２０に書き込まれる。この時、反転
情報記憶部２４への“０”の反転情報の書込みも同時に
行われる。一方、論理値“０”のビットが多くない場合
には、書込みデータは反転されずにそのまま書き込まれ
る。この時には、“１”の反転情報が反転情報記憶部２
４に書き込まれる。
動作は次のように行われる。キャッシュメモリへのデー
タのリフィルが発生すると、そのデータのアドレスがタ
グメモリに記憶される。この場合、タグメモリへのライ
トデータがビット判定回路２２によって調べられ、論理
値“０”のビットが多い場合には、書込みデータの各ビ
ットは書込みデータ反転回路２３によって反転された後
にメモリセルアレイ２０に書き込まれる。この時、反転
情報記憶部２４への“０”の反転情報の書込みも同時に
行われる。一方、論理値“０”のビットが多くない場合
には、書込みデータは反転されずにそのまま書き込まれ
る。この時には、“１”の反転情報が反転情報記憶部２
４に書き込まれる。
【００４９】次にキャッシュが参照される場合には、タ
グメモリから読み出したデータと比較入力データとが比
較回路２５によって比較される。この場合、同時に読み
出しされる反転情報が比較回路２５に送られる。比較回
路２５を図６のように構成した場合には、タグメモリの
読み出しデータと比較入力データとのビット毎の排他的
論理和（ｅｘｃｌｕｓｉｖｅ−ＯＲ）と排他的反転論理
和（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）の両方が同時に計算
され、反転情報によってそのどちらかが選択され、キャ
ッシュヒット／ミスヒットが検出される。
グメモリから読み出したデータと比較入力データとが比
較回路２５によって比較される。この場合、同時に読み
出しされる反転情報が比較回路２５に送られる。比較回
路２５を図６のように構成した場合には、タグメモリの
読み出しデータと比較入力データとのビット毎の排他的
論理和（ｅｘｃｌｕｓｉｖｅ−ＯＲ）と排他的反転論理
和（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）の両方が同時に計算
され、反転情報によってそのどちらかが選択され、キャ
ッシュヒット／ミスヒットが検出される。
【００５０】このようなタグメモリの構成により、キャ
ッシュメモリ全体の消費電力、さらにはキャッシュメモ
リ内蔵プロセッサの消費電力を飛躍的に低減することが
可能になる。
ッシュメモリ全体の消費電力、さらにはキャッシュメモ
リ内蔵プロセッサの消費電力を飛躍的に低減することが
可能になる。
【００５１】またタグメモリに記憶されるアドレス部分
を複数のフィールドに分割し、各フィールド毎に反転す
るかしないかを判断する方法も有効である。なぜなら、
ＣＰＵのキャッシュメモリを考えると、プログラムが全
アドレス空間をまんべんなく使用することは少なく、ア
ドレス空間の上位部分、下位部分を局所的に使用するの
が普通である。従ってアドレスの上位部分は全て“０”
または“１”であることが多い。そこでアドレスの上位
部分（例えばセグメントアドレス部分）とそれ以下の部
分とを分割してビット判定を行えば、より最適な反転処
理により“１”を書き込めるビットが多くなる。この様
子を図７に示す。
を複数のフィールドに分割し、各フィールド毎に反転す
るかしないかを判断する方法も有効である。なぜなら、
ＣＰＵのキャッシュメモリを考えると、プログラムが全
アドレス空間をまんべんなく使用することは少なく、ア
ドレス空間の上位部分、下位部分を局所的に使用するの
が普通である。従ってアドレスの上位部分は全て“０”
または“１”であることが多い。そこでアドレスの上位
部分（例えばセグメントアドレス部分）とそれ以下の部
分とを分割してビット判定を行えば、より最適な反転処
理により“１”を書き込めるビットが多くなる。この様
子を図７に示す。
【００５２】すなわち、書込みデータ単位でビット判定
を行った場合には、図７（Ａ）に示されているように、
アドレスの上位ビットがオール“０”であっても、
“０”のビット数が“１”のビット数よりも多くない限
りは書込みデータの反転は行われない。
を行った場合には、図７（Ａ）に示されているように、
アドレスの上位ビットがオール“０”であっても、
“０”のビット数が“１”のビット数よりも多くない限
りは書込みデータの反転は行われない。
【００５３】これに対し、図７（Ｂ）に示されているよ
うに、書込みデータを２つのフィールドに分割して、フ
ィールド毎にビット判定を行えば、アドレスの上位ビッ
トはオール“０”からオール“１”に反転されてタグメ
モリに格納される。したがって、より最適な反転処理を
行うことができる。
うに、書込みデータを２つのフィールドに分割して、フ
ィールド毎にビット判定を行えば、アドレスの上位ビッ
トはオール“０”からオール“１”に反転されてタグメ
モリに格納される。したがって、より最適な反転処理を
行うことができる。
【００５４】なお、このようにフィールド毎にビット判
定を行う場合には、図５のビット反転回路２２、書込み
データ反転回路２３、反転情報記憶部２４、および比較
回路２５はフィールド毎に別個に設けられる。また、フ
ィールド毎のビット判定は、タグメモリなどの連想メモ
リに特に有効であるが、図１に示したような通常のメモ
リに対しても適用できる。この場合には、図１のビット
反転回路１１、書込みデータ反転回路１２、反転情報記
憶部１３、および読み出しデータ反転回路１４はフィー
ルド毎に別個に設けられる。
定を行う場合には、図５のビット反転回路２２、書込み
データ反転回路２３、反転情報記憶部２４、および比較
回路２５はフィールド毎に別個に設けられる。また、フ
ィールド毎のビット判定は、タグメモリなどの連想メモ
リに特に有効であるが、図１に示したような通常のメモ
リに対しても適用できる。この場合には、図１のビット
反転回路１１、書込みデータ反転回路１２、反転情報記
憶部１３、および読み出しデータ反転回路１４はフィー
ルド毎に別個に設けられる。
【００５５】以上説明したように、この実施例において
は、メモリに書き込まれるデータに論理値“０”が多け
ればデータが論理反転して書き込まれる。これにより、
例えば、全ビット“０”の書込みデータは全ビット
“１”に論理反転されて書き込まれる。このため、全ビ
ット“１”のデータの読み出しの直後に、全ビット
“０”のデータを読み出す場合においても、メモリ内部
では全ビット“１”のデータの読み出しが連続して実行
されることになり、メモリ出力段回路のスイッチングに
よる電力消費を低減できる。
は、メモリに書き込まれるデータに論理値“０”が多け
ればデータが論理反転して書き込まれる。これにより、
例えば、全ビット“０”の書込みデータは全ビット
“１”に論理反転されて書き込まれる。このため、全ビ
ット“１”のデータの読み出しの直後に、全ビット
“０”のデータを読み出す場合においても、メモリ内部
では全ビット“１”のデータの読み出しが連続して実行
されることになり、メモリ出力段回路のスイッチングに
よる電力消費を低減できる。
【００５６】また、このようなメモリ制御を書込みデー
タのビット列全体に対して一律に適用するのではなく、
データを複数フィールドに分割し、フィールド毎に書込
みデータの論理値の判定、論理反転、属性情報の書込
み、および属性情報に基づく読み出しデータの論理反転
を行うことにより、さらにリード／ライト制御の最適化
を実現できる。
タのビット列全体に対して一律に適用するのではなく、
データを複数フィールドに分割し、フィールド毎に書込
みデータの論理値の判定、論理反転、属性情報の書込
み、および属性情報に基づく読み出しデータの論理反転
を行うことにより、さらにリード／ライト制御の最適化
を実現できる。
【００５７】さらに、キャッシュメモリ、アドレス変換
バッファなどの連想メモリにこの発明を適用する場合に
は、読み出しデータを直接反転するよりも、ビット毎の
比較結果を反転するか、または排他的論理和（ｅｘｃｌ
ｕｓｉｖｅ−ＯＲ）と、排他的反転論理和（ｅｘｃｌｕ
ｓｉｖｅ−ＮＯＲ）を使い分けた方がヒット／ミスヒッ
ト検出の高速化を達成できる。なお、この発明はＳＲＡ
Ｍに限らず、ダイナミックＲＡＭ，ＲＯＭ，フラッシュ
メモリなどの他の各種半導体メモリに適用できる。
バッファなどの連想メモリにこの発明を適用する場合に
は、読み出しデータを直接反転するよりも、ビット毎の
比較結果を反転するか、または排他的論理和（ｅｘｃｌ
ｕｓｉｖｅ−ＯＲ）と、排他的反転論理和（ｅｘｃｌｕ
ｓｉｖｅ−ＮＯＲ）を使い分けた方がヒット／ミスヒッ
ト検出の高速化を達成できる。なお、この発明はＳＲＡ
Ｍに限らず、ダイナミックＲＡＭ，ＲＯＭ，フラッシュ
メモリなどの他の各種半導体メモリに適用できる。
【００５８】
【発明の効果】以上説明したように、この発明によれ
ば、メモリ装置に対する書込みデータおよびリードデー
タの反転制御などにより、アーキテクチャレベルからメ
モリ装置の消費電力の低減を図る事ができ、コンピュー
タシステム全体の低消費電力化を実現する事ができる。
ば、メモリ装置に対する書込みデータおよびリードデー
タの反転制御などにより、アーキテクチャレベルからメ
モリ装置の消費電力の低減を図る事ができ、コンピュー
タシステム全体の低消費電力化を実現する事ができる。
【図１】この発明の一実施例に係るメモリ装置の構成を
示すブロック図。
示すブロック図。
【図２】同実施例のメモリ装置に対する書込み動作手順
を示すフローチャート。
を示すフローチャート。
【図３】同実施例のメモリ装置に対する読み出し動作手
順を示すフローチャート。
順を示すフローチャート。
【図４】図１のメモリ装置内部の具体的な回路構成を示
す図。
す図。
【図５】この発明が適用されるタグメモリの構成を示す
ブロック図。
ブロック図。
【図６】図５のタグメモリに設けられている比較回路の
回路構成の一例を示す図。
回路構成の一例を示す図。
【図７】図５のタグメモリの１ラインを複数フィールド
に分割した場合の書込みデータの反転の様子を示す図。
に分割した場合の書込みデータの反転の様子を示す図。
【図８】従来のメモリ装置の構成を示すブロック図。
１，２０…メモリセルアレイ、２…ロウデコーダ、３…
センスアンプ、１１，２２…ビット判定回路、１２，２
３…書込みデータ反転回路、１３，２４…反転情報記憶
部、１４…読み出しデータ反転回路、２５…比較回路。
センスアンプ、１１，２２…ビット判定回路、１２，２
３…書込みデータ反転回路、１３，２４…反転情報記憶
部、１４…読み出しデータ反転回路、２５…比較回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 15/00 Ｂ
Claims (17)
- 【請求項１】 メモリ装置に対するデータ書込みおよび
読み出しを制御するメモリリード／ライト制御方法にお
いて、 データ書込み要求に応答して、書込みデータのビット列
を調べ、第１論理値のビットが、その反転論理値である
第２論理値のビットの数よりも多いか否かを判定し、 第１論理値のビットの数が多いことが判定された時、前
記書き込みデータのビットそれぞれの論理値を反転し、 論理反転された書込みデータ、および書込みデータが論
理反転されたことを示す属性情報を対応させて前記メモ
リ装置に書込み、 データ読み出し要求に応答して、前記メモリ装置からデ
ータおよびそれに対応する属性情報を読み出すことを特
徴とするメモリリード／ライト制御方法。 - 【請求項２】 前記読み出した属性情報が書込みデータ
の論理反転を示す時、前記メモリ装置から読み出したデ
ータのビットそれぞれの論理値を再び論理反転するステ
ップをさらに具備することを特徴とする請求項１記載の
メモリリード／ライト制御方法。 - 【請求項３】 前記メモリ装置は、データ読み出しに先
立ってメモリセルアレイの列線を論理値“１”にプリチ
ャージするプリチャージ型のメモリ装置であり、 前記書き込みデータの論理反転は、書込みデータのビッ
ト列に論理値“０”のビットが論理値“１”のビットよ
りも多く含まれる時に実行されることを特徴とする請求
項１記載のメモリリード／ライト制御方法。 - 【請求項４】 前記メモリ装置に対する書き込みデータ
のビット列を複数のフィールドに分割し、各フィールド
毎に、前記書込みデータの論理値の判定、論理反転、属
性情報の書込み、および属性情報に基づく読み出しデー
タの論理反転を独立して行うことを特徴とする請求項２
記載のメモリリード／ライト制御方法。 - 【請求項５】 前記メモリ装置は、キャッシュメモリま
たはアドレス変換バッファに設けられる連想メモリであ
り、 前記読み出した属性情報に基づいて読み出しデータと比
較用入力データとの一致の有無を調べて、前記キャッシ
ュメモリまたはアドレス変換バッファのヒット／ミスヒ
ットを検出するステップをさらに具備することを特徴と
する請求項１記載のメモリリード／ライト制御方法。 - 【請求項６】 前記ヒット／ミスヒットの検出ステップ
は、 前記読み出しデータと比較用入力データとをビット毎に
比較し、 前記読み出した属性情報が書込みデータの論理反転を示
さない時は前記ビット毎の比較結果からヒット／ミスヒ
ットを検出し、 前記読み出した属性情報が書込みデータの論理反転を示
す時は前記ビット毎の比較結果をそれぞれ論理反転し、
それら論理反転された比較結果からヒット／ミスヒット
を検出することを特徴とする請求項５記載のメモリリー
ド／ライト制御方法。 - 【請求項７】 前記ヒット／ミスヒットの検出ステップ
は、 前記読み出しデータと外部からのメモリアドレスとの排
他的論理和および排他的反転論理和をビット毎にそれぞ
れ演算し、 前記読み出した属性情報が書込みデータの論理反転を示
さない時は前記排他的論理和および排他的反転論理和の
一方の演算結果からヒット／ミスヒットを検出し、 前記読み出した属性情報が書込みデータの論理反転を示
す時は前記排他的論理和および排他的反転論理和の他方
の演算結果からヒット／ミスヒットを検出することを特
徴とする請求項５記載のメモリリード／ライト制御方
法。 - 【請求項８】 行および列のマトリクス状に配設された
メモリセルアレイと、外部から入力されたメモリアドレ
スをデコードして前記メモリセルアレイを行単位で選択
するアドレスデコーダと、外部からの書込みデータを、
選択された行のメモリセル群に書き込む書込み回路と、
選択された行のメモリセル群から書込みデータを読み出
す読み出し回路とを備えたメモリ装置において、 前記メモリセルアレイの複数の行にそれぞれ対応する複
数のエントリを有し、対応する行の書込みデータの属性
情報が各エントリに格納される属性情報記憶部と、 外部からの書込みデータのビット列を調べ、第１論理値
のビットが、その反転論理値である第２論理値のビット
の数よりも多いか否かを判定するビット判定手段と、 このビット判定手段によって第１論理値のビットの数が
多いことが判定された時、前記選択された行に対応する
メモリセル群に第２論理値のデータが多く書き込まれる
ように、前記書き込みデータのビットそれぞれの論理値
を反転する論理反転手段と、 この論理反転手段によって書込みデータが論理反転され
た時、書込みデータが論理反転されたことを示す情報を
前記属性情報記憶部の該当するエントリに書き込む手段
と、 前記読み出し回路によって読み出される行に対応する前
記属性情報記憶部のエントリから属性情報を読み出す手
段とを具備することを特徴とするメモリ装置。 - 【請求項９】 前記属性情報記憶部の該当するエントリ
から読み出された属性情報が、書込みデータが論理反転
されていることを示す時、前記読み出し回路によって読
み出されたデータのビットそれぞれの論理値を再び論理
反転して外部に出力する手段をさらに具備することを特
徴とする請求項８記載のメモリ装置。 - 【請求項１０】 前記メモリ装置は、前記データ読み出
し回路によるデータ読み出しに先立って前記メモリセル
アレイの各列線を論理値“１”にプリチャージする手段
を含むプリチャージ型のメモリ装置であり、 前記論理反転手段は、書込みデータのビット列に論理値
“０”のビットが論理値“１”のビットよりも多く含ま
れる時に論理反転を実行することを特徴とする請求項８
記載のメモリ装置。 - 【請求項１１】 前記属性情報記憶部は、前記メモリセ
ルアレイの所定列のメモリセル群から構成されているこ
とを特徴とする請求項８記載のメモリ装置。 - 【請求項１２】 前記メモリセルアレイの各行は複数の
フィールドに分割され、前記属性情報記憶部はそれらフ
ィールド毎に設けられ、 前記ビット判定手段、論理反転手段、属性情報の書込み
手段、および読み出しデータの論理反転手段はそれぞれ
フィールド毎に設けられ、書込みデータの論理値の判
定、論理反転、属性情報の書込み、および属性情報に基
づく読み出しデータの論理反転がフィールド毎に実行さ
れるように構成されていることを特徴とする請求項９記
載のメモリ装置。 - 【請求項１３】 前記メモリ装置は、キャッシュメモリ
またはアドレス変換バッファに設けられる連想メモリで
あり、 前記属性情報記憶部の該当するエントリから読み出され
た属性情報に基づいて前記読み出しデータと外部からの
比較用入力データとを比較してヒット／ミスヒットを検
出するヒット検出手段をさらに具備することを特徴とす
る請求項８記載のメモリ装置。 - 【請求項１４】 前記ヒット検出手段は、 前記読み出しデータと外部からの比較用入力データとを
ビット毎に比較する比較手段と、 前記読み出した属性情報が書込みデータの論理反転を示
さない時は、前記ビット毎の比較結果からヒット／ミス
ヒットを検出し、前記読み出した属性情報が書込みデー
タの論理反転を示す時は前記ビット毎の比較結果をそれ
ぞれ論理反転し、それら論理反転された比較結果からヒ
ット／ミスヒットを検出する手段とを具備することを特
徴とする請求項１３記載のメモリ装置。 - 【請求項１５】 前記ヒット検出手段は、 前記読み出しデータと比較用入力データの排他的論理和
をビット単位で演算する第１の論理演算回路と、 前記読み出しデータと比較用入力データの排他的反転論
理和をビット単位で演算する第２の論理演算回路と、 前記読み出した属性情報に従って前記第１および第２の
論理演算回路のいずれか一方の論理演算出力を選択し、
その選択した論理演算出力から前記ヒット／ミスヒット
を検出する手段とを具備することを特徴とする請求項１
３記載のメモリ装置。 - 【請求項１６】 前記メモリ装置は、前記データ読み出
し回路によるデータ読み出しに先立って前記メモリセル
アレイの各列線を論理値“１”にプリチャージする手段
を含むプリチャージ型のメモリ装置であり、 前記論理反転手段は、書込みデータのビット列に論理値
“０”のビットが論理値“１”のビットよりも多く含ま
れる時に論理反転を実行することを特徴とする請求項１
３記載のメモリ装置。 - 【請求項１７】 前記メモリセルアレイの各行は複数の
フィールドに分割され、前記属性情報記憶部はそれらフ
ィールド毎に設けられ、 前記ビット判定手段、論理反転手段、属性情報の書込み
手段、およびヒット検出手段はそれぞれフィールド毎に
設けられ、書込みデータの論理値の判定、論理反転、属
性情報の書込み、および属性情報に基づくヒット／ミス
ヒット検出がフィールド毎に実行されるように構成され
ていることを特徴とする請求項１３記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178191A JPH0845275A (ja) | 1994-07-29 | 1994-07-29 | メモリリード／ライト制御方法およびその方法を使用したメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6178191A JPH0845275A (ja) | 1994-07-29 | 1994-07-29 | メモリリード／ライト制御方法およびその方法を使用したメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845275A true JPH0845275A (ja) | 1996-02-16 |
Family
ID=16044191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6178191A Pending JPH0845275A (ja) | 1994-07-29 | 1994-07-29 | メモリリード／ライト制御方法およびその方法を使用したメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0845275A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US12009028B2 (en) | 2017-12-22 | 2024-06-11 | Micron Technology, Inc. | Auto-referenced memory cell read techniques |
-
1994
- 1994-07-29 JP JP6178191A patent/JPH0845275A/ja active Pending
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