JP2794990B2 - 検出増幅回路およびその実行方法 - Google Patents

検出増幅回路およびその実行方法

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JP2794990B2
JP2794990B2 JP3157381A JP15738191A JP2794990B2 JP 2794990 B2 JP2794990 B2 JP 2794990B2 JP 3157381 A JP3157381 A JP 3157381A JP 15738191 A JP15738191 A JP 15738191A JP 2794990 B2 JP2794990 B2 JP 2794990B2
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    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に検出増幅器に関
し、さらに詳しくは、論理機能を有する検出増幅器に関
する。
【０００２】
【従来の技術】集積回路メモリは、行と列とのマトリッ
クスで構成されており、メモリ・セルは１つの行と１つ
の列との各交点に配置されている。リード・サイクル中
にアクセスされると、メモリはアドレスを解読して１つ
の行ラインをアクティブにする。アクティブになった行
ライン上のメモリ・セルは、その内容をビット・ライン
に乗せるか、あるいはより一般的には、差動ビット・ラ
イン対に乗せる。各メモリ・セルがその内容をビット・
ラインまたはビット・ライン対に乗せると、検出増幅器
は信号の論理状態を検出し、増幅する。それから、さら
に解読が実行される。検出時間とともに解読に要するス
ピードがメモリの総合スピードを決定する。解読方式
は、メモリの種類とその使用方法によって異なる。
【０００３】例えば、今日マイクロプロセッサの多く
は、チップ上の(on-chip) 高速メモリであるキャッシュ
を内蔵している。キャッシュは、マイクロプロセッサが
最もアクセスする可能性の高いメモリの内容をチップ上
に保存することにより、マイクロプロセッサの性能を向
上させる。例えば、チップ化した命令キャッシュを有す
るマイクロプロセッサは、プログラムの一部をオン・チ
ップ・キャッシュに保存する。命令がキャッシュ内に格
納されると、マイクロプロセッサは遅いオフ・チップ・
メモリからではなく、高速キャッシュから命令を読み出
す。同様に、データ・キャッシュを有するマイクロプロ
セッサは、プログラムのデータの一部をチップ上に格納
する。マイクロプロセッサのメモリ・アクセスがキャッ
シュからかどうかを判定するため、キャッシュはマイク
ロプロセッサがアドレス・バスに乗せたアドレスと以前
キャッシュに格納されたデータのアドレスとを比較す
る。このようなアドレスの比較は、タグ・キャッシュ・
アレイとして知られる別のメモリによって行われる。タ
グ・キャッシュ・アレイの内容は、キャッシュに置かれ
たデータのアドレスである。
【０００４】
【発明が解決しようとする課題】キャッシュ回路では、
スピードが重要である。アクセスされたアドレスとタグ
・キャッシュ・アレイの内容との間の比較の速度を最小
限にしなければならない。アクセスされたアドレスがタ
グ・キャッシュ・アレイに置かれたアドレスの１かかど
うかを判定するいくつかの手法が用いられている。例え
ば、完全連想型キャッシュにおいて、タグ・キャッシュ
・アレイ項目の全てが入力アドレスと同時に比較され
る。しかし、２方向のセット連想型キャッシュでは、ま
ず入力アドレスの一部を用いて、２つの可能性のあるタ
グ・キャッシュ・アレイ項目を解読する。次に、この前
もって解読された項目が検出され、対応するビット位置
が入力アドレスの残りのアドレス・ビットと比較され
る。入力アドレスの残りのアドレス・ビットが２つの解
読されたタグ・キャッシュ項目の１つと一致した場合、
「キャッシュ・ヒット」が生じ、キャッシュ・アレイの
対応する内容がデータ・バスに読み出される。しかし、
２つの項目のいずれも入力アドレスと一致しない場合、
「キャッシュ・ミス」が生じ、メモリ・アドレスからの
データはオフ・チップ・メモリから取り出さなければな
らない。２方向のセット連想型キャッシュと完全連想型
キャッシュの中間にあるのが４方向セット連想型キャッ
シュで、このキャッシュは、まず入力アドレスの一部を
解読して４つの可能性のあるキャッシュ項目を選択し、
次に比較を行う。マイクロプロセッサ性能と回路面積と
の間に設計上の取捨選択があるので、セット連想型キャ
ッシュの方が好まれる場合が多い。セット連想型キャッ
シュの性能を最適化するため、検出時間を最小限に抑え
なければならない。
【０００５】
【課題を解決するための手段】従って、データ・プロセ
ッサのキャッシュ用としてタグ・キャッシュ・アレイ等
の回路に用いられる論理機能を有する検出増幅器が提供
される。本検出増幅器は、入力部と出力部とから構成さ
れる。入力部は、入力信号が所定の論理状態の場合、第
１信号と第２信号との間の差に応答して第１差信号を与
え、かつ入力信号の補数（本明細書において相補的な信
号を意味する。）が所定の論理状態の場合、第２信号と
第１信号との差に応答して第２差信号を与える。出力部
は入力部に結合され、入力信号が所定の論理状態にある
場合、第１差信号に応答して、あるいは入力信号の補数
または相補信号が所定の論理状態にある場合、第２差信
号に応答して、出力信号を与える。
【０００６】一つの例では、検出増幅器は第１および第
２トランジスタから成り、この第１および第２トランジ
スタは仮想接地ノードに結合された第１電流電極を有
し、かつ制御電極において第１および第２信号をそれぞ
れ受け取る。第３トランジスタは、第１トランジスタの
第２電流電極に結合された第１電流電極と，制御電極
と、正の電源電圧端子に結合された第２電流電極とを有
する。第４トランジスタは、第２トランジスタの第２電
流電極に結合された第１電流電極と、第３トランジスタ
の制御電極に結合された制御電極と、正の電源電圧端子
に結合された第２電流電極とを有する。論理部は、第
１，第２，第３および第４トランジスタに結合され、入
力信号の補数に応答して、第３トランジスタのゲートと
第１電流電極とを結合し、かつ入力信号に応答して、第
４トランジスタのゲートと第１電流電極とを結合する。
出力部は第１および第２トランジスタの第２電流電極に
結合され、入力信号に応じて第１トランジスタまたは第
２トランジスタいずれかの第２電流電極上の電圧に応答
して、出力信号を与える。
【０００７】
【実施例】図１は、本発明に従って、論理機能を有する
検出増幅器５０を内蔵するタグ・キャッシュ３０を備え
たデータ・プロセッサ２０のブロック図を示す。一般
に、データ・プロセッサ２０は、キャッシュ２２，ＣＰ
Ｕ２４，アドレス・バス２６およびデータ・バス２８か
ら成る。一般に、キャッシュ２２は、タグ・キャッシュ
３０およびキャッシュ・アレイ４０から成る。タグ・キ
ャッシュ３０は、デコーダ３２，ビット・セル３３，第
１ビット・ライン３４，第２ビット・ライン３５および
行ライン３６から構成されるタグ部３１と；論理／制御
ブロック３８，ＡＮＤゲート３９および検出増幅器５０
から構成される検出増幅部３７とから成る。
【０００８】ＣＰＵ２４は、データ・プロセッサ２０の
中央演算装置であり、プログラム（図示せず）に応答し
て命令を実行する。制御信号，クロック信号および本発
明と関連ないデータ・プロセッサ２０の他のブロックは
図１において示されていない。ＣＰＵ２４は、プログラ
ムに応答して、複数のアドレス信号をアドレス・バスに
与える。命令の応じて、ＣＰＵ２４はデータ・バス２８
からデータを読み出すかあるいはデータを書き込む。タ
グ部３１は、「インデックス・アドレス」と記されたア
ドレスの一部を受け取る。デコーダ３２は、この「イン
デックス・アドレス」を解読し、それに応答して１つの
行ラインをアクティブにする。デコーダ３２に結合され
た行ライン３６は、「インデックス・アドレス」の全て
の可能性のある値に対応する複数の行ラインの１つを表
す。行ラインのそれぞれ１つと複数のビット・ライン対
との交点に配置されているのがメモリ・セル３３のよう
なメモリ・セルであり、このメモリ・セル３３はビット
・ライン３４，３５に結合されて示されており、ビット
・ライン３４，３５に信号ＢＬJ ，反転ＢＬJ をそれぞ
れ与える。図示の実施例では、各メモリ・セルの内容
は、メモリ・セルに結合されたビットライン対上に差動
的に読み出される。差動ビット・ライン対は、スピード
の点で好ましいが、他の実施例ではシングル・エンド型
ビット・ラインを用いてもよい。
【０００９】行ライン上に配置されるタグ部３１内の項
目の数は、キャッシュ構成により決まる。例えば、４方
向セット連想型キャッシュは、各行に置かれた４つの項
目を有する。ＣＰＵ２４がアドレス・バス２６にアドレ
スを乗せると、デコーダ３２は１つの行ラインをアクテ
ィブにし、解読された行に置かれた４つの項目の対応す
る部分がビット・ライン対上に読み出される。その後、
タグ部３１からの複数のビット・ライン対に結合された
検出増幅部３７は、「インデックス・アドレス」で選択
された行ライン上の４つのタグ・キャッシュ項目のそれ
ぞれに格納された値と、「タグ・アドレス」として知ら
れるアドレスの残りの部分とを比較する。各ビット・ラ
イン対の差動信号の論理状態が検出され、「タグ・アド
レス」内の対応するビットと比較される。一致と判定さ
れると、そのビット位置に対して一致信号が発生する。
例えば、対応するアドレス・ビット「ＡJ 」の論理状態
がＢＬJ および反転ＢＬJ における論理状態と一致する
場合、反転ＭＡＴＣＨJ が発生する。全てのビット位置
が入力アドレスにおける対応するビットと一致する場
合、反転「キャッシュ・ヒット」と記された信号が発生
する。反転「キャッシュ・ヒット」は、アドレス・バス
２６上でアクティブになったアドレスがキャッシュ内の
有効項目に対応することをキャッシュ・アレイ４０に知
らせる。反転「キャッシュ・ヒット」に応答して、キャ
ッシュ・アレイ４０は、「キャッシュ・データ」と記さ
れた複数のデータ信号をデータ・バス２８上に乗せる。
その後、「キャッシュ・データ」はマイクロプロセッサ
２４により読み出される。
【００１０】具体的には、検出増幅部３７において、論
理／制御ブロック３８が「タグ・アドレス」を受け取
り、「ＳＥ」と記された選択信号，アドレス信号ＡJ お
よび反転「ＡJ 」と記されたＡJ の補数を検出増幅器５
０に与える。信号ＳＥは、検出増幅器５０を選択しアク
ティブにするために用いる制御信号である。検出増幅器
５０は、ＳＥに応答してメモリ・セル３３によって与え
られたデータの論理状態を検出し、そのデータの論理状
態と信号ＡJ とを比較する。これらが一致している場
合、検出増幅器５０はそれに応答して反転ＭＡＴＣＨJ
を出力する。全てのメモリ・セルの内容が「タグ・アド
レス」の対応するビット位置と一致する場合、反転「キ
ャッシュ・ヒット」信号が発生する。検出増幅部３７に
おいては、この機能がＡＮＤゲート３９により実行され
る。ＡＮＤゲート３９は、複数の一致信号を受け取る。
図１において、ＡＮＤゲート３９の第１，第２および第
３入力端子上で受信される反転「ＭＡＴＣＨN 」，反転
「ＭＡＴＣＨJ 」および「ＭＡＴＣＨM 」と記された一
致信号が示されている。また、ＡＮＤゲート３９は、
「タグ・アドレス」における残りのビット位置に対応す
る別のビットのそれぞれを受け取る。図１において、
「タグ・アドレス」の幅は（Ｍ−Ｎ）ビットで、ここで
Ｎは「タグ・アドレス」における最初のビット位置、Ｊ
は中間ビット位置、そしてＭは最後のビット位置を示
す。
【００１１】典型的なタグ・キャッシュ検出増幅器で
は、ビット・ライン対の論理状態が検出され、ついで対
応するアドレス・ビットと比較される。しかし、検出増
幅部３７においては、検出増幅器５０のような各検出増
幅器が検出増幅機能と比較機能とを１つの回路にまとめ
ている。従って、典型的なタグ・キャッシュ設計に存在
する比較器によって生じる余分な遅延が、本発明による
検出増幅器では節約される。図１はタグ・キャッシュ検
出増幅器における検出増幅器５０の使用を図示している
が、検出増幅器５０はその他のメモリ用途や、信号ライ
ンにおいて値を検出し、その後論理機能を実行する回路
において利用できることに注目されたい。図２は、排他
ＯＲ関数を有する図１の検出増幅器５０の概略図であ
る。一般に、検出増幅器５０は、入力部５２，第１出力
部５４，第２出力部５４’およびイネーブル部５６から
成る。入力部５２は、Ｐチャンネル・トランジスタ６
０，６１，６２，６３およびＮチャンネル・トランジス
タ６４，６５から成る。第１出力部５４は、３状態イン
バータ７０から成る。第２出力部５４’は、３状態イン
バータ７１から成る。イネーブル部５６は、Ｐチャンネ
ル・トランジスタ８０とＮチャンネル・トランジスタ８
１とから成る。
【００１２】トランジスタ６０は、ドレインと、ゲート
と、「ＶDD」と記された電源電圧端子に接続されたソー
スとを有する。トランジスタ６１は、ＶDDに接続された
ソースと、トランジスタ６０のゲートに接続されたゲー
トと、トレインとを有する。トランジスタ６２は、トラ
ンジスタ６０のゲートに接続されたソースと、アドレス
信号反転ＡJ を受け取るゲートと、トランジスタ６０の
ドレインに接続されたドレインとを有する。トランジス
タ６３は、トランジスタ６０のゲートに接続されたソー
スと、アドレス信号ＡJ を受け取るゲートと、トランジ
スタ６０のドレインに接続されたドレインとを有する。
トランジスタ６４は、トランジスタ６０のドレインに接
続されたドレインと、ビット・ライン信号ＢＬJ を受け
取るゲートと、ソースとを有する。トランジスタ６５
は、トランジスタ６１のドレインに接続されたドレイン
と、ビット・ライン信号反転ＢＬJ を受け取るゲート
と、トランジスタ６０のソースに接続されたソースとを
有する。インバータ７０は、トランジスタ６０のドレイ
ンに接続された入力端子と、アドレス信号反転ＡJ を受
け取る正のイネーブル入力端子と、アドレス信号ＡJ を
受け取る負のイネーブル入力端子と、反転ＭＡＴＣＨJ
を与える出力端子とを有する。インバータ７１は、トラ
ンジスタ６１のドレインに接続された入力端子と、アド
レス信号ＡJ を受け取る正のイネーブル入力端子と、ア
ドレス信号反転ＡJ を受け取る負のイネーブル入力端子
と、反転ＭＡＴＣＨJ を与える出力端子とを有する。ト
ランジスタ８０は、トランジスタ６０のドレインに接続
されたソースと、選択信号ＳＥを受け取るゲートと、ト
ランジスタ６１のドレインに接続されたドレインとを有
する。トランジスタ８１は、トランジスタ６４のソース
とトランジスタ６５のソースとに接続されたドレイン
と、選択信号ＳＥを受け取るゲートと、「ＶSS」と記さ
れた電源電圧端子に接続されたソースとを有する。図示
の実施例では、ＶDDはＶSSに対して正の電源電圧端子で
あるが、これはトランジスタの導電性を変えた他の実施
例では必ずしもそうではない。
【００１３】動作中、検出増幅器５０は、ビット・ライ
ン電圧ＢＬJ ，反転ＢＬJ で表される差動信号を受け取
る。本質的には、検出増幅器５０は、アドレス信号ＡJ
，反転ＡJ によって構成され、 このアドレス信号ＡJ
，反転ＡJ は検出増幅器５０に対する制御ビットとし
て機能する。アドレス信号ＡJ の論理状態により、入力
部５２の出力端子の構成が決定する。アドレス信号ＡJ
が低論理の場合、入力部５２の出力端子はトランジスタ
６０のドレインとなり、インバータ７０が一致信号反転
ＭＡＴＣＨJ を与える。しかし、アドレス信号ＡJ が高
論理の場合、入力部５２の出力端子はトランジスタ６１
のドレインとなり、インバータ７１が一致信号反転ＭＡ
ＴＣＨJ を与える。従って、検出増幅器５０は、ビット
・ライン対上の電圧を検出し、アドレス信号ＡJ とビッ
ト・ライン信号ＢＬJとの間の排他的ＯＲに応答して、
一致信号反転ＭＡＴＣＨJ を与える。検出増幅器５０
は、１つの信号論理レベルによって検出および論理機能
を実行するので、ゲートの遅延を節約する。
【００１４】選択信号ＳＥにより、検出増幅器５０の動
作が可能となる。選択信号ＳＥが高論理の場合、検出増
幅器５０は動作可能となる。トランジスタ８０は非導通
状態となり、電流源として機能するトランジスタ８１
は、仮想接地電位（ＶSSに実質的に等しい）の電圧をト
ランジスタ６４，６５のソースにおいて与える。選択信
号ＳＥが低論理の場合、検出増幅器５０は動作不可能と
なる。トランジスタ８１は非導通状態となり、トランジ
スタ８０は導通状態となって、トランジスタ６４のドレ
インをトランジスタ６５のドレインに結合する。このよ
うに、選択信号ＳＥが低論理の場合、インバータ７０，
７１の入力端子における電圧は等しくなる。
【００１５】アドレス信号ＡJ が高論理（入力アドレス
のＪ番目ビット位置の「１」に対応）の場合、インバー
タ７１は動作可能となり、インバータ７０は動作不可能
となる。さらに、トランジスタ６３は非導通状態とな
り、トランジスタ６２は導通状態となる。アドレス信号
ＡJ が高論理の場合の検出増幅器５０の応答を、図３の
検出増幅器５０’で説明する。検出増幅器５０’では、
インバータ７０とトランジスタ６３とが省略され、トラ
ンジスタ６２のソース・ドレイン間経路が直接接続に置
き換えられている。トランジスタ６０’，６１’，６
４’，６５’，インバータ７１’およびトランジスタ８
０’，８１’は、図２の同様な（’）の付いていない番
号の素子に対応している。
【００１６】選択信号ＳＥが高論理の場合、トランジス
タ８１’は導通状態となり、ＶＳＳに実質的に等しい仮
想接地電位をトランジスタ６４’，６５’のソースに与
える。トランジスタ６４’，６５’は入力対を形成し、
ビット・ライン信号ＢＬＪと反転ＢＬＪとの間の電圧差
が電流の導通を制御する。ビット・ライン信号ＢＬＪが
ビット・ライン信号反転ＢＬＪを上回ると、トランジス
タ６４’のゲート・ソース間電圧（ＶＧＳ）が増加し、
トランジスタ６４’を流れるドレイン・ソース間電流Ｉ
ＤＳが増加する。トランジスタ６４’のＩＤＳは、トラ
ンジスタ６０’によってトランジスタ６１’に鏡映（鏡
に映すごとく、実質的に等しい電流値を生じさせること
を言う。）される。トランジスタ６４’に流れる電流と
実質的に同じＩＤＳがトランジスタ６５’を流れるが、
ＶＧＳは小さくなる。トランジスタ６５’のドレイン・
ソース間電圧ＶＤＳが増加すると、トランジスタ６５’
のドレイン電圧は増加する。Ｐチャンネル・トランジス
タ６０’，６１’とＮチャンネル・トランジスタ６
４’，６５’のゲート・サイズの比率は、ビット・ライ
ン信号ＢＬＪと反転ＢＬＪとの間の小さな電圧差によっ
てトランジスタ６５’のドレイン電圧が大幅に切り替わ
り、実質的にＶＤＤまで上昇するような比率となってい
る。ビット・ライン信号ＢＬＪ がビット・ライン信号
反転ＢＬＪ を上回ると、インバータ７１’のドレイン
電圧は切り換え点より高くなり、一致信号反転ＭＡＴＣ
ＨＪ はアクティブになる。ビット・ライン信号反転Ｂ
ＬＪ がビット・ライン信号ＢＬＪ を上回ると、イン
バータ７１’の入力端子電圧は切り換え点より低くな
り、反転ＭＡＴＣＨＪ は非アクティブになる。従っ
て、トランジスタ６５’のドレインは検出増幅器５０’
の出力ノードとなる。
【００１７】図２に戻って、アドレス信号ＡJ が低論理
（入力アドレスのＪ番目ビット位置の「０」に対応）の
場合、インバータ７０は動作可能となり、インバータ７
１は動作不可能となる。さらに、トランジスタ６２は非
導通状態となり、トランジスタ６３は導通状態となる。
アドレス信号ＡJ が低論理の場合の検出増幅器５０の応
答を、図４の増幅器５０”で説明する。検出増幅器５
０”では、インバータ７１とトランジスタ６２が省略さ
れ、トランジスタ６３のソース・ドレイン間経路が直接
接続で置き換えられている。トランジスタ６０”，６
１”，６４”，６５”，インバータ７１”，トランジス
タ８０”，８１”は、図２の同様な（”）の付いていな
い番号の素子に対応している。
【００１８】選択信号ＳＥが高論理の場合、トランジス
タ８１”は導通状態となり、ＶSSに実質的に等しい仮想
接地電位をトランジスタ６４”、６５”のソースに与え
る。トランジスタ６４”，６５”は、入力対を形成し、
ビット・ライン信号反転ＢＬJ とＢＬJ との間の電圧差
が電流の導通を制御する。ビット・ライン信号反転ＢＬ
J がビット・ライン信号ＢＬJ を上回ると、トランジス
タ６５”のゲート・ソース間電圧ＶGSが増加し、ドレイ
ン・ソース間電流ＩDSが増加する。トランジスタ６５”
のＩDSはトランジスタ６１”によりトランジスタ６０”
に鏡映される。トランジスタ６５”に流れる電流と実質
的に同じＩDSがトランジスタ６４”を流れるが、ＶGSは
小さくなるので、トランジスタ６４”のドレイン・ソー
ス間電圧ＶDSは増加し、トランジスタ６４”のドレイン
電圧は、実質的にＶDDまで増加する。ビット・ライン信
号反転ＢＬJ がビット・ライン信号ＢＬJ を上回ると、
インバータ７０”のドレイン電圧は切り換え点より高く
なり、一致信号反転ＭＡＴＣＨJ がアクティブとなる。
ビット・ライン信号ＢＬJ がビット・ライン信号反転Ｂ
ＬJ を上回ると、インバータ７０”の入力端子電圧は切
り換え点より低くなり、反転ＭＡＴＣＨJ は非アクティ
ブとなる。従って、トランジスタ６４”のドレインは、
検出増幅器５０”の出力ノードとなる。
【００１９】また図２に戻って、図３，４で具体的に説
明した検出増幅器５０の動作を考えると、アドレス信号
ＡJ が「１」の場合、一致信号反転ＭＡＴＣＨJ はビッ
ト・ライン信号ＢＬJ の反転として与えられ、またアド
レス信号ＡJ が「０」の場合、ビット・ライン信号反転
ＢＬJ の反転として与えられることがわかる。これは、
ビット・ライン信号ＢＬJ と反転ＢＬJ の間の検出信号
とアドレス信号ＡJ との排他的ＯＲにほかならない。検
出増幅器５０は、対応するメモリ・セルに格納されたビ
ットの値を直接には与えないが、一致信号反転ＭＡＴＣ
ＨJ とアドレス信号ＡJ との間の排他的ＯＲ演算を実行
することにより、値を得ることができる。
【００２０】以上より、論理機能を有する検出増幅器が
提供されたことは明かである。説明してきた実施例で
は、検出増幅器は、タグ・キャッシュ・アレイのメモリ
・セルの内容を検出しながら、排他的ＯＲ関数を実行す
る。しかし、検出増幅器が電圧を検出し、同時に論理機
能も実行するようなその他の実施例も可能である。説明
してきた論理機能は排他的ＯＲであるが、他の論理機能
も可能である。例えば、インバータ７０、７１は、非反
転３状態バッファで置き換えることができる。また、説
明してきた実施例では、検出増幅器５０はビット・ライ
ン信号ＢＬJ と反転ＢＬJ との間の差電圧を検出する
が、シングル・エンド信号を受信するように検出増幅器
を構成することもできる。シングル・エンド信号を検出
するため、トランジスタ６５の制御電極は基準電圧を受
信でき、シングル・エンド入力信号はトランジスタ６４
のゲートまたは制御電極で受信することができる。入力
信号ＳＥ，ＡJ ，反転ＡJ ，ＢＬJ ，反転ＢＬJ をアク
ティブにする順番は、検出増幅器の機能に影響を与えな
いことに注意されたい。しかし、入力信号が、ＳＥ，Ａ
J ，反転ＡJ ，ＢＬJ ，反転ＢＬJ の順序で受信される
とき、検出増幅器は最も高速となる。
【００２１】本発明は、好適な実施例の点から説明して
きたが、本発明は多くの点で修正でき、以上具体的に説
明してきた以外の実施例が可能であることが当業者には
明かである。従って、添付のクレームには、本発明の真
の精神と適応範囲とに該当する本発明の全ての変形例が
含まれるものとする。
【００２２】本発明の１つの実施例では、検出増幅器
（５０）の入力手段（５２）は、第３トランジスタ（６
１），第４トランジスタ（６０），第５トランジスタ
（６３），第６トランジスタ（６２），第７トランジス
タ（６５）および第８トランジスタ（６４）から構成さ
れる。第３トランジスタ（６１）は、第２電源電圧端子
に結合された第１電流電極と、制御電極と、第１差信号
を与える第２電流電極とを有する。第４トランジスタ
（６０）は第２電源電圧端子に結合された第１電流電極
と、第３トランジスタ（６１）の制御電極に結合された
制御電極と、第２差信号を与える第２電流電極とを有す
る。第５トランジスタ（６３）は、第３トランジスタ
（６１）の第２電流電極に結合された第１電流電極と、
制御信号を受け取る制御電極と、第３トランジスタ（６
１）の制御電極に結合された第２電流電極とを有する。
第６トランジスタ（６２）は、第４トランジスタ（６
０）の第２電流電極に結合された第１電流電極と、制御
信号の補数を受け取る制御電極と、第３トランジスタ
（６１）の制御電極に結合された第２電流電極とを有す
る。第７トランジスタ（６５）は、第３トランジスタの
第２電流電極に結合された第１電流電極と、第２入力信
号を受け取る制御電極と、第２トランジスタ（８１）の
第１電流電極に結合された第２電流電極とを有する。第
８トランジスタ（６４）は、第４トランジスタ（６０）
の第２電流電極に結合された第１電流電極と、第１入力
信号を受け取る制御電極と、第２トランジスタ（８１）
の第１電流電極に結合された第２電流電極とを有する。
【００２３】本発明の別の実施例では、検出増幅器（５
０）の出力手段（５４，５４’）は、第１インバータ
（７１）と第２インバータ（７０）とから構成される。
第１インバータは（７１）は、第３トランジスタ（６
１）の第２電流電極に結合された入力端子と、制御信号
を受け取る正のイネーブル入力端子と、制御信号の補数
を受け取る負のイネーブル入力端子と、出力信号を与え
る出力端子とを有する。第２インバータ（７０）は、第
４トランジスタ（６０）の第２電流電極に結合された入
力端子と、制御信号の補数を受け取る正のイネーブル入
力端子と、制御信号を受け取る負のイネーブル入力端子
と、第１インバータ（６１）の出力端子に結合された出
力端子とを有する。
【００２４】本発明のさらに別の例では、データを保存
する手段を有するデータ・プロセッサにおいて、回路
（５０）はさらに、第３信号の補数に応答して第１トラ
ンジスタ（６４）の第２電流電極における電圧から出力
信号を与えるか、あるいは第３信号に応答して第２トラ
ンジスタ（６５）の第２電流電極における電圧から出力
信号を与える出力手段（５４，５４’）から成る。
【００２５】さらに本発明の別の例では、検出増幅器
（５０）は、第３トランジスタ（６０），第４トランジ
スタ（６１），第５トランジスタ（６２）および第６ト
ランジスタ（６３）から構成される手段（６０，６１，
６２，６３）を有する。第３トランジスタ（６０）は、
電源電圧端子に結合された第１電流電極と、制御電極
と、第１トランジスタ（６４）の第２電流電極に結合さ
れた第２電流電極とを有する。第４トランジスタ（６
１）は、電源電圧端子に結合された第１電流電極と、第
３トランジスタ（６０）の制御電極に結合された制御電
極と、第２トランジスタ（６５）の第２電流電極に結合
された第２電流電極とを有する。第５トランジスタ（６
２）は、第３トランジスタ（６０）および第４トランジ
スタ（６１）の制御電極に結合された第１電流電極と、
制御信号の補数を受け取る制御電極と、第３トランジス
タ（６０）の第２電流電極に結合された第２電流電極と
を有する。第６トランジスタは（６３）は、第３トラン
ジスタ（６０）および第４トランジスタ（６１）の制御
電極に結合された第１電流電極と、制御信号を受け取る
制御電極と、第４トランジスタ（６１）の第２電流電極
に結合された第２電流電極とを有する。
【００２６】本発明のさらに別の例では、検出増幅器
（５０）はさらに、第１および第２ノードに結合され、
制御信号がアクティブの場合、第２ノードにおける電圧
に応答して、あるいは制御信号が非アクティブの場合、
第１ノードにおける電圧に応答して出力信号を与える出
力手段（５４，５４’）から成る。
【００２７】さらに、本発明の別の例では、出力手段
（５４，５４’）は、第１インバータ（７０）と第２イ
ンバータ（７１）とから成る。第１インバータ（７０）
は、第１ノードに結合された入力端子と、制御信号の補
数を受け取る正のイネーブル入力端子と、制御信号を受
け取る負のイネーブル入力端子と、出力信号を与える出
力端子とを有する。第２インバータ（７１）は、第２ノ
ードに結合された入力端子と、制御信号を受け取る正の
イネーブル入力端子と、制御信号の補数を受け取る負の
イネーブル入力端子と、第１インバータ（７０）の出力
端子に結合された出力端子とを有する。
【図面の簡単な説明】
【図１】論理機能を有する改善された検出増幅器を内蔵
するタグ・キャッシュを備えたデータ・プロセッサのブ
ロック図である。
【図２】排他的ＯＲ関数を有する図１の検出増幅器の概
略図である。
【図３】入力ＡJ が「１」に等しい場合の図２の検出増
幅器に対応する検出増幅器の概略図である。
【図４】入力ＡJ が「０」に等しい場合の図２の回路に
対応する回路の概略図である。
【符号の説明】
２０ データ・プロセッサ ３０ タグ・キャッシュ ２２ キャッシュ ２４ ＣＰＵ ２６ アドレス・バス ２８ データ・バス ３１ タグ部 ３２ デコーダ ３３ ビット・セル ３４ 第１ビット・ライン ３５ 第２ビット・ライン ３６ 行ライン ３７ 検出増幅部 ３８ 制御ブロック ３９ ＡＮＤゲート ４０ キャッシュ・アレイ ５０ 検出増幅器 ５２ 入力部 ５４ 第１出力部 ５４’ 第２出力部 ５６ イネーブル部 ６０，６１，６２，６３ Ｐチャンネル・トランジスタ ６４，６５ Ｎチャンネル・トランジスタ ７０，７１ ３状態インバータ ８０ Ｐチャンネル・トランジスタ ８１ Ｎチャンネル・トランジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 15/00 G11C 11/34

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】データ格納手段を有するデータ・プロセッ
    サにおける検出増幅回路（５０）であって： 仮想接地ノードに結合された第１電流電極をそれぞれ有
    し、かつ制御電極において第１信号および第２信号をそ
    れぞれ受け取る第１入力トランジスタ（６４）および第
    ２入力トランジスタ（６５）； 前記第１トランジスタ（６４）の第２電流電極に結合さ
    れた第１電流電極と、制御電極と、正の電源電圧端子に
    結合された第２電流電極とを有する第３トランジスタ
    （６０）； 前記第２トランジスタ（６５）の第２電流電極に結合さ
    れた第１電流電極と、前記第３トランジスタ（６０）の
    前記制御電極に結合された制御電極と、前記正の電源電
    圧端子に結合された第２電流電極とを有する第４トラン
    ジスタ（６１）； 前記第１トランジスタ（６４），第２トランジスタ（６
    ５），第３トランジスタ（６０）および第４トランジス
    タ（６１）に結合され、制御信号の相補信号に応答して
    前記第３トランジスタ（６０）の前記制御電極と前記第
    １電流電極とを共に結合し、また前記制御信号に応答し
    て前記第４トランジスタ（６１）の前記制御電極と前記
    第１電流電極とを共に結合する論理手段（６２，６
    ３）； によって構成されることを特徴とする検出増幅回路（５
    ０）。
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