JP3559631B2 - 半導体メモリ及びデータ処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ、さらにはキャッシュ技術に関し、例えばマイクロプロセッシングユニットなどのデータ処理装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
マイクロプロセッサ（単にプロセッサとも称する）の動作周波数は年々向上しており、メインメモリのアクセスタイムとの差はますます大きくなっている。このギャップを埋めるため、メインメモリの情報を一部キャッシュメモリに共有させてメインメモリを階層化させることにより、プロセッサによるメモリアクセス時間を短縮するようにしている。すなわち、プロセッサからの要求に応じてメインメモリから取出してキャッシュメモリに記憶されたデータはその後もしばらくはアクセスされる可能性が高く、従ってメインメモリのデータが一旦キャッシュメモリに記憶されると、キャッシュメモリの高速メモリとしての機能が発揮され、これによりプロセッサのメモリアクセス待ち時間が大幅に削減される。
【０００３】
一般に、プロセッサからのメモリアクセスに対し、キャッシュメモリ内にそのアクセス領域のデータが存在する確率はヒット率で示され、データが存在する場合はキャッシュ・ヒット、データが存在しない場合はキャッシュ・ミスとされる。キャッシュ・ミスの場合には、プロセッサからの要求アドレスのワードを含むデータの固まり（データ群）がメインメモリからキャッシュメモリへ取込まれ、次回からのアクセスに備えられる。
【０００４】
高速なメモリでも、プロセッサと同じサイクルでデータをアクセスすることはできないので、高速なプロセッサでは、同一チップ内にキャッシュメモリを実装することが多い。そのようなオンチップのキャッシュメモリ、又はトランスファルックアサイドバッファ（ＴＬＢ）は、エントリ数が少ない場合にはＣＡＭ（連想メモリ）を用いてフルアソシアティブ方式とすることが多いが、エントリ数が多い場合にはメモリセルが大きいため、不向きとなる。そのような場合には、通常のＲＡＭとゲートで構成された比較器（スタティック回路）を組合わせて、セットアソシアティブ方式（２セット〜４セット）のキャッシュメモリを構成することが多い。
【０００５】
尚、キャッシュメモリについて記載された文献の例としては、「１チップキャッシュメモリμｐＤ４３６０８Ｒの概要と活用法（インタフェースＡｕｇ １９８７）」がある。
【０００６】
【発明が解決しようとする課題】
セットアソシアティブ方式の場合、リードアクセスにおいて、タグアレイ部の読出しを行って、どの面がヒットしたかを判断し、ヒットした面のデータをデータアレイ部から読出さなければならない。これではデータが出力されるまでに時間がかかるので、タグアレイ部とデータアレイ部とを同時に読出して、ヒット信号により、データアレイ部の出力データの選択を行うことが多い。しかしながら、この方式では、データアレイ部の全ての面のデータを読出さなければならないため、センスアンプの数が多くなり、また、これとタグアレイ部とが同時にアクセスされるため、急峻な電流変化により、ノイズが大きくなる。
【０００７】
本発明の目的は、キャッシュメモリを含む半導体メモリの高速化、及び消費電力の低減を図ることにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、複数のタグアレイ（５２０，５２１）に対応して配置され、それぞれ対応するタグアレイの出力信号を増幅する第１センスアンプ（５４，５５）と、この第１センスアンプの出力データ確定に呼応して生成された制御信号により、入力アドレスと上記第１センスアンプ出力との比較動作を開始するコンパレータ（５７，５８）とを設け、さらに上記複数のタグアレイに対応して配置された複数のデータアレイ（５３０，５３１）を含み、上記コンパレータの比較結果をアドレスの一部として取込むことにより、有効なデータアレイの選択を可能とするデータアレイ部（５３）を設け、そして複数のデータアレイによって共有される第２センスアンプ（５６）を設ける。
【００１１】
タグアレイ部に設けられたダミービットと、複数のタグアレイに対応して配置され、それぞれ対応するタグアレイの出力信号を増幅する第１センスアンプと、上記ダミービットからの読出しデータに基づいて生成された制御信号により、上記入力アドレスと上記第１センスアンプ出力との比較動作を開始するコンパレータとを設け、さらに上記複数のタグアレイに対応して配置された複数のデータアレイを含み、上記コンパレータの比較結果をアドレスの一部として取込むことにより、有効なデータアレイ選択を可能とするデータアレイ部を設け、そして、上記複数のデータアレイによって共有される第２センスアンプとを設ける。
【００１２】
このとき、上記コンパレータの比較結果に基づいて上記第２センスアンプの動作を制御する制御論理（５９，６０）を設けることができる。
【００１３】
上記した手段によれば、複数のデータアレイによって第２センスアンプが共有されることは、センスアンプでの消費電力を低減する。そして、第１センスアンプの出力データ確定に呼応して生成された制御信号により、コンパレータでの比較動作を開始させ、このコンパレータの比較結果をアドレスの一部として、有効なデータアレイの選択を行うことにより、動作の高速化を達成する。
【００１４】
また、上記ダミービットからの読出しデータに基づいて生成された制御信号により、コンパレータでの比較動作を開始させ、このコンパレータの比較結果をアドレスの一部として、有効なデータアレイの選択を行うことにより、動作の高速化を達成する。
【００１５】
【発明の実施の形態】
図２には本発明にかかるデータ処理装置の一実施例である汎用ＭＰＵ（マイクロプロセッシングユニット）が示される。同図に示されるＭＰＵ４１は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成されている。
【００１６】
図２に示されるＭＰＵ４１は、演算処理のための中央処理装置（ＣＰＵ）４２、論理アドレスと物理アドレスとの間でアドレス変換を行うためのメモリマネージメントユニット（ＭＭＵ）４３、上記ＣＰＵ４２によるデータアクセスの高速化を図るためのデータキャッシュ４６，４７、及び上記ＣＰＵ４２による命令フェッチの高速化を図るための命令キャッシュ４８，４９を含む。上記ＭＭＵ４３は、アドレス変換用のバッファとして、ＴＬＢ４４，４５を含む。ＴＬＢ４４，４５はそれぞれデータ用、命令用とされる。データキャッシュ４６，４７、及び命令キャッシュ４８，４９の連想方式は、説明の便宜上、２セットアソシアティブとしている。データキャッシュ４６，４７は、それぞれデータ部、タグ部とされ、入力アドレスとタグ部４７の記憶アドレスとの比較により、キャッシュヒットした場合にデータ部４６の記憶データがＣＰＵ４２に転送される。また、命令キャッシュ４８，４９は、それぞれタグ部、データ部とされ、入力アドレスとタグ部４８の記憶アドレスとの比較によりキャッシュヒットした場合にデータ部４９の記憶命令がＣＰＵ４２に転送される。
【００１７】
データキャッシュ４０，４７や命令キャッシュ４８，４９は、容量が１６Ｋバイト、データ幅が６４ビット（ただし、バイトパリティ用ビットを加えると７２ビット）、ラインサイズが２５６ビット、アドレスバスのデータ幅が３２ビットであるため、タグアドレスは、１６ビットとなる。タグアレイのフィールドは、図３（ａ）に示されるように、０〜１５ビット目がタグアドレス、１６ビット目がダーティビット（Ｄ）、１７ビット目がインバリッドビット（Ｉ）、１８ビット目がパリティビット（Ｐ）とされる。ここで、ダーティビット（Ｄ）は、キャッシュをライトバックモードにしたときにそのデータを書換えたことを示すビットとされ、インバリッドビット（Ｉ）は、フールドが無効であることを示すビットとされ、パリティビット（Ｐ）は、メモリのビットエラーを検出するためのビットとされる。尚、図示されていないが、上記の他にデータアレイの０面、１面に共通にＲＡビットを有する。このビットは、キャッシュ・ミスの場合に、新たなデータによって、０面、１面のいずれを更新するかを示すビットとされる。
【００１８】
図１には、上記データキャッシュ４６，４７や、命令キャッシュ４８，４９に適用されるキャッシュメモリの構成が示される。
【００１９】
３２ビット構成のアドレスを保持するためのアドレスレジスタ５１、タグ情報を記憶するためのタグアレイ部５２、データを記憶するためのデータアレイ部５３が設けられる。タグアレイ部５２は、０面アレイ５２０、１面アレイ５２１を含み、それに対応して、ビット線データを増幅するためのセンスアンプ（ＳＡ）５４，５５が配置されている。また、センスアンプ５４，５５の後段には、センスアンプ５４，５５の出力アドレスと、上記アドレスレジスタ５１を介して取込まれたアドレスとを比較するためのコンパレータ５７，５８が設けられている。コンパレータ５７，５８には、同期動作のためクロックＣＫが入力されるようになっている。また、図１では省略されているが、センスアンプ５４，５５には、コンパレータ５７，５８の動作を指示するためのコンパレータオン信号ＣＯＭＰＯＮ＊（＊はローアクティブ又は信号反転を意味する）の生成回路が設けられている。
【００２０】
アドレスレジスタ５１を介して取込まれたアドレスが、センスアンプ５４の出力アドレスと一致した場合には、コンパレータ５７から出力されるヒット信号ＨＩＴ０がハイレベルにアサートされる。アドレスレジスタ５１を介して取込まれたアドレスが、センスアンプ５５の出力アドレスと一致した場合には、コンパレータ５８から出力されるヒット信号ＨＩＴ１がハイレベルにアサートされる。コンパレータ５７，５８の後段には、排他的論理和回路（ＥＯＲ）５９が設けられ、上記コンパレータ５７，５８の出力論理が異なる場合に、換言すればヒット信号ＨＩＴ０，ＨＩＴ１のいずれかがハイレベルにアサートされた場合に、後段のアンド回路６０が活性化されて、センスアンプ５６へのクロックＣＫ供給が行われるようになっている。排他的論理和回路５９，アンド回路６０は、センスアンプ５６の動作を制御するための制御論理とされる。
【００２１】
データアレイ部５３は、０面タグアレイ部５２０に対応する０面データアレイ部５３０と、１面タグアレイ部５２１に対応する１面データアレイ部５３１とを含む。０面データアレイ部５３０と１面データアレイ部５３１とは、互いに同一構成とされ、それぞれワード線とビット線との交差箇所にメモリセルが配置されて成る。図面上省略されているが、入力アドレスをデコードするデコーダが設けられており、ローアドレスに基づいてワード選択が行われ、カラムアドレスに基づいてビット線選択が行われるようになっている。入力アドレスは、データレジスタ５１から伝達される１１ビットに、コンパレータ５８の出力であるヒット信号ＨＩＴ１の１ビットが最下位ビットとして加えられて１２ビットとされる。アドレス信号に含まれるヒット信号ＨＩＴ１の１ビットによって、０面データアレイ部５３０、１面データアレイ部５３１の選択が行われる。つまり、ヒット信号ＨＩＴ１がハイレベルにアサートされた場合には、データアレイ部５３の入力アドレスの最下位ビットが論理“１”とされることにより、１面データアレイ部５３１が選択され、この１面データ５３１の記憶データがセンスアンプ５６を介して出力される。それに対して、ヒット信号ＨＩＴ１がローレベルにネゲートされた状態では、データアレイ部５３の入力アドレスの最下位ビットが論理“０”とされることにより、０面データアレイ部５３０が選択され、この０面データ５３０の記憶データがセンスアンプ５６を介して出力される。そんそような選択は、上記コンパレータ５８の出力をカラム系アドレスの一部としてデコードし、それに基づいてデータアレイ部５３のビット線選択を行うことで可能とされる。センスアンプ５６の出力は、７２ビット構成（そのうち８ビットはパリティビット）とされる。
【００２２】
このように、ビット信号に応じて０面データアレイ５３０と１面データアレイ５３１とが選択的に有効とされることにより、０面データアレイ部５３０と１面データアレイ部５３１とでセンスアンプ５６を共有することができる。つまり、０面データアレイ５３０と１面データアレイ５３１とから同時にデータ読出しが行われることはないので、個別的にセンスアンプを設ける必要が無い。そのため、０面データアレイ部５３０、及び１面データアレイ部５３１にそれぞれ専用のセンスアンプを設ける場合に比べて、消費電力の低減、及びチップ占有面積を図ることができる。
【００２３】
図４にはコンパレータ５７の構成例が示される。
【００２４】
複数の排他的論理和回路７１，７２〜７ｎが設けられ、排他的論理和回路７１により低電位側電源Ｖｓｓとインバリッドビット（Ｉ）との排他的論理和が得られ、排他的論理和回路７２〜７ｎによりセンスアンプ５４からの出力アドレスＡ１５〜Ａ００とアドレスレジスタ５１の出力アドレスＢ１５〜Ｂ００との排他的論理和が得られるようになっている。排他的論理和回路７１，７２〜７ｎの出力端子は、対応するｎチャンネル型ＭＯＳトランジスタ８１〜８ｎのゲート電極に結合される。ｎチャンネル型ＭＯＳトランジスタ８１〜８ｎのドレイン電極は、ノード１０１に共通接続され、また、このＭＯＳトランジスタ８１〜８ｎのソース電極は、対応するｎチャンネル型ＭＯＳトランジスタ９１〜９ｎを介して低電位側電源Ｖｓｓに結合される。上記ノード１０１は、ｐチャンネル型ＭＯＳトランジスタ６８を介して高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ６８のゲート電極にはクロックＣＫが入力されるようになっており、クロックＣＫに同期してｐチャンネル型ＭＯＳトランジスタ６８がオンされることにより、上記ノード１０１が高電位側電源Ｖｄｄレベルにプリチャージされるようになっている。また、上記ＭＯＳトランジスタ９１〜９ｎのゲート電極には、インバータ１００を介してコンパレータオン信号ＣＯＭＰＯＮ＊が取込まれるようになっている。コンパレータオン信号ＣＯＭＰＯＮ＊がハイレベルにネゲートされた状態では、ｎチャンネル型ＭＯＳトランジスタ９１〜９ｎがオフされることにより、ＭＯＳトランジスタ８１〜８ｎのソース電極が低電位側電源Ｖｓｓから電気的に切放され、コンパレータ５７は非動作状態とされる。それに対して、コンパレータオン信号ＣＯＭＰＯＮ＊がローレベルにアサートされた場合には、ＭＯＳトランジスタ９１〜９ｎがオンされてＭＯＳトランジスタ８１〜８ｎのソース電極が低電位側電源Ｖｓｓに結合されることによって、コンパレータ５７の比較動作が開始される。すなわち、インバリッドビット（Ｉ）がハイレベルとされるか、あるいはセンスアンプ５４からの出力アドレスＡ１５〜Ａ００とアドレスレジスタ５１の出力アドレスＢ１５〜Ｂ００が不一致の場合に、ＭＯＳトランジスタ８１〜８ｎのいずれかがオンされて、ノード１０１の電荷が低電位側電源Ｖｓｓ側に引抜かれることにより、ノード１０１はローレベルとなる。それに対してインバリッドビット（Ｉ）がローレベルとされ、しかもセンスアンプ５４からの出力アドレスＡ１５〜Ａ００とアドレスレジスタ５１の出力アドレスＢ１５〜Ｂ００とが一致した場合にはＭＯＳトランジスタ８１〜８ｎがオフ状態とされるから、ノード１０１はハイレベル状態とされる。ノード１０１の論理レベルは、クロックＣＫがハイレベルのときにクロックドインバータ６７がオンされ、後段のインバータ６３を介して出力される。ヒット信号ＨＩＴ０の論理とノード１０１の論理とは同相であるから、インバリッドビット（Ｉ）がローレベルであり、センスアンプ５４からの出力アドレスＡ１５〜Ａ００とアドレスレジスタ５１の出力アドレスＢ１５〜Ｂ００が一致した場合に、ノード１０１がハイレベルとされて、ヒット信号ＨＩＴ０がハイレベルにアサートされる。クロックドインバータ６７の出力論理は、クロックＣＫのローレベル期間において、インバータ６４とクロックドインバータ６５とによって形成されるラッチ回路で保持されるようになっている。このようにコンパレータ５７はダイナミック形式とされ、コンパレータオン信号ＣＯＭＰＯＮ＊がローレベルアサートされることによりタグ比較が開始されて、キャッシュ・ヒット、キャッシュ・ミスの判別が高速に行われる。
【００２５】
尚、コンパレータ５８も同一構成とされる。
【００２６】
図５には、センスアンプ５４の主要構成例が示される。
【００２７】
クロックＣＫとチップセレクト信号ＣＳとの論理積を得るためのアンド回路１１１が設けられ、それの後段には、ナンド回路１１３，１１４が結合されて成るＳＲフリップフロップＦＦが設けられる。フリップフロップＦＦのセット端子にはアンド回路１１１の出力信号が入力される。フリップフロップＦＦの出力信号と上記アンド回路１１１の出力信号とのナンド論理を得るナンド回路１１２が設けられている。ナンド回路１１２の後段には信号遅延のためにインバータ１５１〜１５ｎが直列接続されている。代表的に示されるビット線ｂ，ｂ＊にセンスアンプ単位回路１６０が結合されている。このセンスアンプ単位回路１６０は、極性の異なる差動回路１６０Ａ，１６０Ｂが組合わされて成る。差動回路１６０Ａは、ｐチャンネル型ＭＯＳトランジスタ１１９１２０、ｎチャンネル型ＭＯＳトランジスタ１２１，１２２が結合されて成り、差動回路１６０Ｂはｐチャンネル型ＭＯＳトランジスタ１２３，１２４、ｎチャンネル型ＭＯＳトランジスタ１２５，１２６が結合されて成る。差動回路１６０Ａにおいて、ｐチャンネル型ＭＯＳトランジスタ１１９，１２０のゲート電極は、ｐチャンネル型ＭＯＳトランジスタ１２０のドレイン電極に共通接続されるのに対して、差動回路１６０Ｂにおいては、ｐチャンネル型ＭＯＳトランジスタ１２３，１２４のゲート電極がｐチャンネル型ＭＯＳトランジスタ１２３のドレイン電極に共通接続されている。ｐチャンネル型ＭＯＳトランジスタ１１９，１２０，１２３，１２４のソース電極は高電位側電源Ｖｄｄに共通接続される。また、ｎチャンネル型ＭＯＳトランジスタ１２１，１２２，１２５，１２６のソース電極は、電源スイッチとしてのｎチャンネル型ＭＯＳトランジスタ１２８を介して低電位側電源Ｖｓｓに結合される。このＭＯＳトランジスタ１２８のゲート電極にはインバータ１５ｎの出力信号が伝達され、それによってセンスアンプの動作制御が行われるよういにされているつまり、インバータ１５ｎの出力がハイレベル場合に、ｎチャンネル型ＭＯＳトランジスタ１２８がオンされ、ＭＯＳトランジスタ１２１，１２２，１２５，１２９のソース電極が低電位側電源Ｖｓｓに結合されることから、センスアンプが動作される。それに対して、インバータ１５ｎの出力がローレベル場合には、ｎチャンネル型ＭＯＳトランジスタ１２８がオフされるため、センスアンプは動作される。ビット線ｂはＭＯＳトランジスタ１２１，１２５のゲート電極に結合され、ビット線ｂ＊はｎチャンネル型ＭＯＳトランジスタ１２２、１２６のゲート電極に結合される。クロックＣＫがローレベルのタイミングで、ビット線ｂ，ｂ＊を高電位側電源Ｖｄｄレベルにプリチャージするため、ｐチャンネル型ＭＯＳトランジスタ１１７，１１８が設けられて、また、クロックＣＫがローレベルのタイミングで、差動アンプの出力ノード１７１，１７２を高電位側電源Ｖｄｄレベルにプリチャージするために、ｐチャンネル型ＭＯＳトランジスタ１２７，１２９が設けられている。差動アンプの出力ノード１７１，１７２の信号は、対応するインバータ１３０，１３１を介してコンパレータ５７へ伝達される。さらに、上記インバータ１３０，１３１の出力信号はノア（ＮＯＲ）回路１３２を介してフリップフロップＦＦのリセット端子（Ｒ）に供給されるとともに、後段のバッファ１３３を介することにより、コンパレータオン信号ＣＯＭＰＯＮ＊としてコンパレータ５７，５８に供給される。図３（ｂ）に示されるように、コンパレータオン信号ＣＯＭＰＯＮ＊がアサートされている期間にコンパレータが動作されて、ヒット信号ＨＩＴ０，ＨＩＴ１の論理が決定される。
【００２８】
このような構成において、ビット線情報が読出されてフリップフロップＦＦがリセットされて、ＭＯＳトランジスタ１２８がオフされることにより、このセンスアンプでの消費電力の低減が図られる。
【００２９】
上記実施例によれば、以下の作用効果を得ることができる。
【００３０】
（１）０面データアレイ５３０、及び１面データアレイ５３１によってセンスアンプ５６が共有されるので、０面データアレイ部５３０、及び１面データアレイ部５３１にそれぞれ専用のセンスアンプを設ける場合に比べて、消費電力の低減、及びチップ占有面積を図ることができる。そして、センスアンプ５４，５５の出力データ確定に呼応して生成された制御信号により、コンパレータ５７，５８での比較動作を開始させ、このコンパレータ５７，５８の比較結果をアドレスの一部として、０面データアレイ部５３０、及び１面データアレイ部５３１の選択を行うことにより、動作の高速化を図ることができる。
【００３１】
（２）ヒット判定が行われると、このヒット判定結果に基づいて０面データアレイ５３０，５３１の選択が行われ、そして、センスアンプ５６が動作されるように、各部がシーケンシャルに動作されることにより、急峻な電流変化を抑えることができるので、ノイズの低減を図ることができる。
【００３２】
（３）コンパレータ５７，５８の比較結果が得られた場合にのみ、アンド回路６０が活性化され、クロックＣＬＫがセンスアンプ５６に伝達されるようになっているため、センスアンプ５６の無駄な動作を抑えることができ、このことは、消費電力の低減を図る上で有効とされる。
【００３３】
（４）上記（１）乃至（３）の作用効果を有するキャッシュメモリを内蔵するＭＰＵ４１においては、キャッシュメモリの高速動作により、データ処理の高速化を図ることができ、また、キャッシュメモリの低消費電力化により、ＭＰＵ４１全体の消費電力の低減を図ることができる。
【００３４】
図６には上記ＭＰＵ４１を搭載したコンピュータシステムが示される。
【００３５】
このコンピュータシステムは、システムバスＢＵＳを介して、上記実施例に係るＭＰＵ４１、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）２３３、ＲＯＭ（リード・オンリ・メモリ）２３４、周辺装置制御部２３５、表示制御部２３６などが、互いに信号のやり取り可能に結合され、予め定められたプログラムに従って所定のデータ処理を行う。上記ＭＰＵ４１は、本システムの論理的中核とされ、主として、アドレス指定、情報の読出しと書込み、データの演算、命令のシーケンス、割り込の受付け、記憶装置と入出力装置との情報交換の起動等の機能を有し、演算制御系や、バス制御系、メモリアクセス制御系などから構成される。上記ＳＤＲＡＭ２３２や、ＳＲＡＭ２３３、及びＲＯＭ２３４は内部記憶装置として位置付けられている。ＳＤＲＡＭ２３２やＲＯＭ２３４には、ＭＰＵ４１での計算や制御に必要なプログラム格納される。また、ＳＲＡＭ２３３は、メインメモリなどとして利用される。周辺装置制御部２３５によって、外部記憶装置２３８の動作制御や、キーボード２３９などからの情報入力制御が行われ、さらに、表示制御部２３６の制御によって、ＣＲＴディスプレイ２４０への情報表示が行われる。上記のようにＭＰＵ４１が低消費電力で高速動作が可能、さらに低ノイズであるため、データ処理の高速化を図る上で、また、データ処理の信頼性の向上を図る上で、さらにはシステム全体の消費電力の低減を図る上で有効とされる。
【００３６】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３７】
例えば、上記実施例では、２セットアソシアティブとしたが、それに限定されるものではなく、４セットアソシアティブ、あるいは８セットアソシアティブにおいても本発明を適用することができる。また、上記実施例ではデータキャッシュ４６，４７、及び命令キャッシュ４８，４９について説明したが、ＴＬＢ４４，４５においても同様に適用することができる。
【００３８】
また、上記実施例ではセンスアンプ５４においてコンパレータオン信号ＣＯＭＰＯＮ＊を生成するようにしたが、それに限定されない。例えば、タグアレイ部５２にダミービットを設け、このダミービットの出力データに基づいてコンパレータオン信号ＣＯＭＰＯＮ＊を生成するようにしても良い。ダミービットは、アドレス比較のためのタグの記憶には関与されない。そして、ダミービットの読出しパスは、タグアレイ部５２における他のビットと比較して最も遅延が大きくなるように設計される。ダミービットに対応するセンスアンプの出力ノードは、センスアンプの非動作時にプリチャージ又はディスチャージしておき、ダミービットからの読出しによって、センスアンプの出力ノードの論理が反転される。この論理反転に基づいて、コンパレータ５７，５８の動作を開始させるようにしても、上記実施例の場合と同様の作用効果を得ることができる。そしてその場合には、センスアンプ５４においてコンパレータオン信号ＣＯＭＰＯＮ＊を生成する必要が無いから、センスアンプ５４の構成は、図５に比べて単純なものを適用することができる。
【００３９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である汎用ＭＰＵ４１に適用した場合について説明したが、例えば通信用プロトコルプロセッサ等のような専用プロセッサにも適用することができる。
【００４０】
本発明は、少なくともタグ比較を行うことを条件に適用することができる。
【００４１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４２】
すなわち、複数のデータアレイによって第２センスアンプが共有されることにより、センスアンプでの消費電力を低減することができる。そして、第１センスアンプの出力データ確定に呼応して生成された制御信号により、コンパレータでの比較動作を開始させ、このコンパレータの比較結果をアドレスの一部として、有効なデータアレイの選択を行うことにより、動作の高速化を図ることができる。また、ダミービットからの読出しデータに基づいて生成された制御信号により、コンパレータでの比較動作を開始させ、このコンパレータの比較結果をアドレスの一部として、有効なデータアレイの選択を行うことにより、動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である汎用ＭＰＵに内蔵されるキャッシュメモリの構成例ブロック図である。
【図２】上記ＭＰＵの全体的な構成例ブロック図である。
【図３】上記キャッシュメモリにおけるタグアレイのフィールド説明図、及び上記キャッシュメモリの動作タイミング図である。
【図４】上記キャッシュメモリにおけるコンパレータの構成例回路図である。
【図５】上記キャッシュメモリにおけるセンスアンプの主要部構成例回路図である。
【図６】上記ＭＰＵを搭載して成るコンピュータシステムのブロック図である。
【符号の説明】
４１ ＭＰＵ
４２ ＣＰＵ
４３ ＭＭＵ
４４，４５ ＴＬＢ
４６，４７ データキャッシュ
４８，４９ 命令キャッシュ
５１ アドレスレジスタ
５２ タグアレイ部
５３ データアレイ部
５４，５５，５６ センスアンプ
５７，５８ コンパレータ
５９ 排他的論理和回路
６０ アンド回路
１６０ センスアンプ単位回路
１６０Ａ，１６０Ｂ 差動回路
２３２ ＳＤＲＡＭ
２３３ ＳＲＡＭ
２３４ ＲＯＭ
２３５ 周辺装置制御部
２３６ 表示制御部
２３８ 外部記憶装置
２３９ キーボード
２４０ ＣＲＴディスプレイ
５２０ ０面タグアレイ
５２１ １面タグアレイ
５３０ ０面データアレイ
５３１ １面データアレイ
【発明の属する技術分野】
本発明は、半導体メモリ、さらにはキャッシュ技術に関し、例えばマイクロプロセッシングユニットなどのデータ処理装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
マイクロプロセッサ（単にプロセッサとも称する）の動作周波数は年々向上しており、メインメモリのアクセスタイムとの差はますます大きくなっている。このギャップを埋めるため、メインメモリの情報を一部キャッシュメモリに共有させてメインメモリを階層化させることにより、プロセッサによるメモリアクセス時間を短縮するようにしている。すなわち、プロセッサからの要求に応じてメインメモリから取出してキャッシュメモリに記憶されたデータはその後もしばらくはアクセスされる可能性が高く、従ってメインメモリのデータが一旦キャッシュメモリに記憶されると、キャッシュメモリの高速メモリとしての機能が発揮され、これによりプロセッサのメモリアクセス待ち時間が大幅に削減される。
【０００３】
一般に、プロセッサからのメモリアクセスに対し、キャッシュメモリ内にそのアクセス領域のデータが存在する確率はヒット率で示され、データが存在する場合はキャッシュ・ヒット、データが存在しない場合はキャッシュ・ミスとされる。キャッシュ・ミスの場合には、プロセッサからの要求アドレスのワードを含むデータの固まり（データ群）がメインメモリからキャッシュメモリへ取込まれ、次回からのアクセスに備えられる。
【０００４】
高速なメモリでも、プロセッサと同じサイクルでデータをアクセスすることはできないので、高速なプロセッサでは、同一チップ内にキャッシュメモリを実装することが多い。そのようなオンチップのキャッシュメモリ、又はトランスファルックアサイドバッファ（ＴＬＢ）は、エントリ数が少ない場合にはＣＡＭ（連想メモリ）を用いてフルアソシアティブ方式とすることが多いが、エントリ数が多い場合にはメモリセルが大きいため、不向きとなる。そのような場合には、通常のＲＡＭとゲートで構成された比較器（スタティック回路）を組合わせて、セットアソシアティブ方式（２セット〜４セット）のキャッシュメモリを構成することが多い。
【０００５】
尚、キャッシュメモリについて記載された文献の例としては、「１チップキャッシュメモリμｐＤ４３６０８Ｒの概要と活用法（インタフェースＡｕｇ １９８７）」がある。
【０００６】
【発明が解決しようとする課題】
セットアソシアティブ方式の場合、リードアクセスにおいて、タグアレイ部の読出しを行って、どの面がヒットしたかを判断し、ヒットした面のデータをデータアレイ部から読出さなければならない。これではデータが出力されるまでに時間がかかるので、タグアレイ部とデータアレイ部とを同時に読出して、ヒット信号により、データアレイ部の出力データの選択を行うことが多い。しかしながら、この方式では、データアレイ部の全ての面のデータを読出さなければならないため、センスアンプの数が多くなり、また、これとタグアレイ部とが同時にアクセスされるため、急峻な電流変化により、ノイズが大きくなる。
【０００７】
本発明の目的は、キャッシュメモリを含む半導体メモリの高速化、及び消費電力の低減を図ることにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、複数のタグアレイ（５２０，５２１）に対応して配置され、それぞれ対応するタグアレイの出力信号を増幅する第１センスアンプ（５４，５５）と、この第１センスアンプの出力データ確定に呼応して生成された制御信号により、入力アドレスと上記第１センスアンプ出力との比較動作を開始するコンパレータ（５７，５８）とを設け、さらに上記複数のタグアレイに対応して配置された複数のデータアレイ（５３０，５３１）を含み、上記コンパレータの比較結果をアドレスの一部として取込むことにより、有効なデータアレイの選択を可能とするデータアレイ部（５３）を設け、そして複数のデータアレイによって共有される第２センスアンプ（５６）を設ける。
【００１１】
タグアレイ部に設けられたダミービットと、複数のタグアレイに対応して配置され、それぞれ対応するタグアレイの出力信号を増幅する第１センスアンプと、上記ダミービットからの読出しデータに基づいて生成された制御信号により、上記入力アドレスと上記第１センスアンプ出力との比較動作を開始するコンパレータとを設け、さらに上記複数のタグアレイに対応して配置された複数のデータアレイを含み、上記コンパレータの比較結果をアドレスの一部として取込むことにより、有効なデータアレイ選択を可能とするデータアレイ部を設け、そして、上記複数のデータアレイによって共有される第２センスアンプとを設ける。
【００１２】
このとき、上記コンパレータの比較結果に基づいて上記第２センスアンプの動作を制御する制御論理（５９，６０）を設けることができる。
【００１３】
上記した手段によれば、複数のデータアレイによって第２センスアンプが共有されることは、センスアンプでの消費電力を低減する。そして、第１センスアンプの出力データ確定に呼応して生成された制御信号により、コンパレータでの比較動作を開始させ、このコンパレータの比較結果をアドレスの一部として、有効なデータアレイの選択を行うことにより、動作の高速化を達成する。
【００１４】
また、上記ダミービットからの読出しデータに基づいて生成された制御信号により、コンパレータでの比較動作を開始させ、このコンパレータの比較結果をアドレスの一部として、有効なデータアレイの選択を行うことにより、動作の高速化を達成する。
【００１５】
【発明の実施の形態】
図２には本発明にかかるデータ処理装置の一実施例である汎用ＭＰＵ（マイクロプロセッシングユニット）が示される。同図に示されるＭＰＵ４１は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成されている。
【００１６】
図２に示されるＭＰＵ４１は、演算処理のための中央処理装置（ＣＰＵ）４２、論理アドレスと物理アドレスとの間でアドレス変換を行うためのメモリマネージメントユニット（ＭＭＵ）４３、上記ＣＰＵ４２によるデータアクセスの高速化を図るためのデータキャッシュ４６，４７、及び上記ＣＰＵ４２による命令フェッチの高速化を図るための命令キャッシュ４８，４９を含む。上記ＭＭＵ４３は、アドレス変換用のバッファとして、ＴＬＢ４４，４５を含む。ＴＬＢ４４，４５はそれぞれデータ用、命令用とされる。データキャッシュ４６，４７、及び命令キャッシュ４８，４９の連想方式は、説明の便宜上、２セットアソシアティブとしている。データキャッシュ４６，４７は、それぞれデータ部、タグ部とされ、入力アドレスとタグ部４７の記憶アドレスとの比較により、キャッシュヒットした場合にデータ部４６の記憶データがＣＰＵ４２に転送される。また、命令キャッシュ４８，４９は、それぞれタグ部、データ部とされ、入力アドレスとタグ部４８の記憶アドレスとの比較によりキャッシュヒットした場合にデータ部４９の記憶命令がＣＰＵ４２に転送される。
【００１７】
データキャッシュ４０，４７や命令キャッシュ４８，４９は、容量が１６Ｋバイト、データ幅が６４ビット（ただし、バイトパリティ用ビットを加えると７２ビット）、ラインサイズが２５６ビット、アドレスバスのデータ幅が３２ビットであるため、タグアドレスは、１６ビットとなる。タグアレイのフィールドは、図３（ａ）に示されるように、０〜１５ビット目がタグアドレス、１６ビット目がダーティビット（Ｄ）、１７ビット目がインバリッドビット（Ｉ）、１８ビット目がパリティビット（Ｐ）とされる。ここで、ダーティビット（Ｄ）は、キャッシュをライトバックモードにしたときにそのデータを書換えたことを示すビットとされ、インバリッドビット（Ｉ）は、フールドが無効であることを示すビットとされ、パリティビット（Ｐ）は、メモリのビットエラーを検出するためのビットとされる。尚、図示されていないが、上記の他にデータアレイの０面、１面に共通にＲＡビットを有する。このビットは、キャッシュ・ミスの場合に、新たなデータによって、０面、１面のいずれを更新するかを示すビットとされる。
【００１８】
図１には、上記データキャッシュ４６，４７や、命令キャッシュ４８，４９に適用されるキャッシュメモリの構成が示される。
【００１９】
３２ビット構成のアドレスを保持するためのアドレスレジスタ５１、タグ情報を記憶するためのタグアレイ部５２、データを記憶するためのデータアレイ部５３が設けられる。タグアレイ部５２は、０面アレイ５２０、１面アレイ５２１を含み、それに対応して、ビット線データを増幅するためのセンスアンプ（ＳＡ）５４，５５が配置されている。また、センスアンプ５４，５５の後段には、センスアンプ５４，５５の出力アドレスと、上記アドレスレジスタ５１を介して取込まれたアドレスとを比較するためのコンパレータ５７，５８が設けられている。コンパレータ５７，５８には、同期動作のためクロックＣＫが入力されるようになっている。また、図１では省略されているが、センスアンプ５４，５５には、コンパレータ５７，５８の動作を指示するためのコンパレータオン信号ＣＯＭＰＯＮ＊（＊はローアクティブ又は信号反転を意味する）の生成回路が設けられている。
【００２０】
アドレスレジスタ５１を介して取込まれたアドレスが、センスアンプ５４の出力アドレスと一致した場合には、コンパレータ５７から出力されるヒット信号ＨＩＴ０がハイレベルにアサートされる。アドレスレジスタ５１を介して取込まれたアドレスが、センスアンプ５５の出力アドレスと一致した場合には、コンパレータ５８から出力されるヒット信号ＨＩＴ１がハイレベルにアサートされる。コンパレータ５７，５８の後段には、排他的論理和回路（ＥＯＲ）５９が設けられ、上記コンパレータ５７，５８の出力論理が異なる場合に、換言すればヒット信号ＨＩＴ０，ＨＩＴ１のいずれかがハイレベルにアサートされた場合に、後段のアンド回路６０が活性化されて、センスアンプ５６へのクロックＣＫ供給が行われるようになっている。排他的論理和回路５９，アンド回路６０は、センスアンプ５６の動作を制御するための制御論理とされる。
【００２１】
データアレイ部５３は、０面タグアレイ部５２０に対応する０面データアレイ部５３０と、１面タグアレイ部５２１に対応する１面データアレイ部５３１とを含む。０面データアレイ部５３０と１面データアレイ部５３１とは、互いに同一構成とされ、それぞれワード線とビット線との交差箇所にメモリセルが配置されて成る。図面上省略されているが、入力アドレスをデコードするデコーダが設けられており、ローアドレスに基づいてワード選択が行われ、カラムアドレスに基づいてビット線選択が行われるようになっている。入力アドレスは、データレジスタ５１から伝達される１１ビットに、コンパレータ５８の出力であるヒット信号ＨＩＴ１の１ビットが最下位ビットとして加えられて１２ビットとされる。アドレス信号に含まれるヒット信号ＨＩＴ１の１ビットによって、０面データアレイ部５３０、１面データアレイ部５３１の選択が行われる。つまり、ヒット信号ＨＩＴ１がハイレベルにアサートされた場合には、データアレイ部５３の入力アドレスの最下位ビットが論理“１”とされることにより、１面データアレイ部５３１が選択され、この１面データ５３１の記憶データがセンスアンプ５６を介して出力される。それに対して、ヒット信号ＨＩＴ１がローレベルにネゲートされた状態では、データアレイ部５３の入力アドレスの最下位ビットが論理“０”とされることにより、０面データアレイ部５３０が選択され、この０面データ５３０の記憶データがセンスアンプ５６を介して出力される。そんそような選択は、上記コンパレータ５８の出力をカラム系アドレスの一部としてデコードし、それに基づいてデータアレイ部５３のビット線選択を行うことで可能とされる。センスアンプ５６の出力は、７２ビット構成（そのうち８ビットはパリティビット）とされる。
【００２２】
このように、ビット信号に応じて０面データアレイ５３０と１面データアレイ５３１とが選択的に有効とされることにより、０面データアレイ部５３０と１面データアレイ部５３１とでセンスアンプ５６を共有することができる。つまり、０面データアレイ５３０と１面データアレイ５３１とから同時にデータ読出しが行われることはないので、個別的にセンスアンプを設ける必要が無い。そのため、０面データアレイ部５３０、及び１面データアレイ部５３１にそれぞれ専用のセンスアンプを設ける場合に比べて、消費電力の低減、及びチップ占有面積を図ることができる。
【００２３】
図４にはコンパレータ５７の構成例が示される。
【００２４】
複数の排他的論理和回路７１，７２〜７ｎが設けられ、排他的論理和回路７１により低電位側電源Ｖｓｓとインバリッドビット（Ｉ）との排他的論理和が得られ、排他的論理和回路７２〜７ｎによりセンスアンプ５４からの出力アドレスＡ１５〜Ａ００とアドレスレジスタ５１の出力アドレスＢ１５〜Ｂ００との排他的論理和が得られるようになっている。排他的論理和回路７１，７２〜７ｎの出力端子は、対応するｎチャンネル型ＭＯＳトランジスタ８１〜８ｎのゲート電極に結合される。ｎチャンネル型ＭＯＳトランジスタ８１〜８ｎのドレイン電極は、ノード１０１に共通接続され、また、このＭＯＳトランジスタ８１〜８ｎのソース電極は、対応するｎチャンネル型ＭＯＳトランジスタ９１〜９ｎを介して低電位側電源Ｖｓｓに結合される。上記ノード１０１は、ｐチャンネル型ＭＯＳトランジスタ６８を介して高電位側電源Ｖｄｄに結合される。ｐチャンネル型ＭＯＳトランジスタ６８のゲート電極にはクロックＣＫが入力されるようになっており、クロックＣＫに同期してｐチャンネル型ＭＯＳトランジスタ６８がオンされることにより、上記ノード１０１が高電位側電源Ｖｄｄレベルにプリチャージされるようになっている。また、上記ＭＯＳトランジスタ９１〜９ｎのゲート電極には、インバータ１００を介してコンパレータオン信号ＣＯＭＰＯＮ＊が取込まれるようになっている。コンパレータオン信号ＣＯＭＰＯＮ＊がハイレベルにネゲートされた状態では、ｎチャンネル型ＭＯＳトランジスタ９１〜９ｎがオフされることにより、ＭＯＳトランジスタ８１〜８ｎのソース電極が低電位側電源Ｖｓｓから電気的に切放され、コンパレータ５７は非動作状態とされる。それに対して、コンパレータオン信号ＣＯＭＰＯＮ＊がローレベルにアサートされた場合には、ＭＯＳトランジスタ９１〜９ｎがオンされてＭＯＳトランジスタ８１〜８ｎのソース電極が低電位側電源Ｖｓｓに結合されることによって、コンパレータ５７の比較動作が開始される。すなわち、インバリッドビット（Ｉ）がハイレベルとされるか、あるいはセンスアンプ５４からの出力アドレスＡ１５〜Ａ００とアドレスレジスタ５１の出力アドレスＢ１５〜Ｂ００が不一致の場合に、ＭＯＳトランジスタ８１〜８ｎのいずれかがオンされて、ノード１０１の電荷が低電位側電源Ｖｓｓ側に引抜かれることにより、ノード１０１はローレベルとなる。それに対してインバリッドビット（Ｉ）がローレベルとされ、しかもセンスアンプ５４からの出力アドレスＡ１５〜Ａ００とアドレスレジスタ５１の出力アドレスＢ１５〜Ｂ００とが一致した場合にはＭＯＳトランジスタ８１〜８ｎがオフ状態とされるから、ノード１０１はハイレベル状態とされる。ノード１０１の論理レベルは、クロックＣＫがハイレベルのときにクロックドインバータ６７がオンされ、後段のインバータ６３を介して出力される。ヒット信号ＨＩＴ０の論理とノード１０１の論理とは同相であるから、インバリッドビット（Ｉ）がローレベルであり、センスアンプ５４からの出力アドレスＡ１５〜Ａ００とアドレスレジスタ５１の出力アドレスＢ１５〜Ｂ００が一致した場合に、ノード１０１がハイレベルとされて、ヒット信号ＨＩＴ０がハイレベルにアサートされる。クロックドインバータ６７の出力論理は、クロックＣＫのローレベル期間において、インバータ６４とクロックドインバータ６５とによって形成されるラッチ回路で保持されるようになっている。このようにコンパレータ５７はダイナミック形式とされ、コンパレータオン信号ＣＯＭＰＯＮ＊がローレベルアサートされることによりタグ比較が開始されて、キャッシュ・ヒット、キャッシュ・ミスの判別が高速に行われる。
【００２５】
尚、コンパレータ５８も同一構成とされる。
【００２６】
図５には、センスアンプ５４の主要構成例が示される。
【００２７】
クロックＣＫとチップセレクト信号ＣＳとの論理積を得るためのアンド回路１１１が設けられ、それの後段には、ナンド回路１１３，１１４が結合されて成るＳＲフリップフロップＦＦが設けられる。フリップフロップＦＦのセット端子にはアンド回路１１１の出力信号が入力される。フリップフロップＦＦの出力信号と上記アンド回路１１１の出力信号とのナンド論理を得るナンド回路１１２が設けられている。ナンド回路１１２の後段には信号遅延のためにインバータ１５１〜１５ｎが直列接続されている。代表的に示されるビット線ｂ，ｂ＊にセンスアンプ単位回路１６０が結合されている。このセンスアンプ単位回路１６０は、極性の異なる差動回路１６０Ａ，１６０Ｂが組合わされて成る。差動回路１６０Ａは、ｐチャンネル型ＭＯＳトランジスタ１１９１２０、ｎチャンネル型ＭＯＳトランジスタ１２１，１２２が結合されて成り、差動回路１６０Ｂはｐチャンネル型ＭＯＳトランジスタ１２３，１２４、ｎチャンネル型ＭＯＳトランジスタ１２５，１２６が結合されて成る。差動回路１６０Ａにおいて、ｐチャンネル型ＭＯＳトランジスタ１１９，１２０のゲート電極は、ｐチャンネル型ＭＯＳトランジスタ１２０のドレイン電極に共通接続されるのに対して、差動回路１６０Ｂにおいては、ｐチャンネル型ＭＯＳトランジスタ１２３，１２４のゲート電極がｐチャンネル型ＭＯＳトランジスタ１２３のドレイン電極に共通接続されている。ｐチャンネル型ＭＯＳトランジスタ１１９，１２０，１２３，１２４のソース電極は高電位側電源Ｖｄｄに共通接続される。また、ｎチャンネル型ＭＯＳトランジスタ１２１，１２２，１２５，１２６のソース電極は、電源スイッチとしてのｎチャンネル型ＭＯＳトランジスタ１２８を介して低電位側電源Ｖｓｓに結合される。このＭＯＳトランジスタ１２８のゲート電極にはインバータ１５ｎの出力信号が伝達され、それによってセンスアンプの動作制御が行われるよういにされているつまり、インバータ１５ｎの出力がハイレベル場合に、ｎチャンネル型ＭＯＳトランジスタ１２８がオンされ、ＭＯＳトランジスタ１２１，１２２，１２５，１２９のソース電極が低電位側電源Ｖｓｓに結合されることから、センスアンプが動作される。それに対して、インバータ１５ｎの出力がローレベル場合には、ｎチャンネル型ＭＯＳトランジスタ１２８がオフされるため、センスアンプは動作される。ビット線ｂはＭＯＳトランジスタ１２１，１２５のゲート電極に結合され、ビット線ｂ＊はｎチャンネル型ＭＯＳトランジスタ１２２、１２６のゲート電極に結合される。クロックＣＫがローレベルのタイミングで、ビット線ｂ，ｂ＊を高電位側電源Ｖｄｄレベルにプリチャージするため、ｐチャンネル型ＭＯＳトランジスタ１１７，１１８が設けられて、また、クロックＣＫがローレベルのタイミングで、差動アンプの出力ノード１７１，１７２を高電位側電源Ｖｄｄレベルにプリチャージするために、ｐチャンネル型ＭＯＳトランジスタ１２７，１２９が設けられている。差動アンプの出力ノード１７１，１７２の信号は、対応するインバータ１３０，１３１を介してコンパレータ５７へ伝達される。さらに、上記インバータ１３０，１３１の出力信号はノア（ＮＯＲ）回路１３２を介してフリップフロップＦＦのリセット端子（Ｒ）に供給されるとともに、後段のバッファ１３３を介することにより、コンパレータオン信号ＣＯＭＰＯＮ＊としてコンパレータ５７，５８に供給される。図３（ｂ）に示されるように、コンパレータオン信号ＣＯＭＰＯＮ＊がアサートされている期間にコンパレータが動作されて、ヒット信号ＨＩＴ０，ＨＩＴ１の論理が決定される。
【００２８】
このような構成において、ビット線情報が読出されてフリップフロップＦＦがリセットされて、ＭＯＳトランジスタ１２８がオフされることにより、このセンスアンプでの消費電力の低減が図られる。
【００２９】
上記実施例によれば、以下の作用効果を得ることができる。
【００３０】
（１）０面データアレイ５３０、及び１面データアレイ５３１によってセンスアンプ５６が共有されるので、０面データアレイ部５３０、及び１面データアレイ部５３１にそれぞれ専用のセンスアンプを設ける場合に比べて、消費電力の低減、及びチップ占有面積を図ることができる。そして、センスアンプ５４，５５の出力データ確定に呼応して生成された制御信号により、コンパレータ５７，５８での比較動作を開始させ、このコンパレータ５７，５８の比較結果をアドレスの一部として、０面データアレイ部５３０、及び１面データアレイ部５３１の選択を行うことにより、動作の高速化を図ることができる。
【００３１】
（２）ヒット判定が行われると、このヒット判定結果に基づいて０面データアレイ５３０，５３１の選択が行われ、そして、センスアンプ５６が動作されるように、各部がシーケンシャルに動作されることにより、急峻な電流変化を抑えることができるので、ノイズの低減を図ることができる。
【００３２】
（３）コンパレータ５７，５８の比較結果が得られた場合にのみ、アンド回路６０が活性化され、クロックＣＬＫがセンスアンプ５６に伝達されるようになっているため、センスアンプ５６の無駄な動作を抑えることができ、このことは、消費電力の低減を図る上で有効とされる。
【００３３】
（４）上記（１）乃至（３）の作用効果を有するキャッシュメモリを内蔵するＭＰＵ４１においては、キャッシュメモリの高速動作により、データ処理の高速化を図ることができ、また、キャッシュメモリの低消費電力化により、ＭＰＵ４１全体の消費電力の低減を図ることができる。
【００３４】
図６には上記ＭＰＵ４１を搭載したコンピュータシステムが示される。
【００３５】
このコンピュータシステムは、システムバスＢＵＳを介して、上記実施例に係るＭＰＵ４１、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）２３３、ＲＯＭ（リード・オンリ・メモリ）２３４、周辺装置制御部２３５、表示制御部２３６などが、互いに信号のやり取り可能に結合され、予め定められたプログラムに従って所定のデータ処理を行う。上記ＭＰＵ４１は、本システムの論理的中核とされ、主として、アドレス指定、情報の読出しと書込み、データの演算、命令のシーケンス、割り込の受付け、記憶装置と入出力装置との情報交換の起動等の機能を有し、演算制御系や、バス制御系、メモリアクセス制御系などから構成される。上記ＳＤＲＡＭ２３２や、ＳＲＡＭ２３３、及びＲＯＭ２３４は内部記憶装置として位置付けられている。ＳＤＲＡＭ２３２やＲＯＭ２３４には、ＭＰＵ４１での計算や制御に必要なプログラム格納される。また、ＳＲＡＭ２３３は、メインメモリなどとして利用される。周辺装置制御部２３５によって、外部記憶装置２３８の動作制御や、キーボード２３９などからの情報入力制御が行われ、さらに、表示制御部２３６の制御によって、ＣＲＴディスプレイ２４０への情報表示が行われる。上記のようにＭＰＵ４１が低消費電力で高速動作が可能、さらに低ノイズであるため、データ処理の高速化を図る上で、また、データ処理の信頼性の向上を図る上で、さらにはシステム全体の消費電力の低減を図る上で有効とされる。
【００３６】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３７】
例えば、上記実施例では、２セットアソシアティブとしたが、それに限定されるものではなく、４セットアソシアティブ、あるいは８セットアソシアティブにおいても本発明を適用することができる。また、上記実施例ではデータキャッシュ４６，４７、及び命令キャッシュ４８，４９について説明したが、ＴＬＢ４４，４５においても同様に適用することができる。
【００３８】
また、上記実施例ではセンスアンプ５４においてコンパレータオン信号ＣＯＭＰＯＮ＊を生成するようにしたが、それに限定されない。例えば、タグアレイ部５２にダミービットを設け、このダミービットの出力データに基づいてコンパレータオン信号ＣＯＭＰＯＮ＊を生成するようにしても良い。ダミービットは、アドレス比較のためのタグの記憶には関与されない。そして、ダミービットの読出しパスは、タグアレイ部５２における他のビットと比較して最も遅延が大きくなるように設計される。ダミービットに対応するセンスアンプの出力ノードは、センスアンプの非動作時にプリチャージ又はディスチャージしておき、ダミービットからの読出しによって、センスアンプの出力ノードの論理が反転される。この論理反転に基づいて、コンパレータ５７，５８の動作を開始させるようにしても、上記実施例の場合と同様の作用効果を得ることができる。そしてその場合には、センスアンプ５４においてコンパレータオン信号ＣＯＭＰＯＮ＊を生成する必要が無いから、センスアンプ５４の構成は、図５に比べて単純なものを適用することができる。
【００３９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である汎用ＭＰＵ４１に適用した場合について説明したが、例えば通信用プロトコルプロセッサ等のような専用プロセッサにも適用することができる。
【００４０】
本発明は、少なくともタグ比較を行うことを条件に適用することができる。
【００４１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４２】
すなわち、複数のデータアレイによって第２センスアンプが共有されることにより、センスアンプでの消費電力を低減することができる。そして、第１センスアンプの出力データ確定に呼応して生成された制御信号により、コンパレータでの比較動作を開始させ、このコンパレータの比較結果をアドレスの一部として、有効なデータアレイの選択を行うことにより、動作の高速化を図ることができる。また、ダミービットからの読出しデータに基づいて生成された制御信号により、コンパレータでの比較動作を開始させ、このコンパレータの比較結果をアドレスの一部として、有効なデータアレイの選択を行うことにより、動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である汎用ＭＰＵに内蔵されるキャッシュメモリの構成例ブロック図である。
【図２】上記ＭＰＵの全体的な構成例ブロック図である。
【図３】上記キャッシュメモリにおけるタグアレイのフィールド説明図、及び上記キャッシュメモリの動作タイミング図である。
【図４】上記キャッシュメモリにおけるコンパレータの構成例回路図である。
【図５】上記キャッシュメモリにおけるセンスアンプの主要部構成例回路図である。
【図６】上記ＭＰＵを搭載して成るコンピュータシステムのブロック図である。
【符号の説明】
４１ ＭＰＵ
４２ ＣＰＵ
４３ ＭＭＵ
４４，４５ ＴＬＢ
４６，４７ データキャッシュ
４８，４９ 命令キャッシュ
５１ アドレスレジスタ
５２ タグアレイ部
５３ データアレイ部
５４，５５，５６ センスアンプ
５７，５８ コンパレータ
５９ 排他的論理和回路
６０ アンド回路
１６０ センスアンプ単位回路
１６０Ａ，１６０Ｂ 差動回路
２３２ ＳＤＲＡＭ
２３３ ＳＲＡＭ
２３４ ＲＯＭ
２３５ 周辺装置制御部
２３６ 表示制御部
２３８ 外部記憶装置
２３９ キーボード
２４０ ＣＲＴディスプレイ
５２０ ０面タグアレイ
５２１ １面タグアレイ
５３０ ０面データアレイ
５３１ １面データアレイ
Claims (4)
- タグ情報を記憶するための複数のタグアレイを含んで成るタグアレイ部を備え、入力アドレスと上記タグアレイ部の記憶情報とを比較して、ヒットしたか否かを判定するようにした半導体メモリにおいて、
上記複数のタグアレイに対応して配置され、それぞれ対応するタグアレイの出力信号を増幅する第１センスアンプと、
上記第１センスアンプの出力データ確定に呼応して生成された制御信号により、上記入力アドレスと上記第１センスアンプ出力との比較動作を開始するコンパレータと、
上記複数のタグアレイに対応して配置された複数のデータアレイを有し、上記コンパレータの比較結果をアドレスの一部として取込むことにより、有効なデータアレイの選択を可能とするデータアレイ部と、
上記複数のデータアレイによって共有される第２センスアンプとを含むことを特徴とする半導体メモリ。 - タグ情報を記憶可能な複数のタグアレイを含んで成るタグアレイ部を備え、入力アドレスと上記タグアレイ部の記憶情報とを比較して、ヒットしたか否かを判定するようにした半導体メモリにおいて、
上記タグアレイ部に設けられたダミービットと、
上記複数のタグアレイに対応して配置され、それぞれ対応するタグアレイの出力信号を増幅する第１センスアンプと、
上記ダミービットからの読出しデータに基づいて生成された制御信号により、上記入力アドレスと上記第１センスアンプ出力との比較動作を開始するコンパレータと、
上記複数のタグアレイに対応して配置された複数のデータアレイを有し、上記コンパレータの比較結果をアドレスの一部として取込むことにより、有効なデータアレイ選択を可能とするデータアレイ部と、
上記複数のデータアレイによって共有される第２センスアンプとを含むことを特徴とする半導体メモリ。 - 上記コンパレータの比較結果に基づいて上記第２センスアンプの動作を制御する制御論理を含む請求項１又は２記載の半導体メモリ。
- 請求項１乃至３のいずれか１項記載の半導体メモリと、それをアクセス可能な中央処理装置とが、一つの半導体基板に形成されたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30348295A JP3559631B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体メモリ及びデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30348295A JP3559631B2 (ja) | 1995-10-27 | 1995-10-27 | 半導体メモリ及びデータ処理装置 |
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| JPH09128295A JPH09128295A (ja) | 1997-05-16 |
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-
1995
- 1995-10-27 JP JP30348295A patent/JP3559631B2/ja not_active Expired - Fee Related
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| JPH09128295A (ja) | 1997-05-16 |
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