KR0148129B1 - 논리기능을 가진 감지증폭기 - Google Patents

논리기능을 가진 감지증폭기

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KR0148129B1
KR0148129B1 KR1019910009148A KR910009148A KR0148129B1 KR 0148129 B1 KR0148129 B1 KR 0148129B1 KR 1019910009148 A KR1019910009148 A KR 1019910009148A KR 910009148 A KR910009148 A KR 910009148A KR 0148129 B1 KR0148129 B1 KR 0148129B1
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스코트 고랩 제임스
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빈센트 죠셉 로너
모토로라 인코포레이티드
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Abstract

배타적 -OR와 같은 적분 논리 기능을 가진 감지 증폭기(50)가 마이크로프로세서 캐시의 태그 캐시 부분과 같은 회로에 사용하기에 적합하다. 감지 증폭기(50)는 태그 캐시내의 설정된 비트 위치에 결합되는 한쌍의 비트 라인간에 발생된 차동 전압을 감지한다. 상기 전압을 감지하는 동안, 배타적 -OR 기능이 감지된 비트의 논리 상태와 대응하는 입력 어드레스 비트간에 수행된다. 입력 어드레스 비트가 상기 감지된 비트에 부합하면, 부합 신호가 주장된다. 대응하는 입력 어드레스 비트의 값은 참된 비트 라인 신호 전압이 보수 비트 라인 신호 전압을 초과하면 출력 신호를 설정된 논리 상태로 제공하거나, 또는 보수 출력 신호 전압이 참된 출력 신호 전압을 초과하면, 상기 출력 신호를 상기 설정된 논리 상태를 제공하기 위한 회로를 구성한다.

Description

논리 기능을 가진 감지 증폭기
제1도는 논리 기능을 가진 개선된 감지 증폭기(sense amplifier)에 내장된 태그 캐시(tag cache)를 구비한 데이타 처리기의 블럭도.
제2도는 배타적 -OR 기능을 가진 제1도의 감지 증폭기의 개략적인 블럭도.
제3도는 입력 AJ이 2진수 1일시에 제2도의 감지 증폭기에 대응하는 감지 증폭기의 개략적인 블럭도.
제4도는 입력 AJ이 2진수 0일시에 제2도의 회로에 대응하는 회로의 개략적인 블럭도.
* 도면의 주요부분에 대한 부호의 설명
20 : 데이타 처리기 22 : 캐시
24 : CPU 26 : 어드레스 버스
28 : 데이타 버스 30 : 태그 캐시
32 : 디코더 33 : 비트 셀
39 : AND 게이트 50 : 감지 증폭기
[발명의 분야]
본 발명은 일반적으로 감지 증폭기(sense amplifier)에 관한 것으로서, 특히, 논리 기능을 가진 감지 증폭기에 관한 것이다.
[발명의 배경]
집적 회로 메모리는 한개의 로(row) 및 한개의 칼럼(column)의 각각의 교점에 배치된 메모리 셀을 가진 로 및 칼럼의 매트릭스로 구성된다. 판독 싸이클동안 억세스될시에, 상기 메모리가 어드레스를 디코드해서 하나의 로 라인을 인에이블한다. 상기 인에이블된 로 라인상의 메모리 셀은 비트 라인에, 또는 보다 일반적으로는 차동 비트 라인쌍에 상기 셀의 내용을 제공한다. 각각의 메모리 셀이 비트 라인 또는 비트 라인쌍에 상기 셀의 내용을 제공할시에, 감지 증폭기는 신호의 논리 상태를 검출하고 그것을 증폭한다. 그후 또 다른 디코딩이 수행될 수도 있다. 감지 시간과 함께 상기 디코딩이 발생하는 속도가 상기 메모리의 전체 속도를 결정한다. 상기 디코딩 방식은 메모리의 종류가 그 사용 방법에 따라 다르다.
예를 들어, 현재는 다수의 마이크로프로세서가 온-칩 고속 메모리(on-chip high-speed memories)인 캐시(caches)를 내장한다. 캐시는 상기 마이크로프로세서가 가장 억세스될 가능성이 높은 메모리의 내용을 온-칩에 기억시키므로 상기 마이크로프로세서의 성능을 향상시킨다. 예를 들어, 온-칩 명령 캐시(on-chip instrusction cache)를 가진 마이크로프로세서는 온-칩 캐시에 상기 마이크로프로세서의 프로그램의 일부를 기억시킨다. 상기 명령이 상기 캐시내에 있으면, 상기 마이크로프로세서는 느린 오프-칩 메모리에서 보다는 고-속 캐시로부터 상기 명령을 판독한다. 이와 유사하게, 데이타 캐시를 가진 마이크로프로세서는 상기 프로그램의 데이타 온-칩의 일부를 기억한다. 마이크로프로세서 메모리 억세스가 상기 캐시로부터의 것인지를 결정하기 위해, 상기 캐시는 어드레스 버스상에 배치된 상기 마이크로프로세서의 어드레스와 상기 캐시에 앞서 기억된 데이타의 어드레스를 비교한다. 어드레스의 상기 비교가 태그 캐시 어레이(tag cache array)로서 공지된 부분적인 메모리에 의해 행해진다. 상기 태그 캐시 어레이의 내용이 어드레스되고 그 데이타가 상기 캐시에 위치된다.
상기 캐시 회로에서는 속도가 매우 중요하다. 억세스된 어드레스와 태그 캐시 어레이의 내용간의 비교의 속도가 최소화되야 한다. 억세스된 어드레스가 상기 태그 캐시 어레이에 위치된 어드레스중 하나인지를 결정하기 위해 여러가지 기술이 사용된다. 예를 들어, 완전 연상형 캐시(fully-associative cache)에서는, 모든 태그 캐시 어레이 엔트리가 입력 어드레스와 동시에 비교된다. 그러나, 2-방향 세트-연상형 캐시(two-way set-associative cache)는 우선, 입력 어드레스의 일부를 이용해서, 2가지 가능성의 태크 캐시 어레이 엔트리를 디코드한다. 그후에, 미리 디코드화된 엔트리가 감지되고 대응하는 비트 위치가 상기 입력 어드레스의 잔여 어드레스 비트와 비교된다. 상기 입력 어드레스의 상기 잔여 어드레스 비트가 2개의 디코드화된 태그 캐시 엔트리중 하나와 일치하면, 캐시 히트(cach hit)가 발생하고 상기 캐시 어레이의 대응하는 내용이 데이타 버스에서 판독된다. 그러나, 상기 2개의 엔트리중 어느것도 상기 입력 어드레스와 일치하지 않으면, 캐시 미스(cache miss)가 발생하고 메모리 어드레스로부터의 데이타가 오프-칩(off-chip) 메모리로부터 페치(fetch)되어야 한다. 상기 2-방향 세트 연상형 캐시와 완전 연상형 캐시 사이에는 인입 어드레스의 일부를 디코드하는 4-방햐 세트 연상형 캐시가 있어 4가지 가능성의 캐시 엔트리를 선택하고 그후에 비교를 수행한다. 마이크로프로세서 성능과 회로 면적간에는 설계상의 취사 선택이 행하여지기 때문에, 세트 연상형 캐시가 종종 양호하다. 상기 세트 연상형 캐시의 성능을 최적화하기 위해선, 감지 시간은 최소화되야 한다.
[양호한 실시예의 설명]
따라서, 데이타 처리기의 캐시용 태그 캐시 어레이의 회로에 이용하기 위한 논리 기능을 가진 감지 증폭기가 제공된다. 상기 감지 증폭기는 입력부와 출력부를 포함한다. 입력 신호가 선정된 논리 상태에 있으면, 상기 입력부는 제1신호와 제2신호간의 차이에 응답하여 제1차이 신호를 제공하고; 상기 입력 신호의 보수(complement)가 상기 선정된 논리 상태에 있으면, 상기 제2신호와 상기 제2신호간의 차이에 응답하여 제2차이 신호를 제공한다. 상기 출력부는 상기 입력부에 결합되고, 상기 입력 신호가 상기 선정된 논리 상태에 있으면 상기 제1차이 신호에 응답하거나, 또는 상기 입력 신호의 보수가 상기 선정된 논리 상태에 있으면, 상기 제2차이 신호에 응답하여 출력 신호를 제공한다.
일예로는, 상기 감지 증폭기는 가상의 그라운드 노드(virtual ground node) 결합된 제1전류 전극을 구비하고 제1 및 제2트랜지스터의 제어 전극의 상기 제1 및 제2신호를 각기 수신하는 상기 제1 및 제2트랜지스터를 포함한다. 제3트랜지스터는 상기 제1트랜지스터의 제2전류 전극에 결합된 제1전류 전극과, 제어 전극 및, 정 전력 공급 전압 단자에 결합된 제2전류 전극을 구비한다. 제4트랜지스터는 상기 제2트랜지스터의 제2전류 전극에 결합된 제1전류 전극과, 상기 제3트랜지스터의 상기 제어 전극에 결합된 제어 전극 및, 정 전력 공급 전압 단자에 결합된 제2전류 전극을 구비한다. 논리부가 상기 제1, 제2, 제3 및 제4트랜지스터에 결합되는데, 상기 입력 신호의 보수에 응답하여 상기 제3트랜지스터의 게이트 및 제1전류 전극을 함께 결합시키고, 상기 입력 신호에 응답하여 상기 제4트랜지스터의 게이트 및 상기 제1전류 전극을 함께 결합시킨다. 출력부가 상기 제1 및 제2트랜지스터의 제2전류 전극에 결합되는데, 상기 입력 신호에 응답하여 상기 제1트랜지스터나 또는 상기 제2트랜지스터의 상기 제2전류 전극의 전압에 응답하여 출력 신호를 제공한다.
상기 및 다른 특징과 잇점이 첨부한 도면과 관련하여 취해진 이하 상세한 설명으로부터 보다 명백히 이해될 것이다.
[발명의 상세한 설명]
제1도는 본 발명에 따른 논리 기능을 가진 감지 증폭기(50)에 내장된 태그 캐시(30)를 가진 데이타 처리기(20)를 블럭도 형태로 도시한다. 데이타 처리기(20)는 일반적으로 캐시(22), CPU(24), 어드레스 버스(26) 및 데이타 버스(28)를 포함한다. 캐시(22)는 일반적으로 태그 캐시(30) 및 캐시 어레이(40)를 포함한다. 태그 캐시(30)는 디코더(32), 비트 셀(33) 제1비트 라인(34), 제2비트 라인(35) 및 로 라인(36)을 포함하는 태그부(31)와; 논리 및 제어 블럭(38); AND 게이트(39) 및, 감지 증폭기(50)를 포함하는 감지 증폭기부(37)를 포함한다.
CPU(24)가 데이타 처리기(20)의 중앙 처리 유닛이고 프로그램(도시되지 않음)에 응답하여 명령을 수행한다. 제어 및 클럭 신호와 본 발명과 관련되지 않은 다른 블럭은 제1도에 도시되지 않았다. CPU(24)는 상기 프로그램에 응답하여 어드레스 버스(26)에 다수의 어드레스 신호를 제공한다. 상기 명령에 따라, CPU(24)는 데이타 버스(28)로부터 데이타를 판독하거나 또는, 데이타를 데이타 버스(28)에 기록한다. 태그부(31)는 인덱스 어드레스(INDEX ADDRESS)라 명명된 어드레스의 일부를 수신한다. 디코더(32)는 상기 INDEX ADDRESS를 디코드하고 이에 응답하여 한 로 라인을 주장한다.
디코더(32)에 결합된 로 라인(36)이 상기 INDEX ADDRESS에 대한 모든 가능한 값에 대응하는 다수의 로 라인중 하나를 나타낸다. 상기 로 라인중 각각의 한 로 라인과 다수의 비트 라인쌍의 교점에 배치된 것이 비트 라인(34 및 35)에 결합된 것으로 도시되고 상기 비트 라인에 신호 BLJ및를 각기 제공하는 메모리 셀(33)과 같은 메모리 셀이다. 상기 설명된 실시예에선, 각각의 메모리 셀의 내용은 상기 메모리 셀에 결합된 비트 라인쌍상에서 차동적으로 판독된다. 차동 비트 라인쌍은 속도는 좋으나, 다른 실시예에선 싱글-엔드형 비트 라인( single-ended bit lines)이 사용될 수도 있다.
로 라인상에 배치된 태그부(31)내의 엔트리 수는 캐시 구성에 의해 결정된다. 예를 들어 4-방향 세트-연상형 캐시는 각각의 로 상에 배치된 4개의 엔트리를 갖는다. CPU(24)가 어드레스 버스(26)상에 어드레스를 제공할시에, 디코더(32)가 한 로 라인을 주장하고, 상기 디코드화된 로 상에 배치된 4개의 엔트리의 대응하는 부분이 비트 라인쌍에 독출된다. 그후에, 태그부(31)에 의해 제공된 상기 다수의 비트 라인쌍에 결합된 감지 증폭기부(37)는 INDEX ADDRESS에 의해 선택된 상기 로 라인상의 각각의 4개의 태그 캐시 엔트리에 기억된 값을 태그 어드레스(TAG ADDRESS)로서 공지된 어드레스 잔여부와 비교한다. 각각의 비트 라인쌍의 차동 신호의 논리 상태가 감지되고 상기 TAG ADDRESS의 대응하는 비트와 비교된다. 상기 비교가 일치되면, 상기 비트 위치에 대해 일치 신호가 발생된다. 예를 들어, 대응하는 어드레스 비트 AJ의 논리 상태가 BLJ및상의 논리 상태와 동일하면,가 발생된다. 모든 비트 위치가 상기 입력 어드레스의 대응하는 비트와 일치하면,라 명명된 신호가 발생된다.는 어드레스 버스(26)상에 발생된 어드레스가 상기 캐시의 유효 엔트리에 대응함을 캐시 어레이(40)에 알린다.에 응답하여, 캐시 어레이(40)는 데이타 버스(28)상에 CHCHE DATA라 명명된 다수의 데이타 신호를 제공한다. 그후에, CACHE DATA가 마이크로프로세서(24)에 의해 판독된다.
특히, 감지 증폭기부(37)에선, 논리 및 제어 블럭(38)이 상기 TAG ADDRESS를 수신하고 SE라 명명된 선택신호와, 어드레스 신호 AJ및라 명명된 AJ의 보수를 감지 증폭기(50)에 제공한다. 신호 SE는 감지 증폭기(50)를 선택 및 활성화하기 위해 사용된 제어 신호이다. 감지 증폭기(50)는 SE에 응답하여 메모리 셀(33)에 의해 제공된 데이타의 논리 상태를 감지하고 상기 데이타의 논리 상태를 신호 AJ와 비교한다. 이들이 일치하면, 상기 감지 증폭기(50)가 응답으로를 제공한다. 모든 메모리 셀의 내용이 상기 TAG ADRESS의 대응하는 비트 위치와 일치하면, 상기신호가 발생된다. 감지 증폭기부(37)에선, 상기 기능이 AND 게이트(39)에 의해 수행된다. AND 게이트(39)는 다수의 일치 신호를 수신한다. 제1도에 도시된 것이 AND 게이트(39)의 제1, 제2 및 제3입력 단자에 수신된,및이라 명명된 일치 신호이다. AND 게이트(39)는 또한 상기 TAG ADDRESS의 잔여 비트 위치에 대응하는 각각의 부가적 비트도 수신한다.
제1도에선, 상기 TAG ADDRESS는 (M-N) 비트 폭인데, 여기서 N은 상기 TAG ADDRESS의 제1비트 위치이고, J는 중간 비트 위치이고 M은 최종 비트 위치이다.
전형적인 태그 캐시 감지 증폭기에선, 한 비트 라인쌍의 논리 상태가 감지되어 대응하는 어드레스 비교와 비교된다. 그러나, 감지 증폭기부(37)에선, 감지 증폭기(50)와 같은 각각의 감지 증폭기는 상기 감지 증폭기능과 비교 기능을 단일 회로에 통합시킨다. 따라서, 상기 전형적인 태그 캐시 설계에 존재하는 비교기를 통한 여분의 지연이 본원에서는 절약된다. 비록 제1도에 태그 캐시 감지 증폭기에 감지 증폭기(50)의 사용을 도시하였다 하더라도, 감지 증폭기(50)가 다른 메모리 응용에나 또는 신호 라인의 값을 감지해서 논리 기능을 수행하는 회로에 사용될 수도 있음에 주목하자.
제2도는 배타적 -OR 기능을 가진 제1도의 감지 증폭기(50)를 개략적으로 도시한다. 감지 증폭기(50)는 일반적으로 입력부(52), 제1출력부(54), 제2출력부(54') 및 인에이블부(56)를 포함한다. 입력부(52)는 P-채널 트랜지스터 (60,61,62 및 63)과 N-채널 트랜지스터(64 및 65)를 포함한다. 제1출력부(54)는 3-상 인버터(three-state inverter; 70)를 포함한다. 제2출력부(54')도 3-상 인버터(71)를 포함한다. 인에이블부(56)는 P-채널 트랜지스터(80) 및, N-채널 트랜지스터(81)를 포함한다.
트랜지스터(60)는 드레인, 게이트 및, VDD라 명명된 전력 공급 전압 단자에 연결된 소스를 구비한다. 트랜지스터(61)는 VDD에 연결된 소스와, 트랜지스터(60)의 게이트에 연결된 게이트 및, 드레인을 갖는다. 트랜지스터(62)는 트랜지스터(60)의 게이트에 연결된 소스와, 어드레스 신호를 수신하는 게이트 및, 트랜지스터(60)의 드레인에 연결된 드레인을 갖는다. 트랜지스터(63)는 트랜지스터(60)의 게이트에 연결된 소스와, 어드레스 신호 AJ를 수신하는 게이트 및, 트랜지스터(60)의 드레인에 연결된 드레인을 갖는다. 트랜지스터(64)는 트랜지스터(60)의 드레인에 연결된 드레인과, 비트 라인 신호 BLJ를 수신하는 게이트 및, 소스를 갖는다. 트랜지스터(65)는 트랜지스터(61)의 드레인에 연결된 드레인과, 비트 라인 신호를 수신하는 게이트 및, 트랜지스터(60)의 소스에 연결된 소스를 갖는다. 인버터(70)는 트랜지스터(60)의 드레인에 연결된 입력 단자와, 어드레스 신호를 수신하는 포지티브 인에이블 입력 단자와, 어드레스 신호 AJ를 수신하는 네가티브 인에이블 입력 단자 및,를 제공하는 출력 단자를 갖는다. 인버터(71)는 트랜지스터(61)의 드레인에 연결된 입력 단자와, 어드레스 신호 AJ를 수신하는 포지티브 인에이블 입력 단자와, 어드레스 신호를 수신하는 네가티브 인에이블 입력 단자 및,를 제공하는 출력 단자를 갖는다. 트랜지스터(80)는 트랜지스터(60)의 드레인에 연결된 소스와, 선택 신호 SE를 수신하는 게이트 및, 트랜지스터(61)의 드레인에 연결된 드레인을 갖는다. 트랜지스터(81)는 트랜지스터(64)의 소스와 트랜지스터(65)의 소스 둘다에 연결된 드레인과, 선택 신호 SE를 수신하는 게이트 및, VSS라 명명된 전력 공급 전압 단자에 연결된 소스를 갖는다. 설명된 실시예에선, VDD는 VSS에 대해 포지티브 전력 공급 전압 단자이나, 상기는 트랜지스터의 전도성이 변경되는 다른 실시예에선 꼭 필요치는 않다.
동작시, 감지 증폭기(50)는 비트 라인 신호 전압 BLJ및로 표시된 차동 신호를 수신한다. 본래, 감지 증폭기(50)는 감지 증폭기(50)에 대한 제어 비트로서의 기능을 하는 어드레스 신호 AJ및에 의해 구성된다.
어드레스 신호 AJ의 논리 상태가 입력부(52)의 출력 단자를 구성한다. 어드레스 신호 AJ가 논리 저이면, 입력부(52)의 상기 출력 단자가 트랜지스터(60)의 드레인이고, 인버터(70)가 일치 신호를 제공한다. 그러나, 어드레스 신호 AJ가 논리 고이면, 입력부(52)의 출력 단자가 트랜지스터(61)의 드레인이고 인버터(71)가 일치 신호를 제공한다. 따라서, 감지 증폭기(50)는 비트 라인쌍상의 전압을 감지하고 어드레스 신호 AJ와 비트 라인 신호 BLJ간의 배타적 -OR에 응답하여 일치 신호를 제공한다. 감지 증폭기(50)는 단일 레벨의 논리에 의해 감지 및 논리 기능을 수행하여 게이트 지연을 절약한다.
선택 신호 SE에 의해 감지 증폭기(50)의 동작이 가능해진다. 선택 신호 SE가 논리 고이면, 감지 증폭기(50)가 작동 가능해진다. 트랜지스터(80)는 비전도성이고, 전류원으로서 작용하는 트랜지스터(81)는 실제로 VSS와 동일한 가상 그라운드 전위로 트랜지스터(64 및 65)의 소스에 전압을 제공한다. 선택 신호 SE가 논리 저일시에, 감지 증폭기(50)가 동작불가능해진다. 트랜지스터(81)는 비전도성이고, 트랜지스터(80)는 전도성이고 트랜지스터(64)의 드레인이 트랜지스터(65)의 드레인에 결합된다. 상기 방식으로, 선택 신호 SE가 논리 저일시에, 인버터(70 및 71)의 입력 단자에서의 전압이 동일하다.
어드레스 신호 AJ가 논리 고일시에(입력 어드레스의 J번째 비트 위치용 이진수 1에 대응), 인버터(71)가 동작가능해지고 인버터(70)가 동작불가능해진다. 게다가, 트랜지스터(63)는 비전도성이고 트랜지스터(62)는 전도성이다. 어드레스 신호 AJ가 논리 고일시에, 감지 증폭기(50)의 응답이 제3도의 감지 증폭기(50')에 의해 설명된다. 감지 증폭기(50')에선, 인버터(70) 및 트랜지스터(63)가 제거되고, 트랜지스터(62)의 소스-드레인 경로가 직접 연결로 대체된다. 트랜지스터(60',61',64',65)와, 인버터(71') 및 트랜지스터(80' 및 81')가 제2도의 유사하나 프라임 부호가 붙지 않은 번호의 요소에 대응한다.
선택 신호 SE가 논리 고일시에, 트랜지스터(81')는 전도성이고 실제로 VSS와 동일한 트랜지스터(64' 및 65')의 소스에 가상 그라운드를 제공한다. 트랜지스터(64' 및 65')는 입력쌍을 형성해서 비트 라인 신호 BLJ및간의 전압차가 전류의 전도를 제어한다. 비트 라인 신호 BLJ가 비트 라인 신호를 초과할시에, 트랜지스터(64')의 게이트-소스 전압(VGS)이 증가하고 트랜지스터(64')를 통한 드레인-소스 전류(IDS)가 증가한다. 트랜지스터(64')의 상기 IDS가 트랜지스터(60')에 의해 트랜지스터(61')에 미러화된다. 그 결과로서, 동일한 IDS가, 트랜지스터(64')를 통한 경우와 같이 트랜지스터(65')를 통해 흐르나, 상기 VDS가 더 적다. 트랜지스터(65')의 드레인-소스 전압(VDS)이 증가할시에, 트랜지스터(65')의 드레인상의 전압이 증가한다. P-채널 트랜지스터(60' 및 61') 대 N-채널 트랜지스터(64' 및 65')의 게이트 크기의 비율은 비트 라인 신호 BLJ및간의 전압의 미소 차이에 의해 트랜지스터(65')의 드레인상의 전압이 큰 마진으로 스위치되고 실제로 VDD까지 상승되도록 한다. 비트 라인 신호 BLJ가 비트 라인 신호를 초과하면, 인버터(71')의 드레인상의 전압이 인버터의 전환점 이상이고 일치 신호가 주장된다. 비트 라인 신호가 비트 라인 신호 BLJ를 초과하면, 인버터(71')의 입력 단자와 전압이 상기 인버터의 전환점 이하이고,가 무효화된다. 따라서, 트랜지스터(65')의 드레인이 감지 증폭기(50')의 출력 노드이다.
제2도를 재 참조하면, 어드레스 신호 AJ가 저일시에(입력 어드레스의 J번째 비트 위치용 2진수 0에 대응), 인버터(70)가 동작가능해지고 인버터(71)가 동작불가능해진다. 게다가, 트랜지스터(62)가 비전도성이고 트랜지스터(63)가 전도성이다. 어드레스 신호 AJ가 논리 저일시에, 감지 증폭기(50)의 응답이 제4도의 감지 증폭기(50)에 의해 설명된다. 감지 증폭기(50)에선, 인버터(71) 및 트랜지스터(62)가 제거되고, 트랜지스터(63)의 소스-드레인 경로가 직접 연결로 대체된다. 트랜지스터(60,61,64,65)와, 인버터(71) 및, 트랜지스터(80 및 81)가 제2도의 유사하나 프라임 부호가 붙지 않은 번호의 요소에 대응한다.
선택 신호 SE가 논리 고일시에, 트랜지스터(81')는 전도성이고, 실제로 VSS와 동일한 트랜지스터(64 및 65)의 소스에 가상 그라운드를 제공한다. 트랜지스터(64 및 65)는 입력쌍을 형성해서 비트 라인 신호및 BLJ간의 전압차가 전류의 도전을 제어한다. 비트 라인 신호가 비트 라인 신호 BLJ를 초과할시에, 트랜지스터(65)의 게이트-소스 전압(VGS)이 증가하고, 드레인-소스 전류(IDS)도 증가한다. 트랜지스터(65)의 상기 IDS가 트랜지스터(61)에 의해 트랜지스터(60)에 미러화된다. 그 결과로서 상기 동일한 IDS가 트랜지스터(65)를 통한 경우와 같이 트랜지스터(64')의 통해 흐르나, 상기 VGS가 더 작기 때문에, 트랜지스터(64)의 드레인-소스 전압(VDS)이 증가하고, 트랜지스터(64)의 드레인상의 전압이 실제로 VDD까지 증가한다. 비트 라인 신호 BLJ가 비트 라인 신호 BLJ를 초과하면, 인버터(70)의 드레인상의 전압이 상기 인버터의 전환점 이상이고, 일치 신호가 주장된다. 비트 라인 신호 BLJ가 비트 라인 신호를 초과하면, 인버터(70)의 입력 단자의 전압이 상기 인버터의 전환점 이하이고,가 무효화된다. 트랜지스터(64)의 드레인이 감지 증폭기(50)의 출력 노드이다.
제2도를 재 참조하고 제3도 및 제4도에 의해 보다 상세히 설명된 감지 증폭기(50)의 동작을 고려하면, 어드레스 신호 AJ가 2진수 1인 경우, 일치 신호가 비트 라인 신호 BLJ의 역으로서 제공되고; 어드레스 신호 AJ가 2진수 0이면, 일치 신호가 비트 라인 신호의 역으로서 제공됨을 알 수 있다. 상기는 엄밀히 비트 라인 신호 BLJ및와 어드레스 신호 AJ간의 감지된 전압의 배타적 -OR이다. 감지 증폭기(50)가 대응하는 메모리 셀에 기억된 비트의 값을 직접 제공하지 못하나, 상기 값은 일치 신호와 어드레스 신호 AJ간에 배타적 -OR 동작을 수행하므로 얻어질 수도 있다.
이상의 설명에 의해 논리 기능을 가진 감지 증폭기가 제공되었음이 분명해진다. 설명된 실시예에선 감지 증폭기는, 태그 캐시 어레이의 메모리 셀의 내용을 감지하는 동안 배타적 -OR 기능을 수행한다. 그러나, 감지 증폭기가 전압을 감지하고 동시에 논리 기능을 수행하는 다른 실시예가 가능하다. 비록 설명된 논리 기능이 배타적 -OR이나, 다른 논리 기능도 가능하다. 예를 들어, 인버터(70 및 71)가 비반전 3-상 버퍼(noninverting three-state buffers)로 대체될 수도 있다. 또한, 비록 감지 증폭기(50)가 상기 설명된 실시예에선 비트 라인 신호 BLJ및간의 차동 전압을 감지한다 하더라도, 상기 감지 증폭기는 싱글-엔드형 신호를 수신하도록 구성될 수 있다. 싱글-엔드형 신호를 감지하기 위해선, 트랜지스터(65)의 제어 전극이 기준 전압을 수신할 수 있고, 싱글-엔드형 입력 신호가 트랜지스터(64)의 게이트 또는 제어 전극상에 수신될 수도 있다. 입력 신호 SE, AJ및와 BLJ및의 활성화 순서가 감지 증폭기(50)의 기능에 영향을 미치지 않음을 주목하자. 그러나, 감지 증폭기(50)는 입력 신호가 이하 순서로 수신될시에 가장 빠르다. 첫째로 SE, 다음에 AJ및, 그 다음에 BLJ및순이다.
비록 본 발명이 양호한 실시예의 내용으로 설명되었다 하더라도, 종래의 기술에숙련된 자에 의해 본 발명이 다양한 방식으로 변경될 수도 있고 특히 앞서 설명된 것과는 다른 많은 실시예가 가정될 수도 있다. 따라서, 첨부된 청구범위에 의해 본 발명의 참된 정신 및 범위를 벗어나지 않는 본 발명의 모든 변경을 커버하려고 한다.

Claims (3)

  1. 입력 수단(52)에 결합된 제어 신호가 선정된 논리 상태일시에, 제1입력 신호와 제2입력 신호간의 차이의 검출에 응답하여 제1차이 신호를 제공하고, 상기 제어 신호의 보수가 상기 선정된 논리 상태일시에 상기 제2입력 신호와 상기 제1입력 신호간의 차이의 검출에 응답하여 제2차이 신호를 제공하는 입력 수단(52)과; 상기 입력 수단에 결합되어, 상기 제1차이 신호 또는 상기 제2차이 신호에 응답하여 출력 신호를 제공하는 출력 수단(54,54') 및; 상기 입력 수단에 결합되어 선택 신호에 응답하여 감지 증폭기를 동작가능하게 하는 인에이블링 수단(56)을 포함하는데, 상기 인에이블링 수단이 상기 제1차이 신호에 결합된 제1전류 전극과, 상기 선택 신호를 수신하는 제어 전극 및, 상기 제2차이 신호에 결합된 제2전류 전극을 구비한 제1트랜지스터(80) 및; 상기 입력 수단(52)에 결합된 제1전류 전극과, 상기 선택 신호를 수신하는 제어 전극 및, 제1전력 공급 전압 단자에 결합된 제2전류 전극을 구비한 제2트랜지스터(81)를 포함하는 것을 특징으로 하는 논리 기능을 가진 감지 증폭기.
  2. 데이타를 기억하는 수단을 가진 데이타 처리기의 회로(즉, 감지 증폭기 50)에 있어서, 가상 그라운드 노드에 결합된 제1전류 전극을 각기 구비하고 제어 전극상의 제1 및 제2신호를 각기 수신하는 제1 및 제2입력 트랜지스터(64,65)와; 상기 제1트랜지스터(64)의 제2전류 전극에 결합된 제1전류 전극과, 제어 전극 및, 포지티브 전력 공급 전압 단자에 결합된 제2전류 전극을 가진 제3트랜지스터(60)와; 상기 제2트랜지스터(65)의 제2전류 전극에 결합된 제1전류 전극과, 상기 제3트랜지스터(60)의 상기 제어 전극에 결합된 제어 전극 및, 상기 포지티브 전력 공급 전압 단자에 결합된 제2전류 전극을 가진 제4트랜지스터(61) 및; 상기 제1, 제2, 제3 및 제4트랜지스터(64,65,60 및 61)에 결합되어, 제어 신호의 보수에 응답하여 상기 제3트랜지스터(60)의 상기 제어 전극과 상기 제1전류 전극을 함께 결합시키고; 상기 제어 신호에 응답하여 상기 제4트랜지스터(61)의 상기 제어 전극과 상기 제1전류 전극을 함께 결합시키는 논리 수단(62,63)을 포함하는 것을 특징으로 하는 회로(50).
  3. 가상 그라운드 노드에 결합된 제1전류 전극과, 제1 및 제2신호를 각기 수신하는 제어 전극을 가지며, 제1 및 제2노드에 각기 결합된 제2전류 전극을 각각 가진 제1 및 제2트랜지스터(64,65) 및; 상기 제1 및 제2트랜지스터(64,65)의 상기 제2전류 전극에 결합되어 제어 신호 및 상기 제어 신호의 보수에 각기 응답하여, 상기 제2트랜지스터(65)를 통해 상기 제1노드내로 전도된 전류나, 또는 상기 제1트랜지스터(64)를 통해 상기 제2노드내로 전도된 전류를 선택적으로 미러화하는 수단(60,61,62,63)을 포함하는 것을 특징으로 하는 논리 기능을 가진 감지 증폭기.
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