JPS62118434A - 比較回路 - Google Patents
比較回路Info
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- JPS62118434A JPS62118434A JP60258938A JP25893885A JPS62118434A JP S62118434 A JPS62118434 A JP S62118434A JP 60258938 A JP60258938 A JP 60258938A JP 25893885 A JP25893885 A JP 25893885A JP S62118434 A JPS62118434 A JP S62118434A
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- power supply
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- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、データ処理のなかでも重要なものの一つで
ある「ソーティング−１処理を高速に実行するための・
・−ドウエア要素を提供するものである。
ある「ソーティング−１処理を高速に実行するための・
・−ドウエア要素を提供するものである。
従来の技術
［ソーティング−１処理の本質とは複数のデータを各々
数値化しそれを大きい順に並べかえる処理で、ソフトウ
ェア的に行なうことが多かった。この処理は、■２個の
データの大小比較、その結果に従って、■データ列の並
べかえの２種類の手順から々す、数種のアルゴリズムが
提哨されている。。
数値化しそれを大きい順に並べかえる処理で、ソフトウ
ェア的に行なうことが多かった。この処理は、■２個の
データの大小比較、その結果に従って、■データ列の並
べかえの２種類の手順から々す、数種のアルゴリズムが
提哨されている。。
しかしいずれも方法イ）データｌが多く々ると非常に大
きい時間がかかり、ソーティング台・頻繁に行なうこと
に［実質的に不可能になってい／こ。このため高速性が
必要な場合に１−アルゴリズムをぞの捷ま実現する専用
ハードウＩア「ソートエンジン−１が設計されたりして
いる。（例えば参考文献１：エレクトロニクス、１９８
５年９月２３目ｃ需３７８）５ペー／ Ｐ、２３４〜２８０″関係代数演算専用エンジンを備ｔ
ｉ関係データベースマシンＤｅｌｔａ”）。しかしこれ
らも、処理できるデータ量が固定される点、即ちソート
されたデータ群（総数Ｎ）に１個のデータをンー１−
して追加する場合でも（Ｎ＋１ ）・ΔＴ（ΔＴ：パイ
プライン的にソートする場合のサイクル時間）必要であ
る、等汎用性が乏しいものであった。
きい時間がかかり、ソーティング台・頻繁に行なうこと
に［実質的に不可能になってい／こ。このため高速性が
必要な場合に１−アルゴリズムをぞの捷ま実現する専用
ハードウＩア「ソートエンジン−１が設計されたりして
いる。（例えば参考文献１：エレクトロニクス、１９８
５年９月２３目ｃ需３７８）５ペー／ Ｐ、２３４〜２８０″関係代数演算専用エンジンを備ｔ
ｉ関係データベースマシンＤｅｌｔａ”）。しかしこれ
らも、処理できるデータ量が固定される点、即ちソート
されたデータ群（総数Ｎ）に１個のデータをンー１−
して追加する場合でも（Ｎ＋１ ）・ΔＴ（ΔＴ：パイ
プライン的にソートする場合のサイクル時間）必要であ
る、等汎用性が乏しいものであった。
発明が解決しようとする問題点
汎用性が高く、高速のソートエンジンを構成するために
は、■データを記憶していると同時に新たに入力された
データとの大小関係を高速に比較できる簡単な回路、■
データを並べかえるための挿入や移動ができる回路構成
が必要である。本発明はこのうちの■に対してその解答
を与えるものである。
は、■データを記憶していると同時に新たに入力された
データとの大小関係を高速に比較できる簡単な回路、■
データを並べかえるための挿入や移動ができる回路構成
が必要である。本発明はこのうちの■に対してその解答
を与えるものである。
問題点を解決するための手段
本発明は、記憶要素と、この記憶要素にデータを書き込
む或いは記憶要素からデータを読み出すための信号線と
、前記記憶要素の記憶データが第６１く。
む或いは記憶要素からデータを読み出すための信号線と
、前記記憶要素の記憶データが第６１く。
１の論理状態で前記信号線に印加された入力信弓が前記
第１の状態と逆極性の第２の論理状態のときに導通状態
それ以夕）の場合絶縁状態になる第１のスイッチ要素と
前記記憶データが前記第２の論理状態で前記入力信号が
前記第１の論理状態のとき絶縁状態になりそれ以外の場
合導通状態になる第２のスイッチ要素からなる回路基本
要素を一列に配置し、前記第１のスイッチ要素を並列側
、前記第２のスイッチ要素を直列側にｌ〜で順次接続し
てなる一列のラダー回路網とｊ〜、このラダー回路網の
一端に負荷要素を接続し、この負荷要素の他端を前記ラ
ダー回路網の基準電位と異なる電位の電源に接続し、前
記ラダー回路他端を浮遊状態にしておくかもしくは前記
基準電位に接続し、前記回路基本要素列への各々の信号
線列を入力端とし、前記負荷要素が接続されたラダー回
路網端を出力端とする比較回路である。
第１の状態と逆極性の第２の論理状態のときに導通状態
それ以夕）の場合絶縁状態になる第１のスイッチ要素と
前記記憶データが前記第２の論理状態で前記入力信号が
前記第１の論理状態のとき絶縁状態になりそれ以外の場
合導通状態になる第２のスイッチ要素からなる回路基本
要素を一列に配置し、前記第１のスイッチ要素を並列側
、前記第２のスイッチ要素を直列側にｌ〜で順次接続し
てなる一列のラダー回路網とｊ〜、このラダー回路網の
一端に負荷要素を接続し、この負荷要素の他端を前記ラ
ダー回路網の基準電位と異なる電位の電源に接続し、前
記ラダー回路他端を浮遊状態にしておくかもしくは前記
基準電位に接続し、前記回路基本要素列への各々の信号
線列を入力端とし、前記負荷要素が接続されたラダー回
路網端を出力端とする比較回路である。
さらに、詳細な例としては、相補的な２本のビット線り
、Ｄ、相補的な入出力端子Ｍ、Ｍを持つ７ ベーノ 々の電気的結合を制御する二個のスイッチ素子からなる
スタティック形うンダムアク七スメモリセル回路構成に
対して、ソース・ドレインを直列接続した２個の電界効
果形トランジスタＴ１．Ｔ２からなる回路要素、２人力
ＮＡＮＤ回路および１個の電が効果形トランジスタＴ３
を追加し、電界効果トランジスタＴ１．Ｔ２の各々のゲ
ート端子のうち一方をビット線りと、他方を端子Ｍと各
々接続し、回路要素の一端を第１の電源へ、他端を電界
効果トランジスタＴ３のドレインに接続し、これ力ＮＡ
ＮＤ回路の第１の入力にビット線りを第２の入力に端子
Ｍを各々接続し、ＮＡＮＤ出力を電界効果トランジスタ
Ｔ２のゲートに接続するごとき構成をもつものを回路基
本要素とし、この基本要素をワード方向に複数個列状に
配置し、隣り合った回路基本要素のセンス線出力端と入
力端とを接続し、回路基本要素列端のセンス線出力端に
負荷要素の一端を接続し、負荷要素他端を第２０電源に
接続し、回路基本要素列の他の端にあるセンス線入力端
を前記第１の電源に接続するかもしくは未接続のｉｔに
１．でおくごとき構成で、各回路基本要素のビット線対
り、Ｄを全体の入力端と１７、基本回路列端のセンス線
出力端を全体の出力端とする構成を特徴とする比較回路
である。
、Ｄ、相補的な入出力端子Ｍ、Ｍを持つ７ ベーノ 々の電気的結合を制御する二個のスイッチ素子からなる
スタティック形うンダムアク七スメモリセル回路構成に
対して、ソース・ドレインを直列接続した２個の電界効
果形トランジスタＴ１．Ｔ２からなる回路要素、２人力
ＮＡＮＤ回路および１個の電が効果形トランジスタＴ３
を追加し、電界効果トランジスタＴ１．Ｔ２の各々のゲ
ート端子のうち一方をビット線りと、他方を端子Ｍと各
々接続し、回路要素の一端を第１の電源へ、他端を電界
効果トランジスタＴ３のドレインに接続し、これ力ＮＡ
ＮＤ回路の第１の入力にビット線りを第２の入力に端子
Ｍを各々接続し、ＮＡＮＤ出力を電界効果トランジスタ
Ｔ２のゲートに接続するごとき構成をもつものを回路基
本要素とし、この基本要素をワード方向に複数個列状に
配置し、隣り合った回路基本要素のセンス線出力端と入
力端とを接続し、回路基本要素列端のセンス線出力端に
負荷要素の一端を接続し、負荷要素他端を第２０電源に
接続し、回路基本要素列の他の端にあるセンス線入力端
を前記第１の電源に接続するかもしくは未接続のｉｔに
１．でおくごとき構成で、各回路基本要素のビット線対
り、Ｄを全体の入力端と１７、基本回路列端のセンス線
出力端を全体の出力端とする構成を特徴とする比較回路
である。
作 用
本発明の比較回路でし［、たとえばスタティックＲＡＭ
の回路構成に、ＮＡＮＤ回路および３個のＭＯＳＦＥＴ
を構成を追加するのみで、データの記憶と大小の比較を
高速に実現するととが可能となる。
の回路構成に、ＮＡＮＤ回路および３個のＭＯＳＦＥＴ
を構成を追加するのみで、データの記憶と大小の比較を
高速に実現するととが可能となる。
実施例
本発明では、従来のスタティックＲＡＭ（ＳＲＡＭ）の
基本セル１の回路に対（−で、ＮＡＮＤ回路（たとえば
０ＭＯ８の場合４トランジスタ）と更に３個の電界効果
型トランジスタ（ＦＥＴ）を追加したもので、第１図に
示した構成の基本セル回路１０’（ｉ７使い、このセル
をワード方向に一列に並べ、基本セル回路１゜のセンス
線を各々接続し、第２図のように配置する。第１図を説
明すると、従来のＳＲＡＭ基本セ９ ページ ル１の回路は点線で囲った部分で示している。Ｄ。
基本セル１の回路に対（−で、ＮＡＮＤ回路（たとえば
０ＭＯ８の場合４トランジスタ）と更に３個の電界効果
型トランジスタ（ＦＥＴ）を追加したもので、第１図に
示した構成の基本セル回路１０’（ｉ７使い、このセル
をワード方向に一列に並べ、基本セル回路１゜のセンス
線を各々接続し、第２図のように配置する。第１図を説
明すると、従来のＳＲＡＭ基本セ９ ページ ル１の回路は点線で囲った部分で示している。Ｄ。
Ｄは一対のビット線で、ＳＲＡＭの書き込み動作時等の
場合相補的な電圧が印加される。Ｗはワード線で、Ｍ、
Ｍは各々記憶回路内の端子（節点）で相補的な電圧にな
っており、このセル回路１゜に書き込み動作が行なわれ
る場合、ＭＯＳトランジスタＴ４．Ｔ６がＯＮ状態にな
り、ビット線りの電位がＭに、ビット線りの電位がＭに
各々書き込まれる。本発明で新たに追加される部分とし
て第１にＦＥＴＴ１．Ｔ２を直列接続した回路要素があ
り、ＦＥＴＴ１．Ｔ２のゲートは各々ＤとＭに接続され
る。このＦＥＴＴ１．Ｔ２の回路要素の一端は第１の電
源（図ではＣＩＮＤ ）に、他端は新たに設けたセンス
線の出力部Ｓ。に接続されている。これはセンス線入力
部Ｓ１に接続されていてもよい。
場合相補的な電圧が印加される。Ｗはワード線で、Ｍ、
Ｍは各々記憶回路内の端子（節点）で相補的な電圧にな
っており、このセル回路１゜に書き込み動作が行なわれ
る場合、ＭＯＳトランジスタＴ４．Ｔ６がＯＮ状態にな
り、ビット線りの電位がＭに、ビット線りの電位がＭに
各々書き込まれる。本発明で新たに追加される部分とし
て第１にＦＥＴＴ１．Ｔ２を直列接続した回路要素があ
り、ＦＥＴＴ１．Ｔ２のゲートは各々ＤとＭに接続され
る。このＦＥＴＴ１．Ｔ２の回路要素の一端は第１の電
源（図ではＣＩＮＤ ）に、他端は新たに設けたセンス
線の出力部Ｓ。に接続されている。これはセンス線入力
部Ｓ１に接続されていてもよい。
第２の追加部分ＮＡＮＤはその入力をＭ、Ｄとし、その
出力を、第３の追加ＦＥＴ′Ｔ３のゲートに接続される
。ＦＥＴＴ３はセンス線入力部Ｓ１と出力部Ｓ。との間
のスイッチとして配置されている。
出力を、第３の追加ＦＥＴ′Ｔ３のゲートに接続される
。ＦＥＴＴ３はセンス線入力部Ｓ１と出力部Ｓ。との間
のスイッチとして配置されている。
第２図について説明する。これは基本セル回路１０ ベ
ー７ １０をワード方向に並べてしかもそれを複数列配置した
状態を示しており、−ワード分（横一列）について説明
すると、センス線は隣合った基本セル回路の出力と入力
を接続する。−列の端の出力端には負荷要素ＺＴを接続
、ＺＴの他端は第２の電源（この例ではｖＤＤ）に接続
しである。基本セル列他端のセンス線入力部Ｓｎは未接
続の１１にしておくかもしくは第１または第２の電源に
接続する。この構成により記憶データと印加データ間の
大小比較がり能になる。
ー７ １０をワード方向に並べてしかもそれを複数列配置した
状態を示しており、−ワード分（横一列）について説明
すると、センス線は隣合った基本セル回路の出力と入力
を接続する。−列の端の出力端には負荷要素ＺＴを接続
、ＺＴの他端は第２の電源（この例ではｖＤＤ）に接続
しである。基本セル列他端のセンス線入力部Ｓｎは未接
続の１１にしておくかもしくは第１または第２の電源に
接続する。この構成により記憶データと印加データ間の
大小比較がり能になる。
本発明の回路動作を説明する。基本セル回路１゜の並ん
だ一列１コにワードのデータが出力側（ＺＴの付加され
ている側）をＭＯＢ、入力側をＬＳＢとして格納されて
おり、これと各ビット線対り、Ｄに相補的に印加された
（ＭＳＢ 、ＬＳＢは同様）入力データとの大小比較が
行われ、出力端に結果が現われる。
だ一列１コにワードのデータが出力側（ＺＴの付加され
ている側）をＭＯＢ、入力側をＬＳＢとして格納されて
おり、これと各ビット線対り、Ｄに相補的に印加された
（ＭＳＢ 、ＬＳＢは同様）入力データとの大小比較が
行われ、出力端に結果が現われる。
まず基本セル回路１０の動作であるが、入力データと記
憶データの状態に応じて次の４つの場合がある。但し高
電位を１ｎで低電位を”ｏ ”で１１ ヘ−７ 現し、Ｆ Ｅ Ｔ Ｔ１〜Ｔ３はゲートが′１′”のと
きＯＮ。
憶データの状態に応じて次の４つの場合がある。但し高
電位を１ｎで低電位を”ｏ ”で１１ ヘ−７ 現し、Ｆ Ｅ Ｔ Ｔ１〜Ｔ３はゲートが′１′”のと
きＯＮ。
” Ｏ” （７）とき０ＦＦ（即ちＮ −Ｆ−ヤ７ ネ
／ｌ／形ＦＥＴ ）として説、明する。これは一般にＮ
チャンネル形のＦＥＴの方がＰチャンイル形に比ベスイ
ソチ特性がよく有利であるためである。ただし、電源の
極性を反転しＮＡＮＤ回路も負論理形（っまシ正論理形
のＮＯＲ）で構成すればまったく同様な動作をする。
／ｌ／形ＦＥＴ ）として説、明する。これは一般にＮ
チャンネル形のＦＥＴの方がＰチャンイル形に比ベスイ
ソチ特性がよく有利であるためである。ただし、電源の
極性を反転しＮＡＮＤ回路も負論理形（っまシ正論理形
のＮＯＲ）で構成すればまったく同様な動作をする。
（１’） 、 （２）の場合は記憶データと入力データ
とが少なくとも注目しているビットにおいて一致してお
り、（３） ＃ （４）では異っている。
とが少なくとも注目しているビットにおいて一致してお
り、（３） ＃ （４）では異っている。
（１） 、 （２）の場合ＴＦＴＴ１．Ｔ２からなる回
路要素はり、Ｍのいずれかが°０°′のため直列接続全
体としてＯＦＦ、同様にＮＡＮＤ出力は１″″であシ、
よってＴＦＴＴ３はＯＮである。っ１リセンス線は５ｏ
−８，となる。
路要素はり、Ｍのいずれかが°０°′のため直列接続全
体としてＯＦＦ、同様にＮＡＮＤ出力は１″″であシ、
よってＴＦＴＴ３はＯＮである。っ１リセンス線は５ｏ
−８，となる。
（３）の場合、Ｔ１．Ｔ２からなる回路要素ＯＦＦ。
ＮＡＮＤ出力”Ｏ″′、よッテＴ３はＯＦＦとなる。
（４）の場合、同回路要素ＯＮ、ＮＡＮＤ出力１１１１
＋よってＴ３はＯＮとなる。
＋よってＴ３はＯＮとなる。
次にこの基本セル回路１０をワード方向−列ｎ個に並べ
た場合の動作を考える。１ワードをｎビットとし最」−
位ピット（ＭＳＢ）から１．２．＝ｎと番号を付ける。
た場合の動作を考える。１ワードをｎビットとし最」−
位ピット（ＭＳＢ）から１．２．＝ｎと番号を付ける。
ピノ）ｎはＬＳＢになる。記憶データＭの各ビットをＭ
ユ、（ｉ二１〜ｎ）入力データＤの谷ビットをＤｉ（ｉ
−１〜ｎ）とすると（１）Ｍ＝Ｄでは ＭｉニーＤｉ（
ｌ−１〜ｎ）である。
ユ、（ｉ二１〜ｎ）入力データＤの谷ビットをＤｉ（ｉ
−１〜ｎ）とすると（１）Ｍ＝Ｄでは ＭｉニーＤｉ（
ｌ−１〜ｎ）である。
よって−ト記三十１Ｆ類の場合第２図の回路列の動作を
解析すると、 １３ ベーン Ｍ＝Ｄのとき全てのセル１０でＴ１．Ｔ２の回路要素は
ＯＦＦ、Ｔ３はＯＮなので、センス線の出力部と入力部
が全部連結され、入力端（第２図でＳｎ）の電位に従っ
て出力端Ｓ。に信号が現われる。
解析すると、 １３ ベーン Ｍ＝Ｄのとき全てのセル１０でＴ１．Ｔ２の回路要素は
ＯＦＦ、Ｔ３はＯＮなので、センス線の出力部と入力部
が全部連結され、入力端（第２図でＳｎ）の電位に従っ
て出力端Ｓ。に信号が現われる。
但しＳｎ を未接続状態にしておくと、負荷要素ＺＴ
の働きで出力電圧はｖＤＤ（即ち”１°′）となる。
の働きで出力電圧はｖＤＤ（即ち”１°′）となる。
（Ｔ、〜Ｔ３がｎ争）チャンネル形ＦＥＴのときはＳｎ
は未接続にするかもしくはＧＮＤ（ｖＤＤ）に接続する
。） Ｍ）Ｄのとき、ＭＳＢから（Ｐ−１）ビットまでは、 端（Ｓｏ）は１゛′となる。
は未接続にするかもしくはＧＮＤ（ｖＤＤ）に接続する
。） Ｍ）Ｄのとき、ＭＳＢから（Ｐ−１）ビットまでは、 端（Ｓｏ）は１゛′となる。
Ｍ（Ｄのとき、ＭＳＢから（Ｑ−１）ビット１従ってＳ
ｎが１でないかぎり、出力端（Ｓｏ）は” Ｏ”となる
。
ｎが１でないかぎり、出力端（Ｓｏ）は” Ｏ”となる
。
以上を整理すると
１４ へ−ン
第１図と同一の回路構成でＤ 、Ｄ 、Ｍ 、Ｍを反よ
うな反転出力をイ与ることもできる。以上の説明から、
この構成で２つのデータ間の大小比較が行えることがわ
かる。
うな反転出力をイ与ることもできる。以上の説明から、
この構成で２つのデータ間の大小比較が行えることがわ
かる。
実際にこの回路構成で大小比較を行う場合、特に１ワー
ドのビット長が長いとセンス線上の信号伝搬速度が問題
となる。これはセンス線の総浮遊容量が大きくなるので
これを充放電するのに時間がかかるのと、各ビットのセ
ンス線のスイッチとして挿入されているＦＥＴＴ３のＯ
Ｎ抵抗が０ではないので直列抵抗が入り、上述の容量Ｃ
と抵抗Ｒとで形成されるＲ、Ｃの時定数で出力電圧が変
１５ ′−ジ 化する。何れにせよ１ワードのビット数が多くなるとそ
れに比例するかもしくはビット数の２乗に比例して出力
応答が遅くなるので、高速にするため１ワードを数グル
ープに分割し各々グループ間の接続円部は第３図に示す
ような回路とすればよい。この図の例では元Ｓ３の単一
節点であったものを８３′、８３″に分けＦＥＴＴ７．
とイ／バータＩＮＶ、負荷要素Ｚを図のように接続する
。この挿入によってＬＳＢ側（図の右側）から伝搬して
きた信号は一旦増幅されてＭＳＢ側に送られるので、全
体の遅延時間は大幅に短縮される。
ドのビット長が長いとセンス線上の信号伝搬速度が問題
となる。これはセンス線の総浮遊容量が大きくなるので
これを充放電するのに時間がかかるのと、各ビットのセ
ンス線のスイッチとして挿入されているＦＥＴＴ３のＯ
Ｎ抵抗が０ではないので直列抵抗が入り、上述の容量Ｃ
と抵抗Ｒとで形成されるＲ、Ｃの時定数で出力電圧が変
１５ ′−ジ 化する。何れにせよ１ワードのビット数が多くなるとそ
れに比例するかもしくはビット数の２乗に比例して出力
応答が遅くなるので、高速にするため１ワードを数グル
ープに分割し各々グループ間の接続円部は第３図に示す
ような回路とすればよい。この図の例では元Ｓ３の単一
節点であったものを８３′、８３″に分けＦＥＴＴ７．
とイ／バータＩＮＶ、負荷要素Ｚを図のように接続する
。この挿入によってＬＳＢ側（図の右側）から伝搬して
きた信号は一旦増幅されてＭＳＢ側に送られるので、全
体の遅延時間は大幅に短縮される。
発明の効果
本発明の回路により、極めて簡単な構成でデータの記憶
と大小の比較が高速に実行できる回路が実現できる。集
積回路技術を使うことで大容量のものが実現できるので
、多量の記憶データとの大小比較が瞬時に実行できるＬ
ＳＩが可能となる。
と大小の比較が高速に実行できる回路が実現できる。集
積回路技術を使うことで大容量のものが実現できるので
、多量の記憶データとの大小比較が瞬時に実行できるＬ
ＳＩが可能となる。
第１図は本発明の一実施例の比較回路に用いるセル基本
回路図、第２図は本発明の一実施例の比較回路における
セル配置と全体構成図、第３図は本発明を実施する場合
に高速性を依持するだめの構成法を示した説明図、第４
図（ａ）は本発明の負荷要素として適しているダイナミ
ック負荷の回路図、同（ｂ）はＮＡＮＤとして適してい
るダイナミックＮＡＮＤの回路図である。 １・・・・・ＳＲＡＭセル、１０・・・・基本セル回路
、Ｄ。 Ｄ・・・・・ビット線、Ｓ０〜Ｓｎ、Ｓ０′〜３ ｎ／
・・・・・センス線、Ｔ１．Ｔ２．Ｔ３・・・・ＦＥＴ
、ＺＴ・・ ・負荷要素。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 （α）（ｂ） Ｎ
回路図、第２図は本発明の一実施例の比較回路における
セル配置と全体構成図、第３図は本発明を実施する場合
に高速性を依持するだめの構成法を示した説明図、第４
図（ａ）は本発明の負荷要素として適しているダイナミ
ック負荷の回路図、同（ｂ）はＮＡＮＤとして適してい
るダイナミックＮＡＮＤの回路図である。 １・・・・・ＳＲＡＭセル、１０・・・・基本セル回路
、Ｄ。 Ｄ・・・・・ビット線、Ｓ０〜Ｓｎ、Ｓ０′〜３ ｎ／
・・・・・センス線、Ｔ１．Ｔ２．Ｔ３・・・・ＦＥＴ
、ＺＴ・・ ・負荷要素。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第３図 （α）（ｂ） Ｎ
Claims (3)
- （１）記憶要素と、この記憶要素にデータを書き込むあ
るいは前記記憶要素からデータを読み出すための信号線
と、前記記憶要素の記憶データが第１の論理状態で前記
信号線に印加された入力信号が前記第１の状態と逆極性
の第２の論理状態のときに導通状態それ以外の場合絶縁
状態になる第１のスイッチ要素と、前記記憶データが前
記第２の論理状態で前記入力信号が前記第１の論理状態
のとき絶縁状態になりそれ以外の場合導通状態になる第
２のスイッチ要素からなる回路基本要素を一列に配置し
、前記第１のスイッチ要素を並列側、前記第２のスイッ
チ要素を直列側にして順次接続してなる一列のラダー回
路網とし、このラダー回路網の一端に負荷要素を接続し
、前記負荷要素の他端を、前記ラダー回路網の基準電位
と異なる電位の電源に接続し、前記ラダー回路他端を浮
遊状態にしておくかもしくは前記基準電位に接続し、前
記回路基本要素列への各々の信号線列を入力端とし、前
記負荷要素が接続されたラダー回路網端を出力端とする
比較回路。 - （２）相補的な２本のビット線Ｄ、■、相補的な入出力
端子Ｍ、■を持つ二安定記憶回路、前記端子Ｍ、■とビ
ット線Ｄ、■との各々の電気的結合を制御する二個のス
イッチ素子からなるスタティック形ランダムアクセスメ
モリセル回路構成に対して、ソース、ドレインを直列接
続した２個の電界効果形トランジスタＴ＿１、Ｔ＿２か
らなる回路要素、２入力ＮＡＮＤ回路および１個の電界
効果形トランジスタＴ＿３を追加し、前記電界効果トラ
ンジスタＴ＿１、Ｔ＿２の各々のゲート端子のうち一方
を前記ビット線Ｄと、他方を前記端子■と各々接続し、
前記回路要素の一端を第１の電源へ、他端を前記電界効
果トランジスタＴ＿３のドレインに接続し、これをセン
ス線出力端もしくはセンス線入力端とし、前記Ｔ＿３の
ソース側を各々センス線入力端もしくはセンス線出力端
とし、前記２入力ＮＡＮＤ回路の第１の入力に前記ビッ
ト線■を第２の入力に前記端子Ｍを各々接続し、前ＮＡ
ＮＤ出力を前記電界効果トランジスタＴ＿３のゲートに
接続する構成をもつものを回路基本要素とし、前記回路
基本要素をワード方向に複数個列状に配置し、隣り合っ
た前記回路基本要素のセンス線出力端と入力端とを接続
し、前記回路基本要素の列端のセンス線出力端に負荷要
素の一端を接続し、前記負荷要素他端を第２の電源に接
続し、前記回路基本要素列の他の端にあるセンス線入力
端を前記第１の電源に接続するかもしくは未接続のまま
にしておく構成で、前記各回路基本要素のビット線対Ｄ
、■を全体の入力端とし、前記基本回路列端のセンス線
出力端を全体の出力端とすることを特徴とする比較回路
。 - （３）直列接続した電界効果トランジスタＴ＿１、Ｔ＿
２および電界効果トランジスタＴ＿３をＮチャンネル形
ＭＯＳトランジスタで構成し、第２の電源の電位が第１
の電源電位よりも高いことを特徴とする特許請求の範囲
第２項記載の比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258938A JPS62118434A (ja) | 1985-11-19 | 1985-11-19 | 比較回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP60258938A JPS62118434A (ja) | 1985-11-19 | 1985-11-19 | 比較回路 |
Publications (2)
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| JPH0375899B2 JPH0375899B2 (ja) | 1991-12-03 |
Family
ID=17327125
Family Applications (1)
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|---|---|---|---|
| JP60258938A Granted JPS62118434A (ja) | 1985-11-19 | 1985-11-19 | 比較回路 |
Country Status (2)
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- 1986-11-12 US US06/930,364 patent/US4823313A/en not_active Expired - Fee Related
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Also Published As
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