JPS5949706B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5949706B2 JPS5949706B2 JP57177022A JP17702282A JPS5949706B2 JP S5949706 B2 JPS5949706 B2 JP S5949706B2 JP 57177022 A JP57177022 A JP 57177022A JP 17702282 A JP17702282 A JP 17702282A JP S5949706 B2 JPS5949706 B2 JP S5949706B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- word line
- memory device
- semiconductor memory
- cell group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Description
【発明の詳細な説明】
この発明はアクセスタイムの向上および消費電力の低減
が可能な半導体メモリ装置に関するものである。
が可能な半導体メモリ装置に関するものである。
第１図は従来の半導体メモリ装置を示すブロック図であ
る。
る。
同図において、１はマトリックス状に配列し、その詳細
な回路を第２図に示すメモリセル、２ａおよび２ｂは相
補的な関係にある一対のビット線、３は選択時に同一行
上にあるメモリセル１を活性化するワード線、４は行ア
ドレス情報を解読する行デコーダ、５は行アドレス信号
線、６ａおよび６ｂは前記ビット線２ａおよび２ｂにそ
れぞれ接続するビット線負荷、Ｔは電源端子である。な
お、第２図に示すメモリセル１において、Ｂａおよび８
ｂはＭＯＳトランジスタ、抵抗などで構成する負荷素子
、９ａおよび９ｂはインバータトランジスタ、１０ａお
よび１０ｂはアクセストランジスタ、ＩｌａおよびＩｌ
ｂはメモリセル１のストアノードである。
な回路を第２図に示すメモリセル、２ａおよび２ｂは相
補的な関係にある一対のビット線、３は選択時に同一行
上にあるメモリセル１を活性化するワード線、４は行ア
ドレス情報を解読する行デコーダ、５は行アドレス信号
線、６ａおよび６ｂは前記ビット線２ａおよび２ｂにそ
れぞれ接続するビット線負荷、Ｔは電源端子である。な
お、第２図に示すメモリセル１において、Ｂａおよび８
ｂはＭＯＳトランジスタ、抵抗などで構成する負荷素子
、９ａおよび９ｂはインバータトランジスタ、１０ａお
よび１０ｂはアクセストランジスタ、ＩｌａおよびＩｌ
ｂはメモリセル１のストアノードである。
次に、上記構成による半導体メモリ装置の動作について
、一例として、ストアノードＩｌａおよびＩｌｂがそれ
ぞれ有”レベルおよび″Ｌ”レベルに書き込まれている
場合について説明する。
、一例として、ストアノードＩｌａおよびＩｌｂがそれ
ぞれ有”レベルおよび″Ｌ”レベルに書き込まれている
場合について説明する。
まず、読み出しの場合には読み出そうとするセルのアド
レス情報をアドレス信号線５に入力する。そして、この
ワード線３が活性化されると、゛Ｌ”レベルを・ストア
しているアクセストランジスタ１０ｂが導通する。この
ため、電源端子Ｔからビット線負荷６ｂ）ビット線２ｂ
）アクセストランジスタ１０ｂ、インバータトランジス
タ９ｂの径路を電流が流れ読み出すことができる。この
構成による半導体メモリ装置は同一行上のすべてのメモ
リセルが活性化されるので、全列に電源からメモリセル
に電流が流れ込み、コラム数の多い大容量スタテイツク
ＲＡＭを構成する場合、消費電流が大きくなる。
レス情報をアドレス信号線５に入力する。そして、この
ワード線３が活性化されると、゛Ｌ”レベルを・ストア
しているアクセストランジスタ１０ｂが導通する。この
ため、電源端子Ｔからビット線負荷６ｂ）ビット線２ｂ
）アクセストランジスタ１０ｂ、インバータトランジス
タ９ｂの径路を電流が流れ読み出すことができる。この
構成による半導体メモリ装置は同一行上のすべてのメモ
リセルが活性化されるので、全列に電源からメモリセル
に電流が流れ込み、コラム数の多い大容量スタテイツク
ＲＡＭを構成する場合、消費電流が大きくなる。
そして、消費電流が少なくするため、従来は第３図に示
す半導体メモリ装置が提案されている。この場合、行デ
コーダ４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分割し、
左右のメモリセル群の選択された方のメモリセル群のワ
ード線のみ活性化することにより、全列の内、半数の列
だけ電流パｌスを生じさせるものである。なお、１２ａ
および１２ｂはそれぞれ左側ワード線３ａあるいは右側
ワード線３ｂを選択するアンドゲート、１３ａおよび１
３ｂはそれぞれこのアンドゲート１２ａおよび１２ｂは
開状態にするゲート信号線である。次に、第４図は第３
図の思想に基づいて構成した従来の半導体メモリ装置を
示す配置図である。
す半導体メモリ装置が提案されている。この場合、行デ
コーダ４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分割し、
左右のメモリセル群の選択された方のメモリセル群のワ
ード線のみ活性化することにより、全列の内、半数の列
だけ電流パｌスを生じさせるものである。なお、１２ａ
および１２ｂはそれぞれ左側ワード線３ａあるいは右側
ワード線３ｂを選択するアンドゲート、１３ａおよび１
３ｂはそれぞれこのアンドゲート１２ａおよび１２ｂは
開状態にするゲート信号線である。次に、第４図は第３
図の思想に基づいて構成した従来の半導体メモリ装置を
示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配置し、
ワード線３ａ〜３ｂをその倍数だけ分割し、直流電流路
のできる数を減少させるものである。しかしながら、従
来の半導体メモリ装置は数多くの行デコーダを設ける必
要がある。このため、チツプ面積の増大を招き、速度性
能や歩留りを損うなどの欠点があつた。したがつて、こ
の発明の目的は高速で、しかも低消費電力で大容量の半
導体メモリ装置を提供するものである。
ワード線３ａ〜３ｂをその倍数だけ分割し、直流電流路
のできる数を減少させるものである。しかしながら、従
来の半導体メモリ装置は数多くの行デコーダを設ける必
要がある。このため、チツプ面積の増大を招き、速度性
能や歩留りを損うなどの欠点があつた。したがつて、こ
の発明の目的は高速で、しかも低消費電力で大容量の半
導体メモリ装置を提供するものである。
このような目的を達成するため、この発明はメモリセル
をマトリツクス状に配置したメモリセルアレイを列方向
に分割して配置したＮ個のメモリセル群と、このＮ個の
メモリセル群の１つを選択するメモリセル群選択線と、
アクセスすべきメモリセル群の行アドレス情報を解読す
る行デコーダと、この行デコーダの出力端子に接続する
前置ワード線と、前記メモリセル群選択線の選択信号と
前記前置ワード線の出力信号との論理積をとるアンドゲ
ートと、このアンドゲートの出力端子に接続するワード
線とからなり、前記前置ワード線と前記ワード線を行方
向に並行して配烈すると共に、前記アンドゲートを前記
各々のメモリセル群の中央に配置したものであり、以下
実施例を用いて詳細に説明する。
をマトリツクス状に配置したメモリセルアレイを列方向
に分割して配置したＮ個のメモリセル群と、このＮ個の
メモリセル群の１つを選択するメモリセル群選択線と、
アクセスすべきメモリセル群の行アドレス情報を解読す
る行デコーダと、この行デコーダの出力端子に接続する
前置ワード線と、前記メモリセル群選択線の選択信号と
前記前置ワード線の出力信号との論理積をとるアンドゲ
ートと、このアンドゲートの出力端子に接続するワード
線とからなり、前記前置ワード線と前記ワード線を行方
向に並行して配烈すると共に、前記アンドゲートを前記
各々のメモリセル群の中央に配置したものであり、以下
実施例を用いて詳細に説明する。
第５図はこの発明に係る半導体メモリ装置の一実施例を
示すプロツク図であり、一例として、列方向に３個に分
割したメモリセル群１ａ，１ｂおよび１ｃを配置した場
合を示す。
示すプロツク図であり、一例として、列方向に３個に分
割したメモリセル群１ａ，１ｂおよび１ｃを配置した場
合を示す。
同図において、１４ａ，１４ｂおよび１４ｃはこのメモ
リセル群１ａ〜１ｃを選択するメモリセル群選択線、１
５はワード線３ａ〜３ｃと同一方向に並行して配置した
前置ワード線、１６ａ，１６ｂおよび１６ｃは入力端子
がそれぞれ前置ワード１５とメモリセル選択線１４ａ〜
１４ｃに接続し、出力端子がそれぞれワード線３ａ〜３
ｃに接続するアンドゲートである。なお、メモリセル面
積を低減させるために、ワード線３ａ〜３ｃはＭＯＳト
ランジスタ１０ａおよび１０ｂのゲートと同一層のポリ
シリコン層で形成する一方、前置ワード線１５はこのワ
ード線３ａ〜３ｃであるこのポリシリコン層とは別のポ
リシリコン層あるいはアルミ、モリブデン、モリブデン
シリサイドなどの金属配線層で形成する。
リセル群１ａ〜１ｃを選択するメモリセル群選択線、１
５はワード線３ａ〜３ｃと同一方向に並行して配置した
前置ワード線、１６ａ，１６ｂおよび１６ｃは入力端子
がそれぞれ前置ワード１５とメモリセル選択線１４ａ〜
１４ｃに接続し、出力端子がそれぞれワード線３ａ〜３
ｃに接続するアンドゲートである。なお、メモリセル面
積を低減させるために、ワード線３ａ〜３ｃはＭＯＳト
ランジスタ１０ａおよび１０ｂのゲートと同一層のポリ
シリコン層で形成する一方、前置ワード線１５はこのワ
ード線３ａ〜３ｃであるこのポリシリコン層とは別のポ
リシリコン層あるいはアルミ、モリブデン、モリブデン
シリサイドなどの金属配線層で形成する。
次に、上記構成による半導体メモリ装置の動作について
説明する。まず、例えばメモリセル群１ａ内のメモリセ
ルを選択する場合、アクセスすべきメモリセル群１ａの
行アドレス情報を行デコーダ４で解読し、前置ワード線
１５の一本を活性化する。そして、メモリセル群選択線
１４ａに選択信号を加えると、アンドゲート１６ａが開
き、ワード線３ａを活性化する。したがつて、図示せぬ
電源から図示せぬビツト線を経て、メモリセル群１ａへ
流れ込むコラム電流が流れるのは選択されたメモリセル
群１ａ内にあるコラムのみである。なお、以上はメモリ
セル群１ａ内のメモリセル１の選択について説明したが
、他のメモリセル群１ｂおよび１ｃについても同様にで
きることはもちろんである。さらに、メモリセル群を３
個に分割した場合について説明したが、Ｎ個（Ｎ≧２）
に分割しても同様にできることはもちろんである。また
、前置ワード線１５のみを低抵抗材料で構成しておけば
、ワード線の抵抗は多少大きくても、長さが短かいため
、容量が小さく、高速にメモリセルをアクセスすること
ができる。また、アンドゲート１６ａ〜１６ｃは入力端
子が２個、出力端子１個のため、回路構成が簡単になる
ので、チツプ面積の増大は無視することができる。また
、行デコーダ４はチツプの中央に配置してもよく、チツ
プの端に配置してもよいことはもちろんである。また、
以上の実施例では行デコーダをチツブの端に配置したが
、チツプの中央に設けてもよいことはもちろんである。
また、第６図に示すように、メモリセル群選択用アンド
ゲート１６ａ〜１６ｃをメモリセル群１ａ〜Ｉｃの中央
に配置する（図ではメモリセル群１ａのみを例示）と、
ワード線３ａのアンドゲート１６ａ〜１６ｃの出力端か
らの抵抗が半分になるので高速化に有利である。
説明する。まず、例えばメモリセル群１ａ内のメモリセ
ルを選択する場合、アクセスすべきメモリセル群１ａの
行アドレス情報を行デコーダ４で解読し、前置ワード線
１５の一本を活性化する。そして、メモリセル群選択線
１４ａに選択信号を加えると、アンドゲート１６ａが開
き、ワード線３ａを活性化する。したがつて、図示せぬ
電源から図示せぬビツト線を経て、メモリセル群１ａへ
流れ込むコラム電流が流れるのは選択されたメモリセル
群１ａ内にあるコラムのみである。なお、以上はメモリ
セル群１ａ内のメモリセル１の選択について説明したが
、他のメモリセル群１ｂおよび１ｃについても同様にで
きることはもちろんである。さらに、メモリセル群を３
個に分割した場合について説明したが、Ｎ個（Ｎ≧２）
に分割しても同様にできることはもちろんである。また
、前置ワード線１５のみを低抵抗材料で構成しておけば
、ワード線の抵抗は多少大きくても、長さが短かいため
、容量が小さく、高速にメモリセルをアクセスすること
ができる。また、アンドゲート１６ａ〜１６ｃは入力端
子が２個、出力端子１個のため、回路構成が簡単になる
ので、チツプ面積の増大は無視することができる。また
、行デコーダ４はチツプの中央に配置してもよく、チツ
プの端に配置してもよいことはもちろんである。また、
以上の実施例では行デコーダをチツブの端に配置したが
、チツプの中央に設けてもよいことはもちろんである。
また、第６図に示すように、メモリセル群選択用アンド
ゲート１６ａ〜１６ｃをメモリセル群１ａ〜Ｉｃの中央
に配置する（図ではメモリセル群１ａのみを例示）と、
ワード線３ａのアンドゲート１６ａ〜１６ｃの出力端か
らの抵抗が半分になるので高速化に有利である。
以上詳細に説明したように、この発明に係る半導体メモ
リ装置によればメモリセルの選択を前置ワード線とワー
ド線の２段階に分けて行なうように、行選択を階層的に
行なうため、列の直流電流路のある列数を減少すること
ができるので、高速で、しかも低消費電力の大容量の半
導体メモリ装置を構成することができる効果がある。
リ装置によればメモリセルの選択を前置ワード線とワー
ド線の２段階に分けて行なうように、行選択を階層的に
行なうため、列の直流電流路のある列数を減少すること
ができるので、高速で、しかも低消費電力の大容量の半
導体メモリ装置を構成することができる効果がある。
第１図は従来の半導体メモリ装置を示すブ頭ノク図、第
２図は第１図のメモリセルの詳細な回路図、第３図は従
来の他の半導体メモリ装置を示すプロツク図、第４図は
従来の他の半導体メモリ装置を示す配置図、第５図、第
６図はこの発明に係る半導体メモリ装置の異なる実施例
を示すブ頭ノク図である。 １ ・・・・・・メモリセル、１ａおよび１ｂ・・・・
・・メモリセル群、２ａおよび２ｂ・・・・・・ビツト
線、３・・・・・・ワード線、４・・・・・・行デコー
ダ、５・・・・・・行アドレス信号線、６ａおよび６ｂ
・・・・・・ビツト線負荷、７・・・・・・電源端子、
８・・・・・・負荷素子、９・・・・・・インバータト
ランジスタ、１０・・・・・・アクセストランジスタ、
１１・・・・・・ストアノード、１２ａおよび１２ｂ・
・・・・・アンドゲート、１３ａおよび１３ｂ・・・・
・・ゲート信号線、１４ａ〜１４ｃ・・・・・・メモリ
セル選択線、１５・・・・・・前置ワード線、１６ａ〜
１６ｃ・・・・・・アンドゲート。
２図は第１図のメモリセルの詳細な回路図、第３図は従
来の他の半導体メモリ装置を示すプロツク図、第４図は
従来の他の半導体メモリ装置を示す配置図、第５図、第
６図はこの発明に係る半導体メモリ装置の異なる実施例
を示すブ頭ノク図である。 １ ・・・・・・メモリセル、１ａおよび１ｂ・・・・
・・メモリセル群、２ａおよび２ｂ・・・・・・ビツト
線、３・・・・・・ワード線、４・・・・・・行デコー
ダ、５・・・・・・行アドレス信号線、６ａおよび６ｂ
・・・・・・ビツト線負荷、７・・・・・・電源端子、
８・・・・・・負荷素子、９・・・・・・インバータト
ランジスタ、１０・・・・・・アクセストランジスタ、
１１・・・・・・ストアノード、１２ａおよび１２ｂ・
・・・・・アンドゲート、１３ａおよび１３ｂ・・・・
・・ゲート信号線、１４ａ〜１４ｃ・・・・・・メモリ
セル選択線、１５・・・・・・前置ワード線、１６ａ〜
１６ｃ・・・・・・アンドゲート。
Claims (1)
- １ メモリセルをマトリクス状に配置したメモリセルア
レイを列方向に分割して配置したＮ個のメモリセル群と
、このＮ個のメモリセル群の１つを選択するメモリセル
群選択線と、アクセスすべきメモリセル群の行アドレス
情報を解読する行デコーダと、この行デコーダの出力端
子に接続される前置ワード線と、前記メモリセル群選択
線の選択信号と前記前置ワード線の出力信号との論理積
をとるアンドゲートと、このアンドゲートの出力端子に
接続されるワード線からなり、前記前置ワード線と前記
ワード線を行方向に並行して配列すると共に前記アンド
ゲートを、前記各々のメモリセル群の中央に配置したこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177022A JPS5949706B2 (ja) | 1982-10-06 | 1982-10-06 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177022A JPS5949706B2 (ja) | 1982-10-06 | 1982-10-06 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965468A JPS5965468A (ja) | 1984-04-13 |
| JPS5949706B2 true JPS5949706B2 (ja) | 1984-12-04 |
Family
ID=16023781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177022A Expired JPS5949706B2 (ja) | 1982-10-06 | 1982-10-06 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949706B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60247892A (ja) * | 1984-05-22 | 1985-12-07 | Nec Corp | スタテイツク型半導体記憶回路 |
| JPH0793364B2 (ja) * | 1984-08-10 | 1995-10-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
| WO1997004458A1 (fr) * | 1995-07-21 | 1997-02-06 | Seiko Epson Corporation | Dispositif de memorisation a semi-conducteurs et procede d'amplification de la ligne de mots du dispositif |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4133049A (en) * | 1976-05-21 | 1979-01-02 | Nippon Electric Co., Ltd. | Memory circuit arrangement utilizing one-transistor-per-bit memory cells |
-
1982
- 1982-10-06 JP JP57177022A patent/JPS5949706B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4133049A (en) * | 1976-05-21 | 1979-01-02 | Nippon Electric Co., Ltd. | Memory circuit arrangement utilizing one-transistor-per-bit memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5965468A (ja) | 1984-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6228516B2 (ja) | ||
| US4554646A (en) | Semiconductor memory device | |
| JPH0421956B2 (ja) | ||
| JPS5949706B2 (ja) | 半導体メモリ装置 | |
| JPS6228517B2 (ja) | ||
| JPS59217290A (ja) | 半導体メモリ | |
| USRE33280E (en) | Semiconductor memory device | |
| JPH0429157B2 (ja) | ||
| JPH0413798B2 (ja) | ||
| JPH0347747B2 (ja) | ||
| JPH036598B2 (ja) | ||
| JPH0421959B2 (ja) | ||
| JPH0421957B2 (ja) | ||
| JPH0347746B2 (ja) | ||
| JPH0421958B2 (ja) | ||
| JPS62149096A (ja) | 半導体メモリ装置 | |
| JPH0421955B2 (ja) | ||
| JPH07254288A (ja) | 半導体記憶装置 | |
| JPH02263391A (ja) | 半導体メモリ装置 | |
| JPH02263390A (ja) | 半導体メモリ装置 | |
| JP2991399B2 (ja) | ゲートアレイ半導体装置 | |
| JPS61233496A (ja) | 半導体記憶装置 | |
| JPH0541087A (ja) | 記憶装置 | |
| JPS63113997A (ja) | 半導体記憶装置 | |
| JPH07201183A (ja) | 半導体メモリ |