JPH0541087A - 記憶装置 - Google Patents
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- JPH0541087A JPH0541087A JP19665091A JP19665091A JPH0541087A JP H0541087 A JPH0541087 A JP H0541087A JP 19665091 A JP19665091 A JP 19665091A JP 19665091 A JP19665091 A JP 19665091A JP H0541087 A JPH0541087 A JP H0541087A
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Abstract
(57)【要約】
【目的】 本発明は記憶装置に係り、特に高密度で、高
速アクセス可能な記憶装置に関し、接続部パターンの面
積が小さく、信頼性及び歩留りの高い記憶装置を提供す
ることを目的とする。 【構成】 （ｍ×ｐ）×ｎ個のメモリセルアレイＭＣji
1 〜ＭＣjip と、第１の配線層に形成されるｎ＋１本の
主ビット線Ｂｍ1〜Ｂｍn+1 と、第２の配線層に形成さ
れそれぞれｐ個のメモリセルに接続する２×ｍ×ｎ本の
分割ビット線Ｂｓji1 、Ｂｓji2 と、主ビット線Ｂｍi
と分割ビット線Ｂｓji-12 及びＢｓji1 間を接続する２
×ｍ×ｎ個のスイッチ手段Ｑji-12 及びＱji1 と、スイ
ッチ手段Ｑji1 及びＱji2 （ｉは１からｎまでの奇数）
の制御端子に接続されるｍ本の第１の選択線ＳＳＯｊ
と、スイッチ手段Ｑji1 及びＱji2 （ｉは１からｎまで
の偶数）の制御端子に接続されるｍ本の第２の選択線Ｓ
ＳＥｊとを有して構成する。
速アクセス可能な記憶装置に関し、接続部パターンの面
積が小さく、信頼性及び歩留りの高い記憶装置を提供す
ることを目的とする。 【構成】 （ｍ×ｐ）×ｎ個のメモリセルアレイＭＣji
1 〜ＭＣjip と、第１の配線層に形成されるｎ＋１本の
主ビット線Ｂｍ1〜Ｂｍn+1 と、第２の配線層に形成さ
れそれぞれｐ個のメモリセルに接続する２×ｍ×ｎ本の
分割ビット線Ｂｓji1 、Ｂｓji2 と、主ビット線Ｂｍi
と分割ビット線Ｂｓji-12 及びＢｓji1 間を接続する２
×ｍ×ｎ個のスイッチ手段Ｑji-12 及びＱji1 と、スイ
ッチ手段Ｑji1 及びＱji2 （ｉは１からｎまでの奇数）
の制御端子に接続されるｍ本の第１の選択線ＳＳＯｊ
と、スイッチ手段Ｑji1 及びＱji2 （ｉは１からｎまで
の偶数）の制御端子に接続されるｍ本の第２の選択線Ｓ
ＳＥｊとを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に係り、特に高
密度で、高速アクセス可能な記憶装置に関する。
密度で、高速アクセス可能な記憶装置に関する。
【０００２】高集積メモリにおいて、１つの記憶単位で
あるセルはその面積が縮小され（例えば、２μｍ×３μ
ｍ）、各セルとセンスアンプを結ぶビット線は、セル面
積の縮小に伴いピッチが縮小されて来ている。
あるセルはその面積が縮小され（例えば、２μｍ×３μ
ｍ）、各セルとセンスアンプを結ぶビット線は、セル面
積の縮小に伴いピッチが縮小されて来ている。
【０００３】
【従来の技術】特に、ＳＲＡＭのビット線は、高速アク
セスの為、低抵抗である必要があり、ピッチの縮小に従
い、その幅が細くなり、同じ抵抗値を維持するために
は、ビット線の長さを短縮せざるを得なかった。
セスの為、低抵抗である必要があり、ピッチの縮小に従
い、その幅が細くなり、同じ抵抗値を維持するために
は、ビット線の長さを短縮せざるを得なかった。
【０００４】また、一般にアルミニウムＡｌでビット線
を形成しているが、幅の細かいＡｌ配線は信頼性が悪
く、また歩留りも低い等問題が多い。分割ビット線と主
ビット線を設ける構成によりこれらの問題は解決される
が、なお主ビット線と分割ビット線の接続方法におい
て、従来の公知例（例えば、特開昭６１−３４７８７
等）では、パターン的に面積が大きくなる、或いは主ビ
ット線の本数が分割ビット線と同じになるといった問題
があった。
を形成しているが、幅の細かいＡｌ配線は信頼性が悪
く、また歩留りも低い等問題が多い。分割ビット線と主
ビット線を設ける構成によりこれらの問題は解決される
が、なお主ビット線と分割ビット線の接続方法におい
て、従来の公知例（例えば、特開昭６１−３４７８７
等）では、パターン的に面積が大きくなる、或いは主ビ
ット線の本数が分割ビット線と同じになるといった問題
があった。
【０００５】
【発明が解決しようとする課題】従って、従来の分割ビ
ット線と主ビット線を設ける構成の記憶装置では、分割
ビット線と主ビット線の接続方法において、主ビット線
の本数を分割ビット線の本数より減らすと、接続部パタ
ーンの面積が増大し、逆に接続部パターンの面積を減ら
すと、主ビット線の本数を減らせないために、主ビット
線の信頼性及び歩留り上の問題があった。
ット線と主ビット線を設ける構成の記憶装置では、分割
ビット線と主ビット線の接続方法において、主ビット線
の本数を分割ビット線の本数より減らすと、接続部パタ
ーンの面積が増大し、逆に接続部パターンの面積を減ら
すと、主ビット線の本数を減らせないために、主ビット
線の信頼性及び歩留り上の問題があった。
【０００６】本発明は、上記問題点を解決するもので、
相対的に主ビット線の本数が少なく、且つ接続部パター
ンの面積が小さく、信頼性及び歩留りの高い記憶装置を
提供することを目的とする。
相対的に主ビット線の本数が少なく、且つ接続部パター
ンの面積が小さく、信頼性及び歩留りの高い記憶装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図１、図２、図３、及び図４に示す如
く、（ｍ×ｐ）×ｎ個（ｍ、ｐ、ｎは任意の正整数）の
メモリセルアレイＭＣ11 1 〜ＭＣ11p 、…、ＭＣmn1 〜
ＭＣmnp と、第１の配線層に形成されるｎ＋１本の主ビ
ット線Ｂｍ1 〜Ｂｍn+1 と、第２の配線層に形成されそ
れぞれｐ個のメモリセルに接続する２×ｍ×ｎ本の分割
ビット線Ｂｓ111 、Ｂｓ112 、…、Ｂｓ1n 1 、Ｂｓ1
n2 、…、Ｂｓmn1 、Ｂｓmn2 と、主ビット線Ｂｍ
i （ｉ＝１、…、ｎ＋１）と分割ビット線Ｂｓ1i-12 〜
Ｂｓmi-12 及びＢｓ1i1 〜Ｂｓmi1 間を接続する２×ｍ
×ｎ個のスイッチ手段Ｑ1i-12 〜Ｑmi-12 及びＱ1i1 〜
Ｑmi1 と、スイッチ手段Ｑji1 及びＱji2 （ｉは１から
ｎまでの奇数、ｊ＝１、…、ｍ）の制御端子に接続され
るｍ本の第１の選択線ＳＳＯｊと、スイッチ手段Ｑji1
及びＱji2 （ｉは１からｎまでの偶数、ｊ＝１、…、
ｍ）の制御端子に接続されるｍ本の第２の選択線ＳＳＥ
ｊと、主ビット線Ｂｍi （ｉ＝１、…、ｎ＋１）と分割
ビット線Ｂｓ1i-12 〜Ｂｓmi-12 及びＢｓ1i1 〜Ｂｓmi
1 間を接続する２×ｍ×ｎ個の第２のスイッチ手段Ｐ1i
-12 〜Ｐmi-12 及びＰ1i1 〜Ｐmi1 と、第２のスイッチ
手段Ｐji1 及びＰji2 （ｉは１からｎまでの奇数、ｊ＝
１、…、ｍ）の制御端子に接続されるｍ本の第１の書き
込み選択線ＯｊＷＳと、第２のスイッチ手段Ｐji1 及び
Ｐji2 （ｉは１からｎまでの偶数、ｊ＝１、…、ｍ）の
制御端子に接続されるｍ本の第２の書き込み選択線Ｅｊ
ＷＳとを有して構成する。
に、本発明は、図１、図２、図３、及び図４に示す如
く、（ｍ×ｐ）×ｎ個（ｍ、ｐ、ｎは任意の正整数）の
メモリセルアレイＭＣ11 1 〜ＭＣ11p 、…、ＭＣmn1 〜
ＭＣmnp と、第１の配線層に形成されるｎ＋１本の主ビ
ット線Ｂｍ1 〜Ｂｍn+1 と、第２の配線層に形成されそ
れぞれｐ個のメモリセルに接続する２×ｍ×ｎ本の分割
ビット線Ｂｓ111 、Ｂｓ112 、…、Ｂｓ1n 1 、Ｂｓ1
n2 、…、Ｂｓmn1 、Ｂｓmn2 と、主ビット線Ｂｍ
i （ｉ＝１、…、ｎ＋１）と分割ビット線Ｂｓ1i-12 〜
Ｂｓmi-12 及びＢｓ1i1 〜Ｂｓmi1 間を接続する２×ｍ
×ｎ個のスイッチ手段Ｑ1i-12 〜Ｑmi-12 及びＱ1i1 〜
Ｑmi1 と、スイッチ手段Ｑji1 及びＱji2 （ｉは１から
ｎまでの奇数、ｊ＝１、…、ｍ）の制御端子に接続され
るｍ本の第１の選択線ＳＳＯｊと、スイッチ手段Ｑji1
及びＱji2 （ｉは１からｎまでの偶数、ｊ＝１、…、
ｍ）の制御端子に接続されるｍ本の第２の選択線ＳＳＥ
ｊと、主ビット線Ｂｍi （ｉ＝１、…、ｎ＋１）と分割
ビット線Ｂｓ1i-12 〜Ｂｓmi-12 及びＢｓ1i1 〜Ｂｓmi
1 間を接続する２×ｍ×ｎ個の第２のスイッチ手段Ｐ1i
-12 〜Ｐmi-12 及びＰ1i1 〜Ｐmi1 と、第２のスイッチ
手段Ｐji1 及びＰji2 （ｉは１からｎまでの奇数、ｊ＝
１、…、ｍ）の制御端子に接続されるｍ本の第１の書き
込み選択線ＯｊＷＳと、第２のスイッチ手段Ｐji1 及び
Ｐji2 （ｉは１からｎまでの偶数、ｊ＝１、…、ｍ）の
制御端子に接続されるｍ本の第２の書き込み選択線Ｅｊ
ＷＳとを有して構成する。
【０００８】尚、スイッチ手段Ｑji1 及びＱji2 （ｉ＝
１、…、ｎ、ｊ＝１、…、ｍ）は、ゲート電極を前記制
御端子とするＭＯＳＦＥＴまたはバイポーラトランジス
タ等で構成されるか、或いは、接続される分割ビット線
の信号を入力とし、接続される主ビット線の信号を出力
とするトライステート増幅回路で構成され、また、第２
のスイッチ手段Ｐji1 及びＰji2 （ｉ＝１、…、ｎ、ｊ
＝１、…、ｍ）は、ゲート電極を制御端子とするＭＯＳ
ＦＥＴまたはバイポーラトランジスタ等で構成される
か、或いは、接続される主ビット線の信号を入力とし、
接続される分割ビット線の信号を出力とするトライステ
ート増幅回路で構成される。
１、…、ｎ、ｊ＝１、…、ｍ）は、ゲート電極を前記制
御端子とするＭＯＳＦＥＴまたはバイポーラトランジス
タ等で構成されるか、或いは、接続される分割ビット線
の信号を入力とし、接続される主ビット線の信号を出力
とするトライステート増幅回路で構成され、また、第２
のスイッチ手段Ｐji1 及びＰji2 （ｉ＝１、…、ｎ、ｊ
＝１、…、ｍ）は、ゲート電極を制御端子とするＭＯＳ
ＦＥＴまたはバイポーラトランジスタ等で構成される
か、或いは、接続される主ビット線の信号を入力とし、
接続される分割ビット線の信号を出力とするトライステ
ート増幅回路で構成される。
【０００９】
【作用】本発明では、図１の如く、メモリセルアレイの
行毎に第１の選択線ＳＳＯｊ及び第２の選択線ＳＳＥｊ
を設け、行方向に対して奇数番目のメモリセルに接続す
る分割ビット線Ｂｓji1 及びＢｓji2 （ｉは１からｎま
での奇数）にスイッチ素子Ｑji1 及びＱji2 を介して、
第１の選択線ＳＳＯｊを接続し、行方向に対して偶数番
目のメモリセルに接続する分割ビット線Ｂｓji1 及びＢ
ｓji2 （ｉは１からｎまでの偶数）にスイッチ素子Ｑji
1 及びＱji2 を介して、第２の選択線ＳＳＥｊを接続
し、第１の選択線ＳＳＯｊにより奇数番目のメモリセル
へのアクセスを、第２の選択線ＳＳＥｊにより偶数番目
のメモリセルへのアクセスを行なうようにしている。
行毎に第１の選択線ＳＳＯｊ及び第２の選択線ＳＳＥｊ
を設け、行方向に対して奇数番目のメモリセルに接続す
る分割ビット線Ｂｓji1 及びＢｓji2 （ｉは１からｎま
での奇数）にスイッチ素子Ｑji1 及びＱji2 を介して、
第１の選択線ＳＳＯｊを接続し、行方向に対して偶数番
目のメモリセルに接続する分割ビット線Ｂｓji1 及びＢ
ｓji2 （ｉは１からｎまでの偶数）にスイッチ素子Ｑji
1 及びＱji2 を介して、第２の選択線ＳＳＥｊを接続
し、第１の選択線ＳＳＯｊにより奇数番目のメモリセル
へのアクセスを、第２の選択線ＳＳＥｊにより偶数番目
のメモリセルへのアクセスを行なうようにしている。
【００１０】従って、主ビット線Ｂｍ1 〜Ｂｍn+1 は分
割ビット線の本数の（１／２）ｍ＋１の本数でよく、接
続パターンの面積を減少させることができ、歩留りも向
上する。
割ビット線の本数の（１／２）ｍ＋１の本数でよく、接
続パターンの面積を減少させることができ、歩留りも向
上する。
【００１１】また、スイッチ手段Ｑji1 及びＱji2 を増
幅回路で構成することで、単純スイッチ素子で構成した
場合の素子のＯＮ抵抗（約５ｋΩ）によるアクセスの遅
れを回避することができる。
幅回路で構成することで、単純スイッチ素子で構成した
場合の素子のＯＮ抵抗（約５ｋΩ）によるアクセスの遅
れを回避することができる。
【００１２】また、書き込み用に第２のスイッチ手段Ｐ
ji1 及びＰji2 、第１の書き込み選択線ＯｊＷＳ、及び
第２の書き込み選択線ＥｊＷＳを備えることで、書き込
み時にも同様の効果を得ることができる。
ji1 及びＰji2 、第１の書き込み選択線ＯｊＷＳ、及び
第２の書き込み選択線ＥｊＷＳを備えることで、書き込
み時にも同様の効果を得ることができる。
【００１３】更に、第２のスイッチ手段Ｐji1 及びＰji
2 をトライステート増幅回路で構成することにより、主
ビット線のわずかな電圧振幅で書き込み動作を行なうこ
とができ、高速な書き込み動作を実現できる。
2 をトライステート増幅回路で構成することにより、主
ビット線のわずかな電圧振幅で書き込み動作を行なうこ
とができ、高速な書き込み動作を実現できる。
【００１４】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 第１実施例 図１に本発明の第１実施例に係る記憶装置の構成図を示
す。
説明する。 第１実施例 図１に本発明の第１実施例に係る記憶装置の構成図を示
す。
【００１５】本実施例の記憶装置は、（ｍ×ｐ）×ｎ個
（ｍ、ｐ、ｎは任意の正整数）のメモリセルアレイＭＣ
111 〜ＭＣ11p 、…、ＭＣmn1 〜ＭＣmnp と、第１の配
線層に形成されるｎ＋１本の主ビット線Ｂｍ1 〜Ｂｍ
n+1 と、第２の配線層に形成されそれぞれｐ個のメモリ
セルに接続する２×ｍ×ｎ本の分割ビット線Ｂｓ111 、
Ｂｓ112 、…、Ｂｓ1n1 、Ｂｓ1n2 、…、Ｂｓmn1 、Ｂ
ｓmn2 と、主ビット線Ｂｍi （ｉ＝１、…、ｎ＋１）と
分割ビット線Ｂｓ1i-12 〜Ｂｓmi-12 及びＢｓ1i 1 〜Ｂ
ｓmi1 間を接続する２×ｍ×ｎ個のスイッチ手段Ｑ1i-1
2〜Ｑmi-12 及びＱ1i1 〜Ｑmi1 と、スイッチ手段Ｑji
1 及びＱji2 （ｉは１からｎまでの奇数、ｊ＝１、…、
ｍ）の制御端子に接続されるｍ本の第１の選択線ＳＳＯ
ｊと、スイッチ手段Ｑji1 及びＱji2 （ｉは１からｎま
での偶数、ｊ＝１、…、ｍ）の制御端子に接続されるｍ
本の第２の選択線ＳＳＥｊとから構成され、スイッチ手
段（Ｑji1 及びＱji2 ；ｉ＝１、…、ｎ、ｊ＝１、…、
ｍ）は、ゲート電極を制御端子とするＭＯＳＦＥＴ（Ｐ
ＭＯＳ）で構成されている。
（ｍ、ｐ、ｎは任意の正整数）のメモリセルアレイＭＣ
111 〜ＭＣ11p 、…、ＭＣmn1 〜ＭＣmnp と、第１の配
線層に形成されるｎ＋１本の主ビット線Ｂｍ1 〜Ｂｍ
n+1 と、第２の配線層に形成されそれぞれｐ個のメモリ
セルに接続する２×ｍ×ｎ本の分割ビット線Ｂｓ111 、
Ｂｓ112 、…、Ｂｓ1n1 、Ｂｓ1n2 、…、Ｂｓmn1 、Ｂ
ｓmn2 と、主ビット線Ｂｍi （ｉ＝１、…、ｎ＋１）と
分割ビット線Ｂｓ1i-12 〜Ｂｓmi-12 及びＢｓ1i 1 〜Ｂ
ｓmi1 間を接続する２×ｍ×ｎ個のスイッチ手段Ｑ1i-1
2〜Ｑmi-12 及びＱ1i1 〜Ｑmi1 と、スイッチ手段Ｑji
1 及びＱji2 （ｉは１からｎまでの奇数、ｊ＝１、…、
ｍ）の制御端子に接続されるｍ本の第１の選択線ＳＳＯ
ｊと、スイッチ手段Ｑji1 及びＱji2 （ｉは１からｎま
での偶数、ｊ＝１、…、ｍ）の制御端子に接続されるｍ
本の第２の選択線ＳＳＥｊとから構成され、スイッチ手
段（Ｑji1 及びＱji2 ；ｉ＝１、…、ｎ、ｊ＝１、…、
ｍ）は、ゲート電極を制御端子とするＭＯＳＦＥＴ（Ｐ
ＭＯＳ）で構成されている。
【００１６】本実施例では、メモリセルアレイの行毎に
第１の選択線ＳＳＯｊ及び第２の選択線ＳＳＥｊを設
け、行方向に対して奇数番目のメモリセルに接続する分
割ビット線Ｂｓji1 及びＢｓji2 （ｉは１からｎまでの
奇数）にスイッチ素子Ｑji1 及びＱji2 を介して、第１
の選択線ＳＳＯｊを接続し、行方向に対して偶数番目の
メモリセルに接続する分割ビット線Ｂｓji1 及びＢｓji
2 （ｉは１からｎまでの偶数）にスイッチ素子Ｑji1 及
びＱji2 を介して、第２の選択線ＳＳＥｊを接続してい
る。つまり、第１の選択線ＳＳＯｊにより奇数番目のメ
モリセルへのアクセスを、第２の選択線ＳＳＥｊにより
偶数番目のメモリセルへのアクセスを行なうようにす
る。
第１の選択線ＳＳＯｊ及び第２の選択線ＳＳＥｊを設
け、行方向に対して奇数番目のメモリセルに接続する分
割ビット線Ｂｓji1 及びＢｓji2 （ｉは１からｎまでの
奇数）にスイッチ素子Ｑji1 及びＱji2 を介して、第１
の選択線ＳＳＯｊを接続し、行方向に対して偶数番目の
メモリセルに接続する分割ビット線Ｂｓji1 及びＢｓji
2 （ｉは１からｎまでの偶数）にスイッチ素子Ｑji1 及
びＱji2 を介して、第２の選択線ＳＳＥｊを接続してい
る。つまり、第１の選択線ＳＳＯｊにより奇数番目のメ
モリセルへのアクセスを、第２の選択線ＳＳＥｊにより
偶数番目のメモリセルへのアクセスを行なうようにす
る。
【００１７】従って、（ｍ×ｐ）×ｎ個のメモリセルア
レイＭＣ111 〜ＭＣ11p 、…、ＭＣmn1 〜ＭＣmnp に対
して、ｎ＋１本の主ビット線Ｂｍ1 〜Ｂｍn+1 を用意す
ればよく、言い換えれば分割ビット線の本数の（１／
２）ｍ＋１の本数でよく、接続パターンの面積を減少さ
せることができ、歩留りも向上する。
レイＭＣ111 〜ＭＣ11p 、…、ＭＣmn1 〜ＭＣmnp に対
して、ｎ＋１本の主ビット線Ｂｍ1 〜Ｂｍn+1 を用意す
ればよく、言い換えれば分割ビット線の本数の（１／
２）ｍ＋１の本数でよく、接続パターンの面積を減少さ
せることができ、歩留りも向上する。
【００１８】また、例えば、主ビット線Ｂｍ1 〜Ｂｍ
n+1 をＡｌ（アルミニウム）配線で、分割ビット線Ｂｓ
111 、Ｂｓ112 、…、Ｂｓ1n1 、Ｂｓ1n2 、…、Ｂｓmn
1 、Ｂｓmn2 をＷ（タングステン）配線で行なうことに
より、信頼性、歩留り共に向上させることができる。
n+1 をＡｌ（アルミニウム）配線で、分割ビット線Ｂｓ
111 、Ｂｓ112 、…、Ｂｓ1n1 、Ｂｓ1n2 、…、Ｂｓmn
1 、Ｂｓmn2 をＷ（タングステン）配線で行なうことに
より、信頼性、歩留り共に向上させることができる。
【００１９】第２実施例 図２に本発明の第２実施例に係る記憶装置の構成図を示
す。本実施例の記憶装置の構成は、第１実施例の記憶装
置におけるスイッチ手段（Ｑji1 及びＱji2 ；ｉ＝１、
…、ｎ、ｊ＝１、…、ｍ）を接続される分割ビット線の
信号を入力とし、接続される主ビット線の信号を出力と
するトライステート増幅回路で構成したものである。
す。本実施例の記憶装置の構成は、第１実施例の記憶装
置におけるスイッチ手段（Ｑji1 及びＱji2 ；ｉ＝１、
…、ｎ、ｊ＝１、…、ｍ）を接続される分割ビット線の
信号を入力とし、接続される主ビット線の信号を出力と
するトライステート増幅回路で構成したものである。
【００２０】トライステート増幅回路は、Ｑji3 及びＱ
ji4、或いはＱji5 及びＱji6 の２つのＭＯＳＦＥＴ
（ＰＭＯＳ）によるカレントミラー回路の構成である。
第１の選択線ＳＳＯｊ或いは第２の選択線ＳＳＥｊの何
れかが”Ｈ”レベルであるとすると、ＭＯＳＦＥＴＱji
3 及びＱji4 、並びにＱji5 及びＱji6 のゲート電極の
レベルはＶｃｃ−Ｖｔｈ（Ｖｔｈはしきい値電圧）であ
るので、主ビット線Ｂｍ i のレベルをＶｃｃ−Ｖｔｈ−
Ｖｔｈ以下と設定する場合、選択線ＳＳＯｊ（またはＳ
ＳＥｊ）のレベルが”Ｌ”の時にはＭＯＳＦＥＴＱji3
及びＱji6 はＯＦＦ、選択線ＳＳＯｊ（またはＳＳＥ
ｊ）のレベルが”Ｈ”の時にはＭＯＳＦＥＴＱji3 及び
Ｑji6 はＯＮとなる。従って、非選択のところでは分割
ビット線Ｂｓji1 及びＢｓji2 は主ビット線Ｂｍi から
切り離されるように選択動作が行なわれる。
ji4、或いはＱji5 及びＱji6 の２つのＭＯＳＦＥＴ
（ＰＭＯＳ）によるカレントミラー回路の構成である。
第１の選択線ＳＳＯｊ或いは第２の選択線ＳＳＥｊの何
れかが”Ｈ”レベルであるとすると、ＭＯＳＦＥＴＱji
3 及びＱji4 、並びにＱji5 及びＱji6 のゲート電極の
レベルはＶｃｃ−Ｖｔｈ（Ｖｔｈはしきい値電圧）であ
るので、主ビット線Ｂｍ i のレベルをＶｃｃ−Ｖｔｈ−
Ｖｔｈ以下と設定する場合、選択線ＳＳＯｊ（またはＳ
ＳＥｊ）のレベルが”Ｌ”の時にはＭＯＳＦＥＴＱji3
及びＱji6 はＯＦＦ、選択線ＳＳＯｊ（またはＳＳＥ
ｊ）のレベルが”Ｈ”の時にはＭＯＳＦＥＴＱji3 及び
Ｑji6 はＯＮとなる。従って、非選択のところでは分割
ビット線Ｂｓji1 及びＢｓji2 は主ビット線Ｂｍi から
切り離されるように選択動作が行なわれる。
【００２１】また、カレントミラー回路の構成となって
いるので、ＭＯＳＦＥＴＱji3 及びＱji4 、（またはＱ
ji6 及びＱji5 ）のＷ／Ｌ比を１：１以上（例えば２：
１）に設定すれば、カレントミラー増幅回路となり、増
幅動作を行なうこととなる。
いるので、ＭＯＳＦＥＴＱji3 及びＱji4 、（またはＱ
ji6 及びＱji5 ）のＷ／Ｌ比を１：１以上（例えば２：
１）に設定すれば、カレントミラー増幅回路となり、増
幅動作を行なうこととなる。
【００２２】尚、ＭＯＳＦＥＴＱji4 及びＱji5 は、そ
れぞれ分割ビット線Ｂｓji1 及びＢｓji2 のプルアップ
ロードの機能をも兼ねている。主ビット線はその長さが
長いことから容量が大きく、分割ビット線の容量は比較
的小さい。第１実施例のようにスイッチ手段Ｑji1 及び
Ｑji2 をＭＯＳＦＥＴのような単純スイッチ素子で構成
すると、素子のＯＮ抵抗（約５ｋΩ）のためにアクセス
の遅れを生じることがあるが、本実施例のようにスイッ
チ手段Ｑji1 及びＱji2 を増幅回路で構成することで、
このアクセスの遅れを回避することができる。
れぞれ分割ビット線Ｂｓji1 及びＢｓji2 のプルアップ
ロードの機能をも兼ねている。主ビット線はその長さが
長いことから容量が大きく、分割ビット線の容量は比較
的小さい。第１実施例のようにスイッチ手段Ｑji1 及び
Ｑji2 をＭＯＳＦＥＴのような単純スイッチ素子で構成
すると、素子のＯＮ抵抗（約５ｋΩ）のためにアクセス
の遅れを生じることがあるが、本実施例のようにスイッ
チ手段Ｑji1 及びＱji2 を増幅回路で構成することで、
このアクセスの遅れを回避することができる。
【００２３】第３実施例 図３に本発明の第３実施例に係る記憶装置の構成図を示
す。本実施例の記憶装置の構成は、第２実施例の記憶装
置に対して、主ビット線Ｂｍi （ｉ＝１、…、ｎ＋１）
と分割ビット線Ｂｓ1i-12 〜Ｂｓmi-12 及びＢｓ1i 1 〜
Ｂｓmi1 間を接続する２×ｍ×ｎ個の第２のスイッチ手
段Ｐ1i-12 〜Ｐmi-1 2 及びＰ1i1 〜Ｐmi1 と、第２のス
イッチ手段Ｐji1 及びＰji2 （ｉは１からｎまでの奇
数、ｊ＝１、…、ｍ）の制御端子に接続されるｍ本の第
１の書き込み選択線ＯｊＷＳと、第２のスイッチ手段Ｐ
ji1 及びＰji2 （ｉは１からｎまでの偶数、ｊ＝１、
…、ｍ）の制御端子に接続されるｍ本の第２の書き込み
選択線ＥｊＷＳとを付加したものであり、第２のスイッ
チ手段Ｐji1及びＰji2 （ｉ＝１、…、ｎ、ｊ＝１、
…、ｍ）は、ゲート電極を前記制御端子とするＭＯＳＦ
ＥＴ、またはバイポーラトランジスタ等で構成されてい
る。
す。本実施例の記憶装置の構成は、第２実施例の記憶装
置に対して、主ビット線Ｂｍi （ｉ＝１、…、ｎ＋１）
と分割ビット線Ｂｓ1i-12 〜Ｂｓmi-12 及びＢｓ1i 1 〜
Ｂｓmi1 間を接続する２×ｍ×ｎ個の第２のスイッチ手
段Ｐ1i-12 〜Ｐmi-1 2 及びＰ1i1 〜Ｐmi1 と、第２のス
イッチ手段Ｐji1 及びＰji2 （ｉは１からｎまでの奇
数、ｊ＝１、…、ｍ）の制御端子に接続されるｍ本の第
１の書き込み選択線ＯｊＷＳと、第２のスイッチ手段Ｐ
ji1 及びＰji2 （ｉは１からｎまでの偶数、ｊ＝１、
…、ｍ）の制御端子に接続されるｍ本の第２の書き込み
選択線ＥｊＷＳとを付加したものであり、第２のスイッ
チ手段Ｐji1及びＰji2 （ｉ＝１、…、ｎ、ｊ＝１、
…、ｍ）は、ゲート電極を前記制御端子とするＭＯＳＦ
ＥＴ、またはバイポーラトランジスタ等で構成されてい
る。
【００２４】本実施例は、スイッチ手段Ｑji1 及びＱji
2 、第１の選択線ＳＳＯｊ、及び第２の選択線ＳＳＥｊ
を読み出し用に、第２のスイッチ手段Ｐji1 及びＰj
i2 、第１の書き込み選択線ＯｊＷＳ、及び第２の書き
込み選択線ＥｊＷＳを書き込み用に使用しており、その
動作は、第１実施例及び第２実施例と同様である。
2 、第１の選択線ＳＳＯｊ、及び第２の選択線ＳＳＥｊ
を読み出し用に、第２のスイッチ手段Ｐji1 及びＰj
i2 、第１の書き込み選択線ＯｊＷＳ、及び第２の書き
込み選択線ＥｊＷＳを書き込み用に使用しており、その
動作は、第１実施例及び第２実施例と同様である。
【００２５】第４実施例 図４に本発明の第４実施例に係る記憶装置の構成図を示
す。本実施例の記憶装置の構成は、第３実施例の記憶装
置における第２のスイッチ手段Ｐji1 及びＰji2 （ｉ＝
１、…、ｎ、ｊ＝１、…、ｍ）接続される主ビット線の
信号を入力とし、接続される分割ビット線の信号を出力
とするトライステート増幅回路で構成したものである。
尚、トライステート増幅回路は、アンプＡＭＰji1 及び
ＭＯＳＦＥＴＰji3 、或いはアンプＡＭＰji2 及びＭＯ
ＳＦＥＴＰji 4 で構成されている。
す。本実施例の記憶装置の構成は、第３実施例の記憶装
置における第２のスイッチ手段Ｐji1 及びＰji2 （ｉ＝
１、…、ｎ、ｊ＝１、…、ｍ）接続される主ビット線の
信号を入力とし、接続される分割ビット線の信号を出力
とするトライステート増幅回路で構成したものである。
尚、トライステート増幅回路は、アンプＡＭＰji1 及び
ＭＯＳＦＥＴＰji3 、或いはアンプＡＭＰji2 及びＭＯ
ＳＦＥＴＰji 4 で構成されている。
【００２６】本実施例も第３実施例と同様に、スイッチ
手段Ｑji1 及びＱji2 、第１の選択線ＳＳＯｊ、及び第
２の選択線ＳＳＥｊを読み出し用に、第２のスイッチ手
段Ｐji1 及びＰji2 、第１の書き込み選択線ＯｊＷＳ、
及び第２の書き込み選択線ＥｊＷＳを書き込み用に使用
している。
手段Ｑji1 及びＱji2 、第１の選択線ＳＳＯｊ、及び第
２の選択線ＳＳＥｊを読み出し用に、第２のスイッチ手
段Ｐji1 及びＰji2 、第１の書き込み選択線ＯｊＷＳ、
及び第２の書き込み選択線ＥｊＷＳを書き込み用に使用
している。
【００２７】本実施例では、第２のスイッチ手段Ｐji1
及びＰji2 をトライステート増幅回路で構成することに
より、主ビット線のわずかな電圧振幅で分割ビット線の
レベルを大きく変動させて書き込み動作を行なうことが
でき、高速な書き込み動作を実現できる。
及びＰji2 をトライステート増幅回路で構成することに
より、主ビット線のわずかな電圧振幅で分割ビット線の
レベルを大きく変動させて書き込み動作を行なうことが
でき、高速な書き込み動作を実現できる。
【００２８】尚、トライステート増幅回路の構成例とし
ては、図５（ａ）及び（ｂ）に示すようなものがある。
また、上記第１、第２、第３、及び第４の実施例では、
スイッチ手段並びに第２のスイッチ手段を絶縁型ＦＥＴ
で説明したが、これに限らず、接合型ＦＥＴ、或いはバ
イポーラトランジスタ等で実現することも可能である。
ては、図５（ａ）及び（ｂ）に示すようなものがある。
また、上記第１、第２、第３、及び第４の実施例では、
スイッチ手段並びに第２のスイッチ手段を絶縁型ＦＥＴ
で説明したが、これに限らず、接合型ＦＥＴ、或いはバ
イポーラトランジスタ等で実現することも可能である。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
メモリセルアレイの行毎に第１の選択線及び第２の選択
線を設け、行方向に対して奇数番目のメモリセルに接続
する分割ビット線にスイッチ手段を介して第１の選択線
を接続し、行方向に対して偶数番目のメモリセルに接続
する分割ビット線にスイッチ手段を介して第２の選択線
を接続し、第１の選択線により奇数番目のメモリセルへ
のアクセスを、第２の選択線により偶数番目のメモリセ
ルへのアクセスを行なうようにしたことにより、主ビッ
ト線Ｂｍ1 〜Ｂｍn+1 は分割ビット線の本数の（１／
２）ｍ＋１の本数でよく、接続パターンの面積を減少さ
せることができ、信頼性及び歩留りの高い記憶装置を提
供することができる。
メモリセルアレイの行毎に第１の選択線及び第２の選択
線を設け、行方向に対して奇数番目のメモリセルに接続
する分割ビット線にスイッチ手段を介して第１の選択線
を接続し、行方向に対して偶数番目のメモリセルに接続
する分割ビット線にスイッチ手段を介して第２の選択線
を接続し、第１の選択線により奇数番目のメモリセルへ
のアクセスを、第２の選択線により偶数番目のメモリセ
ルへのアクセスを行なうようにしたことにより、主ビッ
ト線Ｂｍ1 〜Ｂｍn+1 は分割ビット線の本数の（１／
２）ｍ＋１の本数でよく、接続パターンの面積を減少さ
せることができ、信頼性及び歩留りの高い記憶装置を提
供することができる。
【００３０】また、スイッチ手段をトライステート増幅
回路で構成することにより、単純スイッチ素子で構成し
た場合の素子のＯＮ抵抗によるアクセスの遅れを回避す
ることができ、高速にアクセス可能な記憶装置を提供す
ることができる。
回路で構成することにより、単純スイッチ素子で構成し
た場合の素子のＯＮ抵抗によるアクセスの遅れを回避す
ることができ、高速にアクセス可能な記憶装置を提供す
ることができる。
【００３１】また、書き込み用に第２のスイッチ手段、
第１の書き込み選択線、及び第２の書き込み選択線を備
えることで、書き込み時においても信頼性及び歩留りの
高い記憶装置を提供することができる。
第１の書き込み選択線、及び第２の書き込み選択線を備
えることで、書き込み時においても信頼性及び歩留りの
高い記憶装置を提供することができる。
【００３２】更に、第２のスイッチ手段をトライステー
ト増幅回路で構成することにより、主ビット線のわずか
な電圧振幅で書き込み動作を行なうことができ、高速な
書き込み動作の可能な記憶装置を提供することができ
る。
ト増幅回路で構成することにより、主ビット線のわずか
な電圧振幅で書き込み動作を行なうことができ、高速な
書き込み動作の可能な記憶装置を提供することができ
る。
【図１】本発明の第１実施例に係る記憶装置の構成図で
ある。
ある。
【図２】本発明の第２実施例に係る記憶装置の構成図で
ある。
ある。
【図３】本発明の第３実施例に係る記憶装置の構成図で
ある。
ある。
【図４】本発明の第４実施例に係る記憶装置の構成図で
ある。
ある。
【図５】トライステート増幅回路の構成例を示す図であ
る。
る。
ＭＣ111 〜ＭＣ11p 、…、ＭＣmn1 〜ＭＣmnp …メモリ
セルアレイ Ｂｍ1 〜Ｂｍn+1 …主ビット線 Ｂｓ111 、Ｂｓ112 、…、Ｂｓ1n1 、Ｂｓ1n2 、…、Ｂ
ｓmn1 、Ｂｓmn2 …分割ビット線 Ｑji1 、Ｑji2 （ｉ＝１、…、ｎ、ｊ＝１、…、ｍ）…
スイッチ手段（ＭＯＳＦＥＴ） Ｑji3 、Ｑji4 、Ｑji5 、Ｑji6（ｉ＝１、…、ｎ、ｊ
＝１、…、ｍ）…ＭＯＳＦＥＴ ＳＳＯｊ（ｊ＝１、…、ｍ）…第１の選択線 ＳＳＥｊ（ｊ＝１、…、ｍ）…第２の選択線 Ｐji1 、Ｐji2 （ｉ＝１、…、ｎ、ｊ＝１、…、ｍ）…
第２のスイッチ手段（ＭＯＳＦＥＴ） Ｐji3 、Ｐji4 、Ｐji5 （ｉ＝１、…、ｎ、ｊ＝１、
…、ｍ）…ＭＯＳＦＥＴ ＡＭＰji1 、ＡＭＰji2 （ｉ＝１、…、ｎ、ｊ＝１、
…、ｍ）…アンプ ＯｊＷＳ（ｊ＝１、…、ｍ）…第１の書き込み選択線 ＥｊＷＳ（ｊ＝１、…、ｍ）…第２の書き込み選択線 ＰＵＴ…プルアップトランジスタ（負荷）
セルアレイ Ｂｍ1 〜Ｂｍn+1 …主ビット線 Ｂｓ111 、Ｂｓ112 、…、Ｂｓ1n1 、Ｂｓ1n2 、…、Ｂ
ｓmn1 、Ｂｓmn2 …分割ビット線 Ｑji1 、Ｑji2 （ｉ＝１、…、ｎ、ｊ＝１、…、ｍ）…
スイッチ手段（ＭＯＳＦＥＴ） Ｑji3 、Ｑji4 、Ｑji5 、Ｑji6（ｉ＝１、…、ｎ、ｊ
＝１、…、ｍ）…ＭＯＳＦＥＴ ＳＳＯｊ（ｊ＝１、…、ｍ）…第１の選択線 ＳＳＥｊ（ｊ＝１、…、ｍ）…第２の選択線 Ｐji1 、Ｐji2 （ｉ＝１、…、ｎ、ｊ＝１、…、ｍ）…
第２のスイッチ手段（ＭＯＳＦＥＴ） Ｐji3 、Ｐji4 、Ｐji5 （ｉ＝１、…、ｎ、ｊ＝１、
…、ｍ）…ＭＯＳＦＥＴ ＡＭＰji1 、ＡＭＰji2 （ｉ＝１、…、ｎ、ｊ＝１、
…、ｍ）…アンプ ＯｊＷＳ（ｊ＝１、…、ｍ）…第１の書き込み選択線 ＥｊＷＳ（ｊ＝１、…、ｍ）…第２の書き込み選択線 ＰＵＴ…プルアップトランジスタ（負荷）
Claims (4)
- 【請求項１】 （ｍ×ｐ）×ｎ個（ｍ、ｐ、ｎは任意の
正整数）のメモリセルアレイ（ＭＣ111 〜ＭＣ11p 、
…、ＭＣmn1 〜ＭＣmnp ）と、第１の配線層に形成され
るｎ＋１本の主ビット線（Ｂｍ1 〜Ｂｍn+1 ）と、第２
の配線層に形成されそれぞれｐ個のメモリセルに接続す
る２×ｍ×ｎ本の分割ビット線（Ｂｓ11 1 、Ｂｓ112 、
…、Ｂｓ1n1 、Ｂｓ1n2 、…、Ｂｓmn1 、Ｂｓmn2 ）
と、前記主ビット線（Ｂｍi ；ｉ＝１、…、ｎ＋１）と
前記分割ビット線（Ｂｓ1i-12 〜Ｂｓmi-12 及びＢｓ1i
1 〜Ｂｓmi1 ）間を接続する２×ｍ×ｎ個のスイッチ手
段（Ｑ1i-12 〜Ｑmi-12 及びＱ1i1 〜Ｑmi1 ）と、前記
スイッチ手段（Ｑji1 及びＱji2 ；ｉは１からｎまでの
奇数、ｊ＝１、…、ｍ）の制御端子に接続されるｍ本の
第１の選択線（ＳＳＯｊ）と、前記スイッチ手段（Ｑji
1 及びＱji2 ；ｉは１からｎまでの偶数、ｊ＝１、…、
ｍ）の制御端子に接続されるｍ本の第２の選択線（ＳＳ
Ｅｊ）とを有することを特徴とする記憶装置。 - 【請求項２】 前記スイッチ手段（Ｑji1 及びＱji2 ；
ｉ＝１、…、ｎ、ｊ＝１、…、ｍ）は、接続される分割
ビット線の信号を入力とし、接続される主ビット線の信
号を出力とするトライステート増幅回路で構成されるこ
とを特徴とする請求項１に記載の記憶装置。 - 【請求項３】 前記記憶装置は、前記主ビット線（Ｂｍ
i ；ｉ＝１、…、ｎ＋１）と前記分割ビット線（Ｂｓ1i
-12 〜Ｂｓmi-12 及びＢｓ1i1 〜Ｂｓmi1 ）間を接続す
る２×ｍ×ｎ個の第２のスイッチ手段（Ｐ1i-12 〜Ｐmi
-12及びＰ1i 1 〜Ｐmi1 ）と、前記第２のスイッチ手段
（Ｐji1 及びＰji2 ；ｉは１からｎまでの奇数、ｊ＝
１、…、ｍ）の制御端子に接続されるｍ本の第１の書き
込み選択線（ＯｊＷＳ）と、前記第２のスイッチ手段
（Ｐji1 及びＰji2；ｉは１からｎまでの偶数、ｊ＝
１、…、ｍ）の制御端子に接続されるｍ本の第２の書き
込み選択線（ＥｊＷＳ）とを有することを特徴とする請
求項１または２に記載の記憶装置。 - 【請求項４】 前記第２のスイッチ手段（Ｐji1 及びＰ
ji2；ｉ＝１、…、ｎ、ｊ＝１、…、ｍ）は、接続され
る主ビット線の信号を入力とし、接続される分割ビット
線の信号を出力とするトライステート増幅回路で構成さ
れることを特徴とする請求項３に記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19665091A JPH0541087A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19665091A JPH0541087A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541087A true JPH0541087A (ja) | 1993-02-19 |
Family
ID=16361310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19665091A Withdrawn JPH0541087A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174329A (ja) * | 2011-02-24 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
-
1991
- 1991-08-06 JP JP19665091A patent/JPH0541087A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174329A (ja) * | 2011-02-24 | 2012-09-10 | Fujitsu Semiconductor Ltd | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |