JP2991399B2 - ゲートアレイ半導体装置 - Google Patents
ゲートアレイ半導体装置Info
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- cells
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Description
【０００１】
【産業上の利用分野】本発明はゲートアレイ半導体装置
に関し、特に基本セルで構成した基本メモリセルを有す
るゲートアレイ半導体装置に関する。
に関し、特に基本セルで構成した基本メモリセルを有す
るゲートアレイ半導体装置に関する。
【０００２】
【従来の技術】従来技術のゲートアレイ半導体装置の構
成を示す図７を参照すると、この種の第１の従来のゲー
トアレイ半導体装置は、メモリセル７０３のラッチ部７
０４のＰチャネルトランジスタ７２７を２段以上にシリ
アル接続し、ラッチ部７０４のハイレベル（以下“Ｈ”
と記す）の駆動能力を小さくすることにより、ビット線
７０８のドライバー７１３によるラッチ部７０４へのデ
ータの書き込みを容易にしていた。例えば、メモリセル
７０３に“Ｈ”のデータが保持され次にロウレベル（以
下“Ｌ”と記す）のデータをビット線７０８および７０
９のそれぞれからメモリセル７０３のラッチ部７０４へ
書きこむとき、ビット線ドライバー７１３とライトイネ
イブルＷＥのＮチャネルトランスファートランジスタ７
１２のラッチデータを“Ｈ”から“Ｌ”に反転させる駆
動能力に比べメモリセル７０３のラッチ部７０４のイン
バータ７０５および７０６のそれぞれの“Ｈ”の駆動能
力を低下させ、ラッチデータの反転を容易にしていた。
成を示す図７を参照すると、この種の第１の従来のゲー
トアレイ半導体装置は、メモリセル７０３のラッチ部７
０４のＰチャネルトランジスタ７２７を２段以上にシリ
アル接続し、ラッチ部７０４のハイレベル（以下“Ｈ”
と記す）の駆動能力を小さくすることにより、ビット線
７０８のドライバー７１３によるラッチ部７０４へのデ
ータの書き込みを容易にしていた。例えば、メモリセル
７０３に“Ｈ”のデータが保持され次にロウレベル（以
下“Ｌ”と記す）のデータをビット線７０８および７０
９のそれぞれからメモリセル７０３のラッチ部７０４へ
書きこむとき、ビット線ドライバー７１３とライトイネ
イブルＷＥのＮチャネルトランスファートランジスタ７
１２のラッチデータを“Ｈ”から“Ｌ”に反転させる駆
動能力に比べメモリセル７０３のラッチ部７０４のイン
バータ７０５および７０６のそれぞれの“Ｈ”の駆動能
力を低下させ、ラッチデータの反転を容易にしていた。
【０００３】また、読み出し専用のインバータ８２６と
Ｎチャネルトランジスタ８２５を有するメモリセル８０
３の場合の第２の従来例の２ポートＲＡＭ構成のゲート
アレイ半導体装置の回路図の一部を示す図８と参照する
と、この第２の従来のゲートアレイ半導体装置は、ラッ
チ部８０４のインバータ８０５および８０６のＰチャネ
ルトランジスタの“Ｈ”出力駆動能力を低下させるた
め、各メモリセル８０３のラッチ部８０４のインバータ
８０５および８０６のＰチャネルトランジスタ８２７を
２段シリアルに接続している。
Ｎチャネルトランジスタ８２５を有するメモリセル８０
３の場合の第２の従来例の２ポートＲＡＭ構成のゲート
アレイ半導体装置の回路図の一部を示す図８と参照する
と、この第２の従来のゲートアレイ半導体装置は、ラッ
チ部８０４のインバータ８０５および８０６のＰチャネ
ルトランジスタの“Ｈ”出力駆動能力を低下させるた
め、各メモリセル８０３のラッチ部８０４のインバータ
８０５および８０６のＰチャネルトランジスタ８２７を
２段シリアルに接続している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ゲートアレイ半導体装置では、ラッチデータの反転を容
易にするためメモリセルラッチ部のインバータのＰチャ
ネルトランジスタを縦積み２段重ねにしているので、メ
モリセル毎にＰチャネルトランジスタが多く必要とな
り、メモリ回路面積が大きくなるという欠点があった。
ゲートアレイ半導体装置では、ラッチデータの反転を容
易にするためメモリセルラッチ部のインバータのＰチャ
ネルトランジスタを縦積み２段重ねにしているので、メ
モリセル毎にＰチャネルトランジスタが多く必要とな
り、メモリ回路面積が大きくなるという欠点があった。
【０００５】
【課題を解決するための手段】本発明のゲートアレイ半
導体装置は、相補型絶縁効果トランジスタ素子の複数個
を所定の配線接続をして所望の論理動作をする基本セル
および前記基本セルを複数個含み所望の論理機能動作を
するブロックセルならびに前記基本セルおよび前記ブロ
ックセルのそれぞれの出力信号を受け外部信号として出
力するまたは外部信号を受け前記基本セルおよび前記ブ
ロックセルのそれぞれへ信号伝達する入出力回路セルの
それぞれを半導体基板の一主表面上に配列して成るゲー
トアレイ半導体装置において、行および列方向のそれぞ
れにアレイ状に配置され前記相補型絶縁効果トランジス
タ素子から成る第１および第２のインバータ回路を有し
前記第１のインバータ回路の出力を前記第２のインバー
タ回路の入力に接続し前記第２のインバータ回路の出力
を前記第１のインバータ回路の入力に接続してメモリ動
作をする基本メモリセルの複数とこれら基本メモリセル
を前記列ごとに共通にそれぞれ接続する複数のビット線
対および前記行ごとに共通にそれぞれ接続する複数のワ
ード線とを含むメモリセルアレイブロックを備え、前記
基本メモリセルのデータの反転時に、このメモリセルア
レイブロックの前記列ごとに前記基本メモリセルへの供
給電圧を前記メモリセルの前記第１のインバータ回路の
出力または前記第２のインバータ回路の出力の駆動能力
を下げるよう前記ゲートアレイ半導体装置の電源電圧よ
り低い電圧に降圧する降圧回路を有する構成である。
導体装置は、相補型絶縁効果トランジスタ素子の複数個
を所定の配線接続をして所望の論理動作をする基本セル
および前記基本セルを複数個含み所望の論理機能動作を
するブロックセルならびに前記基本セルおよび前記ブロ
ックセルのそれぞれの出力信号を受け外部信号として出
力するまたは外部信号を受け前記基本セルおよび前記ブ
ロックセルのそれぞれへ信号伝達する入出力回路セルの
それぞれを半導体基板の一主表面上に配列して成るゲー
トアレイ半導体装置において、行および列方向のそれぞ
れにアレイ状に配置され前記相補型絶縁効果トランジス
タ素子から成る第１および第２のインバータ回路を有し
前記第１のインバータ回路の出力を前記第２のインバー
タ回路の入力に接続し前記第２のインバータ回路の出力
を前記第１のインバータ回路の入力に接続してメモリ動
作をする基本メモリセルの複数とこれら基本メモリセル
を前記列ごとに共通にそれぞれ接続する複数のビット線
対および前記行ごとに共通にそれぞれ接続する複数のワ
ード線とを含むメモリセルアレイブロックを備え、前記
基本メモリセルのデータの反転時に、このメモリセルア
レイブロックの前記列ごとに前記基本メモリセルへの供
給電圧を前記メモリセルの前記第１のインバータ回路の
出力または前記第２のインバータ回路の出力の駆動能力
を下げるよう前記ゲートアレイ半導体装置の電源電圧よ
り低い電圧に降圧する降圧回路を有する構成である。
【０００６】また、本発明のゲートアレイ半導体装置の
前記降圧回路は、前記基本メモリセルへの電圧供給端子
と前記ゲートアレイ半導体装置の電源供給端子との間に
抵抗素子を有する構成とすることもできる。
前記降圧回路は、前記基本メモリセルへの電圧供給端子
と前記ゲートアレイ半導体装置の電源供給端子との間に
抵抗素子を有する構成とすることもできる。
【０００７】さらにまた、本発明のゲートアレイ半導体
装置の前記第１および第２のインバータ回路の前記相補
型絶縁効果トランジスタ素子のそれぞれはオン電流がほ
ぼ等しいＰチャネル型ＭＯＳトランジスタおよびＮチャ
ネル型ＭＯＳトランジスタから構成することもできる。
装置の前記第１および第２のインバータ回路の前記相補
型絶縁効果トランジスタ素子のそれぞれはオン電流がほ
ぼ等しいＰチャネル型ＭＯＳトランジスタおよびＮチャ
ネル型ＭＯＳトランジスタから構成することもできる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例のゲートアレ
イ半導体装置のメモリ回路図の一部である。
イ半導体装置のメモリ回路図の一部である。
【００１０】この実施例のゲートアレイ半導体装置のメ
モリセル３はラッチ部４と、Ｎチャネルトランスファー
トランジスタ１１と、ビット線８および９とワード線１
０で構成され、列７単位ごとにメモリセル３のラッチ部
４の電源端子１８と外部電源端子１７との間に抵抗素子
１を設置している。
モリセル３はラッチ部４と、Ｎチャネルトランスファー
トランジスタ１１と、ビット線８および９とワード線１
０で構成され、列７単位ごとにメモリセル３のラッチ部
４の電源端子１８と外部電源端子１７との間に抵抗素子
１を設置している。
【００１１】さらに、ラッチ部４のインバータ回路５お
よび６のＰチャネルトランジスタのオン電流は等しく設
定されている。
よび６のＰチャネルトランジスタのオン電流は等しく設
定されている。
【００１２】次に、本発明に係る回路動作について図２
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
【００１３】図２（ａ）〜図２（ｆ）はメモリセル３に
データを書き込む時の図１に示す第１の実施例のゲート
アレイ半導体装置における各節点のタイミングチャート
である。
データを書き込む時の図１に示す第１の実施例のゲート
アレイ半導体装置における各節点のタイミングチャート
である。
【００１４】部分図図２（ａ）はＷＥ端子１９のタイミ
ングチャートであり、図２（ｂ）はビット線ドライバー
端子１４及びビット線９のタイミングチャートであり、
図２（ｃ）はビット線８のタイミングチャートであり、
図２（ｄ）はアクセスされたワード線１０のタイミング
チャートであり、図２（ｅ）はラッチ部１６のタイミン
グチャートであり、図２（ｆ）はラッチ部１５のタイミ
ングチャートをそれぞれ示している。
ングチャートであり、図２（ｂ）はビット線ドライバー
端子１４及びビット線９のタイミングチャートであり、
図２（ｃ）はビット線８のタイミングチャートであり、
図２（ｄ）はアクセスされたワード線１０のタイミング
チャートであり、図２（ｅ）はラッチ部１６のタイミン
グチャートであり、図２（ｆ）はラッチ部１５のタイミ
ングチャートをそれぞれ示している。
【００１５】最初に、ＷＥ端子１９が“Ｈ”のままで、
（図２（ａ）参照）時刻ｔ１でビット線ドライバ端子１
４が“Ｌ”から“Ｈ”に変化すると、ビット線８は
“Ｈ”から“Ｌ”に変化し、ビット線９は“Ｌ”から
“Ｈ”に変化する（図２（ｂ）および図２（ｃ）参
照）。
（図２（ａ）参照）時刻ｔ１でビット線ドライバ端子１
４が“Ｌ”から“Ｈ”に変化すると、ビット線８は
“Ｈ”から“Ｌ”に変化し、ビット線９は“Ｌ”から
“Ｈ”に変化する（図２（ｂ）および図２（ｃ）参
照）。
【００１６】次に、あるメモリセルのワード線１０が時
刻ｔ２で“Ｌ”から“Ｈ”に変化すると（図２（ｄ）参
照）、変化したワード線１０に接続されているＮチャネ
ルトランスファートランジスタ１１がオン状態になり、
ビット線ドライバ１３がラッチ部１５および１６のそれ
ぞれの保持電位を変化させようとする。この時、ラッチ
部１５に注目すると、Ｐチャネルトランジスタ２で構成
された抵抗素子１により、ラッチ部３のインバータ５の
“Ｈ”出力の駆動能力が小さくなり、ビット線ドライバ
ー１３によるラッチ部１５の“Ｈ”から“Ｌ”の反転を
容易にしている。ラッチ部１５の“Ｈ”から“Ｌ”の変
化により、ラッチ部１６は“Ｌ”から“Ｈ”へ変化する
（図２（ｅ）および図２（ｆ）参照）。
刻ｔ２で“Ｌ”から“Ｈ”に変化すると（図２（ｄ）参
照）、変化したワード線１０に接続されているＮチャネ
ルトランスファートランジスタ１１がオン状態になり、
ビット線ドライバ１３がラッチ部１５および１６のそれ
ぞれの保持電位を変化させようとする。この時、ラッチ
部１５に注目すると、Ｐチャネルトランジスタ２で構成
された抵抗素子１により、ラッチ部３のインバータ５の
“Ｈ”出力の駆動能力が小さくなり、ビット線ドライバ
ー１３によるラッチ部１５の“Ｈ”から“Ｌ”の反転を
容易にしている。ラッチ部１５の“Ｈ”から“Ｌ”の変
化により、ラッチ部１６は“Ｌ”から“Ｈ”へ変化する
（図２（ｅ）および図２（ｆ）参照）。
【００１７】同様に、時刻ｔ３ではビット線ドライバ端
子１４が“Ｈ”から“Ｌ”に変化し、時刻ｔ４でワード
線１０が“Ｌ”から“Ｈ”に変化すると、ビット線ドラ
イバ１３がラッチ部１５および１６のそれぞれ保持電位
を変化させようとする時、抵抗素子１によりインバータ
６の“Ｈ”出力駆動能力が小さくなり、ビット線ドライ
バ１３によるラッチ部１６の“Ｈ”から“Ｌ”の反転を
容易にしている。
子１４が“Ｈ”から“Ｌ”に変化し、時刻ｔ４でワード
線１０が“Ｌ”から“Ｈ”に変化すると、ビット線ドラ
イバ１３がラッチ部１５および１６のそれぞれ保持電位
を変化させようとする時、抵抗素子１によりインバータ
６の“Ｈ”出力駆動能力が小さくなり、ビット線ドライ
バ１３によるラッチ部１６の“Ｈ”から“Ｌ”の反転を
容易にしている。
【００１８】次に、本発明の第２の実施例のゲートアレ
イ半導体装置について説明する。
イ半導体装置について説明する。
【００１９】第２の実施例のゲートアレイ半導体装置の
回路図である図３を参照すると、この実施例のゲートア
レイ半導体装置は抵抗素子３０１を構成するＰチャネル
トランジスタ３０２を３段にしているため、第１の実施
例のゲートアレイ半導体装置と比べ、ラッチ部３０４の
インバータ３０５および３０６のそれぞれの“Ｈ”出力
の駆動能力がより小さくなり、ビット線ドライバ３１３
によるラッチデータの反転をより容易にしている。
回路図である図３を参照すると、この実施例のゲートア
レイ半導体装置は抵抗素子３０１を構成するＰチャネル
トランジスタ３０２を３段にしているため、第１の実施
例のゲートアレイ半導体装置と比べ、ラッチ部３０４の
インバータ３０５および３０６のそれぞれの“Ｈ”出力
の駆動能力がより小さくなり、ビット線ドライバ３１３
によるラッチデータの反転をより容易にしている。
【００２０】次に、本発明の第３の実施例のゲートアレ
イ半導体装置の読み出し専用回路の設置されているメモ
リセルの回路図である図４を参照すると、この第３の実
施例のゲートアレイ半導体装置のメモリセルは、ラッチ
用インバータ４０５および４０６と、書きこみ用Ｎチャ
ネルトランスファーゲート４２４と、読み出し用インバ
ータ２６と、読み出し用Ｎチャネルトランスファーゲー
ト４２５と、書きこみ用デジット線４２１および２２
と、読み出し用デジット線４２３と、書きこみ用ワード
線４２７と、読み出し用ワード線４２０とから構成され
ている。
イ半導体装置の読み出し専用回路の設置されているメモ
リセルの回路図である図４を参照すると、この第３の実
施例のゲートアレイ半導体装置のメモリセルは、ラッチ
用インバータ４０５および４０６と、書きこみ用Ｎチャ
ネルトランスファーゲート４２４と、読み出し用インバ
ータ２６と、読み出し用Ｎチャネルトランスファーゲー
ト４２５と、書きこみ用デジット線４２１および２２
と、読み出し用デジット線４２３と、書きこみ用ワード
線４２７と、読み出し用ワード線４２０とから構成され
ている。
【００２１】図４に示すメモリセルでは、読み出しおよ
び書き込み動作でワード線およびデジット線が分離され
ているため、２ｐｏｒｔＲＡＭが構成しやすくかつ、読
み出しのスピードが低下しないという利点がある。
び書き込み動作でワード線およびデジット線が分離され
ているため、２ｐｏｒｔＲＡＭが構成しやすくかつ、読
み出しのスピードが低下しないという利点がある。
【００２２】図５は図４に示す回路の一部のレイアウト
平面図である。
平面図である。
【００２３】図６は図４に示すメモリセルを適用した時
の２ポートＲＡＭの回路の一部を示す図である。
の２ポートＲＡＭの回路の一部を示す図である。
【００２４】以上の説明のとおり、本発明を０．５μｍ
ルールのＳＯＧ型（Ｓｅａ ｏｆＧａｔｅ）のゲートア
レイ半導体装置に適用すると上記メモリ回路の半導体チ
ップ上の占有面積はメモリ構成が５１２ｗｏｒｄ×８ｂ
ｉｔであると８．１９ｍｍ2 の面積削減となる。
ルールのＳＯＧ型（Ｓｅａ ｏｆＧａｔｅ）のゲートア
レイ半導体装置に適用すると上記メモリ回路の半導体チ
ップ上の占有面積はメモリ構成が５１２ｗｏｒｄ×８ｂ
ｉｔであると８．１９ｍｍ2 の面積削減となる。
【００２５】
【発明の効果】以上説明したように本発明は、ゲートア
レイ半導体装置のメモリ回路において、列単位でメモリ
セルラッチ部の電源電圧を外部電源より小さい電圧に降
圧する回路または列単位でメモリラッチ部の電源端子と
外部電源端子との間に抵抗素子を内蔵しているので、メ
モリ回路の面積の増大を小さく抑え、全てのメモリセル
のラッチ部インバータの駆動能力を小さくし、ラッチデ
ータの反転を容易にするという効果を有する。
レイ半導体装置のメモリ回路において、列単位でメモリ
セルラッチ部の電源電圧を外部電源より小さい電圧に降
圧する回路または列単位でメモリラッチ部の電源端子と
外部電源端子との間に抵抗素子を内蔵しているので、メ
モリ回路の面積の増大を小さく抑え、全てのメモリセル
のラッチ部インバータの駆動能力を小さくし、ラッチデ
ータの反転を容易にするという効果を有する。
【図１】本発明の第１の実施例のゲートアレイ半導体装
置のメモリ回路図である。
置のメモリ回路図である。
【図２】図１に示すゲートアレイ半導体装置の各節点の
タイミングチャートである。
タイミングチャートである。
【図３】本発明の第２の実施例のゲートアレイ半導体装
置のメモリ回路図である。
置のメモリ回路図である。
【図４】本発明の第３の実施例のゲートアレイ半導体装
置の読み出し専用回路付きメモリセル回路図である。
置の読み出し専用回路付きメモリセル回路図である。
【図５】図４に示すメモリセルのレイアウトを示す平面
図である。
図である。
【図６】図４に示すメモリセルを使用したゲートアレイ
半導体装置のメモリ回路図である。
半導体装置のメモリ回路図である。
【図７】第１の従来のゲートアレイ半導体装置のメモリ
回路図である。
回路図である。
【図８】第２の従来のゲートアレイ半導体装置のメモリ
回路図である。
回路図である。
１，３０１，４０１ 抵抗素子 ２，３０２ 抵抗素子用Ｐチャネルトランジスタ ３，３０３，４０３，７０３，８０３ メモリセル ４，３０４，４０４，７０４，８０４ ラッチ部 ５，６，３０５，３０６，４０５，４０６，７０５，７
０６，８０５，８０６ラッチ部インバータ ７，３０７，４０７，７０７，８０７ 列ブロック ８，９，３０８，３０９，４０８，４０９，７０８，７
０９，８０８，８０９ビット線 １０，３１０，４１０，７１０，８１０ ワード線 １１，３１１，４１１，７１１，８１１ Ｎチャネル
トランスファトランジスタ １２，３１２，４１２，７１２，８１２ ＷＥＮチャ
ネルトランスファトランジスタ １３，３１３，４１３，７１３，８１３ ビット線ド
ライバ １４，３１４，４１４，７１４，８１４ ビット線ド
ライバ端子 １５，１６，３１５，３１６，４１５，４１６，７１
５，７１６，８１５，８１６ ラッチ部節点 １７，３１７ 外部電源端子 １８，３１８ ラッチ部電源端子 １９，３１９，４１９，７１９，８１９ ＷＥ端子 ２０，３２０，４２０，７２０，８２０ 読み出し用
ワード線 ２１，２２，３２１，３２２，４２１，４２２，８２
１，８２２ 書き込み用ビット線 ２３，３２３，４２３，７２３，８２３ 読み出し用
ビット線 ２４，３２４，４２４，７２４，８２４ Ｎチャネル
トランスファトランジスタ ２５，３２５，４２５，７２５，８２５ 読み出し用
Ｎチャネルトランスファトランジスタ ２６，３２６，４２６，７２６，８２６ インバータ ２７，３２７，４２７ 書き込み用ワード線 ７２７，８２７ Ｐチャネルトランジスタ
０６，８０５，８０６ラッチ部インバータ ７，３０７，４０７，７０７，８０７ 列ブロック ８，９，３０８，３０９，４０８，４０９，７０８，７
０９，８０８，８０９ビット線 １０，３１０，４１０，７１０，８１０ ワード線 １１，３１１，４１１，７１１，８１１ Ｎチャネル
トランスファトランジスタ １２，３１２，４１２，７１２，８１２ ＷＥＮチャ
ネルトランスファトランジスタ １３，３１３，４１３，７１３，８１３ ビット線ド
ライバ １４，３１４，４１４，７１４，８１４ ビット線ド
ライバ端子 １５，１６，３１５，３１６，４１５，４１６，７１
５，７１６，８１５，８１６ ラッチ部節点 １７，３１７ 外部電源端子 １８，３１８ ラッチ部電源端子 １９，３１９，４１９，７１９，８１９ ＷＥ端子 ２０，３２０，４２０，７２０，８２０ 読み出し用
ワード線 ２１，２２，３２１，３２２，４２１，４２２，８２
１，８２２ 書き込み用ビット線 ２３，３２３，４２３，７２３，８２３ 読み出し用
ビット線 ２４，３２４，４２４，７２４，８２４ Ｎチャネル
トランスファトランジスタ ２５，３２５，４２５，７２５，８２５ 読み出し用
Ｎチャネルトランスファトランジスタ ２６，３２６，４２６，７２６，８２６ インバータ ２７，３２７，４２７ 書き込み用ワード線 ７２７，８２７ Ｐチャネルトランジスタ
Claims (1)
- 【請求項１】 相補型絶縁効果トランジスタ素子の複数
個を所定の配線接続をして所望の論理動作をする基本セ
ルおよび前記基本セルを複数個含み所望の論理機能動作
をするブロックセルならびに前記基本セルおよび前記ブ
ロックセルのそれぞれの出力信号を受け外部信号として
出力するかまたは外部信号を受け前記基本セルおよび前
記ブロックセルのそれぞれへ信号伝達する入出力回路セ
ルのそれぞれを半導体基板の一主表面上に配列して成る
ゲートアレイ半導体装置において、行および列方向のそ
れぞれにアレイ状に配置され前記相補型絶縁効果トラン
ジスタ素子から成る第１および第２のインバータ回路を
有し前記第１のインバータ回路の出力を前記第２のイン
バータ回路の入力に接続し前記第２のインバータ回路の
出力を前記第１のインバータ回路の入力に接続してメモ
リ動作をする基本メモリセルの複数とこれら基本メモリ
セルを前記列ごとに共通にそれぞれ接続する複数のビッ
ト線対および前記行ごとに共通にそれぞれ接続する複数
のワード線とを含むメモリセルアレイブロックを備え、
このメモリセルアレイブロックの前記列ごとに前記基本
メモリセルへの供給電圧を前記ゲートアレイ半導体装置
の電源電圧より低い電圧に降圧する降圧回路を有し、前
記降圧回路は、前記基本メモリセルへの電圧供給端子と
前記ゲートアレイ半導体装置の電源供給端子との間に抵
抗素子を有することを特徴とするゲートアレイ半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324972A JP2991399B2 (ja) | 1993-12-22 | 1993-12-22 | ゲートアレイ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5324972A JP2991399B2 (ja) | 1993-12-22 | 1993-12-22 | ゲートアレイ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183474A JPH07183474A (ja) | 1995-07-21 |
| JP2991399B2 true JP2991399B2 (ja) | 1999-12-20 |
Family
ID=18171689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5324972A Expired - Fee Related JP2991399B2 (ja) | 1993-12-22 | 1993-12-22 | ゲートアレイ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991399B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795589B2 (ja) * | 1987-06-08 | 1995-10-11 | 富士通株式会社 | マスタスライス型半導体集積回路 |
| JPH04294576A (ja) * | 1991-03-23 | 1992-10-19 | Sony Corp | 半導体装置 |
-
1993
- 1993-12-22 JP JP5324972A patent/JP2991399B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183474A (ja) | 1995-07-21 |
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