JPH0795589B2 - マスタスライス型半導体集積回路 - Google Patents
マスタスライス型半導体集積回路Info
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- JPH0795589B2 JPH0795589B2 JP62142493A JP14249387A JPH0795589B2 JP H0795589 B2 JPH0795589 B2 JP H0795589B2 JP 62142493 A JP62142493 A JP 62142493A JP 14249387 A JP14249387 A JP 14249387A JP H0795589 B2 JPH0795589 B2 JP H0795589B2
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- JP
- Japan
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- channel mos
- nmos
- mos transistor
- integrated circuit
- semiconductor integrated
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Description
【発明の詳細な説明】 〔概要〕 本発明はマスタスライス型半導体集積回路であって、基
本セルをCMOS形成部とNMOS形成部とで構成することによ
り、論理ユニットセル,RAM,ROM夫々を構成するときの基
本セルの利用効率を向上させる。
本セルをCMOS形成部とNMOS形成部とで構成することによ
り、論理ユニットセル,RAM,ROM夫々を構成するときの基
本セルの利用効率を向上させる。
本発明はマスタスライス型半導体集積回路に関し、ゲー
ト敷き詰めのマスタスライス型半導体集積回路に関す
る。
ト敷き詰めのマスタスライス型半導体集積回路に関す
る。
一般にマスタスライス型半導体集積回路は入出力セル領
域を除いたチップ中央部に複数の基本セル列を配線チャ
ネルを挟んで並べている。
域を除いたチップ中央部に複数の基本セル列を配線チャ
ネルを挟んで並べている。
最近のゲート敷き詰めマスタスライス型半導体集積回路
（Sea of gates以下「SOG」という）は入出力セル領域
を除いたチップ中央部の全面に基本セルを敷き詰めてお
り、論理ユニットセル及び配線チャネル夫々を上記敷き
詰めた基本セル上で構成する。
（Sea of gates以下「SOG」という）は入出力セル領域
を除いたチップ中央部の全面に基本セルを敷き詰めてお
り、論理ユニットセル及び配線チャネル夫々を上記敷き
詰めた基本セル上で構成する。
上記のSOGでは配線チャネルを最小限に抑えることがで
きるので集積であるゲート数が大となるる。このように
集積度が高くなると、論理ユニットセルの他にRAM,ROM
等を含む回路構成となるのが一般的であり、SOGの基本
セルは論理ユニットセルの他にRAM,ROMを構成しやすい
構造であることが要望されている。
きるので集積であるゲート数が大となるる。このように
集積度が高くなると、論理ユニットセルの他にRAM,ROM
等を含む回路構成となるのが一般的であり、SOGの基本
セルは論理ユニットセルの他にRAM,ROMを構成しやすい
構造であることが要望されている。
従来のSOGにおいては、論理ユニットセルを構成するた
めのコンプリメンタリーMOS（CMOS）を基本として基本
セルが形成されている。つまり、基本セルはＮチャンネ
ルMOS（NMOS）トランジスタとＰチャンネルMOS（PMOS）
トランジスタとを同数設ける構成とされている。
めのコンプリメンタリーMOS（CMOS）を基本として基本
セルが形成されている。つまり、基本セルはＮチャンネ
ルMOS（NMOS）トランジスタとＰチャンネルMOS（PMOS）
トランジスタとを同数設ける構成とされている。
しかるに、スタティックRAMは第９図に示す如くNMOSト
ランジスタN1,N2とPMOSトランジスタP1,P2とでラッチ回
路を構成し、NMOSトランジスタN3,N4でトランスミッシ
ョンゲートを構成している。このようにスタティックRA
MはNMOSトランジスタとPMOSトランジスタとの数が一致
しないため、従来のSOGの基本セルで構成するのは効率
が悪い。
ランジスタN1,N2とPMOSトランジスタP1,P2とでラッチ回
路を構成し、NMOSトランジスタN3,N4でトランスミッシ
ョンゲートを構成している。このようにスタティックRA
MはNMOSトランジスタとPMOSトランジスタとの数が一致
しないため、従来のSOGの基本セルで構成するのは効率
が悪い。
また、ROMでは通常読み出し速度を考慮してNMOSトラン
ジスタのみで構成するのが一般的であり、この場合従来
のSOGの基本セルのうち半分のNMOSトランジスタしか利
用できないため効率が悪いという問題点があった。
ジスタのみで構成するのが一般的であり、この場合従来
のSOGの基本セルのうち半分のNMOSトランジスタしか利
用できないため効率が悪いという問題点があった。
本発明は上記の点に鑑みてなされたものであり、論理ユ
ニットセル,RAM,ROM夫々を構成するときの基本セルの利
用効率が高いマスタスライス型半導体集積回路を提供す
ることを目的とする。
ニットセル,RAM,ROM夫々を構成するときの基本セルの利
用効率が高いマスタスライス型半導体集積回路を提供す
ることを目的とする。
前述の問題点は、ＮチャンネルMOSトランジスタ（Tr1）
とＰチャンネルMOSトランジスタ（Tr3）の対を少なくと
も１対有するCMOS形成部（10a）と、該CMOS形成部の長
手方向の端部に配置されＮチャンネルMOSトランジスタ
（Tr5）のみを含むNMOS形成部（10b）とで基本セルが構
成され、チップ上の少なくとも一部分に該基本セルを複
数個接近して敷き詰める様に配置し、該NMOS形成部（10
b）で形成される一部のＮチャンネルMOSトランジスタ
（17）に設けられる２つのゲート電極の間の距離を他の
ＮチャンネルMOSトランジスタ（18）に設けられる２つ
のゲート電極の間の距離よりも該長手方向と直交する方
向に大としたことを特徴とするマスタスライス型半導体
集積回路、及び 第１のＮ型部（14a）、第２のＮ型部（14b）、それらの
間に位置する第３のＮ型部（14c）をソース又はドレイ
ンとするＮチャンネルMOSトランジスタ対（Tr1,Tr2）
と、該ＮチャンネルMOSトランジスタ対（Tr1,Tr2）に並
設され、第１のＰ型部（13a）、第２のＰ型部（13b）、
それらの間に位置する第３のＰ型部（13c）をソース又
はドレインとするＰチャンネルMOSトランジスタ対（T
r3,Tr4）とを有するCMOS形成部と、前記第３のＮ型部
（14c）と前記第３のＰ型部（13c）とを結ぶ延長線上に
ソース、ドレインの一方（18b）が位置し、その他方（1
8c）が前記第２のＮ型部（14b）と前記第２のＰ型部（1
3b）とを結ぶ延長線上に位置する第１のＮチャンネルMO
Sトランジスタ（Tr5）を少なくとも有するNMOS形成部
（10b）とで基本セルが構成され、該基本セルをチップ
上の少なくとも一部に複数個敷き詰めるように配置し、
該NMOS形成部（10b）で形成れる一部のＮチャンネルMOS
トランジスタ（17）に設けられる２つのゲート電極の間
の距離を他のＮチャンネルMOSトランジスタ（18）に設
けられる２つのゲート電極の間の距離よりも該長手方向
と直交する方向に大としたことを特徴とするマスタスラ
イス型半導体集積回路によって解決される。
とＰチャンネルMOSトランジスタ（Tr3）の対を少なくと
も１対有するCMOS形成部（10a）と、該CMOS形成部の長
手方向の端部に配置されＮチャンネルMOSトランジスタ
（Tr5）のみを含むNMOS形成部（10b）とで基本セルが構
成され、チップ上の少なくとも一部分に該基本セルを複
数個接近して敷き詰める様に配置し、該NMOS形成部（10
b）で形成される一部のＮチャンネルMOSトランジスタ
（17）に設けられる２つのゲート電極の間の距離を他の
ＮチャンネルMOSトランジスタ（18）に設けられる２つ
のゲート電極の間の距離よりも該長手方向と直交する方
向に大としたことを特徴とするマスタスライス型半導体
集積回路、及び 第１のＮ型部（14a）、第２のＮ型部（14b）、それらの
間に位置する第３のＮ型部（14c）をソース又はドレイ
ンとするＮチャンネルMOSトランジスタ対（Tr1,Tr2）
と、該ＮチャンネルMOSトランジスタ対（Tr1,Tr2）に並
設され、第１のＰ型部（13a）、第２のＰ型部（13b）、
それらの間に位置する第３のＰ型部（13c）をソース又
はドレインとするＰチャンネルMOSトランジスタ対（T
r3,Tr4）とを有するCMOS形成部と、前記第３のＮ型部
（14c）と前記第３のＰ型部（13c）とを結ぶ延長線上に
ソース、ドレインの一方（18b）が位置し、その他方（1
8c）が前記第２のＮ型部（14b）と前記第２のＰ型部（1
3b）とを結ぶ延長線上に位置する第１のＮチャンネルMO
Sトランジスタ（Tr5）を少なくとも有するNMOS形成部
（10b）とで基本セルが構成され、該基本セルをチップ
上の少なくとも一部に複数個敷き詰めるように配置し、
該NMOS形成部（10b）で形成れる一部のＮチャンネルMOS
トランジスタ（17）に設けられる２つのゲート電極の間
の距離を他のＮチャンネルMOSトランジスタ（18）に設
けられる２つのゲート電極の間の距離よりも該長手方向
と直交する方向に大としたことを特徴とするマスタスラ
イス型半導体集積回路によって解決される。
本発明においては、基本セルがCMOS形成部（10a,20a）
とNMOSが形成部（10b,20b,20c）とで構成されているた
め、CMOS形成部（10a,20a）で論理ユニットセルを構成
するときはNMOS形成部（10b,20b,20c）を配線チャネル
として利用でき、またRAMセルは基本セル全体で構成さ
れ、またROMはCMOS形成部（10a,20a）のうちNMOS部（1
4）とNMOS形成部（10b,20b,20c）とを利用でき、どの場
合も基本セルの利用効率が高い。
とNMOSが形成部（10b,20b,20c）とで構成されているた
め、CMOS形成部（10a,20a）で論理ユニットセルを構成
するときはNMOS形成部（10b,20b,20c）を配線チャネル
として利用でき、またRAMセルは基本セル全体で構成さ
れ、またROMはCMOS形成部（10a,20a）のうちNMOS部（1
4）とNMOS形成部（10b,20b,20c）とを利用でき、どの場
合も基本セルの利用効率が高い。
第１図（Ａ）は本発明のマスタスライス型半導体集積回
路の一実施例の全体図を示す。同図中、半導体チップ１
の周縁部には複数の入出力セル２が設けられ、半導体チ
ップ１の中央部には基本セル10が敷き詰められている。
路の一実施例の全体図を示す。同図中、半導体チップ１
の周縁部には複数の入出力セル２が設けられ、半導体チ
ップ１の中央部には基本セル10が敷き詰められている。
第１図（Ｂ），（Ｃ）夫々な基本セル10の一実施例の平
面図，拡大図を示す。この第１図（Ｂ），（Ｃ）は、ア
ルミ配線が形成されていない状態、いわゆるマスタを示
している。マスタスライスではゲート電極まで予め形成
したマスタを用意しておき、使用者の要求に応じて上層
にアルミ配線を施す。
面図，拡大図を示す。この第１図（Ｂ），（Ｃ）は、ア
ルミ配線が形成されていない状態、いわゆるマスタを示
している。マスタスライスではゲート電極まで予め形成
したマスタを用意しておき、使用者の要求に応じて上層
にアルミ配線を施す。
第１図（Ｂ），（Ｃ）において、基本セル10は、CMOS形
成部10aとNMOS形成部10bとよりなる。CMOS形成部10aは
梨地で示すゲート電極11,12と、PMOS部13と、NMOS部14
とより構成されている。PMOS部13はＰ型部13a,13bとＰ
型部13cとよりなり、Ｐ型部13c共通の２つのPMOSトラン
ジスタが形成される。NMOS部14はＮ型部14a,14bとＮ型
部14cとよりなり、Ｎ型部14c共通の２つのNMOSトランジ
スタが形成される。なお、ゲート電極11,12の幅広部11
a,12a夫々はスライスの段階で上層に形成する配線を接
続するためのものである。
成部10aとNMOS形成部10bとよりなる。CMOS形成部10aは
梨地で示すゲート電極11,12と、PMOS部13と、NMOS部14
とより構成されている。PMOS部13はＰ型部13a,13bとＰ
型部13cとよりなり、Ｐ型部13c共通の２つのPMOSトラン
ジスタが形成される。NMOS部14はＮ型部14a,14bとＮ型
部14cとよりなり、Ｎ型部14c共通の２つのNMOSトランジ
スタが形成される。なお、ゲート電極11,12の幅広部11
a,12a夫々はスライスの段階で上層に形成する配線を接
続するためのものである。
NMOS形成部10bは梨地で示すゲート電極15,16とNMOS部1
7,18とより構成されている。NMOS部17,18夫々はＮ型部1
7a,18a,17b,18bとＮ型部17c,18cとよりなり、各NMOS部
で夫々Ｎ型部17c,18c共通の２つのNMOSトランジスタが
形成される。なお、10cは隣接する基本セルのNMOS形成
部である。
7,18とより構成されている。NMOS部17,18夫々はＮ型部1
7a,18a,17b,18bとＮ型部17c,18cとよりなり、各NMOS部
で夫々Ｎ型部17c,18c共通の２つのNMOSトランジスタが
形成される。なお、10cは隣接する基本セルのNMOS形成
部である。
ゲート電極11,12,15,16は夫々ポリシリコンで形成され
た一体のものである。
た一体のものである。
また、第２図（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ）
夫々は第１図（Ｃ）の一点鎖線II A,II B,II C,II D,II
E夫々に沿った断面図を示す。この第２図（Ａ）〜
（Ｅ）夫々においてゲート絶縁膜は省略している。
夫々は第１図（Ｃ）の一点鎖線II A,II B,II C,II D,II
E夫々に沿った断面図を示す。この第２図（Ａ）〜
（Ｅ）夫々においてゲート絶縁膜は省略している。
Ｎ型部17cはＮ型部18cに対して矢印Ｙ方向の幅が２倍と
されて、矢印X,Y方向に夫々２個の接続部がとれる。こ
こで、NMOS部18とCMOS形成部10aとを第１層アルミ配線
で接続するとしてNMOS部17とCMOS形成部10aとを第２層
アルミ配線で接続する必要がある場合に、Ｎ型部17cを
第２層アルミ配線に接続しようとすると、Ｎ型部17cを
第１層アルミ配線に接続する第１の接続部と、第１アル
ミ配線を第２層アルミ配線に接続する第２の接続部とが
必要になる。この場合、第1,第２の接続部を矢印Ｙ方向
に並べると、残りの矢印Ｘ方向に並ぶ接続部の上に例え
ばビット線等の他の配線を通すことができる。つまり、
NMOS部17の矢印Ｘ方向の幅を広げる必要がなく、基本セ
ル10全体の矢印Ｘ方向の幅を小さくできる。
されて、矢印X,Y方向に夫々２個の接続部がとれる。こ
こで、NMOS部18とCMOS形成部10aとを第１層アルミ配線
で接続するとしてNMOS部17とCMOS形成部10aとを第２層
アルミ配線で接続する必要がある場合に、Ｎ型部17cを
第２層アルミ配線に接続しようとすると、Ｎ型部17cを
第１層アルミ配線に接続する第１の接続部と、第１アル
ミ配線を第２層アルミ配線に接続する第２の接続部とが
必要になる。この場合、第1,第２の接続部を矢印Ｙ方向
に並べると、残りの矢印Ｘ方向に並ぶ接続部の上に例え
ばビット線等の他の配線を通すことができる。つまり、
NMOS部17の矢印Ｘ方向の幅を広げる必要がなく、基本セ
ル10全体の矢印Ｘ方向の幅を小さくできる。
ゲート電極15,16夫々は矢印Ｘ方向左方に隣接する基本
セルのNMOS形成部10b,10cのゲートと一体の共通電極で
構成されており、配線電極様の幅広部15a,16aを設けら
れている。この隣接する２つのNMOS形成部10b,10cは矢
印Ｙ方向にずらした状態で両者の境界上の一点に対して
点対称とされている。
セルのNMOS形成部10b,10cのゲートと一体の共通電極で
構成されており、配線電極様の幅広部15a,16aを設けら
れている。この隣接する２つのNMOS形成部10b,10cは矢
印Ｙ方向にずらした状態で両者の境界上の一点に対して
点対称とされている。
また、CMOS形成部10aとこれに矢印Ｘ方向右方に隣接す
る基本セルのCMOS形成部10aとは両者の境界線に対して
線対称とされている。
る基本セルのCMOS形成部10aとは両者の境界線に対して
線対称とされている。
このようにして複数の基本セル10が第１図（Ａ）に示す
如く入出力セル領域を除いたチップ中央部の全面に矢印
X,Y方向に並べて敷き詰められている。
如く入出力セル領域を除いたチップ中央部の全面に矢印
X,Y方向に並べて敷き詰められている。
また、矢印Ｙ方向に隣接する基本セル10の間の部分19a
及び矢印Ｘ方向に隣接する基本セル10のNMOS形成部10b
と10cとの間の部分19bは基板コンタクト設置部分とされ
ている。
及び矢印Ｘ方向に隣接する基本セル10のNMOS形成部10b
と10cとの間の部分19bは基板コンタクト設置部分とされ
ている。
なお、第１図（Ｃ）に示す基本セル10の拡大図において
□印はアルミ配線を接続可能な位置を示している。
□印はアルミ配線を接続可能な位置を示している。
また、第３図（Ａ），（Ｂ）夫々は第１図（Ｃ）に対応
する基本セルの等価回路図を示す。第３図（Ａ）はCMOS
形成部10aの等価回路を示しており、トランジスタTr1,T
r2夫々はNMOS部14で構成されるNMOSトランジスタであ
り、トランジスタTr3,Tr4夫々はPMOS部13で構成されるP
MOSトランジスタである。
する基本セルの等価回路図を示す。第３図（Ａ）はCMOS
形成部10aの等価回路を示しており、トランジスタTr1,T
r2夫々はNMOS部14で構成されるNMOSトランジスタであ
り、トランジスタTr3,Tr4夫々はPMOS部13で構成されるP
MOSトランジスタである。
第３図（Ｂ）は隣接する一対のNMOS形成部10bの等価回
路を示しており、トランジスタTr5,Tr6及びTr11,Tr12夫
々はNMOS部18で構成されるNMOSトランジスタであり、ト
ランジスタTr7,Tr8及びTr9,Tr10夫々はNMOS部17で構成
されるNMOSトランジスタである。
路を示しており、トランジスタTr5,Tr6及びTr11,Tr12夫
々はNMOS部18で構成されるNMOSトランジスタであり、ト
ランジスタTr7,Tr8及びTr9,Tr10夫々はNMOS部17で構成
されるNMOSトランジスタである。
ここで、第４図（Ａ）に矢印Ｙ方向の１行の基本セル3
0,31,32,33を示す。各基本セル30〜32でA,B夫々は第１
図におけるCMOS形成部10aのPMOS部13、NMOS部14を示
し、ＣはNMOS形成部10bを示す。
0,31,32,33を示す。各基本セル30〜32でA,B夫々は第１
図におけるCMOS形成部10aのPMOS部13、NMOS部14を示
し、ＣはNMOS形成部10bを示す。
上記の基本セル30〜33を用いてCMOSの論理ユニットセル
を構成する場合には第４図（Ｂ）に示す如く、CMOS形成
部A,Bに論理ユニットセル34a,34bが形成され、NMOS形成
部Ｃは配線チャネル35a,35bとされる。
を構成する場合には第４図（Ｂ）に示す如く、CMOS形成
部A,Bに論理ユニットセル34a,34bが形成され、NMOS形成
部Ｃは配線チャネル35a,35bとされる。
また、RAMを構成する場合には第４図（Ｃ）に示す如く
各基本セル30〜33夫々でRAMセル36a〜36d夫々が形成さ
れる。
各基本セル30〜33夫々でRAMセル36a〜36d夫々が形成さ
れる。
また、ROMを構成する場合には第４図（Ｄ）に示す如くN
MOS部ＢとNMOS形成部Ｃ夫々に複数セルを有するROM部37
a〜37dが形成される。CMOS部Ａは使用されない。
MOS部ＢとNMOS形成部Ｃ夫々に複数セルを有するROM部37
a〜37dが形成される。CMOS部Ａは使用されない。
なお、第４図（Ｃ），（Ｄ）に示すRAM,ROM夫々を構成
する際には配線チャネルを設ける必要はない。
する際には配線チャネルを設ける必要はない。
第５図（Ａ），（Ｂ）夫々は本発明回路の基本セルを用
いた１ポートRAMセルの配線図，回路図を示す。
いた１ポートRAMセルの配線図，回路図を示す。
なお、第５図（Ａ）においては、便宜上ゲート電極を省
略しており、配線の接続位置は第１図（Ｃ）の口印に対
応している。後述の第６図（Ａ），第７図（Ａ）夫々に
ついても同様である。
略しており、配線の接続位置は第１図（Ｃ）の口印に対
応している。後述の第６図（Ａ），第７図（Ａ）夫々に
ついても同様である。
ここで、配線図において、斜視部は第１層アルミ配線を
示し、梨地部は第２層アルミ配線を示す。
示し、梨地部は第２層アルミ配線を示す。
第５図（Ａ）に示すPMOS部13、NMOS部14夫々のＰ型部13
c、Ｎ型部14cは接続部C11,C12で電源VDD,VSS夫々に接続
され、これによってCMOS形成部10aで構成される第５図
（Ｂ）に示すラッチ回路LAT（PMOSトランジスタP1,P2及
びNMOSトランジスタN1,N2で構成されている）が駆動さ
れる。
c、Ｎ型部14cは接続部C11,C12で電源VDD,VSS夫々に接続
され、これによってCMOS形成部10aで構成される第５図
（Ｂ）に示すラッチ回路LAT（PMOSトランジスタP1,P2及
びNMOSトランジスタN1,N2で構成されている）が駆動さ
れる。
NMOS形成部10bのNMOS部17,18夫々はトランスミッション
ゲートN3,N4夫々を構成しており、トランスミッション
ゲートN3,N4のゲートは第５図（Ａ）に示す接続部C1で
ワード線WL1に接続され、夫々Ｎ型部17a,17b,18a,18bは
接続部C2,C3でビット線XBL3、BL3夫々に接続され、夫々
のＮ型部17c,18cは接続部C4,C5でラッチ回路LATに接続
されている。
ゲートN3,N4夫々を構成しており、トランスミッション
ゲートN3,N4のゲートは第５図（Ａ）に示す接続部C1で
ワード線WL1に接続され、夫々Ｎ型部17a,17b,18a,18bは
接続部C2,C3でビット線XBL3、BL3夫々に接続され、夫々
のＮ型部17c,18cは接続部C4,C5でラッチ回路LATに接続
されている。
このようにして基本セル10を全て使用して１ビット分の
１ポートスタティックRAMセルが構成されている。
１ポートスタティックRAMセルが構成されている。
第６図（Ａ），（Ｂ）夫々は本発明の基本セルを用いた
２ポートRAMセルの配線図，回路図を示す。
２ポートRAMセルの配線図，回路図を示す。
同図において、第５図（Ａ），（Ｂ）と異なる点は、２
本のワード線WL1,WL2、１ビットにつき４本のビット線B
L3,XBL3,BL4,XBL4が設けられ、NMOS18,17で形成される
トランスミッションゲートN3,N4夫々のゲートは接続部C
1で共通にワード線WL1に接続され、夫々のＮ型部18b,17
bは接続部C6,C7でビット線BL3,XBL3に接続され、またト
ランスミッションゲートN5,N6夫々のゲートは接続部C8
で共通にワード線WL2に接続され、夫々のＮ型部18a,17a
は接続部C9,C10でビット線BL4、XBL4夫々に接続されて
いる。
本のワード線WL1,WL2、１ビットにつき４本のビット線B
L3,XBL3,BL4,XBL4が設けられ、NMOS18,17で形成される
トランスミッションゲートN3,N4夫々のゲートは接続部C
1で共通にワード線WL1に接続され、夫々のＮ型部18b,17
bは接続部C6,C7でビット線BL3,XBL3に接続され、またト
ランスミッションゲートN5,N6夫々のゲートは接続部C8
で共通にワード線WL2に接続され、夫々のＮ型部18a,17a
は接続部C9,C10でビット線BL4、XBL4夫々に接続されて
いる。
このようにして基本セル10を全て使用して１ビット分の
２ポートスタティックRAMセルが構成されている。
２ポートスタティックRAMセルが構成されている。
第７図（Ａ），（Ｂ）は本発明の基本セルを用いたROM
の配線図，回路図を示す。
の配線図，回路図を示す。
同図において、NMOS部14で形成されるNMOSトランジスタ
N10,N11及びNMOS部17,18で形成されるNMOSトランジスタ
N12,N13夫々のソース（つまりＮ型部14c,17c,18c）は接
続部C20〜C24で共通に電源VSSに接続されている。ま
た、PMOS部13のＰ型部13a,13b,13cは電源VDDに接続され
てPMOSトランジスタが動作しないようにされている。
N10,N11及びNMOS部17,18で形成されるNMOSトランジスタ
N12,N13夫々のソース（つまりＮ型部14c,17c,18c）は接
続部C20〜C24で共通に電源VSSに接続されている。ま
た、PMOS部13のＰ型部13a,13b,13cは電源VDDに接続され
てPMOSトランジスタが動作しないようにされている。
また、ワード線WL1には接続部C25〜C27でNMOSトランジ
スタN10,N12夫々のゲートが接続され、ワード線WL2には
接続部C28〜C30でNMOSトランジスタN11,N13のゲートが
接続れている。これらのNMOSトランジスタN10,N11及びN
12,N13夫々のドレイン（つまりＮ型部（14a,14b,17a,17
b,18a,18b）（第７図（Ｂ）に○印で示す）をビット線B
L4,BL3夫々に接続するか否かによってプログラムが行な
われる。即ち、このROMはプログラマブルROMである。
スタN10,N12夫々のゲートが接続され、ワード線WL2には
接続部C28〜C30でNMOSトランジスタN11,N13のゲートが
接続れている。これらのNMOSトランジスタN10,N11及びN
12,N13夫々のドレイン（つまりＮ型部（14a,14b,17a,17
b,18a,18b）（第７図（Ｂ）に○印で示す）をビット線B
L4,BL3夫々に接続するか否かによってプログラムが行な
われる。即ち、このROMはプログラマブルROMである。
このように、論理ユニットセルを構成する場合は基本セ
ル10のうち不要なNMOS形成部10bを配線チャネルとして
利用でき、RAMを構成する場合は基本セル10を不要な部
分なく100％利用でき、ROMを構成する場合は基本セル10
のPMOS部13のみを残してほとんどの部分を利用でき、ど
の場合についても利用効率が良い。
ル10のうち不要なNMOS形成部10bを配線チャネルとして
利用でき、RAMを構成する場合は基本セル10を不要な部
分なく100％利用でき、ROMを構成する場合は基本セル10
のPMOS部13のみを残してほとんどの部分を利用でき、ど
の場合についても利用効率が良い。
第７図（Ａ），（Ｂ）夫々は本発明回路の基本セルの変
形例の平面図，拡大図を示す。
形例の平面図，拡大図を示す。
同図中、20は基本セルであり、CMOS形成部20aとNMOS形
成部20b,20cとよりなる。CMOS形成部20aは第１図のCMOS
形成部10aと同一構成である。なお、第７図（Ｂ）にお
いて、口印は配線接続可能な位置を示す。
成部20b,20cとよりなる。CMOS形成部20aは第１図のCMOS
形成部10aと同一構成である。なお、第７図（Ｂ）にお
いて、口印は配線接続可能な位置を示す。
CMOS形成部20aの矢印Ｙ方向左右両側に配置されたNMOS
形成部20b,20cは第１図のNMOS形成部10bを２分割したも
のであり、NMOS形成部20bは梨地で示すゲート21及びNMO
S部22,23より構成され、NMOS形成部20cは梨地で示すゲ
ート24及びNMOS部25,26より構成されている。またNMOS
形成部20bは矢印Ｘ方向左方に隣接するNMOS形成部20cと
点対称とされており、これらのゲート21,24は一体の共
通電極で構成されている。
形成部20b,20cは第１図のNMOS形成部10bを２分割したも
のであり、NMOS形成部20bは梨地で示すゲート21及びNMO
S部22,23より構成され、NMOS形成部20cは梨地で示すゲ
ート24及びNMOS部25,26より構成されている。またNMOS
形成部20bは矢印Ｘ方向左方に隣接するNMOS形成部20cと
点対称とされており、これらのゲート21,24は一体の共
通電極で構成されている。
このような基本セル20についても基本セル10と同様に、
効率良く論理ユニットセル,RAMセル,ROM夫々を構成でき
る。
効率良く論理ユニットセル,RAMセル,ROM夫々を構成でき
る。
上述の如く、本発明のマスタスライス型半導体集積回路
によれば、論理ユニットセル,RAMセル,ROM夫々を構成す
るときの基本セルの利用効率が良く、無駄な部分がほと
んど生じることがなく、回路の集積度が向上して実用上
きわめて有用である。
によれば、論理ユニットセル,RAMセル,ROM夫々を構成す
るときの基本セルの利用効率が良く、無駄な部分がほと
んど生じることがなく、回路の集積度が向上して実用上
きわめて有用である。
第１図は本発明のマスタスライス型半導体集積回路一実
施例の全体図及び基本セルの平面図，拡大図、 第２図は第１図（Ｃ）の各部の断面図、 第３図は第１図（Ｃ）に対応する等価回路図、 第４図は本発明回路の基本セルの使用状態を説明するた
めの図、 第５図は本発明回路の基本セルを用いた１ポートRAMセ
ルの一実施例の配線図，回路図、 第６図は本発明の基本セルを用いた２ポートRAMセルの
一実施例の配線図，回路図、 第７図は本発明の基本セルを用いたROMの一実施例の配
線図、 第８図は本発明回路の基本セルの変形例の平面図、 第９図は１ポートRAMの一例の回路図である。 図中において、 10,20は基本セル、 10a,20aはCMOS形成部、 10b,20bはNMOS形成部、 11,12,15,16,21,24はゲート電極、 13はPMOS部、 14,17,18,22,23,25,26はNMOS部、 34a,34bは論理ユニットセル、 35a,35bは配線チャネル、 36a〜36dはRAMセル、 37a〜37dはROM部である。
施例の全体図及び基本セルの平面図，拡大図、 第２図は第１図（Ｃ）の各部の断面図、 第３図は第１図（Ｃ）に対応する等価回路図、 第４図は本発明回路の基本セルの使用状態を説明するた
めの図、 第５図は本発明回路の基本セルを用いた１ポートRAMセ
ルの一実施例の配線図，回路図、 第６図は本発明の基本セルを用いた２ポートRAMセルの
一実施例の配線図，回路図、 第７図は本発明の基本セルを用いたROMの一実施例の配
線図、 第８図は本発明回路の基本セルの変形例の平面図、 第９図は１ポートRAMの一例の回路図である。 図中において、 10,20は基本セル、 10a,20aはCMOS形成部、 10b,20bはNMOS形成部、 11,12,15,16,21,24はゲート電極、 13はPMOS部、 14,17,18,22,23,25,26はNMOS部、 34a,34bは論理ユニットセル、 35a,35bは配線チャネル、 36a〜36dはRAMセル、 37a〜37dはROM部である。
Claims (8)
- 【請求項１】ＮチャンネルMOSトランジスタ（Tr1）とＰ
チャンネルMOSトランジスタ（Tr3）の対を少なくとも１
対有するCMOS形成部（10a）と、 該CMOS形成部（10a）の長手方向の端部に配置されＮチ
ャンネルMOSトランジスタ（Tr5）のみを含むNMOS形成部
（10b）とで基本セルが構成され、 チップ上の少なくとも一部分に該基本セルを複数個近接
して敷き詰める様に配置し、 該NMOS形成部（10b）で形成される一部のＮチャンネルM
OSトランジスタ（17）に設けられる２つのゲート電極の
間の距離を他のＮチャンネルMOSトランジスタ（18）に
設けられる２つのゲート電極の間の距離よりも該長手方
向と直交する方向に大としたことを特徴とするマスタス
ライス型半導体集積回路。 - 【請求項２】隣接する前記基本セルは、前記NMOS形成部
（10b,10c）が隣り合う様に配置されており、隣接するN
MOS形成部（10b,10c）内の少なくとも一対のＮチャンネ
ルMOSトランジスタ（Tr5,Tr9）はそのゲート電極が一体
の共通電極で形成されていることを特徴とする特許請求
の範囲第１項記載のマスタスライス型半導体集積回路。 - 【請求項３】前記隣り合う基本セルのNMOS形成部（10b,
10c）を点対称なパターンとしたことを特徴とする特許
請求の範囲第１項記載のマスタスライス型半導体集積回
路。 - 【請求項４】第１のＮ型部（14a）、第２のＮ型部（14
b）、それらの間に位置する第３のＮ型部（14c）をソー
ス又はドレインとするＮチャンネルMOSトランジスタ対
（Tr1,Tr2）と、 該ＮチャンネルMOSトランジスタ対（Tr1,Tr2）に並設さ
れ、第１のＰ型部（13a）、第２のＰ型部（13b）、それ
らの間に位置する第３のＰ型部（13c）をソース又はド
レインとするＰチャンネルMOSトランジスタ対（Tr3,T
r4）とを有するCMOS形成部（10a）と、 前記第３のＮ型部（14c）と前記第３のＰ型部（13c）と
を結ぶ延長線上にソース、ドレインの一方（18b）が位
置し、その他方（18c）が前記第２のＮ型部（14b）と前
記第２のＰ型部（13b）とを結ぶ延長線上に位置する第
１のＮチャンネルMOSトランジスタ（Tr5）を少なくとも
有するNMOS形成部（10b）とで基本セルが構成され、 該基本セルをチップ上の少なくとも一部に複数個敷き詰
めるように配置し、 該NMOS形成部（10b）で形成される一部のＮチャンネルM
OSトランジスタ（17）に設けられる２つのゲート電極の
間の距離を他のＮチャンネルMOSトランジスタ（18）に
設けられる２つのゲート電極の間の距離よりも該長手方
向と直交する方向に大としたことを特徴とするマスタス
ライス型半導体集積回路。 - 【請求項５】前記NMOS形成部の第１のＮチャンネルMOS
トランジスタ（Tr5）のゲート電極端部は屈曲して延在
され他の配線との接続部（15a）をなし、該接続部（15
a）は前記第１のＮ型部（14a）、前記第１のＰ型部（13
a）を結ぶ延長線上に位置することを特徴とする特許請
求の範囲第４項記載のマスタスライス型半導体集積回
路。 - 【請求項６】複数の前記基本セルは、互いに前記NMOS形
成部（10b,10c）が隣り合う様に配置されており、隣り
合うNMOS形成部（10b,10c）のパターンは、両者の境界
線上の点を中心として点対称となる様に形成されている
ことを特徴とする特許請求の範囲第４項記載のマスタス
ライス型半導体集積回路。 - 【請求項７】前記NMOS形成部（10b）は、前記第１のＮ
チャンネルMOSトランジスタ（Tr5）とソース、ドレイン
の一方を共有する第２のＮチャンネルMOSトランジスタ
（Tr6）含み、前記第１のＮチャンネルMOSトランジスタ
（Tr5）のゲート電極が隣接するNMOS形成部（10c）の第
２のＮチャンネルMOSトランジスタ（Tr9）のゲート電極
と一体の共通電極（15）で形成され、前記第２のＮチャ
ンネルMOSトランジスタ（Tr6）のゲート電極が隣接する
NMOS形成部（10c）の第１のＮチャンネルMOSトランジス
タ（Tr10）のゲート電極と一体の共通電極（16）で形成
されていることを特徴とする特許請求の範囲第６項記載
のマスタスライス型半導体集積回路。 - 【請求項８】前記NMOS形成部（10b）は前記第1,第２の
Ｎチャンネルトランジスタ（Tr5,Tr6）に並設された第
3,第４のＮチャンネルMOSトランジスタ（Tr7、Tr8）を
含み、該第３のＮチャンネルMOSトランジスタ（Tr7）の
ゲート電極は前記第１のＮチャンネルMOSトランジスタ
（Tr5）のゲート電極と一体の共通電極（15）で構成さ
れ、該第４のＮチャンネルMOSトランジスタ（Tr8）のゲ
ート電極は前記第２のＮチャンネルMOSトランジスタ（T
r6）のゲート電極と一体の共通電極（16）で構成されて
いることを特徴とする特許請求の範囲第７項記載のマス
タスライス型半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142493A JPH0795589B2 (ja) | 1987-06-08 | 1987-06-08 | マスタスライス型半導体集積回路 |
| KR8806804A KR910005605B1 (en) | 1987-06-08 | 1988-06-07 | Master-slice type semiconductor device imbeded multi gate |
| EP88401399A EP0295183B1 (en) | 1987-06-08 | 1988-06-08 | Master slice type semiconductor integrated circuit having sea of gates |
| DE3851788T DE3851788T2 (de) | 1987-06-08 | 1988-06-08 | Integrierte-Masterslice-Halbleiterschaltung mit einem Meer von Gates. |
| US07/490,397 US5053993A (en) | 1987-06-08 | 1990-03-08 | Master slice type semiconductor integrated circuit having sea of gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62142493A JPH0795589B2 (ja) | 1987-06-08 | 1987-06-08 | マスタスライス型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63306639A JPS63306639A (ja) | 1988-12-14 |
| JPH0795589B2 true JPH0795589B2 (ja) | 1995-10-11 |
Family
ID=15316609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62142493A Expired - Lifetime JPH0795589B2 (ja) | 1987-06-08 | 1987-06-08 | マスタスライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795589B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828486B2 (ja) * | 1989-06-07 | 1996-03-21 | 富士通株式会社 | マスタスライス型半導体集積回路装置 |
| JP2991399B2 (ja) * | 1993-12-22 | 1999-12-20 | 日本電気株式会社 | ゲートアレイ半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265439A (ja) * | 1985-09-18 | 1987-03-24 | Fujitsu Ltd | ゲ−トアレイ型半導体集積回路 |
| JPS639132A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | マスタ−スライス型半導体集積回路装置 |
-
1987
- 1987-06-08 JP JP62142493A patent/JPH0795589B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63306639A (ja) | 1988-12-14 |
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