KR950013740B1 - 반도체 집적 회로 - Google Patents

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KR950013740B1
KR950013740B1 KR1019910010508A KR910010508A KR950013740B1 KR 950013740 B1 KR950013740 B1 KR 950013740B1 KR 1019910010508 A KR1019910010508 A KR 1019910010508A KR 910010508 A KR910010508 A KR 910010508A KR 950013740 B1 KR950013740 B1 KR 950013740B1
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모또히로 엔까구
유따가 다나까
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가부시끼가이샤 도시바
아오이 죠이찌
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Abstract

내용 없음.

Description

반도체 집적 회로
제 1 도는 본 발명의 반도체 집적 회로의 한 실시예에 관한 데이터 패스 시스템의 레이아웃의 한 예를 도시하는 구성 설명도.
제 2 도는 제 1 도 중 소자 영역상의 배선 구조의 한예를 입체적으로 도시한 도면.
제 3 도는 본 발명의 반도체 집적 회로에 있어서 기본 셀로서 사용되는 CMOS 구성의 복합 게이트 회로패턴의 레이아웃의 한 예를 도사는 도면.
제 4 도는 본 발명의 반도체 집적회로에 있어서 횡방향으로 1비트 걸러서 반복되는 기본 셀과 2비트 걸러서 반복되는 기본셀이 혼재하는 경우의 회로 패턴의 레이아웃의 한 예를 도시한 도면.
제 5 도는 본 발명의 반도체 집적 회로에 있어서 P 채널 트랜지스터 영역과 N 채널 트랜지스터 영역과의 배치관계가 다른 2개의 기능 블록이 혼재하는 경우의 회로 패턴의 레이아웃의 한 예를 도시한 도면.
제 6 도는 본 발명의 반도체 집적 회로에 있어서 기본 셀로서 레지스터 파일이 사용되는 경우의 회로 패턴의 레이아웃의 한 예를 도시한 도면.
제 7 (a)도 및 (b)는 종래의 반도체 집적 회로에서 사용되는 기본셀의 한 예로서 CMOS 구성의 n 입력 NAND 회로의 회로 접속 및 회로 패턴예를 도시한 도면.
제 8 (a)도 및 (b)는 종래의 반도체 집적 회로에서 사용되는 기본셀의 다른예로서 CMOS 구성의 복합 게이트 회로의 회로 접속 및 회로 패턴예를 도시한 도면.
제 9 (a)도 및 (b)는 기본 셀로서 CMOS 인버터가 사용되고 있는 경우의 입,출력사이의 전달 특성 및 천이 상태의 직류 전류 특성을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 레지스터 회로 영역 12 : 래치 회로 영역
13 : 4입력 1출력 멀티플렉서 영역
14, 16 : 2입력 1출력 멀티플랙서 영역
15 : 산술 논리 연산 회로 영역 17, 18 : 간선 전워 배선 패턴
21 : 제어 신호 배선 패턴 22 : 데이터 배선 패턴
23 : 지선 전원 배선 패턴 24 : 전원 접속부
G1-G4 : 게이트 배선
31 : P채널 트랜지스터의 소스, 드레인 영역
32 : P 채널 트랜지스터의 중간 접속 배선
33 : N 채널 트랜지스터의 소스, 드레인 영역
34 : 복합 게이트 출력 배선 35, 36 : 상부층 간선 배선
37, 38 : 하부층 지선 전원 39, 40 : 전원접속부
41 : 래치 회로 42 : 시프트 회로
43, 44 : 간선 배선
51, 51 : P 채널 트랜지스터 영역
52, 55 : N 채널 트랜지스터 영역 53 : 제 1 기능 블록
56 : 제 2 기능 블록 57, 58 : 간선 배선
T1-T16 : MOS 트랜지스터 CTL,CTL' : 하부층 제어 신호선
WR : 하부층 기입 신호선 RE : 하부층 판독 신호선
61, 62 : 상부층 간선 전원 배선 63, 64 : 하부층 지선 전원
65 : 전원 접속부
본 발명은 다층 배선 구조의 CMOS(상보선 절연 게이트형) 반도체 집적 회로에 관한 것으로, 특히 데이터 패스와 같은 동일 블록의 반복을 갖는 단위 기능 블록에서 사용되는 전원 배선의 패턴 배치에 관한 것이다.
종래의 다츤 배선 구조의 CMOS 반도체 집적 회로에서 사용되는 기본셀의 한 예로서 일반적인 CMOS구성의 n 입력 NAND 회로의 회로 접속 및 회로 패턴 예를 제 7 (a)도 및 (b)에 도시한다. 제 7 (a)도에 있어서, 참조 부호(Pl-Pn)은 P 채널 트랜지스터, 참조 부호(Nl-Nn)은 n 채널 트랜지스터이다. 제 7 (b)도에 있어서, 참조 부호(Gl-Gn)은 P 채널 트랜지스터, n 채널 트랜지스터에 공통인 게이트 배선, 참조번호(71)은 P 채널 트랜지스터의 소스, 드레인 영역, 참조 번호(72)는 P 채널 트랜지스터의 드레인 공통배선, 참조 번호(73)은 N 채널 트랜지스터의 소스, 드레인영역, 참조 번호(74)는 NAND 회로의 출력 배선이고, 트랜지스터의 폭 방향에 직교해서 전원 배선(VDD배선(75) 및 Vss배선(76)]이 통과하고 있다. 또 기본 셀은 회로 패턴의 높이(종방향의 길이) 및 전원 배선 패턴의 폭을 규격화해서 좌, 우에 다른 기본 셀이 인접할 수 있도록 한다(여기에서, 종방향은 데이터 전파 방향을 의미한다).
또 종래 기본 셀의 다른 예로서 고집적화, 고속화를 도모하는데 불가결한 CMOS 구성의 복합 게이트 회로의 회로 접속 및 회로 패턴 예를 제 8 도(a) 및 (b)에 도시한다. 제 8 (a)도에 있어서, 참조 부호(P1-P4)는 P 채널 트랜지스터, 참조 부호(N1-N4)은 N 채널 트랜지스터, 참조 부호(Pa)는 P 채널 트랜지스터의 중간 접속점, 참조 부호(Na 및 Nb)는 N 채널 트랜지스터의 중간 접속점이다. 제 8 도(b)에 있어서, 참조 부호(G1-G4)은 P 채널 트랜지스터, N 채널 트랜지스터에 공통인 게이트 배선, 참조번호(81)은 P 채널 트랜지스터의 소스, 드레인 영역, 참조 번호(82)는 P 채널 트랜지스터부의 중간 접속 배선, 참조 번호(83)은 N 채널 트랜지스터의 소스, 드레인영역, 참조 번호(84)는 복합 게이트의 출력 배선이고, 트랜지스터의 폭 방향에 직교해서 전원 배선(VDD배선(85) 및 VSS배선(86)]이 통과하고 있다.
그러나 기본 셀에 있어서는 전원 배선에 따라서 이용 불가능해지는 데드 스페이스(dead space ; 87)이 많이 발생하고 있고, 특히 복합 게이트화가 진행되면, 전체 트랜지스터 중에서 직접적으로 전원이 공급되는 트랜지스터가 적어지므로 데드 스페이스(87)이 증대되어 버린다. 또 상기 기본 셀은 중간 접속점에 대한 부하를 예측할 수 있으므로, 경우에 따라서는 집적도를 향상시키기 위해 트랜지스터의 폭을 작게 할 수도 있으나, 트랜지스터의 폭을 작게 해도 전원 배선에 의한 제약으로 패턴 면적의 축소화가 불가능하였다. 다시말하면 종래의 전원 배선의 패턴 배치는 복합 게이트화에 적당치 않다.
또 종래 다층 배선 구조의 CMOS 반도체 집적 회로에서 데이터 패스를 레이아웃할 때 기본 셀의 폭을 일정하게 하고, 데이터 전파 방향을 따라서 종방향으로 상이한 기본셀의 회로 패턴을 배치하고, 이 종방향 회로 블록의 패턴을 횡방향으로 반복해서 배치하고, 횡방향으로 반복되는 동일한 기본 셀에 공통의 제어 신호 배선 패턴 및 전원 배선 패턴을 가각 하부층의 배선층으로 형성하고 있다(여기에서 횡방향은 데이터 전파 방향에 직교하는 방향 즉, 제어 신호 방향을 의미한다).
이와 같은 블록의 패턴적 인접을 고려할 경우, 일정한 규격화가 필요하나, 데이터 패스 등과 같이 데이터 흐름에 규칙성이 있고, 또 데이터 흐름에 제어신호의 흐름이 직교하는 데이터 패스 시스템에 있어서는 횡방향으로 반복되는 동일한 기본 셀에서 동시에 스위핑 동작이 행해지게 된다. 이 경우, 종래예와 같이 횡방향으로 반복되는 기본 셀에 공통으로 일정폭의 전원 배선이 인접하게 배치되어 있으면, 상기와 같은 동기 스위칭 동작시에 순간적으로 흐르는 과도 전류에 의한 커플링(coupling) 효과에 의해 전원 배선에 노이즈가 유입되기 쉽다는 문제가 있었다.
이에 대한 구체예를 나타내면, 예를 들면 1비트의 레지스터가 제어 신호를 받아서 동작할 때에 100μA의 전류가 필요한 경우, 32비트로 확장함으로써 3.2mA의 허용 전류가 전원선에 요구되게 된다. 이것을 횡방향(제어신호 방향)의 전원으로 보강하고자 하면 약 32배의 전원폭이 요구하게 되어 비트의 확장이 복잡하게 된다.
여기서 기본 셀로서, 예를 들면 CMOS 인버터가 사용되고 있는 경우에 대해 그 입, 출력 사이의 전달 특성 및 천이 상태의 직류 전류 특성을 제 9 도(a) 및 (b)에 도시하고 있고, 과도 영역(Ⅱ)에는 전류가 수십-수백 μA가 흘러서 상기와 같은 동시 스위칭 동작시에 전원 배선에 노이즈가 유입되기 쉽다는 것을 알았다.
그래서, 종래에는 상기와 같이 전원 배선에서 노이즈가 유입되기 쉬운 점에 대처하기 위해 배선의 폭에 여유를 주거나, 전원 노이즈 발생을 억제하기 위한 회로적 보강을 행했다. 그러나 전자의 경우에는 데드 스페이스가 증가하고 전원 배선의 규격화에 대한 패턴적 제약이 커서, 패턴 설계의 자유도가 낮다는 문제가 있었다. 또 후자의 경우에는, 패턴 레이아웃이 복잡해지고 CAD(컴퓨터 지원 설계) 장치에 의한 패턴의 자동 발생 처리가 곤란해지는 문제가 있었다.
상기와 종래 반도체 집적 회로에 있어서, 복합 게이트의 전원 배선의 패턴 배치는 데드 스페이스가 많이 발생하기 때문에 복합 게이트화에 부적합하고, 데이터 패스 시스템과 같은 특유의 규칙적인 신호의 흐름에 직교하는 방향의 전원 배선의 패턴 배치는 동시 스위칭 동작시에 전원 배선에 노이즈가 유입되기 쉽다는 점에 대처하려면, 전원 배선의 규격화에 대한 패턴적 제약이 크고, 패턴 설계의 자유도가 낮으며, 패턴 레이아웃이 복잡해져 CAD 장치에 의한 패턴 자동 발생 처리가 곤란해지는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위하여 행해진 것으로, 그 목적은 전원 배선의 규격화에 대한 패턴적 제약보다 적고, 자유도가 높고 효율이 높은 패턴 설계를 CAD 장치로 처리하기 용이해지고, 패턴적 집적도의 향상, 전원 노이즈 저감을 도모할 수 있는 반도체 집적 회로를 제공하는 것이다.
본 발명은 데이터 전파 방향을 따라서 종방향으로 복수개의 회로 패턴이 배치되고, 이 종방향 회로 블록의 패턴이 횡방향으로 반복해서 배치되며, 횡방향으로 반복되는 동일한 회로에 공통으로 제어 신호 배선 패턴이 설치되어 있는 반도체 집적 회로에 있어서, 간선 전원의 배선 패턴의 종방향 회로 블록의 반복되는 패턴의 대칭선상에 종방향으로 배치되는 것을 특징으로 한다(여기에서, 대선상은 종방향 회로 블록의 경계선상을 의미한다).
또 간선 전원의 배선 패턴에서 개개의 회로에 전원을 공급하기 위한 하부층의 지선 전원의 배선 패턴은 종방향이라도 횡방향이라도 관계없다.
횡방향으로 반복되는 동일 회로에 공통으로 설치되어 있는 제어 신호 배선 패턴에 대해 직교하는 종방향으로 간선 전원의 배선 패턴이 배치되어 있으므로 횡방향으로 반복되는 기본 셀에서 동시에 스위칭 동작이 행해질 때 전원 배선에 노이즈가 유입되기 어려워진다.
또 간선 전원의 배선 패턴이 종방향 회로 블록의 반복되는 패턴의 대칭선상에 배치되어 있어서, 종방향 회로 블록에서 간선 전원의 공유화를 도모할 수 있어서, 전원 배선의 규격화에 대한 패턴적 제약이 보다 적고, 자유도가 높고 효율이 좋은 패턴 설계가 가능해져서 패턴의 집적도의 향상이 가능해진다.
이하, 도면을 참조하여 본 발명의 한 실시예를 상세히 설명한다. 제 1 도는 다층 배선 구조의 CMOS 반도체 집적 회로에 있어서 데이터 패스 시스템의 레이아웃의 한예가 도시되어 있는데, 참조 번호(11,…)은 레지스터 회로 영역, 참조 번호(12,…)는 래치 회로 영역, 참조 번호(13,…)은 4 입력 1출력의 멀티플랙서 영역, 참조 번호(14…)는 2입력 1출력의 멀티플랙서 영역, 참조 번호(15,…)는 산술 논리 연산 회로(ALU)영역, 참조 번호(16,…)은 2입력 1출력 멀티플랙서 영역이다.
즉 반도체 집적 회로에 있어서는 데이터 전파 방향을 따라서 종방향으로 폭이 일정하고 기능이 상이한 복수개의 기본 셀의 회로 패턴이 배치되고, 이러한 종방향 회로 블록의 패턴이 횡방향으로 반복 배치되어 있다(예를들면, 11비트 분을 도시하고 있다). 그리고 횡방향으로 반복되는 각 회로에 공통으로 제어 신호 배선 패턴(도시하지 않음)이 설치되어 있고, 종방향 회로 블록의 패턴이 반복되는 대칭선상에 종방향으로 간선 전원의 배선 패턴(VDD배선(17) 및 VSS배선(18)]이 배치되어 있다.
제 2 도는 제 1 도 중 소자 영역 상의 배선 구조의 한예를 입체적으로 도시하고 있고, 클럭 신호선이나 레지스터 파일의 워드선 등의 제어 시호 배선 패턴(21)은 하부층의 배선층으로 형성되어 있고, 데이터 배선 패턴(22)는 상부층의 배선층에서 종방향으로 설치되고 있다. 그리고 간선 전원의 배선 패턴[VDD배선(17) 및 VSS배선(18)]은 데이터 배선 패턴(22)에 평행으로, 또 상부층의 배선층[데이타 배선 패턴(22)와 동일 배선층]에 일정 간격(P)마다 형성되어 있다. 참조 번호(23)은 간선 전원의 배선 패턴에서 각각의 회로에 전원을 공급하기 위한 하부층의 지선 전원의 배선 패턴이고, 참조 번호(24)는 상부층의 간선 전원의 배선 패턴과 하부층의 지선 전원의 배선 패턴과 접합부(전원 접속부)이다. 또, 하부층의 지선 전원이 배선 패턴(23)은 종방향이라도 횡방향이라도 관계없다.
상기 실시예의 반도체 집적 회로에서는 횡방향으로 반복되는 동일 기본 셀에 공통으로 설치되어 있는 제어 신호 배선 패턴(21)에 대해 직교하는 종방향으로 간선 전원의 배선 패턴(17 및 18)이 배치되어 있어서, 횡방향으로 반복되는 기본셀에서 동시에 스위칭 동작이 행해질 때 전원 배선에 노이즈가 유입되기 어렵게된다.
따라서 노이즈 대책으로서 전원 배선폭에 여유를 주거나, 전원 노이즈의 발생을 억제하기 위해 회로적인 보강을 할 필요가 없어지고, 데드 스페에스가 증가하는 일도 없고, 패턴 레이아웃이 복잡해지는 일도 없어진다. 이 경우, 손으로 최적 설계한 전원 패턴 형상에 가까운 패턴 형상을 보다 단순한 블록을 반복하여 발생할 수 있게 되므로, CAD 장치에 의한 패턴의 자동 발생 처리가 용이해 진다.
또 종래예인 제 7 (b)도나 제 8 (b)도에 도시한 것처럼, 횡방향으로 반복되는 동일 기본 셀에 공통으로 일정폭의 전원 배선[(75 및 76), (85 및 86)]에 배치되어 있는 구조는 패턴 레이아웃의 비트수의 증대에 대한 전원 노이즈에 약하기 때문에, 횡방향의 수 비트 걸러서 전원 보강용의 특수한 회로 블록을 필요로 했으나, 상기 실시예의 전원 패턴 형상에 따르면 패턴 레이아웃의 비트수 증대에 대해서도 전원 보강을 할 필요가 없어진다.
또 상기 실시예에서는 간선 전원의 배선 패턴(17 및 18)이 종방향 회로 블록의 반복되는 패턴의 대칭선상에 매치되어 있어서, 종방향 회로 블록에서 간선 전원의 공유화를 도모할 수 있고, 전원 배선의 규격화에 대한 패턴적 제약이 보다 적고 자유도가 높으며 효율이 좋은 패턴 설계가 가능해져서 패턴의 고집적화가 가능해 진다.
또 상기 간선 전원의 배선 패턴(17 및 18)은 제어 신호 배선 패턴(21)보다도 상부층에, 특히 종방향으로 설치되어 있는 데이터 배선 패턴(22)와 동일 배선층에서, 또 데이터 배선 패턴(22)와 평행으로 형성되어 있어서 이점에서도 전원 배선의 규격화에 대한 패턴적 제약이 보다 작아진다.
제 3 도는 본 발명이 작용된 반도체 집적 회로에 있어서, 기본 셀로서 제 8 도(a)에 도시한 CMOS 구성의 복합 게이트가 사용되는 경우의 회로 패턴 레이아웃의 한 예를 도시한다. 여기서, 참조 부호(G1-G4)는 P 채널 트랜지스터, N 채널 트랜지스터에 공통인 게이트 배선, 참조 번호(31)은 P 채널 트랜지스터의 소스, 드레인 영역, 참조 번호(32)는 P 채널 트랜지스터부의 중간 접속 배선, 참조 번호(33)은 N 채널 트랜지스터의 소스, 드레인 영역, 참조 번호 34는 복합 게이트의 출력 배선이다. 그리고, 참조 번호(35 및 36)은 상부층의 VDD간선 배선 및 VSS간선 배선, 참조 번호(37 및 38)은 하부층의 VDD지선 전원 및 VSS지선 전원, 참조 번호(39 및 40)은 전원 접속부이다.
복합 게이트 하부층의 지선 전원(37 및 38)이 종방향 또는 횡방향으로 자유롭게 배치되므로, 전원 배선에 수반하여 이용 불가능해지는 데드 스페이스가 작아지고, 패턴 면적을 축소할 수 있어서 복합 게이트화에 적당해진다. 이 경우, 트랜지스터의 폭을 적절화하여 폭을 작게 할수록, 또, 전체 트랜지스터 중 직접 전원이 공급되는 트랜지스터가 작아질수록 유효하다. 이에 비해, 종래 복합 게이트는 제 8 도(b)에 도시한 것 같은 회로 패턴의 예에서 도시한 것처럼 트랜지스터의 폭방향으로 직교하고 일정 이상의 폭(WW)를 갖는 전원 배선(85 및 86)이 통과했다.
제 4 도는 본 발명이 적용된 반도체 집적 회로에 있어서 횡방향으로 1비트 간격으로 반복되는 기본 셀[예를 들면 래치 회로(41)]과, 2비트 간격으로 반복되는 기본 셀[예를 들면, 시프트 회로(42)]가 혼재하는 경우의 회로 패턴의 레이아웃의 한예를 도시하고, 참조 번호(43 및 44)는 1비트 단위로 반복되는 대칭선상에 형성된 VDD간선 배선 및 VSS간선 배선이다. 이와 같은 레이아웃에 따르면, 폭이 일정하고, 높이가 자유로운 복수 종류의 기본 셀을 종방향으로 다양한 형태로 배치할 수 있게된다.
제 5 도는 본 발명이 적용된 반도체 집적 회로에 있어서, P 채널 트랜지스터 영역(51)과 N 채널 트랜지스터 영역(52)가 각각 횡방향으로 2비트 단위로 반복됨과 동시에 횡방향으로 분할되는 제 1 기능 블럭(53)과, P 채널 트랜지스터 영역(54)와 N 채널 트랜지스터 영역(55)가 횡방향으로 1비트 단위로 반복됨과 동시에 종방향으로 분할되는 제 2 기능 블록(56)이 혼재하는 경우의 회로 패턴이 한 예를 도시하고, 참조 번호(57 및 58)은 1비트 단위로 반복되는 대칭 선상에 형성된 VDD 간선 배선 및 VSS 간선 배선이다. 이와 같은 레이아웃에 따르면, P 채널 트랜지스터 영역과 N 채널 트랜지스터의 영역을 다양한 형태로 분할 배치할 수 있게 된다.
제 6 도는 본 발명이 적용된 반도체 집적 회로에 있어서, 기본 셀로서 레지스터 파일(소규모 메모리)가 사용되는 경우의 회로 패턴이 레이아웃의 한 예를 도시한다. 여기서 MOS 트랜지스터(T1-T4)는 기입측의 트랜스미션 게이터를 구성하고, MOS 트랜지스터(T5-T8)은 래치 회로를 구성하고, MOS 트랜지스터(T9-T16)은 판독측의 클럭 인버터를 구성하고 있고, 참조 부호(CTL,CTL') 및 이들의 반전 신호선은 하부층의 제어 신호선, 참조 부호(WR)은 하부층의 기입 신호선, 참조 부호(RE)는 하부층의 판독 신호선, 참조 번호(61 및 62)는 반복되는 대칭선상에 형성된 상부층의 VDD간선 배선 및 VSS간선 배선, 참조번호(63,… 및 64,…)는 하부층의 VDD지선 전원 및 VSS지선 전원, 참조 번호(65,…)는 전원 접속부이다. 이와같은 레이아웃에 따르면 횡방향의 대칭선(A) 상에서 복수개의 MOS 트랜지스터의 드레인(D)를 공유화할 수 있고, 패턴적인 접적도의 향상 및 드레인 용량의 억제를 도모할 수 있어서 회로특성을 향상시킬 수 있게 된다.
그리고, 본원 청구 범위의 각 구성 요소에 병기된 도면 참조 번호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면으로 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
상기와 같이 본 발명에 따르면, 데이터 버스 등의 반복되는 동일 블록을 갖는 단위 기능 블록에서 사용되는 전원 배선의 패턴 장치에 있어서, 전원 배선의 규격화에 대한 패턴적 제약이 보다 적고, 자유도 높고 효율이 좋은 패턴 설계를 CAD 장치로 처리하는 것이 용이해 지고, 패턴의 집적도의 향상 및 전원 노이즈의 저감을 도모할 수 있는 반도체 집적 회로를 실현할 수 있다.

Claims (3)

  1. 데이터의 전파 방향을 따라 종방향으로 복수개의 회로 패턴(11-16)이 배치되고, 이 종방향 회로 블록의 패턴이 직교하는 횡방향으로 반복 배치되며, 횡방향으로 반복도는 동일한 회로에 공통으로 제어 신호 배선 패턴(21)이 설치되어 있는 반도체 집적 회로에 있어서, 간선 전원의 배선 패턴(17 및 18)이 종방향 회로 블록 패턴이 반복하는 경제선상인 대칭선상에 종방향으로 배치되는 있는 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1 항에 있어서, 상기 간선 전원의 배선 패턴이 상기 제어 신호 배선 패턴보다도 상부층의 배선층으로 형성되는 있는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 간선 전원의 배선 패턴은 종방향으로 설치되어 있는 데이터 배선 패턴과 동일한 배선층에 배치되어 있고, 또한 데이터 배선 패턴과 평행하게 형성되어 있는 것을 특징으로 하는 반도체 직접 회로.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5217915A (en) * 1991-04-08 1993-06-08 Texas Instruments Incorporated Method of making gate array base cell
SE500523C2 (sv) * 1992-10-09 1994-07-11 Elsa Elektroniska Systems And Halvledarkomponent med minst en första och en andra komponentelektrod innefattande ett flertal på en halvledarbricka integrerade halvledarelement, som vart och ett innefattar minst en första och en andra elementelektrod på samma sida av halvledarbrickan, varid de första elementelektroderna är förbundna med den första komponentelektroden och de andra elementelektroderna är förbundna med den andra komponentelektroden.
US5780883A (en) * 1997-02-28 1998-07-14 Translogic Technology, Inc. Gate array architecture for multiplexer based circuits
JPH1140736A (ja) * 1997-07-16 1999-02-12 Nec Ic Microcomput Syst Ltd 半導体装置
US6574711B2 (en) 1999-12-27 2003-06-03 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
US6313026B1 (en) * 2000-04-10 2001-11-06 Micron Technology, Inc. Microelectronic contacts and methods for producing same
JP3964295B2 (ja) * 2002-09-18 2007-08-22 松下電器産業株式会社 集積回路設計における電源経路構造
US20060168551A1 (en) * 2003-06-30 2006-07-27 Sanyo Electric Co., Ltd. Integrated circuit having a multi-layer structure and design method thereof
US7294976B1 (en) 2005-09-23 2007-11-13 Advanced Micro Devices, Inc. Split power supply subsystem with isolated voltage supplies to satisfy a predetermined power limit
JP4778811B2 (ja) * 2006-03-02 2011-09-21 パナソニック株式会社 半導体集積回路
JP2008066371A (ja) * 2006-09-05 2008-03-21 Matsushita Electric Ind Co Ltd 半導体集積回路における電源配線構造

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH063827B2 (ja) * 1983-11-21 1994-01-12 株式会社日立製作所 Ｃｍｏｓ演算回路
JPS61206254A (ja) * 1985-03-08 1986-09-12 Fujitsu Ltd 半導体記憶装置
JPH0738414B2 (ja) * 1987-01-09 1995-04-26 株式会社東芝 半導体集積回路
JPS63265446A (ja) * 1987-04-23 1988-11-01 Nec Corp ゲ−トアレイ集積回路
JPS63293942A (ja) * 1987-05-27 1988-11-30 Hitachi Ltd 半導体集積回路装置
JPH01152662A (ja) * 1987-12-09 1989-06-15 Fujitsu Ltd 半導体記憶装置
JPH01175241A (ja) * 1987-12-29 1989-07-11 Fujitsu Ltd 半導体装置のマスタスライス方法
JPH01251738A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタンダードセル
JPH0290651A (ja) * 1988-09-28 1990-03-30 Nec Corp 半導体集積回路
JPH0290675A (ja) * 1988-09-28 1990-03-30 Seiko Epson Corp 半導体集積回路装置

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