JPH01152662A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01152662A
JPH01152662A JP62311578A JP31157887A JPH01152662A JP H01152662 A JPH01152662 A JP H01152662A JP 62311578 A JP62311578 A JP 62311578A JP 31157887 A JP31157887 A JP 31157887A JP H01152662 A JPH01152662 A JP H01152662A
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resistance
layer
poly
load resistance
load
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Taiji Ema
泰示 江間
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概　要） 本発明は半導体素子によって構成される静的記憶装置の
負荷抵抗に関し、 素子の微細化に伴う抵抗素子の低抵抗化を補償すること
を目的とし、 負荷抵抗を形成するための高抵抗導電材料層を２層に構
成する。それによって抵抗素子の長さを十分に大とする
ことができ、高抵抗の形成が容易になる。
〔産業上の利用分野〕
本発明は半導体素子によって構成される静的記憶装置に
関わり、特にその負荷抵抗の構成に関わる。
半導体メモリのうち、随意書き込み型の静的記憶装置（
ＳＲＡＭ）は２個のインバータの組み合わせであるフリ
ツプフロップを基本セルとする。インバータの負荷素子
は、高集積型の集積回路（ＩＣ）では抵抗素子が用いら
れる。
該抵抗素子はＳＬ基板上に絶縁膜を介して設けられる高
抵抗ポリ５ｉＷＩをパターニングして形成するのが通常
であり、抵抗値はポリＳｉ層への不鈍物ドープ量と幾何
学的形状によって制御される。
現実に要求されている抵抗値はｌＱｌ＊Ω程度であり、
このような高抵抗を小形に形成するためには抵抗形成層
のシート抵抗を極力大にすることが必要であり、核層の
厚さは実現可能な限り薄くしたいという要求がある。
一方、大容量のメモリ装置では冗長構成をとるのが通常
であり、その選択を固定するためにヒユーズが設けられ
るが、このヒユーズも負荷抵抗と・同じポリＳｉ層に形
成される。ヒユーズの切断は定電圧を印加して行われる
ので、その抵抗値が高（なると切断が困難になる。
また、入力保護回路の抵抗も同じポリ５ｉｌｉで形成さ
れるのが通常であるが、擾乱信号がサージ電流の形で入
力した場合、抵抗値が高すぎると保護抵抗が焼損し、Ｉ
Ｃそのものが破壊されたのと同じ結果になる。
かかる事情により、抵抗形成用のポリＳｉ層は、その不
純物濃度を極端に低くしたり、或いはその厚さを形成可
能な限り薄くするといった設計が出来ない状況に置かれ
ている。
更に、ポリＳｉ層の薄化を妨げる要因はプロセス工程に
も存在する。即ち、ＭＯ３Ｔｒのゲート電極やポリＳｉ
沿うに形成された抵抗素子をＡ７配線に接続するための
接続孔は、同一エツチング工程で開けられるのが通常で
あるが、開口時にエツチング除去すべき絶縁物層の厚み
はゲート電極上よりもポリＳｉ層上の方が小であるため
、ポリＳｉ層への接続孔が貫通した後、ゲート電極への
接続孔が貫通するまでの間、孔底のポリＳｉ層はエツチ
ング雰囲気に晒されることになり、それに耐えるだけの
厚さを持っていなければならない。
今日のプロセス技術のレベルから見れば、ポリＳｉ層の
薄化が制約を受ける事情としては、先に記した抵抗値の
問題より、この耐エツチング性の方が影響は大きい。
このように、ポリＳｉ層の比抵抗を高めたり、厚さを減
じたりする点で制約がある以上、ポリＳｉを１層だけ使
う構成では、パターンを微細化してなおインバータの負
荷抵抗を高抵抗に維持するには、その平面形状を細くす
る方法しか残されていない。
〔従来の技術〕
第４図に公知の抵抗負荷型ＳＲＡＭのレイアウトと断面
構造が示されている。同図（ａ）は平面図で山）はＸ−
Ｘ断面を模式的に示す図である。以下、該図面を参照し
ながらＳＲＡＭセルの構造を説明する。該図面のＳＲＡ
Ｍセルは第５図に示される回路を具現したものである。
ｉａ１図にＳ、Ｄと記された部分はフリップフロップの
スイッチングＴｒのソース、ドレインであるが、切断面
が該Ｔｒのチャネル領域を通過するため、山）図ではこ
れ等のＳ／Ｄ拡散領域は見られない０図の左端及び右端
に典型的な断面構造が見られるＭＯ３Ｔｒは、メモリセ
ルとビット線を接続する転送Ｔｒである。
ポリＳｉ層は特に不純物をドープせずに堆積形成される
が、その一部領域（図の中央部）にｎ型不純物が多量に
ドープされてＶＣＣＣＣ外形成されているｅＶｃｃと転
送ＴｒのＳ　／　Ｄ　８Ｎ域との間がポリＳｉ層による
負荷抵抗１である。
既述したように、負荷抵抗の抵抗値はｌＯＩ！Ω程度で
あることが必要であり、反対にＶ　ｃｃｋｌＡのライン
抵抗は１０’Ω／セル以下であることが望ましい。
そのため負荷抵抗は、その長さを極力大に取らなければ
ならない。
図の積層構成とレイアウトでは、フリップフロップを構
成するインバータの負荷抵抗はＶＣＣ線を挟んでその左
右に形成されているが、そこで取り得る長さはＶ　ｃｃ
＆ｉｔと転送Ｔｒ／スイッチングＴｒ節点間の距離が最
大である。
〔発明が解決しようとする問題点〕
上に述べたよう社、従来のＩＣ内の抵抗素子は全て単一
のポリＳｉ層で形成されているため、互いに矛盾する要
求からポリＳｉ層のシート抵抗を高くすることが出来な
い。
高抵抗であることが要求されるインバータの負荷抵抗は
、高集積化、微細化に伴って長さを太きくとることが難
しくなっており、その幅を細くすることで必要な抵抗値
を確保しているが、パターン形状による高抵抗化は殆ど
限界にきている。更にＶＣＣ線を形成する工程では、不
純物の横方向拡散によっても負荷抵抗の有効な長さが減
少するが、パターンの微細化に伴って、この影響が無視
し得ない状況となっている。
本発明の目的はＳＲＡＭのパターン設計上或いはプロセ
スの工程上、無理なく高抵抗を形成し得るＩＣ構造を提
供することである。
〔問題点を解決するための手段〕
上記目的を達成するため、本発明の抵抗負荷型のインバ
ータを２個一対にして構成するメモリセルが複数個包含
される半導体記憶装置では、前記インバータの負荷抵抗
を形成する高抵抗導電材料層が少なくも２層設けられて
おり、前記複数のメモリセルの一部のものは、夫々の２
個の負荷抵抗が前記高抵抗導電材料の一方の層によって
形成され、 前記複数のメモリセルの他の一部のものは、夫々の２個
の負荷抵抗が前記高抵抗導電材料の他方の層によって形
成されることを特徴としている。
実施例に従って上記構成を言い換えれば、ＳＲＡＭのメ
モリセルであるフリップフロップ回路に含まれる２個の
負荷抵抗は同一のポリＳｉ層に形成されるが、ＩＣ内の
複数のメモリセルは第１のポリ８１層に負荷抵抗が形成
されるものと、第２のポリＳｉ層に負荷抵抗が形成され
るものとに分けられる。
〔作　用〕
上記の構成をとれば、各ポリＳｉ層に形成される負荷抵
抗の数ははＶ半分になるので、抵抗素子の長さを２倍に
とることが可能になり、高抵抗を実現することが容易に
なる。
また、ＳＲＡＭでは同一セル内の２個の負荷抵抗の抵抗
値は、同−或いは極めて近似した値としなければならな
いが、本発明ではこれが同じポリＳｉ層に形成されるの
で、抵抗値の差異は僅少である。なお、セル間の抵抗値
の不揃いは許容範囲が広いので、負荷抵抗が形成される
ポリＳｉ層がセルにより異なっても殆ど問題はない。
〔実施例〕
第１図は本発明の第１の実施例を示す模式図であり、同
図（ａ）はレイアウトを示す平面図、同図山）はそのＸ
−Ｘ断面図である。
本実施例では負荷抵抗１とＶＣＣ線２が共通に形成され
るポリＳｉ層が２層設けられており、図に示される２個
のメモリセルのうち、左側のものは下層のポリＳｉ層に
負荷抵抗とＶＣＣ線が形成され、右側のものは上層のポ
リＳｉ層に負荷抵抗とＶＣＣ線が形成されている。
図中、下層ポリＳｉに形成された負荷抵抗に斜線ハツチ
ングが、Ｖｃｃｍに交叉ハツチングが施されている。ま
た（８１図の平面図では、上層に形成される負荷抵抗と
ＶＣＣ線は、煩雑化を避けるため、その形状だけが破線
で示されている。
ポリＳｉ層は不純物を添加せずに１０００〜１５００人
の厚さに堆積され、ＶＣＣ線領域には選択的にＡｓがイ
オン注入される。Ｓｌ基板に形成される不純物拡散領域
や、ＭＯ３Ｔｒのゲート電極構造体の形状や配置は第４
図のものと同じである。
このような構成をとれば、負荷抵抗を２セルにまたがっ
て配置することが出来るので、第４図の構成に比べて、
レイアウト上の負荷抵抗の長さを２倍以上にとることが
可能になる。更に、Ｖ　ｃｃＮＩＡ形成のための不純物
ドープの影響を受ける範囲は、負荷抵抗の長さに対する
比率として見た場合、より小になるので、この点からも
負荷抵抗の有効な長さは２倍以上になる。
第２図は本発明の第２の実施例を示す模式図であり、同
図（ａｌはレイアウトを示す平面図、同図山）はそのＸ
−Ｘ断面図である。なお本実施例に於いても、Ｓｋ基板
に形成される不純物拡散領域や、ＭＯ３Ｔｒのゲート電
極構造体の形状や配置は第４図のものと同じである。
本実施例の構成は第１の実施例を変形改善したもので、
２層に分けられた負荷抵抗及びＶ　ＣＣ＆Ｉ形成用ポリ
Ｓｉ層の夫々が更に、負荷抵抗用の薄いポリＳｉ層とＶ
ＣＣ線用の厚いポリＳｉ層とに分けて設けられる点が特
徴になっている。ヒユーズや保護抵抗のように高抵抗化
を避けたい素子はＶＣＣ線用の厚いポリＳｉ層に形成さ
れる。
このように構成すれば、負荷抵抗用のポリＳｉ層は専ら
高抵抗化を目指して薄く且つ低濃度に形成し、ＶＣＣ線
形成用ポリＳｉ層は専ら低抵抗化を目指して厚く且つ高
濃度に形成することが可能で。
ある、そのため、より一層の高集積化、微細化にも対応
し得るようになる０例えば抵抗形成用ポリＳｉは２００
人程度にまで薄く形成することが可能であり、ポリＳｉ
以外の材料としてＳｉＣ，アモルファスＳｉ、ＭｏＮな
どを使用することも出来る。
負荷抵抗用のポリＳｉ層とＶＣＣ線用のポリＳｉ層を区
別する構成は、本発明の２層分割型構造だけでなく、従
来型の１層構成に通用してもそれなりの効果を示すもの
であるが、本実施例の如く、２層構成にした上で更に高
抵抗用と低抵抗用に分ければ、より顕著な効果が現れる
ことになる。
第３の実施例が第３図に示されている。該実施例は基本
的には第１の実施例と同じであるが、第１図の構成では
上層ポリＳｉのＶＣＣ線が隣接セルのスイッチングＴｒ
上に設けられているのに対し、本実施例では負荷抵抗１
を延長し、ＶＣＣ線２を隣接セルの転送Ｔｒ上に設けて
いる。
このように一方の層だけでも負荷抵抗の長さをより大に
取ることが出来れば、その分だけポリＳｉ層を低抵抗化
することが出来るわけであり、ヒユーズや保護抵抗の形
成に好都合である。ＶＣＣＭＡ　Ｓｉ域を高濃度にドー
プすると、ポリＳｉ層内の横方向拡散が増すが、本実施
例の構成によれば、横方向拡散の増加は抵抗領域の延長
骨に収まるので、より一層の高濃度化が可能になる。
既に述べたように、各メモリセル内では２個の負荷抵抗
は近似した抵抗値を有することが必要であるが、それが
セル毎に異なっていても、支障を来すことは殆どない。
〔発明の効果〕
上に示された何れの実施例に於いても負荷抵抗は高抵抗
に、Ｖ　ｃｃＨやヒユーズ、保護抵抗等は低抵抗に形成
することが可能であり、ＩＣの高集積化、微細化に対応
して必要な素子を形成することが出来るようになる。
また、ＡＩ配線に接続される部分のポリＳｉ層の厚さを
大とすることも可能になるので、スルーホール形成工程
でエツチングされてもなお十分な厚みが残されることに
なる。
本発明を実施することによってメモリＩＣの製造工程は
若干増加するが、今日の高集積ＩＣの製造工程は既に相
当に複雑であり、本発明による集積密度向上の効果を考
えれば、このような僅かな短所は問題とするに足りない
ものである。
【図面の簡単な説明】
第１図は第１の実施例の平面及び断面を示す模式図、 第２図は第２の実施例の平面及び断面を示す模式図、 第３図は第３の実施例の断面を示す模式図、第４図は公
知のメモリセルの平面及び断面を示す模式図、 第５図はＳＲＡＭセルの接続を示す図 であって、 図に於いて １は負荷抵抗、 ２はＶＣＣ線 である。

Claims (1)

  1. 【特許請求の範囲】 抵抗負荷型のインバータを２個一対にして構成するメモ
    リセルを有し、 前記インバータの負荷抵抗を形成する高抵抗導電材料層
    が少なくも２層設けられており、 前記複数のメモリセルの一部のものは、夫々の２個の負
    荷抵抗が前記高抵抗導電材料の一方の層によって形成さ
    れ、 前記複数のメモリセルの他の一部のものは、夫々の２個
    の負荷抵抗が前記高抵抗導電材料の他方の層によって形
    成されて成ることを特徴とする半導体記憶装置。
JP62311578A 1987-12-09 1987-12-09 半導体記憶装置 Pending JPH01152662A (ja)

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