JPH01130552A - 高抵抗素子 - Google Patents
高抵抗素子Info
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- JPH01130552A JPH01130552A JP62290832A JP29083287A JPH01130552A JP H01130552 A JPH01130552 A JP H01130552A JP 62290832 A JP62290832 A JP 62290832A JP 29083287 A JP29083287 A JP 29083287A JP H01130552 A JPH01130552 A JP H01130552A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は集積回路の一要素として構成した高抵抗素子に
関し、例えばＭＯＳトランジスタに接続してスタティッ
クＲＡ Ｍのメモリセルを構成スる高抵抗素子に関する
。
関し、例えばＭＯＳトランジスタに接続してスタティッ
クＲＡ Ｍのメモリセルを構成スる高抵抗素子に関する
。
〈従来の技術〉
半導体集積回路素子が種々の機器に用いられるようにな
るに伴って集積回路を構成する各素子に対しても半導体
基板への作製が容易で且つ特性の安定した信頼性の高い
素子が要求されている。
るに伴って集積回路を構成する各素子に対しても半導体
基板への作製が容易で且つ特性の安定した信頼性の高い
素子が要求されている。
電気的な情報の蓄積手段の一つとして、情報の読み出し
及び書込みが可能なＭＯＳ）ヲンジスタで構成したスタ
ティックＲＡＭがあり、この種のメモリは通常セル内に
高抵抗からなる負荷が含まれている。
及び書込みが可能なＭＯＳ）ヲンジスタで構成したスタ
ティックＲＡＭがあり、この種のメモリは通常セル内に
高抵抗からなる負荷が含まれている。
第３図は負荷を抵抗素子で構成した従来のＳＲＡＭの回
路図、第４図は第３図に図示した。ＳＲＡＭの高抵抗部
の基板断面図である。第３図においてＴ１〜Ｔ４はＭＯ
Ｓトランジスタ、ＭＯＳトランジスタＴ１．Ｔ２に夫々
直列に接続されたＲ１とＲ２は負荷用抵抗である。ドラ
イバートランジスタＴ１．Ｔ２と負荷抵抗Ｒ，１，Ｒ２
でフリップフロップ回路を構成しており、ＭＯＳトラン
ジスタＴ３．Ｔ４はゲートにアドレス信号が入力されて
上記ブリップフロップ水出し及び書き込みに使用される
。
路図、第４図は第３図に図示した。ＳＲＡＭの高抵抗部
の基板断面図である。第３図においてＴ１〜Ｔ４はＭＯ
Ｓトランジスタ、ＭＯＳトランジスタＴ１．Ｔ２に夫々
直列に接続されたＲ１とＲ２は負荷用抵抗である。ドラ
イバートランジスタＴ１．Ｔ２と負荷抵抗Ｒ，１，Ｒ２
でフリップフロップ回路を構成しており、ＭＯＳトラン
ジスタＴ３．Ｔ４はゲートにアドレス信号が入力されて
上記ブリップフロップ水出し及び書き込みに使用される
。
上記負荷抵抗Ｒ１，Ｒ２の一端はトランジスタＴ１．Ｔ
２のドレインにそれぞれ接続されている。
２のドレインにそれぞれ接続されている。
また他端は電源Ｖｃ（に接続されている。
第４図は特に上記負荷抵抗Ｒ１あるいはＲ２の部分の断
面を示している。図中１は基板シリコン、２は素子分離
用フィールド酸化膜、３，４はトランジスタのソース／
ドレイン、５はドライバートランジスタＴ１又はＴ２を
構成するための第１ポリシリコン又は高融点金属？使用
した低抵抗材料からなるゲート、６は第２のポリシリコ
ンからなる不純物を高濃度に添加した配線部分、７は第
２のポリシリコンからなる上記配線部分６の一部に対し
て添加不純物量ｅ［微量に調整して作成された負荷抵抗
である。８は上記第１、第２ポリシリコンの間或いは後
述するアルミ配線との間に形成された層間絶線膜、９は
アルミ配線である。
面を示している。図中１は基板シリコン、２は素子分離
用フィールド酸化膜、３，４はトランジスタのソース／
ドレイン、５はドライバートランジスタＴ１又はＴ２を
構成するための第１ポリシリコン又は高融点金属？使用
した低抵抗材料からなるゲート、６は第２のポリシリコ
ンからなる不純物を高濃度に添加した配線部分、７は第
２のポリシリコンからなる上記配線部分６の一部に対し
て添加不純物量ｅ［微量に調整して作成された負荷抵抗
である。８は上記第１、第２ポリシリコンの間或いは後
述するアルミ配線との間に形成された層間絶線膜、９は
アルミ配線である。
処でＳＲＡＭとして機能するに必要な第２ポリシリコン
からなる負荷抵抗Ｒ１、Ｒ２は、消費電流を低減させる
ため数１０ＭΩ〜数百ＭΩ以上の高抵抗にする必要があ
り、ポリシリコンに添加する不純物は極微量にする必要
がある。また第２のポリシリコンとしては、負荷抵抗部
分７が配線部分６と連続体として形成さルるため、高濃
度に不純物を含む配線部分６から高抵抗部分７へ不純物
が拡散して抵抗値に変化を生じる惧れあり、こルを抑制
するためには小さくとも３〜５の長さを持つ抵抗素子と
する必要があり、抵抗の長さを短く做 して微細化を行なう上で制限を受ける。
からなる負荷抵抗Ｒ１、Ｒ２は、消費電流を低減させる
ため数１０ＭΩ〜数百ＭΩ以上の高抵抗にする必要があ
り、ポリシリコンに添加する不純物は極微量にする必要
がある。また第２のポリシリコンとしては、負荷抵抗部
分７が配線部分６と連続体として形成さルるため、高濃
度に不純物を含む配線部分６から高抵抗部分７へ不純物
が拡散して抵抗値に変化を生じる惧れあり、こルを抑制
するためには小さくとも３〜５の長さを持つ抵抗素子と
する必要があり、抵抗の長さを短く做 して微細化を行なう上で制限を受ける。
〈発明が解決しようとする問題〉
上述した従来技術による負荷抵抗はポリシリコンに極微
量の不純物を添加して作成するため、動作時の周辺温度
変化に対する抵抗変化は極めて大きなものとなり、０〜
１００℃の範囲では２桁以上の抵抗値変動となり、消費
電流、特に待機時の電流変動もほぼそれに比例して変化
するといつ問題がある。また高密度・微細化に対しては
抵抗長が制約となる。更に２層のポリシリコンを使用す
るので工程数が多くなり製造コストが高くなると
−いう副次的な問題が発生する。
量の不純物を添加して作成するため、動作時の周辺温度
変化に対する抵抗変化は極めて大きなものとなり、０〜
１００℃の範囲では２桁以上の抵抗値変動となり、消費
電流、特に待機時の電流変動もほぼそれに比例して変化
するといつ問題がある。また高密度・微細化に対しては
抵抗長が制約となる。更に２層のポリシリコンを使用す
るので工程数が多くなり製造コストが高くなると
−いう副次的な問題が発生する。
木発明は上記従来装置の問題点に濫みてなされたもので
、抵抗値の温度変化が少なく、抵抗素子の微細化が可能
でかつ、製造コストの安いスタティックＲＡＭを提供す
る。
、抵抗値の温度変化が少なく、抵抗素子の微細化が可能
でかつ、製造コストの安いスタティックＲＡＭを提供す
る。
〈問題点を解決するための手段〉
ＭＯ５Ｉ−ランジスタに直列に接続してスタティックＲ
ＡＭ等を構成する高抵抗素子において、上記抵抗を、半
導体基板上に作成し九酸化膜にシリコン及びリン等の導
電性を提供する不純物を添加した膜で形成するものであ
る。
ＡＭ等を構成する高抵抗素子において、上記抵抗を、半
導体基板上に作成し九酸化膜にシリコン及びリン等の導
電性を提供する不純物を添加した膜で形成するものであ
る。
〈発明の作用〉
シリコン基板上に形成した熱酸化膜及び該熱酸化膜上に
形成したポリシリコンを通して高濃度のシリコンをイオ
ン注入することで、酸化膜の化学量論的組成を５ｉ０２
から５ｉＯｘ（ｘ＜２）に変えてシリコン基板との界面
におけるバリアの高さを下げ、更に高濃度にリン等の不
純物をイオン注入することで、酸化膜中に導電準位を作
り出すことにより温度変化に伴う抵抗値変化の少ない導
電性酸化膜とすることができる。本発明によればイオン
注入によって不純物添加を行うため不純物の横方向拡散
を考慮する必要がないので微細化が可能となる。また高
抵抗素子を作るにはイオン注入のみで良く、製造コスト
も従来の２層ポリシリコンプロセスに比べて低減するこ
とができる。
形成したポリシリコンを通して高濃度のシリコンをイオ
ン注入することで、酸化膜の化学量論的組成を５ｉ０２
から５ｉＯｘ（ｘ＜２）に変えてシリコン基板との界面
におけるバリアの高さを下げ、更に高濃度にリン等の不
純物をイオン注入することで、酸化膜中に導電準位を作
り出すことにより温度変化に伴う抵抗値変化の少ない導
電性酸化膜とすることができる。本発明によればイオン
注入によって不純物添加を行うため不純物の横方向拡散
を考慮する必要がないので微細化が可能となる。また高
抵抗素子を作るにはイオン注入のみで良く、製造コスト
も従来の２層ポリシリコンプロセスに比べて低減するこ
とができる。
〈実施例〉
本発明を実施例に基づき説明する。第１図は木発明に係
るＳＲＡＭ高抵抗部を中心とした半導体基板断面構造を
示す図で、前記第４図の従来装置と同一符号は同一部分
を示す。
るＳＲＡＭ高抵抗部を中心とした半導体基板断面構造を
示す図で、前記第４図の従来装置と同一符号は同一部分
を示す。
第１図に於て、ＭＯＳ トランジスタを構成するための
ソース及びドレイン３．４を形成する半導体基板１の表
面には熱酸化膜１０が形成され、該熱酸化膜１０はＭＯ
Ｓトランジスタのゲート酸化膜となる。上記基板表面の
熱酸化膜１０のドレイン領域上に位置する一部には、Ｍ
ｏｓ＋−ランジスタに接続された高抵抗素子２０が形成
されている。
ソース及びドレイン３．４を形成する半導体基板１の表
面には熱酸化膜１０が形成され、該熱酸化膜１０はＭＯ
Ｓトランジスタのゲート酸化膜となる。上記基板表面の
熱酸化膜１０のドレイン領域上に位置する一部には、Ｍ
ｏｓ＋−ランジスタに接続された高抵抗素子２０が形成
されている。
該高抵抗素子２０は、次に説明するように、ポリシリコ
ン膜２１を介してシリコン及びリンを大量にイオン注入
することによって作製される。ここでポリシリコン膜２
１は電源Ｖｃｃから高抵抗素子２０に電流を流す電極と
なる。半導体基板上には上記高抵抗素子２０の他、ポリ
シリコン膜の他の部分を利用してゲート電極５が形成さ
１、更に従来装置と同様に層間絶縁膜８及びアルミ配線
９が形成され、ＭＯ５Ｉ−ランジスタに高抵抗素子２０
を接続した半導体集積回路を作製する。
ン膜２１を介してシリコン及びリンを大量にイオン注入
することによって作製される。ここでポリシリコン膜２
１は電源Ｖｃｃから高抵抗素子２０に電流を流す電極と
なる。半導体基板上には上記高抵抗素子２０の他、ポリ
シリコン膜の他の部分を利用してゲート電極５が形成さ
１、更に従来装置と同様に層間絶縁膜８及びアルミ配線
９が形成され、ＭＯ５Ｉ−ランジスタに高抵抗素子２０
を接続した半導体集積回路を作製する。
次に上記高抵抗素子を有する集積回路の製造工程を説明
する。
する。
シリコン基板１上に、従来装置の製造工程と同様にフィ
ールド酸化膜２を形成し、基板の素子領域上には膜厚２
００〜３００Ａのゲート酸化膜１０を作成する。。この
とき後に高抵抗酸化膜２０となる部分も同時に作成する
。
ールド酸化膜２を形成し、基板の素子領域上には膜厚２
００〜３００Ａのゲート酸化膜１０を作成する。。この
とき後に高抵抗酸化膜２０となる部分も同時に作成する
。
ゲート酸化膜１０上を含め半導体基板上に１０００〜２
０００Ａ厚さのポリシリコン膜を成長させる。
０００Ａ厚さのポリシリコン膜を成長させる。
該ポリシリコン膜上にホトレジストを塗布し、高抵抗酸
化膜を作成すべき領域上のホトレジストを除去してパタ
ーニングし、露出したポリシリコン膜を介して酸化膜１
０に達するイオン注入を行なう。該イオン注入によって
酸化膜ＩＯは高抵抗酸化膜２１に変えられる。イオン注
入によって添加された不純物は酸化膜を通過して半導体
基板１０にも達し、不純物領域２２を形成する。該不純
物領域２２の平面形状は、上記高抵抗酸化膜２０の形状
とほぼ同一寸法になるようにイオン注入条件等を設定す
る。
化膜を作成すべき領域上のホトレジストを除去してパタ
ーニングし、露出したポリシリコン膜を介して酸化膜１
０に達するイオン注入を行なう。該イオン注入によって
酸化膜ＩＯは高抵抗酸化膜２１に変えられる。イオン注
入によって添加された不純物は酸化膜を通過して半導体
基板１０にも達し、不純物領域２２を形成する。該不純
物領域２２の平面形状は、上記高抵抗酸化膜２０の形状
とほぼ同一寸法になるようにイオン注入条件等を設定す
る。
上記イオン注入は、酸化膜２０がシリコン酸化膜である
ことから、まずシリコンを高濃度に注入する。具体的に
はプロジェクションレンジＲｐヲ酸化膜−基板シリコン
界面になるように注入エネルギーを選び、注入量はＩ
Ｘ １０１６ａｎ−２とする。
ことから、まずシリコンを高濃度に注入する。具体的に
はプロジェクションレンジＲｐヲ酸化膜−基板シリコン
界面になるように注入エネルギーを選び、注入量はＩ
Ｘ １０１６ａｎ−２とする。
基板上の上記ポリシリコン膜厚が１５０ＯＡの場合この
注入量は、５ｉ０２をＳ ｉ ０１．９程度に酸化を、
シリコンイオン注入の場合と同じプロジェクションレン
ジＲｐＶｃｚるエネルギにてｌＸｌ０１６１２程度注入
を行なう。このイオン注入によるリンの添加はシリコン
基板１にも達して不純物領域２２を形成する。ポリシリ
コン膜上を被っているホトレジストを除去した後熱処理
を行ない、非晶質化された上記イオン注入部の結晶性の
回復及び注入イオンの活性化を図る。次にイオン注入さ
れていない部分のポリシリコンの低抵抗化を図るため、
熱拡散等によりポリシリコン膜にリンを拡散した後、ゲ
ート電極５及び高抵抗酸化膜用電極２１の形状に作成す
る。ただし後者の高抵抗酸化膜用電極２１の形状は不純
物領域２２の平面形状より小さい形状にエツチングされ
る。上記工程を終えた半導体基板は、従来装置と同様に
ゲート電極５、高抵抗酸化膜用電極２１をマスクに基板
１と父対導電型の不純物、本実施例ではリンがイオン注
入され、ソース、ドレインを作成する。
注入量は、５ｉ０２をＳ ｉ ０１．９程度に酸化を、
シリコンイオン注入の場合と同じプロジェクションレン
ジＲｐＶｃｚるエネルギにてｌＸｌ０１６１２程度注入
を行なう。このイオン注入によるリンの添加はシリコン
基板１にも達して不純物領域２２を形成する。ポリシリ
コン膜上を被っているホトレジストを除去した後熱処理
を行ない、非晶質化された上記イオン注入部の結晶性の
回復及び注入イオンの活性化を図る。次にイオン注入さ
れていない部分のポリシリコンの低抵抗化を図るため、
熱拡散等によりポリシリコン膜にリンを拡散した後、ゲ
ート電極５及び高抵抗酸化膜用電極２１の形状に作成す
る。ただし後者の高抵抗酸化膜用電極２１の形状は不純
物領域２２の平面形状より小さい形状にエツチングされ
る。上記工程を終えた半導体基板は、従来装置と同様に
ゲート電極５、高抵抗酸化膜用電極２１をマスクに基板
１と父対導電型の不純物、本実施例ではリンがイオン注
入され、ソース、ドレインを作成する。
ここで酸化膜２０を突き抜けて半導体基板に形成された
上記不純物領域２２もリンを不純物としているため、Ｍ
ＯＳ）ランジメタ０ドレイン領域は高抵抗酸化膜２０と
電気的に接続され、更に電極２１ｔ−介して電源Ｖｃｃ
にも接続される。
上記不純物領域２２もリンを不純物としているため、Ｍ
ＯＳ）ランジメタ０ドレイン領域は高抵抗酸化膜２０と
電気的に接続され、更に電極２１ｔ−介して電源Ｖｃｃ
にも接続される。
ポリシリコン膜を電極形状にエツチングした後層間絶ｉ
＆膜８を介して配線９を作成し、高抵抗酸化膜を負荷抵
抗素子とするスタティックＲＡＭを作成する。
＆膜８を介して配線９を作成し、高抵抗酸化膜を負荷抵
抗素子とするスタティックＲＡＭを作成する。
上記工程で作成した高抵抗素子は電流を基板に対して垂
直方向に流し、１μ−の面積で５ｖ印加時にＩ Ｔｅｒ
ａ Ｏｈｍ以上の抵抗値を示し負荷抵抗として使用する
ことができる。
直方向に流し、１μ−の面積で５ｖ印加時にＩ Ｔｅｒ
ａ Ｏｈｍ以上の抵抗値を示し負荷抵抗として使用する
ことができる。
また抵抗値の温度変化は０〜１００℃の範囲で３倍程度
の変動に抑えることができ、動作温度に対するＳＲＡＭ
の待機時の電流変化を従来構造のＳＲＡＭに比べて小さ
くすることができる。第２図の曲線Ａは上記実施例によ
る高抵抗素子の温度変化を示し、曲線Ｂは従来から用い
られているポリシリコン膜への不純物量を調整すること
によ。
の変動に抑えることができ、動作温度に対するＳＲＡＭ
の待機時の電流変化を従来構造のＳＲＡＭに比べて小さ
くすることができる。第２図の曲線Ａは上記実施例によ
る高抵抗素子の温度変化を示し、曲線Ｂは従来から用い
られているポリシリコン膜への不純物量を調整すること
によ。
て作成した抵抗素子の温度変化であり、曲線Ａの変化は
題めて小さいことがわかる。
題めて小さいことがわかる。
上記実施例は１）ｆＩＩポリシリコンゲートについて説
明したが、更にメモリーセルサイズの微細化を図るため
、２層ポリシリコン構造とした場合にも適用することが
できる。
明したが、更にメモリーセルサイズの微細化を図るため
、２層ポリシリコン構造とした場合にも適用することが
できる。
また酸化膜に添加する不純物はシリコンに続いてリンを
注入する場合を挙げたが、リンに限られず、半導体基板
に形成するＭＯＳトランジスタのリース、ドレインの導
電形に応じて池の不純物を添加して実施することもでき
る。
注入する場合を挙げたが、リンに限られず、半導体基板
に形成するＭＯＳトランジスタのリース、ドレインの導
電形に応じて池の不純物を添加して実施することもでき
る。
〈効 果〉
小さな素子面積で温度特性の少ない良好な特性を得るこ
とができる。
とができる。
第１図は本発明による一実施例を示す要部断面図、第２
図は高抵抗素子の温度特性図、第３図はスタティックＲ
ＡＭの回路図、第４図は従来のスタティックＲＡＭの要
部基板断面図である。 １：シリコン基板 ３．４：ソース／ドレイン ５
：ゲート電極 ８：層間絶縁膜１０：酸化膜 ２０
：高抵抗酸化膜 ２２：高抵抗酸化膜用電極 代理人 弁理士 杉 山 毅 至（他１名）第１図１
ｙ４を祝を与佐羞々畔耐屑し ！ｊＬ本（°Ｃ） 第２ 図 ８花ｇチー逼Ａ１すｇ扇
図は高抵抗素子の温度特性図、第３図はスタティックＲ
ＡＭの回路図、第４図は従来のスタティックＲＡＭの要
部基板断面図である。 １：シリコン基板 ３．４：ソース／ドレイン ５
：ゲート電極 ８：層間絶縁膜１０：酸化膜 ２０
：高抵抗酸化膜 ２２：高抵抗酸化膜用電極 代理人 弁理士 杉 山 毅 至（他１名）第１図１
ｙ４を祝を与佐羞々畔耐屑し ！ｊＬ本（°Ｃ） 第２ 図 ８花ｇチー逼Ａ１すｇ扇
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の酸化膜に、ポリシリコン膜を介して
シリコン及びＰ型又はＮ型導電性不純物をイオン注入に
より添加してなることを特徴とする高抵抗素子。 ２ 半導体基板の前記酸化膜下にはスタティックＲＡＭ
のメモリセルを構成するＭＯＳトランジスタが形成され
てなり、該ＭＯＳトランジスタと接続されてなることを
特徴とする請求の範囲第１項記載の高抵抗素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290832A JPH01130552A (ja) | 1987-11-17 | 1987-11-17 | 高抵抗素子 |
| US07/537,154 US5049970A (en) | 1987-11-17 | 1990-06-12 | High resistive element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290832A JPH01130552A (ja) | 1987-11-17 | 1987-11-17 | 高抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01130552A true JPH01130552A (ja) | 1989-05-23 |
Family
ID=17761061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290832A Pending JPH01130552A (ja) | 1987-11-17 | 1987-11-17 | 高抵抗素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5049970A (ja) |
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