JPH01150336A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01150336A JPH01150336A JP31015887A JP31015887A JPH01150336A JP H01150336 A JPH01150336 A JP H01150336A JP 31015887 A JP31015887 A JP 31015887A JP 31015887 A JP31015887 A JP 31015887A JP H01150336 A JPH01150336 A JP H01150336A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に回路構成に高抵抗を必
要とする半導体装置に関する。
要とする半導体装置に関する。
従来、半導体装置における高抵抗体の形成には多結晶シ
リコンを用いる技術が広く利用されている。
リコンを用いる技術が広く利用されている。
第５図は高負荷抵抗型ＭＯＳスタティック・メモリ装置
におけるメモリ・セルの等価回路図であるが、例示とし
て掲げたこのメモリセルにおいても負荷高抵抗素子Ｒｌ
＋ Ｒ２は多結晶シリコン膜でそれぞれ形成される。
におけるメモリ・セルの等価回路図であるが、例示とし
て掲げたこのメモリセルにおいても負荷高抵抗素子Ｒｌ
＋ Ｒ２は多結晶シリコン膜でそれぞれ形成される。
また、この種の回路装置では、電源から高抵抗素子Ｒ１
、Ｒ２までの配置材にも高抵抗素子を形成したのと同じ
多結晶シリコンを用い、これに高濃度不純物を選択的に
添加し部分的に低抵抗化することによって、高抵抗素子
Ｒ１，Ｒ２と一体化構造に低抵抗配線Ｗを形成するのが
通常である。
、Ｒ２までの配置材にも高抵抗素子を形成したのと同じ
多結晶シリコンを用い、これに高濃度不純物を選択的に
添加し部分的に低抵抗化することによって、高抵抗素子
Ｒ１，Ｒ２と一体化構造に低抵抗配線Ｗを形成するのが
通常である。
しかし上述した従来の回路構造は、電源配線用の低抵抗
部が高濃度不純物の選択的拡散によって形成されている
ので次のような問題点が生じる。
部が高濃度不純物の選択的拡散によって形成されている
ので次のような問題点が生じる。
この回路構造上好ましからざる問題点の多くは製造過程
で起こる。
で起こる。
第６図は一つの多結晶シリコン膜上に高抵抗部と低抵抗
部を作る際の極めて一般的な工程側図であって、半導体
基板１の絶縁膜２上に多結晶シリコン膜３がまず形成さ
れているとしてその後の工程を説明すると、高抵抗とす
べき部分を覆うようにフォトレジスト・パターン４を形
成し、ついでこのフォトレジスト・パターン４をマスク
としてリンイオンを打ち込み低抵抗部５を形成するもの
である。このリンイオンの打ち込み量は所望する抵抗値
によって異なるが、一般にはｌＸ１０１５原子／ ｃｍ
２以上に設定される。しかしながら、この方法による
ときは、その後の熱処理によって、低抵抗部分に導入さ
れたリンが高抵抗部分にも拡散し侵入するので、高抵抗
部の長さｌはフォトレジスト・パターン４の長さしから
リンの拡散侵入分だけ短くなる。従って、高抵抗部の実
効長を所望する値に設定するためには、リンの拡散侵入
分を考慮してフォトレジスト・パターン４を大きく設計
しなければならなくなる。これは装置を微細化するうえ
で障害となるので、従来の高抵抗体を含む回路構造は大
型化され易く微細化され難いのが実情である。
部を作る際の極めて一般的な工程側図であって、半導体
基板１の絶縁膜２上に多結晶シリコン膜３がまず形成さ
れているとしてその後の工程を説明すると、高抵抗とす
べき部分を覆うようにフォトレジスト・パターン４を形
成し、ついでこのフォトレジスト・パターン４をマスク
としてリンイオンを打ち込み低抵抗部５を形成するもの
である。このリンイオンの打ち込み量は所望する抵抗値
によって異なるが、一般にはｌＸ１０１５原子／ ｃｍ
２以上に設定される。しかしながら、この方法による
ときは、その後の熱処理によって、低抵抗部分に導入さ
れたリンが高抵抗部分にも拡散し侵入するので、高抵抗
部の長さｌはフォトレジスト・パターン４の長さしから
リンの拡散侵入分だけ短くなる。従って、高抵抗部の実
効長を所望する値に設定するためには、リンの拡散侵入
分を考慮してフォトレジスト・パターン４を大きく設計
しなければならなくなる。これは装置を微細化するうえ
で障害となるので、従来の高抵抗体を含む回路構造は大
型化され易く微細化され難いのが実情である。
本発明の目的は、上記の情況に鑑み、抵抗実効長が所望
する設計値にほぼ等しく設定し得る構造の多結晶シリコ
ン膜から成る高抵抗体を有する半導体装置を提供するこ
とである。
する設計値にほぼ等しく設定し得る構造の多結晶シリコ
ン膜から成る高抵抗体を有する半導体装置を提供するこ
とである。
本発明によれば、半導体装置は、一導電型半導体基板と
、前記一導電型半導体基板上に互いに一体化構造に形成
される、多結晶シリコン膜から成る高抵抗体と前記高抵
抗体の多結晶シリコン膜上に高融点金属シリサイド層を
接触するように設けて成る多層膜の低抵抗配線とを含む
。
、前記一導電型半導体基板上に互いに一体化構造に形成
される、多結晶シリコン膜から成る高抵抗体と前記高抵
抗体の多結晶シリコン膜上に高融点金属シリサイド層を
接触するように設けて成る多層膜の低抵抗配線とを含む
。
すなわち、本発明によれば、高抵抗部に連続した低抵抗
部分は、高抵抗形成用の多結晶シリコン膜とそれに接触
した高融点金属のシリサイド膜との多層膜で形成される
。従って、従来の不純物添加法によるものの如く高抵抗
部に実効長の減少を生ぜしめないのできわめて微細構造
の半導体装置を構成することができる。
部分は、高抵抗形成用の多結晶シリコン膜とそれに接触
した高融点金属のシリサイド膜との多層膜で形成される
。従って、従来の不純物添加法によるものの如く高抵抗
部に実効長の減少を生ぜしめないのできわめて微細構造
の半導体装置を構成することができる。
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す高抵抗形成領域の平面図、およびそのＡ−Ａ’断
面図である。本実施例によれば、高抵抗の形成には不純
物を含まない多結晶シリコン膜３が用いられ、また低抵
抗配線部は多結晶シリコン膜３にタングステン・シリサ
イド膜７を積層した多層膜で形成される。
を示す高抵抗形成領域の平面図、およびそのＡ−Ａ’断
面図である。本実施例によれば、高抵抗の形成には不純
物を含まない多結晶シリコン膜３が用いられ、また低抵
抗配線部は多結晶シリコン膜３にタングステン・シリサ
イド膜７を積層した多層膜で形成される。
第２図（ａ）〜（Ｃ）は上記実施例構造の製造方法を示
す工程図を示すものである。すなわち、第２図（ａ）に
示すように半導体基板１の絶縁膜２上に２０００人の厚
さの多結晶シリコン膜３を成長し、ついで１０００人の
厚さのＣＶＤシリコン酸化膜（Ｓｉ０２）６を成長させ
る。つぎに第２図（ｂ）に示す如く高抵抗部以外のシリ
コン酸化膜（ＳｉＯ２，）６を除去する。ついで第２図
（ｃ）に示すように１５００人の厚さのタングステン・
シリサイド膜７を成長させ、形成すべき低抵抗配線部の
多結晶シリコン膜３上のみを覆うようにこれをパターニ
ングする。これらの膜成長およびバターニング技術には
全て公知の技術を用いることができる。かかる構造に形
成された半導体装置は、高抵抗部は多結晶シリコン膜３
のみから成り、また低抵抗部は多結晶シリコン膜３とタ
ングステン・シリサイド膜７との二層膜から成るので、
高抵抗部分の長さｌは高抵抗部を覆うシリコン酸化膜（
ＳｉＯ２）６のパターニング精度のみによって決定され
る。従って、従来構造のように不純物の拡散による実効
的な長さｌの減少は生じない。
す工程図を示すものである。すなわち、第２図（ａ）に
示すように半導体基板１の絶縁膜２上に２０００人の厚
さの多結晶シリコン膜３を成長し、ついで１０００人の
厚さのＣＶＤシリコン酸化膜（Ｓｉ０２）６を成長させ
る。つぎに第２図（ｂ）に示す如く高抵抗部以外のシリ
コン酸化膜（ＳｉＯ２，）６を除去する。ついで第２図
（ｃ）に示すように１５００人の厚さのタングステン・
シリサイド膜７を成長させ、形成すべき低抵抗配線部の
多結晶シリコン膜３上のみを覆うようにこれをパターニ
ングする。これらの膜成長およびバターニング技術には
全て公知の技術を用いることができる。かかる構造に形
成された半導体装置は、高抵抗部は多結晶シリコン膜３
のみから成り、また低抵抗部は多結晶シリコン膜３とタ
ングステン・シリサイド膜７との二層膜から成るので、
高抵抗部分の長さｌは高抵抗部を覆うシリコン酸化膜（
ＳｉＯ２）６のパターニング精度のみによって決定され
る。従って、従来構造のように不純物の拡散による実効
的な長さｌの減少は生じない。
第３図（ａ）および（ｂ）はそれぞれ本発明の他の実施
例を示す高抵抗形成領域の平面図およびそのＢ−Ｂ’断
面図である。本実施例によれば、高抵抗の形成材料には
前実施例同様不純物を含まない多結晶シリコン膜３が用
いられ、また低抵抗配線部は多結晶シリコン膜３とその
表面を被覆するチタニウム・シリサイドＷＡ９との二層
膜で形成される。
例を示す高抵抗形成領域の平面図およびそのＢ−Ｂ’断
面図である。本実施例によれば、高抵抗の形成材料には
前実施例同様不純物を含まない多結晶シリコン膜３が用
いられ、また低抵抗配線部は多結晶シリコン膜３とその
表面を被覆するチタニウム・シリサイドＷＡ９との二層
膜で形成される。
第４図（ａ）〜（ｄ）は上記実施例構造の製造方法を示
す工程図を示す。前実施例と同じく、まず多結晶シリコ
ン膜３を絶縁膜２上に２０００人の厚さに成長し、つい
で１０００人の厚さのＣＶＤシリコン酸化膜（Ｓ ｉ
０２ ） ｒＰＡ６を成長させる〔第４図（ａ）参照〕
。ついで高抵抗部以外のシリコン酸化膜（ＳｉＯｌ）膜
６を除去する〔第４図（ｂ）参照〕。つぎに１０００人
のチタニウム膜８を成長させ、温度６００℃の窒素（Ｎ
２）雰囲気中で熱処理し多結晶シリコン膜３上にチタニ
ウム・シリサイド膜９を形成する〔第４図（ｃ）参照〕
。ここでＮＨ３−８２０２系の水溶液によって未反応の
チタニウム膜８を除去すれば第４図（ｄ）の如き所要の
高抵抗部構造を得る。
す工程図を示す。前実施例と同じく、まず多結晶シリコ
ン膜３を絶縁膜２上に２０００人の厚さに成長し、つい
で１０００人の厚さのＣＶＤシリコン酸化膜（Ｓ ｉ
０２ ） ｒＰＡ６を成長させる〔第４図（ａ）参照〕
。ついで高抵抗部以外のシリコン酸化膜（ＳｉＯｌ）膜
６を除去する〔第４図（ｂ）参照〕。つぎに１０００人
のチタニウム膜８を成長させ、温度６００℃の窒素（Ｎ
２）雰囲気中で熱処理し多結晶シリコン膜３上にチタニ
ウム・シリサイド膜９を形成する〔第４図（ｃ）参照〕
。ここでＮＨ３−８２０２系の水溶液によって未反応の
チタニウム膜８を除去すれば第４図（ｄ）の如き所要の
高抵抗部構造を得る。
以上説明したように本発明によれば、多結晶シリコン膜
の高抵抗体に継がる低抵抗配線部分は多結晶シリコン膜
とその表面に接触するシリサイド膜との２層構造で形成
されるので、従来のような低抵抗部から高抵抗部への不
純物拡散による実効抵抗長の減少が生じない。すなわち
、平面的なパターン設計値がそのまま抵抗長となるので
、半導体装置の微細化に顕著なる効果を奏し得る。
の高抵抗体に継がる低抵抗配線部分は多結晶シリコン膜
とその表面に接触するシリサイド膜との２層構造で形成
されるので、従来のような低抵抗部から高抵抗部への不
純物拡散による実効抵抗長の減少が生じない。すなわち
、平面的なパターン設計値がそのまま抵抗長となるので
、半導体装置の微細化に顕著なる効果を奏し得る。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示す高抵抗形成領域の平面図およびそのＡ−Ａ’断面
図、第２図（ａ）〜（Ｃ）は上記実施例構造の製造方法
を示す工程図、第３図（ａ）および（ｂ）はそれぞれ本
発明の他の実施例を示す高抵抗形成領域の平面図および
そのＢ−Ｂ′断面図、第４図（ａ）〜（ｄ）は上記実施
例構造の製造方法を示す工程図、第５図は高抵抗負荷型
ＭＯＳスタティック・メモリ装置におけるメモリ・セル
の等価回路図、第６図は一つの多結晶シリコン膜上に高
抵抗部と低抵抗部を作る際の極めて一般的な工程側図で
ある。 １・・・半導体基板、２・・・絶縁膜、３・・・多結晶
シリコン膜、６・・・ＣＶＤシリコン酸化膜、７・・・
タングステン・シリサイド膜、９・・・チタニウム・シ
リサイド膜。
を示す高抵抗形成領域の平面図およびそのＡ−Ａ’断面
図、第２図（ａ）〜（Ｃ）は上記実施例構造の製造方法
を示す工程図、第３図（ａ）および（ｂ）はそれぞれ本
発明の他の実施例を示す高抵抗形成領域の平面図および
そのＢ−Ｂ′断面図、第４図（ａ）〜（ｄ）は上記実施
例構造の製造方法を示す工程図、第５図は高抵抗負荷型
ＭＯＳスタティック・メモリ装置におけるメモリ・セル
の等価回路図、第６図は一つの多結晶シリコン膜上に高
抵抗部と低抵抗部を作る際の極めて一般的な工程側図で
ある。 １・・・半導体基板、２・・・絶縁膜、３・・・多結晶
シリコン膜、６・・・ＣＶＤシリコン酸化膜、７・・・
タングステン・シリサイド膜、９・・・チタニウム・シ
リサイド膜。
Claims (1)
- 一導電型半導体基板と、前記一導電型半導体基板上に
互いに一体化構造に形成される、多結晶シリコン膜から
成る高抵抗体と前記高抵抗体の多結晶シリコン膜上に高
融点金属シリサイド層を接触するように設けて成る多層
膜の低抵抗配線とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31015887A JPH01150336A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31015887A JPH01150336A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150336A true JPH01150336A (ja) | 1989-06-13 |
Family
ID=18001857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31015887A Pending JPH01150336A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150336A (ja) |
-
1987
- 1987-12-07 JP JP31015887A patent/JPH01150336A/ja active Pending
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