JPS62244161A - 高抵抗素子の形成方法 - Google Patents
高抵抗素子の形成方法Info
- Publication number
- JPS62244161A JPS62244161A JP8760886A JP8760886A JPS62244161A JP S62244161 A JPS62244161 A JP S62244161A JP 8760886 A JP8760886 A JP 8760886A JP 8760886 A JP8760886 A JP 8760886A JP S62244161 A JPS62244161 A JP S62244161A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance element
- high resistance
- polysilicon layer
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 title 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000004020 conductor Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 5
- 239000003870 refractory metal Substances 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 150000001875 compounds Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 73
- 238000005530 etching Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は高抵抗素子の形成方法、特にＳＲＡＭ等に用い
る高抵抗素子の形成方法に関する。
る高抵抗素子の形成方法に関する。
（ロ）従来の技術
Ｓ ＲＡ Ｍ （５ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ ）では高集積化を実現するため
にＥ−Ｒセル構造を採用されている。Ｅ−Ｒセル構造と
は１メモリセルを形成するフリップフロップ回路の負荷
側のＰチャンネルＭＯ８Ｔをポリシリコン層よりなる高
抵抗素子で形成し、負荷用のＰチャンネルＭＯ３Ｔを省
略して高集積化を図るものである。
ｅｓｓ Ｍｅｍｏｒｙ ）では高集積化を実現するため
にＥ−Ｒセル構造を採用されている。Ｅ−Ｒセル構造と
は１メモリセルを形成するフリップフロップ回路の負荷
側のＰチャンネルＭＯ８Ｔをポリシリコン層よりなる高
抵抗素子で形成し、負荷用のＰチャンネルＭＯ３Ｔを省
略して高集積化を図るものである。
この高抵抗素子は第４図（イ）乃至第４図（ハ）に示さ
れる様に形成される。先ず第４図（イ）に示す如く、半
導体基板（３１）上の絶縁膜（３２）上に全面に不純物
をドープしないかあるいは低濃度にドープされた高比抵
抗を有するポリシリコン膜（３３）を減圧ＣＶＤ法で付
着し、所望の導体および抵抗体を含むパターンにエツチ
ングされている。
れる様に形成される。先ず第４図（イ）に示す如く、半
導体基板（３１）上の絶縁膜（３２）上に全面に不純物
をドープしないかあるいは低濃度にドープされた高比抵
抗を有するポリシリコン膜（３３）を減圧ＣＶＤ法で付
着し、所望の導体および抵抗体を含むパターンにエツチ
ングされている。
次に第４図（ロ）に示す如く、ポリシリコン膜（３３）
の抵抗体となる部分上を５ｉｎｓ等のマスク層（３４）
で被覆し、リンを露出したポリシリコン膜（３３）に拡
散あるいはイオン注入している。
の抵抗体となる部分上を５ｉｎｓ等のマスク層（３４）
で被覆し、リンを露出したポリシリコン膜（３３）に拡
散あるいはイオン注入している。
更に第４図（ハ）に示す如く、リンをドープしたポリシ
リコン膜（３３）はその比抵抗が大巾に低下して導体（
３５）を形成し、マスク層（３４）で被覆したポリシリ
コン膜（３３）はそのまま高比抵抗を利用して高抵抗素
子（３６）を形成している。
リコン膜（３３）はその比抵抗が大巾に低下して導体（
３５）を形成し、マスク層（３４）で被覆したポリシリ
コン膜（３３）はそのまま高比抵抗を利用して高抵抗素
子（３６）を形成している。
層上した従来技術としては特開昭５３−４２５７７号公
報（ＨＯＩＬ２７１０４）が知られている。
報（ＨＯＩＬ２７１０４）が知られている。
（ハ）発明が解決しようとする問題点
しかしながら上述したポリシリコン層（３３）の抵抗体
となる部分をマスク層（３４）で被覆して他の部分に不
純物を拡散する方法では、マスク層（３４）の端部より
横方向にも不純物が拡散されるので、高抵抗素子（３６
）の実効長Ｌｅｆｆはマスク層（３４）の長さＬより短
かくなる。このため高抵抗素子（３６）の抵抗値はマス
ク層（３４）の長さしで決められる値より低くなり且つ
微細化の妨げとなる欠点があった。
となる部分をマスク層（３４）で被覆して他の部分に不
純物を拡散する方法では、マスク層（３４）の端部より
横方向にも不純物が拡散されるので、高抵抗素子（３６
）の実効長Ｌｅｆｆはマスク層（３４）の長さＬより短
かくなる。このため高抵抗素子（３６）の抵抗値はマス
ク層（３４）の長さしで決められる値より低くなり且つ
微細化の妨げとなる欠点があった。
轄）問題点を解決するための手段
本発明は斯る欠点に鑑みてなされ、所望のパターンを有
する高比抵抗のポリシリコン層を付着し、ポリシリコン
層上に所望の導体パターンを有するシリサイド層を付着
することにより、従来の欠点を大巾に改善した高抵抗素
子の形成方法を提供するものである。
する高比抵抗のポリシリコン層を付着し、ポリシリコン
層上に所望の導体パターンを有するシリサイド層を付着
することにより、従来の欠点を大巾に改善した高抵抗素
子の形成方法を提供するものである。
（＊）作用
本発明に依れば、ポリシリコン層上に付着したシリサイ
ド層によりシリサイド層で被覆きれたポリシリコン層は
所望の導体を形成し、露出されたポリシリコン層は高抵
抗素子となり、高抵抗素子の形状はシリサイド層のエツ
チング精度で決定される。
ド層によりシリサイド層で被覆きれたポリシリコン層は
所望の導体を形成し、露出されたポリシリコン層は高抵
抗素子となり、高抵抗素子の形状はシリサイド層のエツ
チング精度で決定される。
（へ）実施例
以下に図を参照して本発明の実施例を詳述する。
第１［５！０（り乃至第１図（ハ）は本発明の第１の実
施例を示す。
施例を示す。
本実施例の第１の工程は、第１図（イ）に示す如く、半
導体基板（１）上の絶縁膜（２）上にポリシリコン層（
３）を付着することにある。本工程では半導体基板（１
）上に選択酸化法（ＬＯＣＯ５法）等で形成されたフィ
ールド酸化膜より成る絶縁膜（２）を形成し、その絶縁
膜（２）上に全面に減圧ＣＶＤ法等でポリシリコン層（
３）を付着する。このポリシリコン層（３）は不純物を
含有しないかあるいは低不純物濃度に不純物を含有させ
ている。ポリシリコン層（３）は不純物を含有していな
いとき、比抵抗は１５０ＧΩ／口であり、リンを１％ｌ
Ｑ”ＣＦｌｌ−ｓにドープしたとき、比抵抗は１００Ｇ
Ω／口である。即ち、ポリシリコン層（３）は形成され
る高抵抗素子に合せて比抵抗を設定きれている。
導体基板（１）上の絶縁膜（２）上にポリシリコン層（
３）を付着することにある。本工程では半導体基板（１
）上に選択酸化法（ＬＯＣＯ５法）等で形成されたフィ
ールド酸化膜より成る絶縁膜（２）を形成し、その絶縁
膜（２）上に全面に減圧ＣＶＤ法等でポリシリコン層（
３）を付着する。このポリシリコン層（３）は不純物を
含有しないかあるいは低不純物濃度に不純物を含有させ
ている。ポリシリコン層（３）は不純物を含有していな
いとき、比抵抗は１５０ＧΩ／口であり、リンを１％ｌ
Ｑ”ＣＦｌｌ−ｓにドープしたとき、比抵抗は１００Ｇ
Ω／口である。即ち、ポリシリコン層（３）は形成され
る高抵抗素子に合せて比抵抗を設定きれている。
本実施例の第２の工程は、第１図（ロ）に示す如く、ポ
リシリコン層（３）上にシリサイド層（６）を形成する
ためのりフラクトリメタル（Ｍｏ、 Ｗ 、 Ｔａ等）
層（４）を付着し、所望のパターンにエツチングするこ
とにある。本工程ではポリシリコンＪ！！（３）全面に
ＣＶＤ法あるいは合金スパッタ法によりモリブデン（Ｍ
ｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等のりフ
ラクトリメタル層（４）を付着する。その後ポリシリコ
ン層（３）とりフラクトリメタル層（４）とをホトエツ
チングにより所望の導体および抵抗体を含むパターンに
形成する。
リシリコン層（３）上にシリサイド層（６）を形成する
ためのりフラクトリメタル（Ｍｏ、 Ｗ 、 Ｔａ等）
層（４）を付着し、所望のパターンにエツチングするこ
とにある。本工程ではポリシリコンＪ！！（３）全面に
ＣＶＤ法あるいは合金スパッタ法によりモリブデン（Ｍ
ｏ）、タングステン（Ｗ）、タンタル（Ｔａ）等のりフ
ラクトリメタル層（４）を付着する。その後ポリシリコ
ン層（３）とりフラクトリメタル層（４）とをホトエツ
チングにより所望の導体および抵抗体を含むパターンに
形成する。
本実施例の第３の工程は、第１図（八）に示す如く、ポ
リシリフン層（３）の導体（５）となるべき部分にシリ
サイド層（６）を形成し、導体（５）間にポリシリコン
層（３）で形成される高抵抗素子（７）を形成している
０本工程は本発明の最も特徴とする工程であり、まず所
望のパターンのポリシリコン層（３）上の高抵抗素子（
７）となる領域のりフラクトリメタル層（４）をホトエ
ツチングにより除去する。その後約１０００℃に加熱処
理して、シリコンとりフラクトリメタル層（４）とを化
合させてシリサイド層（６）を形成する。シリサイド層
り６）はポリシリコン層（３）の導体（５）となる部分
上に形成され、タングステンシリサイド（ＷＳｉｘ）を
用いると約１Ω／口程度まで抵抗値を低減できる。従っ
て高抵抗素子（７）はシリサイド層（６）のないポリシ
リコン層（３）で形成され、高抵抗素子（７）の形状は
りフラクトリメタル層（４）のホトエツチングの精度で
形成できる。このため高抵抗素子（７）の実効長Ｌｅｆ
ｆはりフラクトリメタル層（４）のホトエツチングのマ
スク長で決められる。一方導体（５）はシリサイド層（
６）とポリシリコン層（３）より成る低抵抗値を有する
ポリサイド構造となる。
リシリフン層（３）の導体（５）となるべき部分にシリ
サイド層（６）を形成し、導体（５）間にポリシリコン
層（３）で形成される高抵抗素子（７）を形成している
０本工程は本発明の最も特徴とする工程であり、まず所
望のパターンのポリシリコン層（３）上の高抵抗素子（
７）となる領域のりフラクトリメタル層（４）をホトエ
ツチングにより除去する。その後約１０００℃に加熱処
理して、シリコンとりフラクトリメタル層（４）とを化
合させてシリサイド層（６）を形成する。シリサイド層
り６）はポリシリコン層（３）の導体（５）となる部分
上に形成され、タングステンシリサイド（ＷＳｉｘ）を
用いると約１Ω／口程度まで抵抗値を低減できる。従っ
て高抵抗素子（７）はシリサイド層（６）のないポリシ
リコン層（３）で形成され、高抵抗素子（７）の形状は
りフラクトリメタル層（４）のホトエツチングの精度で
形成できる。このため高抵抗素子（７）の実効長Ｌｅｆ
ｆはりフラクトリメタル層（４）のホトエツチングのマ
スク長で決められる。一方導体（５）はシリサイド層（
６）とポリシリコン層（３）より成る低抵抗値を有する
ポリサイド構造となる。
次に第２図（イ）乃至第２図（八）は本発明の第２の実
施例を示す。
施例を示す。
本実施例の第１の工程は、第２図（イ）に示す如く、半
導体基板（１）上の絶縁膜（２）上にボリシリフン層（
３）を付着することにある。なお本工程は前述した第１
の実施例の第１の工程と共通するので説明を省略する。
導体基板（１）上の絶縁膜（２）上にボリシリフン層（
３）を付着することにある。なお本工程は前述した第１
の実施例の第１の工程と共通するので説明を省略する。
第１図（イ）（ロ）（ハ）と同一構成要素には同一符号
を付している。
を付している。
本実施例の第２の工程は、第２図（口〉に示す如く、ポ
リシリコン層（３）上に選択的にマスク層（８）を付着
した後、シリサイド層（６）を形成するためのりフラク
トリメタル（Ｍｏ、Ｗ、Ｔａ等）泗（４＞を付着し、所
望のパターンにエツチングすることにある。本工程では
ポリシリコン層（３）上の予定の高抵抗素子（７）とな
る領域上に選択的にＣＶＤ酸化膜（８）を残存させ、そ
の後全面にＣＶＤ法あるいは合金スパッタ法によりモリ
ブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ
）等のりフラクトリメタル層（４）を付着する。その後
ポリシリコン層（３）とりフラクトリメタル層（４〉と
をホトエツチングにより所望の導体および抵抗体を含む
パターンに形成する。本工程の特徴は抵抗体となるポリ
シリコン層（３）上を予じめマスク！！（８＞で被覆し
ている点にある。
リシリコン層（３）上に選択的にマスク層（８）を付着
した後、シリサイド層（６）を形成するためのりフラク
トリメタル（Ｍｏ、Ｗ、Ｔａ等）泗（４＞を付着し、所
望のパターンにエツチングすることにある。本工程では
ポリシリコン層（３）上の予定の高抵抗素子（７）とな
る領域上に選択的にＣＶＤ酸化膜（８）を残存させ、そ
の後全面にＣＶＤ法あるいは合金スパッタ法によりモリ
ブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ
）等のりフラクトリメタル層（４）を付着する。その後
ポリシリコン層（３）とりフラクトリメタル層（４〉と
をホトエツチングにより所望の導体および抵抗体を含む
パターンに形成する。本工程の特徴は抵抗体となるポリ
シリコン層（３）上を予じめマスク！！（８＞で被覆し
ている点にある。
本実施例の第３の工程は、第２図（ハ）に示す如く、ポ
リシリコン層（３）の導体（５）となるべき部分にシリ
サイドＭ（６）を形成し、導体（５）間にポリシリコン
層（３）で形成される高抵抗素子（７）を形成している
。本工程は本発明の最も特徴とする工程であり、このま
ま全体を約１０００°Ｃに加熱処理して、シリコンとり
フラクトリメタル層（４）とを化合させてシリサイドＲ
（６）を形成する。シリサイド層（６）はマスク層（８
）の働きで、ポリシリコン層（３）の導体（５）となる
部分上に選択的に形成され、タングステンシリサイド（
ＷＳｉｘ）を用いると約１Ω／口程度まで抵抗値を低減
できる。一方マスク層（８）上のリフラクトリメタル層
（４）はシリサイド層（６）を形成せず、そのまま残存
しているので、マスク】（８）をエツチング除去するこ
とによりそのリフラクトリメタル層（４）も同時にリバ
ースエツチングされる。従って高抵抗素子（７）の形状
はマスク層（８）の形状と一致し、マスク層（８）のエ
ツチングの精度で形成できる。このため高抵抗素子（７
）の実効長Ｌｅｆｆはマスク層（８）のホトエツチング
のマスク長で決められる。
リシリコン層（３）の導体（５）となるべき部分にシリ
サイドＭ（６）を形成し、導体（５）間にポリシリコン
層（３）で形成される高抵抗素子（７）を形成している
。本工程は本発明の最も特徴とする工程であり、このま
ま全体を約１０００°Ｃに加熱処理して、シリコンとり
フラクトリメタル層（４）とを化合させてシリサイドＲ
（６）を形成する。シリサイド層（６）はマスク層（８
）の働きで、ポリシリコン層（３）の導体（５）となる
部分上に選択的に形成され、タングステンシリサイド（
ＷＳｉｘ）を用いると約１Ω／口程度まで抵抗値を低減
できる。一方マスク層（８）上のリフラクトリメタル層
（４）はシリサイド層（６）を形成せず、そのまま残存
しているので、マスク】（８）をエツチング除去するこ
とによりそのリフラクトリメタル層（４）も同時にリバ
ースエツチングされる。従って高抵抗素子（７）の形状
はマスク層（８）の形状と一致し、マスク層（８）のエ
ツチングの精度で形成できる。このため高抵抗素子（７
）の実効長Ｌｅｆｆはマスク層（８）のホトエツチング
のマスク長で決められる。
第３図は本発明をＳＲＡＭに採用した構造を説明する断
面図である。図において、（１１）はＮ型シリコン基板
、（１２）はＰ型ウェル領域、（１３）はＬＯＣＯＳフ
ィールド酸化膜、（１４）（１５）はＮ”型のソース・
ドレイン領域、（１６）は第１ポリシリコン層より成る
ゲート電極、（１７）は層間絶縁膜、（１８）は第２ポ
リシリコン層より成る接続体、（１９）は本発明に依る
シリサイド層、（２０）は第２ポリシリコン層より成る
高抵抗素子、（２１）はパッシベーション膜、（２２）
はメタル電極である。
面図である。図において、（１１）はＮ型シリコン基板
、（１２）はＰ型ウェル領域、（１３）はＬＯＣＯＳフ
ィールド酸化膜、（１４）（１５）はＮ”型のソース・
ドレイン領域、（１６）は第１ポリシリコン層より成る
ゲート電極、（１７）は層間絶縁膜、（１８）は第２ポ
リシリコン層より成る接続体、（１９）は本発明に依る
シリサイド層、（２０）は第２ポリシリコン層より成る
高抵抗素子、（２１）はパッシベーション膜、（２２）
はメタル電極である。
（ト）発明の効果
以上に詳述した如く、本発明によればリフラクトリメタ
ル層（４）のエツチングあるいはマスク層のエツチング
精度により高抵抗素子（７）の実効長Ｌｅｆｆが決めら
れるので、高抵抗素子（７）の高抵抗値を容易に得られ
、且つ高抵抗素子（７）の微細加工が実現できる効果を
有する。また本発明では導体（５）はポリサイド構造と
なり、極めて低抵抗値を容易に実現できる効果を有する
。
ル層（４）のエツチングあるいはマスク層のエツチング
精度により高抵抗素子（７）の実効長Ｌｅｆｆが決めら
れるので、高抵抗素子（７）の高抵抗値を容易に得られ
、且つ高抵抗素子（７）の微細加工が実現できる効果を
有する。また本発明では導体（５）はポリサイド構造と
なり、極めて低抵抗値を容易に実現できる効果を有する
。
第１図（イ〉乃至第１図（ハ）は本発明の第１の実施例
を説明する断面図、第２図（イ）乃至第２図（ハ）は本
発明の第２の実施例を説明する断面図、第３図は本発明
を採用したＳＲＡＭの構造を説明する断面図、第４図（
り乃至第４図（ハ）は従来の高抵抗素子の形成方法を説
明する断面図である。 （１）は半導体基板、（２）は絶縁膜、（３）はポリシ
リコン層、（４）はりフラクトリメタル層、（５）は導
体、（６）はシリサイド層、（７）は高抵抗素子、（８
）はマスク層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図（イ］ 第 １ ′２ （口］ 第 １ 図 （ハ） 第２図（イ］ 第 ２ 図 （ｌす 第３図 第４ 図 【イノ 第 ４ 図 （ロノ 第 ４ 図 ＵＶ
を説明する断面図、第２図（イ）乃至第２図（ハ）は本
発明の第２の実施例を説明する断面図、第３図は本発明
を採用したＳＲＡＭの構造を説明する断面図、第４図（
り乃至第４図（ハ）は従来の高抵抗素子の形成方法を説
明する断面図である。 （１）は半導体基板、（２）は絶縁膜、（３）はポリシ
リコン層、（４）はりフラクトリメタル層、（５）は導
体、（６）はシリサイド層、（７）は高抵抗素子、（８
）はマスク層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図（イ］ 第 １ ′２ （口］ 第 １ 図 （ハ） 第２図（イ］ 第 ２ 図 （ｌす 第３図 第４ 図 【イノ 第 ４ 図 （ロノ 第 ４ 図 ＵＶ
Claims (1)
- （１）半導体基板上の絶縁膜上に所望のパターンを有す
る不純物を含有しないかあるいは低不純物濃度に不純物
を含有するポリシリコン層を付着する工程と、前記ポリ
シリコン層上の導体となるべき部分上にシリサイド層を
設け該導体間の前記ポリシリコン層で高抵抗素子を形成
する工程とを備えたことを特徴とする高抵抗素子の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8760886A JPS62244161A (ja) | 1986-04-16 | 1986-04-16 | 高抵抗素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8760886A JPS62244161A (ja) | 1986-04-16 | 1986-04-16 | 高抵抗素子の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62244161A true JPS62244161A (ja) | 1987-10-24 |
Family
ID=13919678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8760886A Pending JPS62244161A (ja) | 1986-04-16 | 1986-04-16 | 高抵抗素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62244161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260850A (ja) * | 1988-04-12 | 1989-10-18 | Seiko Instr Inc | 半導体装置の製造方法 |
-
1986
- 1986-04-16 JP JP8760886A patent/JPS62244161A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260850A (ja) * | 1988-04-12 | 1989-10-18 | Seiko Instr Inc | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4332839A (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| JPS6260812B2 (ja) | ||
| JPS5877253A (ja) | 集積回路抵抗の作成方法 | |
| US4901134A (en) | Semiconductor device and manufacturing method thereof | |
| JPH0434966A (ja) | 半導体装置の製造方法 | |
| USRE32207E (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| US5521416A (en) | Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same | |
| JPS62113421A (ja) | 半導体装置の製造方法 | |
| JP2762473B2 (ja) | 半導体装置の製造方法 | |
| JPS62244161A (ja) | 高抵抗素子の形成方法 | |
| JPS59207652A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS60130155A (ja) | 半導体装置 | |
| JPH05121727A (ja) | 半導体装置及びその製造方法 | |
| JPS61150376A (ja) | 半導体装置 | |
| JP2587103B2 (ja) | 半導体装置の製造方法 | |
| JP3183793B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59112641A (ja) | 半導体装置及びその製造方法 | |
| JPS61228661A (ja) | 半導体装置及びその製造方法 | |
| JPS60236257A (ja) | 半導体装置 | |
| JPS634648A (ja) | 半導体装置 | |
| JPH1084084A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH07111969B2 (ja) | 半導体装置の製造方法 | |
| JPS6233448A (ja) | 半導体装置 | |
| JPS6118350B2 (ja) | ||
| JPH0482220A (ja) | 半導体装置の製造方法 |