JPS6233448A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6233448A JPS6233448A JP17388285A JP17388285A JPS6233448A JP S6233448 A JPS6233448 A JP S6233448A JP 17388285 A JP17388285 A JP 17388285A JP 17388285 A JP17388285 A JP 17388285A JP S6233448 A JPS6233448 A JP S6233448A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- semiconductor device
- deposited
- layer
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体装置に関し、特には絶縁膜上に導電体
に接続された高抵抗体を備えてなる半導体装置に関する
。
に接続された高抵抗体を備えてなる半導体装置に関する
。
〈従来の技術〉
例えば情報がフリップフロ・ンプ型の回路によって！♀
践大ねＡスタティックメモリ半導体装置（ＳＲＡＭ
ＩＣ）においては、高集積化を一つの目的として、メモ
リセルを小さくすることができる高抵抗負荷型のメモリ
セルが多く使用されている。
践大ねＡスタティックメモリ半導体装置（ＳＲＡＭ
ＩＣ）においては、高集積化を一つの目的として、メモ
リセルを小さくすることができる高抵抗負荷型のメモリ
セルが多く使用されている。
この種の高抵抗負荷としては通常２層目のポリシリコン
層が用いられる。絶縁膜上に形成されたポリシリコン層
は上記のように高抵抗体として使われると共に、その延
長部分については素子間を電気的接続する配線、即ち導
体としても利用される。
層が用いられる。絶縁膜上に形成されたポリシリコン層
は上記のように高抵抗体として使われると共に、その延
長部分については素子間を電気的接続する配線、即ち導
体としても利用される。
第２図（ａｌ 〜ｆｃｌ’に用いて、まずＳＲＡＭ
ＩＣのメモリセル部の製造工程を説明する。
ＩＣのメモリセル部の製造工程を説明する。
第２図ｆａｌにおいて、素子分離領域２が厚い酸化膜に
よって形成された半導体基板１について、素子領域を被
って薄いゲート酸化膜３及びその上にゲート電極４が形
成される。次いで自己整合技術を用いて、ソース・ドレ
イン領域５がイオン打込みによって高濃度不純物領域と
して形成される。
よって形成された半導体基板１について、素子領域を被
って薄いゲート酸化膜３及びその上にゲート電極４が形
成される。次いで自己整合技術を用いて、ソース・ドレ
イン領域５がイオン打込みによって高濃度不純物領域と
して形成される。
上記不純物領域５に対してコンタクトホール６が開口さ
れ、該開口部を被って半導体表面にポリ、シリコン層７
が堆積され、更にその表面が薄く酸化されて酸化膜８が
形成される。
れ、該開口部を被って半導体表面にポリ、シリコン層７
が堆積され、更にその表面が薄く酸化されて酸化膜８が
形成される。
上記ポリシリコン層７は、第２図（ｂｌの如く高抵抗負
荷となる部分７′をマスク９で被って、次に行なうイオ
ン注入力・ら保護される。このようにマスク９が形成さ
れた半導体基板をリン又はヒ素のイオン注入雰囲気に晒
し、ポリシリコン層７に不純物を注入して低抵抗化を図
り、配線導体を形成する。このように低抵抗化が図られ
たポリシリコン層７に対して、第２図ｉｃｌのように配
線に対応したバターニングＩＯが行われ、続いてリンガ
ラス層１１が堆積されると共にリンガラス層のりフロが
実施される。該リンガラス層１１は適宜コンタクトホー
ルが開口され、該コンタクトホールを介して電気的接続
されるメタル配線がリンガラス層１］上に形成され、更
にパッシベーション膜が形成されてポリシリコンによる
高抵抗体を備えた半導体装置が作製される。
荷となる部分７′をマスク９で被って、次に行なうイオ
ン注入力・ら保護される。このようにマスク９が形成さ
れた半導体基板をリン又はヒ素のイオン注入雰囲気に晒
し、ポリシリコン層７に不純物を注入して低抵抗化を図
り、配線導体を形成する。このように低抵抗化が図られ
たポリシリコン層７に対して、第２図ｉｃｌのように配
線に対応したバターニングＩＯが行われ、続いてリンガ
ラス層１１が堆積されると共にリンガラス層のりフロが
実施される。該リンガラス層１１は適宜コンタクトホー
ルが開口され、該コンタクトホールを介して電気的接続
されるメタル配線がリンガラス層１］上に形成され、更
にパッシベーション膜が形成されてポリシリコンによる
高抵抗体を備えた半導体装置が作製される。
〈発明が解決しようとする問題点〉
半導体集積回路における素子向を接続する配線は 抵抗
が低い程望ましい。
が低い程望ましい。
処で、上記従来の半導体装置は、絶縁、腎の上に形成し
た同一ポリシリコン層７を利用して高抵抗部７′と配線
のだめの低抵抗部ｌＯとが形成されてＡる。従って、例
えばリンガラス層１１をリフ口する際の高温熱処理時に
、低抵抗部の不純物が高抵抗部に拡散して抵抗値を低下
させる事態が生じ、所望の抵抗値をもったポリシリコン
領域を作製しようとすれば、イオン注入時に予め実効長
よりかなり長いマスク形状でポリシリコン層の領域を被
わねばならず、微細化の妨げになっていた。
た同一ポリシリコン層７を利用して高抵抗部７′と配線
のだめの低抵抗部ｌＯとが形成されてＡる。従って、例
えばリンガラス層１１をリフ口する際の高温熱処理時に
、低抵抗部の不純物が高抵抗部に拡散して抵抗値を低下
させる事態が生じ、所望の抵抗値をもったポリシリコン
領域を作製しようとすれば、イオン注入時に予め実効長
よりかなり長いマスク形状でポリシリコン層の領域を被
わねばならず、微細化の妨げになっていた。
また上記のような不純物のしみ出しを抑えようとして低
温或いは短時間アニールに留めたシ、不純物量を低くす
ると配線部の抵抗が高くなって集積回路の動作に支障を
きたす慣れがあった。
温或いは短時間アニールに留めたシ、不純物量を低くす
ると配線部の抵抗が高くなって集積回路の動作に支障を
きたす慣れがあった。
く問題点を解決するための手段〉
上記従来′の半導体装置の問題点に鑑みてなされたもの
で、絶縁膜上に形成したポリシリコンを利用して高抵抗
体を形成する半導体装置について、高抵抗体に接続され
た配線部分を、同一絶縁膜上で金属によって形成した半
導体装置である。
で、絶縁膜上に形成したポリシリコンを利用して高抵抗
体を形成する半導体装置について、高抵抗体に接続され
た配線部分を、同一絶縁膜上で金属によって形成した半
導体装置である。
〈作 用〉
高抵抗部はポリシリコンで形成するため所望の高抵抗値
を作り出すことができ、該高抵抗部に接続された配線は
金属で形成するため低抵抗配線とすることができ、且つ
熱処理による高抵抗体への不純物のしみ出しもほとんど
なく、従って高抵抗負荷部をほぼ実効値に近い寸法に設
計することができて半導体装置の縮小及び高密度化を図
ることができる。
を作り出すことができ、該高抵抗部に接続された配線は
金属で形成するため低抵抗配線とすることができ、且つ
熱処理による高抵抗体への不純物のしみ出しもほとんど
なく、従って高抵抗負荷部をほぼ実効値に近い寸法に設
計することができて半導体装置の縮小及び高密度化を図
ることができる。
〈実施例〉
第１図（ａｔ〜Ｆｄｌは本発明による一実施例の半導体
装置を製造するための工程を示す。
装置を製造するための工程を示す。
第１図（ａｌにおいて、従来装置の製造工程と同様に、
半導体基板２０を用いて素子分離領域２１、ゲート酸化
膜２２及びゲート電極２３が形成され更に自己整合的に
イオン注入技術を利用してソース領域及びドレイン領域
２４が形成される。該ソース領域及びドレイン領域２４
に対して電気的接続のためのコンタクトホール２５が開
口された後其ｊ万夷面仝面に百−τポ！Ｉシ１１コン層
２６がＨｆ−堵され、続いてＣＶＤによって表面に５ｉ
０２膜２７が形成される。
半導体基板２０を用いて素子分離領域２１、ゲート酸化
膜２２及びゲート電極２３が形成され更に自己整合的に
イオン注入技術を利用してソース領域及びドレイン領域
２４が形成される。該ソース領域及びドレイン領域２４
に対して電気的接続のためのコンタクトホール２５が開
口された後其ｊ万夷面仝面に百−τポ！Ｉシ１１コン層
２６がＨｆ−堵され、続いてＣＶＤによって表面に５ｉ
０２膜２７が形成される。
上記基板表面を被うポリシリコン層２６ＶＣ対して、高
抵抗体となる領域を被う５ｉ０２膜２７′を形成するた
めに５ｉ０２膜２７を第１図（ｂｌの如くバターニング
する。該バターニングによって露出したポリシリコン層
２６に対して、配線を形成すべき領域のポリシリコン上
に選択的にモリブデンをＣＶＤによって堆積させる。
抵抗体となる領域を被う５ｉ０２膜２７′を形成するた
めに５ｉ０２膜２７を第１図（ｂｌの如くバターニング
する。該バターニングによって露出したポリシリコン層
２６に対して、配線を形成すべき領域のポリシリコン上
に選択的にモリブデンをＣＶＤによって堆積させる。
上記モリブデンの堆積過程は、ＣＶＤ処理中のガス組成
を選ぶことによって、 ２ ＭｏＦａ ＋ ３３ ｉ→２ＭＯ＋３３ｉＦ４の反
応が起こり、ポリシリコンの露出している部分のみを高
融点金属のＭ、膜２８に置き換えることができ、第１図
（ｂ）の如く絶縁膜上でポリシリコン高抵抗体２６に低
抵抗ＭＯ配線２８がなされた半導体装置を得る。
を選ぶことによって、 ２ ＭｏＦａ ＋ ３３ ｉ→２ＭＯ＋３３ｉＦ４の反
応が起こり、ポリシリコンの露出している部分のみを高
融点金属のＭ、膜２８に置き換えることができ、第１図
（ｂ）の如く絶縁膜上でポリシリコン高抵抗体２６に低
抵抗ＭＯ配線２８がなされた半導体装置を得る。
上記金属配線が施こされた半導体基板は、第１図ｔｅｌ
の如＜ＣＶＤＫよって５ｉ０２ が堆積され、更にリン
ガラス層２９が堆積され、リフ口によりて平滑化が図ら
れた後、従来装置と同様に適宜リンガラスにコンタクト
ホールが開口され、メタル配線及びパッシベーション膜
が堆積されて半導体装置を作製する。
の如＜ＣＶＤＫよって５ｉ０２ が堆積され、更にリン
ガラス層２９が堆積され、リフ口によりて平滑化が図ら
れた後、従来装置と同様に適宜リンガラスにコンタクト
ホールが開口され、メタル配線及びパッシベーション膜
が堆積されて半導体装置を作製する。
上記実施例は低抵抗配線の形成において、モリブデンを
選択的にＣＶＤで堆積させたが、他の高融点金属でも反
応によって生成したＳｉが気体となって排出される材料
であれば同様に実施することができる。
選択的にＣＶＤで堆積させたが、他の高融点金属でも反
応によって生成したＳｉが気体となって排出される材料
であれば同様に実施することができる。
寸だ高融点金属と高抵抗ポリシリコンとのオーミック接
触を図るために、ヒ素等の不純物を高融点金属にドープ
することもできる。このときドープされたヒ素等の不純
物は高融点金属とポリシリコンとの界面に高濃度のパイ
ルアップ層を作り、ポリシリコン中へ深く拡散すること
はなく、高抵抗は維持される。
触を図るために、ヒ素等の不純物を高融点金属にドープ
することもできる。このときドープされたヒ素等の不純
物は高融点金属とポリシリコンとの界面に高濃度のパイ
ルアップ層を作り、ポリシリコン中へ深く拡散すること
はなく、高抵抗は維持される。
く効 果〉
以上本発明によれば、従来のように低抵抗化のためのイ
オン注入処理がないため、高抵抗体への不純物の拡散が
なく、所望の高抵抗値を小さいポリシリコン抵抗体で形
成することができ、例えばＳＲＡＭセルを小さくでき、
大容量、高集積化することができる。
オン注入処理がないため、高抵抗体への不純物の拡散が
なく、所望の高抵抗値を小さいポリシリコン抵抗体で形
成することができ、例えばＳＲＡＭセルを小さくでき、
大容量、高集積化することができる。
また低抵抗配線部は金属層で構成されるため、ポリシリ
コン配線に比べて低抵抗となり配線遅延は減少し、集積
回路の設計が容易になる。
コン配線に比べて低抵抗となり配線遅延は減少し、集積
回路の設計が容易になる。
の製造工程を示す図である。
２０：半導体基板、２３：ゲート電極、２４：ソース・
ドレイン領域、 ２６′ ：ポリシリコン高抵抗体、 ２８：Ｍｏ導体、２９ニリンガラス層 代理人 弁理士 福 士 愛 彦ｃｓｘｂ）第１図 第２図
ドレイン領域、 ２６′ ：ポリシリコン高抵抗体、 ２８：Ｍｏ導体、２９ニリンガラス層 代理人 弁理士 福 士 愛 彦ｃｓｘｂ）第１図 第２図
Claims (1)
- 【特許請求の範囲】 １）導電体に接続された抵抗体が絶縁膜上に形成されて
なる半導体装置において、 導電体を金属で形成し、抵抗体を導電体が位置する同一
絶縁膜上でポリシリコンによって形成してなることを特
徴とする半導体装置。 ２）前記導電体となる金属は高融点金属からなることを
特徴とする請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17388285A JPS6233448A (ja) | 1985-08-06 | 1985-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17388285A JPS6233448A (ja) | 1985-08-06 | 1985-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6233448A true JPS6233448A (ja) | 1987-02-13 |
Family
ID=15968860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17388285A Pending JPS6233448A (ja) | 1985-08-06 | 1985-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6233448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10155804A (ja) * | 1996-11-28 | 1998-06-16 | Asahi Optical Co Ltd | 内視鏡用処置具 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517156A (ja) * | 1974-06-10 | 1976-01-21 | Gen Foods Corp | |
| JPS54107279A (en) * | 1978-02-10 | 1979-08-22 | Nec Corp | Semiconductor device |
| JPS54108588A (en) * | 1978-02-14 | 1979-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Structure of large-scale integrated circuit chip |
| JPS5538021A (en) * | 1978-09-11 | 1980-03-17 | Toshiba Corp | Semiconductor device |
| JPS58143566A (ja) * | 1982-02-22 | 1983-08-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1985
- 1985-08-06 JP JP17388285A patent/JPS6233448A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517156A (ja) * | 1974-06-10 | 1976-01-21 | Gen Foods Corp | |
| JPS54107279A (en) * | 1978-02-10 | 1979-08-22 | Nec Corp | Semiconductor device |
| JPS54108588A (en) * | 1978-02-14 | 1979-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Structure of large-scale integrated circuit chip |
| JPS5538021A (en) * | 1978-09-11 | 1980-03-17 | Toshiba Corp | Semiconductor device |
| JPS58143566A (ja) * | 1982-02-22 | 1983-08-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10155804A (ja) * | 1996-11-28 | 1998-06-16 | Asahi Optical Co Ltd | 内視鏡用処置具 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4276557A (en) | Integrated semiconductor circuit structure and method for making it | |
| US4332839A (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| TWI283891B (en) | Passive device and method for forming the same | |
| US5466638A (en) | Method of manufacturing a metal interconnect with high resistance to electromigration | |
| JP2577342B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61142739A (ja) | 半導体装置の製造方法 | |
| JPH0468786B2 (ja) | ||
| US6605533B2 (en) | Process for forming low resistance metal silicide local interconnects | |
| EP0183995B1 (en) | Semiconductor device having a polycrystalline silicon interconnection layer and method for its manufacture | |
| USRE32207E (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| US5068710A (en) | Semiconductor device with multilayer base contact | |
| JPS6233448A (ja) | 半導体装置 | |
| JPH0258259A (ja) | 半導体装置の製造方法 | |
| JPS5898963A (ja) | 半導体装置 | |
| JPS61150376A (ja) | 半導体装置 | |
| JPH11214620A (ja) | 半導体コンデンサおよびこれを備えた半導体装置並びにその製造方法 | |
| JPS625657A (ja) | 半導体集積回路装置 | |
| JP3147374B2 (ja) | 半導体装置 | |
| JPS5898968A (ja) | 半導体装置 | |
| JPH03261177A (ja) | 半導体装置のゲート電極構造 | |
| JPS62244161A (ja) | 高抵抗素子の形成方法 | |
| JPH0567066B2 (ja) | ||
| JPH05198789A (ja) | 半導体装置の製造方法 | |
| JPH0154867B2 (ja) | ||
| JPS6182479A (ja) | 半導体装置の製造方法 |