JPH0482220A

JPH0482220A - 半導体装置の製造方法

Info

Publication number: JPH0482220A
Application number: JP19474190A
Authority: JP
Inventors: Hirobumi Sumi; 博文角
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-07-25
Filing date: 1990-07-25
Publication date: 1992-03-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は積層配線構造を有するような半導体装置の製造
方法に関する。

〔発明の概要〕

本発明は、半導体基板上に金属膜の合金化処理により配
線層を形成する半導体装置の製造方法において、その合
金化処理を行う膜を半絶縁性半導体膜とすることにより
、大幅なプロセスの簡素化等を実現するものである。

〔従来の技術〕

ゲートアレイ等の半導体集積回路装置では、その高集積
化と共に、トランジスタ等の素子の使用効率の増加が求
められている。そして、素子の使用効率を高めるため、
その配線構造を多層化することが検討されており、例え
ば２層のアルミ配線構造では使用効率が３８％であるが
、３層のアルミ配線構造とすることにより使用効率は５
９％まで向上する。

さらに、従来の技術として、同一チップ上にアルミ配１
１層以外にタングステン、モリブデン、チタン等の高融
点金属やそのシリサイド等を配線層として用いる技術が
あり、例えば特開昭６３−２７０３７号公報にその技術
の記載がある。

〔発明が解決しようとする課題〕

ところが、配線構造をさらに多層構造にして素子の使用
効率を高めようとする場合において、単純に配線層を積
層させるのみでは、加工精度が劣化する。従って、配線
層の多層化に伴って配線層の層間構造を十分に平坦化す
る必要があるが、３層以上のアルミ配線層を形成する場
合では、その平坦化が容易ならず、またコンタクトホー
ルのアスペクト比も大きくなるために、アルミ配線層の
ステノブカハレーノも低下して、アルミ配線層の段切れ
等が発生する。

また、前記公開公報の高融点金属或いはそのシリサイド
層では、少なくとも配線として使用するために高融点金
属或いはそのシリサイド層のパタニングが必要となる。

しかし、バターニング工程では、レジスト膜の塗布、工
、チング等の作業が伴うことになり、全体的なコスト低
減を図るため、それらの工程数の短縮化がプロセス上求
められている。

そこで、本発明は上述の技術的な課題に鑑み、配線構造
の平坦化によって、配線の信頬性の向上を図り、また、
プロセスの簡素化等も実現するような半導体装置の製造
方法を提供することを目的とする。

［課題を解決するための手段；上述の目的を達成するために、本発明の半導体装置の製
造方法は、半導体基板上に半絶縁性半導体膜を形成し、
前記半絶縁性半導体膜上に選択的に金属膜を形成し、そ
の金属膜を前記半絶縁性半導体膜と合金化処理して、前
記半絶縁性半導体膜を選択的に低抵抗化させることを特
徴とする。

ここで、前記半絶縁性半導体膜としては、−例として、
特公昭５５−１３４２６号公報に記載されるような２〜
４５ａｔ％の酸素を含有するシリコン多結晶膜である所
謂５ＩＰＯＳ膜を用いることができ、また、前記金属膜
としては、チタンタングステン、モリブデン等の高融点
金属等を用いることができる。また、前記合金化処理と
しては、例えば、短時間熱処理法を用いることができる
。

〔作用］半絶縁性半導体膜は、合金化処理しない部分は絶縁膜と
して機能し、合金化処理した部分だけが選択的に配線と
して機能する。従って、被着した半絶縁性半導体膜をバ
ターニングすることなく、選択的に配線層にすることが
でき、バターニングする工程が省略できる分だけ、その
工程が簡略化される。また、半絶縁性半導体膜の一部が
そのまま配線層となるため、半絶縁膜半導体膜を平坦に
保つことができ、多層化に存利となる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例は、ゲートアレイの製造方法の例であり、Ｓ　
Ｉ　ＰＯ５膜と選択的に形成されたチタン膜の合金化処
理により、選択的パターンの配線層が形成される例であ
る。

まず、第１１１Ｆを参照して、初めに本実施例により製
造されるゲートアレイのレイアウトの一部について簡単
に説明する。本実施例のゲートアレイは、−列毎にｎＭ
ＯｓトランジスタとｐＭＯｓトランジスタが交互に形成
され、ｎＭＯ３）ランジスタが領域１１に形成され、ｐ
ＭＯ３）ランジスタが領域１２に形成される。領域１１
．１２中の斜線部分の領域は、それぞれゲート電極１３
を示す。各ゲート電極１３は略コ字状の形状を有し、中
央の細い部分の下部が実効的なチャンネル領域とされる
。Ｐ型若しくはｎ型の不純物拡散領域からなるソース領
域（Ｓ）とドレイン領域（Ｄ）は、そのゲート電極１３
を挟んで対向するように半導体基板の表面に形成され、
ドレイン領域（Ｄ）は、回申Ｘ方向に隣接する同一領域
内のゲート電極で共通の領域とされ、２つのソース領域
（Ｓ）の間にドレイン領域（Ｄ）が配置されるレイアウ
トになっている。平面上、領域１１．．１２のＭＯＳト
ランジスタ以外の領域は、配線領域とされ、その配線領
域には、アルミ配線１４が形成されると共に、シリサイ
ド配線１５が形成される。アルミ配線１４は主にＸ方向
に並ぶコンタクト部１６，１６間を結線するようなパタ
ーンとされ、シリサイド配線１５と主にＹ方向に並んだ
コンタクト部１６．１６間を結線するようなパターンと
される。

そして、シリサイド配線１５は、特に全面に形成された
半絶縁性半導体膜であるＳ　Ｉ　ＰＯ５膜をチタン膜で
選択的に合金化処理して形成される。このため、次に説
明するように、平坦化が容易とされ、パターン形成工程
も簡略化される。

次に、第２図ａ〜第２図Ｃを用いて、本実施例のゲート
アレイの製造方法について説明する。

まず、第２図ａに示すように、シリコン基板２１上に、
選択酸化法を用いて比較的に膜厚の厚いフィールド酸化
膜２２と比較的に膜厚の薄いゲート酸化膜２３が形成さ
れる。また、図示を省略しているが、シリコン基板２１
上には、基板と反対導電型のウェル領域も形成され、そ
のウェル領域にも同様にフィールド酸化膜とゲート酸化
膜が形成される。フィールド酸化膜２２は素子分離領域
として機能する。このようなフィールド酸化膜２２及び
ゲート酸化ＷＩＪ、２３が形成された後、全面にポリシ
リコン膜が形成され、所要のパターンエツチングにより
ゲート酸化膜２３上からフィールド酸化膜２２上にかけ
て残存するように、そのポリシリコン膜がバターニング
される。このバターニングされたポリシリコン膜２４は
、ＭＯＳトランジスタのゲート電極として機能する。

このようなポリシリコン膜２４が選択的に形成された後
、イオン注入により該ポリシリコン膜２４とセルファラ
インでシリコン基板２１の表面でフィールド酸化膜２２
に囲まれた領域に、不純物拡散領域２５が形成される。

また、図示しないウェル領域の表面にも、同様に不純物
拡散領域がセルファラインで形成される。これら不純物
拡散領域２５が活性化処理されて、ソース領域若しくは
ドレイン領域として機能する。このような不純物拡散領
域２５の形成の後、不純物拡散領域２５上の一部のゲー
ト酸化膜２３は除去され、基板表面の一部が露出するこ
とになる。

次に、全面に半絶縁性半導体膜として５ＩＰＯ５膜２６
が堆積される。このＳ　Ｉ　ＰＯ３膜２６は、ポリシリ
コンに２〜４５ａｔ％の酸素を含有する膜であり、例え
ば２０〜４０．ａｔ％の酸素を含有する。各ポリシリコ
ンの粒径は１００〜数１００人であって、個々のグレイ
ンはＳｉ濃濃度１０ユ３〜１０１４散した酸素原子とからなっており、且つグレイン間には
酸素原子に冨むグレインバウンダリが形成されている．
また、このＳ　Ｉ　ＰＯ５Ｏ５膜２６１０ＴΩ／口以上
の高い抵抗値を有する。

次に、全面に形成されたＳ　Ｉ　ＰＯ３膜２６上に、高
融点金属膜としてチタン膜２７を同しく全面に堆積させ
る。

このように全面に堆積したチタン膜２７を続いてバター
ニングするにのバターニングのパタンは、前述のシリサ
イド配線１５のパターンであり、第２図すに示すように
、配線として残す以外の領域はエツチングにより除去さ
れる。

チタンｌ！９２７をバターニングして選択的に５ｒＰＯ
５膜２６上に残存させた後、短時間熱処理法により、チ
タン膜２７の合金化処理を行う。ここで、短時間熱処理
法は、レーザーやフラッシュランプ　ハロゲンランプ、
カーボンヒーター、電子ビーム等の熱源が使用される。

この短時間熱処理法ムこよる合金化処理によって、チタ
ン膜２７が残っている領域のＳ　Ｉ　ＰＯ３膜２６は、
その上部のチタン膜２７と反応して、チタンシリサイド
膜２８となる。このような合金化処理により形成された
チタンシリサイド８２Ｂは、およそ１０Ω／二以下の低
抵抗な配線として機能する。一方、チタン膜２７の除去
されたｗＩ域のＳ　Ｉ　ＰＯ５Ｏ５膜２６そのまま高抵
抗な領域として残存し、絶縁膜として機能する。第２図
Ｃ中、チタンシリサイド膜２８ａは、ゲート電極である
ポリシリコン膜２４。

２４の間の配線用に使用され、チタンシリサイド膜２８
ｂは、ソース領域若しくはドレイン領域としの不純物拡
散領域２５．２５の闇の配線用に使用される。

そして、選択的にＳ　Ｉ　ＰＯ３膜２６に形成されたチ
タンシリサイド膜２Ｂ上に眉間絶縁膜２９が形成され、
以下、この層間絶縁膜２９上に第１層目のアルミ配線層
１層間絶縁膜、第２層目のアルミ配線層等が形成されて
、配線の多層化がなされることになる。

以上のようなゲートアレイの製造方法では、層間絶縁膜
として機能するＳ　Ｉ　ＰＯ３膜２６の一部が選択的に
配線として機能するため、Ｓ　Ｉ　ＰＯ３膜２６として
残された領域と最終的に配線となるチタンシリサイド膜
２８との段差は、比較的に小さなものとなる。従って、
その上部に多層のアルミ配線層を形成する際には、段差
が小さい分だけ容易に平坦化することができ、多層構造
の配線の形成に極めて有利である。また、配線層のパタ
ーンを得るために必要なバターニング工程は、チタン膜
２７のバターニング工程のみであり、コンタクトホール
の形成や、配線の下部のポリシリコン層のベターニング
等は不要である。従って、本実施例によって製造工程の
簡略化を図ることができる。

なお、上述の実施例では、ゲートアレイの製造方法につ
いて説明したが、本発明の半導体装置は、ゲートアレイ
に限定されず、他のＡＳＩＣや、メモリ、その他のＩＣ
に通用することが可能である。

また、本実施例では、第１層目の配線のみを５ＩＰＯ３
膜の合金化処理により形成したが、第２層目或いはそれ
以上の配線のそれぞれ或いは全部を５ｒｐｏｓ膜の合金
化処理により形成することも可能である。

〔発明の効果〕

本発明の半導体装置の製造方法は、上述の半絶縁性半導
体膜を選択的に合金化処理して低抵抗な配線を形成する
ために、配線構造の多層化を図る場合に有利であり、ま
た、複雑な工程の簡略化も図ることができる。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造方法にかかるゲート
アレイの模式的なレイアウト、第２図ａ〜第２図Ｃは本
発明の半導体装置の製造方法の一例をその工程に従って
説明するためのそれぞれ工程断面図である。２１・・・ノリコン基板２４・・・ポリシリコン膜２５・・・不純物拡散領域２６・・・５ＩＰＯ３膜２７・・・チタン膜２８・・・チタンシリサイド′膜

Claims

【特許請求の範囲】

　半導体基板上に半絶縁性半導体膜を形成し、前記半絶
縁性半導体膜上に選択的に金属膜を形成し、その金属膜
を前記半絶縁性半導体膜と合金化処理して、前記半絶縁
性半導体膜を選択的に低抵抗化させることを特徴とする
半導体装置の製造方法。