JPH0380564A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置及びその製造方法に関し、
特に半導体基板と基板上に設けられた多結晶シリコン層
との接続構造及びその製造方法に関する。

〔従来の技術〕

従来のこの種の半導体集積回路装置について第３図（ａ
）〜（ｃ）を参照して説明する。

ここでは、バイポーラ型メモリ・セルにおけるダイオー
ドと抵抗との接続部について説明する。

第３図（ａ）にバイポーラ型メモリ・セルの等何回路を
示す。バイポーラトランジスタ１のコレクタＣ及びベー
スＢは、それぞれショットキ・バリア・ダイオード２及
び保持抵抗３を介してワード（ＷＴ）ライン４に接続さ
れている。トランジスタ１のコレクタＣは隣接するバイ
ポーラトランジスタ７のベースに、ベースＢは同じくコ
レクタに接続されている。また書き込み用エミッタＥ１
はデータライン５に、保持用エミッタＥ２は隣接するバ
イポーラトランジスタ７のエミッタと共に定電流源（図
示せず）に接続されている。バイポーラトランジスタ７
のコレクタはショットキ・バリア・ダイオード８を介し
て、またベースも抵抗９を介してＷＴライン４に接続さ
れている。こうしたメモリ・セル構造において第３図（
ａ）の点線円内に示されるＷ１ライン４に共通接続され
るショットキ・バリア・ダイオード２と保持抵抗３の構
造を第３図（ｂ）及び（ｃ）に示す。Ｐ型シリコン基板
３１に形成されたＮ＋埋込み拡散層３２上にＮ−エピタ
キシャル層３３が設けられ、Ｎ−エピタキシャル層３３
表面からシリコン基板３１に至る分離領域３５に囲まれ
た素子領域にダイオード２と抵抗３が形成される。抵抗
３はこの領域外部から延びる多結晶シリコン層３７によ
って形成され、Ｎ−エピタキシャル層３３とその表面に
設けられた白金シリサイド（Ｐｔ−８ｉ）等の高融点金
属シリサイド膜４０とによりショットキ・バリア・ダイ
オード２が形成される。これらの抵抗３とダイオード２
とは、異なる領域において共通の金属配線４２に接続さ
れている。また金属配線４２と抵抗用多結晶シリコン層
３７との間には白金シリサイド膜３９とバリアメタル４
１からなる２層膜が、ダイオード２の白金シリサイド膜
４０と金属配線４２との間にはバリアメタル４１が設け
られる。これは金属配線４２として用いられるアルミニ
ウムとＮ−エピタキシャル層３３あるいは抵抗用多結晶
シリコン層３７のシリコンとの合金反応を防止するため
であり、バリアメタル４１としては一般にチタンタング
ステン（ＴｉＷ）。

窒化チタン（ＴｉＮ）、タングステン（Ｗ）等が用いら
れる。また、白金シリサイド膜３９は抵抗用多結晶シリ
コン層３７とのオーミック接触をとるために形成される
。

次に従来構造の製造方法について説明する。第３図（ｃ
）に示すようにＰ型シリコン基板３１上層にヒ素の拡散
等によりＮ＋領領域形成し、このＰ型シリコン基板３１
上にＮ−型のエピタキシャル層を形成してＮ＋埋込み拡
散領域３２及びＮ−エピタキシャル領域３３を形成する
。次に分離領域形戒のためＮ＋領域３２及びＮ−領域３
３を選択的にエツチングし、シリコン基板３１まで届か
せる。

その後ポロン等のイオン注入を行ない反転防止領域３４
を形成する。次に埋設用に酸化膜等の絶縁膜を埋込み堆
積させた後、エッチバックを行ない分離領域３５を形成
する。続いて全面に第１の絶縁膜３６を形威し、その上
層に多結晶シリコンを成長させ、ポロン又はリン等のイ
オン注入を行ない、フォトリソグラフィー技術等を用い
所定形状にパターニングして抵抗用多結晶シリコン層３
７を形成する。その徒弟２の絶縁膜３８を形成し、ショ
ットキ・バリア・ダイオード２の形成領域と保持抵抗３
の一端の取り出し部にコンタクト孔を各々離間して設け
る。エツチング技術によりダイオード２形戒領域では第
１および第２の絶縁膜３６．３８をエツチングし、Ｎ−
領域３３表面を露出させ、保持抵抗の取り出し部は、第
２の絶縁膜３８をエツチングし、多結晶シリコン３７表
面を露出させる。これらの領域に白金（Ｐｔ）をスパッ
タし、５００℃程度の熱処理を行ない、白金シリサイド
膜３９．４０を形成する。次にチタンタングステン（Ｔ
ｉＷ）等のバリアメタル４１をスパッタした後パターニ
ングを行ない、アルミニウム等の金属配線４２を形成す
る。

上述した従来の半導体集積回路ではショットキ・バリア
・ダイオード２と保持抵抗３の接続を各々独立したコン
タクト孔を設けて行なっておりメモリ・セル回路等の繰
り返しパターンではセル面積が増大するという欠点があ
る。

〔発明が解決しようとする課題〕

本発明の目的は、半導体基板と基板上に設けられた多結
晶シリコン層との接続部において、同一領域で多結晶シ
リコン層の取り出しと基板への接続を行なうことにより
、大幅な面積の縮小を可能とし、集積回路チップの集積
化を可能とする半導体集積回路装置とその製造方法を提
供するものである。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、単結晶半導体層上に第
１の開孔部を有して設けられた第１の絶縁膜と、前記第
１の開孔部内に一端が突出し、所定の形状で前記第１の
絶縁膜上に設けられた多結晶シリコン層と、前記第１の
開孔部より開孔面積が大きく、かつ、前記第１の開孔部
を露出するように形成された第２の開孔部を有して前記
第１の絶縁膜及び多結晶シリコン層上に設けられた第２
の絶縁膜と、前記第１の開孔部内の前記単結晶半導体層
表面及び前記第２の開孔部内の前記多結晶シリコン表面
に設けられた高融点金属シリサイド膜と、前記第２の開
孔部を覆うよう設けられた高融点金属膜と、前記高融点
金属膜を覆って所定の形状で設けられた金属層とを有し
ている。

また、本発明の半導体集積回路装置の製造方法は、半導
体基板上に所定の導電型を有する単結晶半導体層を形成
する工程と、前記単結晶半導体層表面から前記半導体基
板に達する溝を形成する工程と、前記溝に絶縁物を埋め
込む工程と、前記単結晶半導体層表面に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に所定の形状の多
結晶シリコン層を形成する工程と、前記第１の絶縁膜及
び前記多結晶シリコン層上に第２の絶縁膜を形成する工
程と、同一開孔部内に前記単結晶半導体表面と前記多結
晶シリコン層表面とが露出するように前記第１及び第２
の絶縁膜を除去する工程と、全面に第１の高融点金属を
被着し、熱処理を施し、前記露出した単結晶半導体層表
面と多結晶シリコン層表面とに高融点金属シリサイド膜
を形成する工程と、前記第１及び第２の絶縁膜に形成さ
れた開孔部内にのみ前記高融点金属シリサイド膜を残す
工程と、前記開孔部を覆うように第２高融点金属膜を形
成する工程と、前記第２の高融点金属膜上に金属導電層
を形成する工程とを含んでいる。

このような構成及び製造方法により半導体基板と多結晶
シリコン層とは、第１及び第２の絶縁膜に設けられた同
一開孔部内で接続されるため、これらのコンタクトに必
要とされる面積は小さくて良い。また、相互の接続のた
めの開孔部は１つのコンタクトにつき１つで済むため、
マスクパターンが簡略化される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（ａ）〜（ｃ）は本発明の第１の実施例である。

第１図（ａ）は本発明を適用したバイポーラ型メモリ・
セルの等価回路図である。電気的接続については、前述
した第３図（ａ）と同一であるため、ここでは説明を省
略する。

第１図（ａ）の点線内内に示されたショットキ・バリア
・ダイオード２と保持抵抗３との接続構造を第１図（ｂ
）及び（Ｃ）を用いて詳述する。シリコン基板１１上に
設けられたＮ＋埋込み拡散層重２及びＮ−エピタキシャ
ル層１３を貫通してシリコン基板１１に至る分離領域１
５に囲まれた素子領域にダイオード２と保持抵抗３が形
成される。抵抗３は、この領域外部から延びる多結晶シ
リコン層１７によって形成され、Ｎ−エピタキシャル層
１３とこのＮ−エピタキシャル層１３上に設けられた白
金シリサイド膜（ＰｔＳｉ）１９．２０とによりショッ
トキ・バリア・ダイオード２が形成される。これらの抵
抗３とダイオード２とは、同じ領域内で共通の金属配線
２２に接続されている。

また金属配線２２と抵抗用多結晶シリコン層１７との間
には白金シリサイド膜１９をバリアメタル２１からなる
２層膜が、ダイオード２の白金シリサイド膜２０と金属
配線２２との間には、チタン・タングステン等のバリア
メタル１９が設けられる。このように保持抵抗３用の多
結晶シリコン層１７の取り出し部をショットキ・バリア
・ダイオード２の形成領域と同一の開孔部に設けること
により相互の接続領域が大幅に集積化される。

次に製造方法について説明する。Ｐ型シリコン基板１１
上に埋込みヒ素拡散等にょるＮ＋領域１２及びエピタキ
シャルＮ−領域１３を形成する。

次に分離領域形成のためＮ−領域１２及びＮ＋領域１３
を選択的にエツチングし、Ｐ型シリコン基板１１まで届
かせる。その後ポロン等のイオン注入を行ない反転防止
領域１４を形成する。次に埋設用に酸化膜等の絶縁膜を
堆積した後、エッチ・バックを行ないその後シリコン酸
化膜等の第１の絶縁膜１６を形成する。次に多結晶シリ
コンを成長させポロン又はリン等のイオン注入を行ない
、フォトリソグラフィー技術等を用い、所定の抵抗値を
有する多結晶シリコン層１７を形成する。その後シリコ
ン酸化膜等の第２の絶縁膜１８を形成し、ショットキ・
バリア・ダイオード２及び保持抵抗３の取り出し部の接
続を行なう共通の開孔部を形成する。ここで、この開孔
部は１回のエツチング工程により抵抗部では絶縁膜１８
のみを除去し、ダイオード部では絶縁膜１６．１８を除
去することにより形成される。このエツチングによりＮ
−領域１３表面及び多結晶シリコン層１７表面を露出さ
せた後、白金（Ｐｔ）をスパッタし、５００℃程度の熱
処理を行ない、多結晶シリコン層１７表面とＮ−領域１
３表面にそれぞれ白金シリサイド９及び２０を形成する
。次にチタンタングステン等のバリアメタル２１を全面
にスパッタし開孔部を覆うようにパターニングを行ない
、アルミニウム等の金属配線２２を形成する。

以上のように絶縁膜１６．１８に形成された同一の開孔
部で保持抵抗３用の多結晶シリコン層１７の取り出しと
ショットキ・バリア・ダイオード２とを形成しているた
め白金シリサイド膜１９゜２０とバリアメタル２１との
２層膜のパターンカ単純化されると共に、ショットキ・
バリア・ダイオード２と保持抵抗３の接続領域は大幅に
縮小され、メモリ・セル回路等の繰り返しパターンにお
いても集積化の阻害を抑制できる。

第２図（ａ）〜（ｃ）に本発明の第２の実施例を示す。

本実施例では基板と抵抗とを接続する構成について述べ
る。

第２図（ａ）にバイポーラ型入力回路の等価回路を示す
。バイポーラトランジスタ２３のコレクタＣには第１の
電源電位Ｖ。０が与えられ、ベースＢには入力信号が与
えられる。エミッタＥは内部回路２５に接続されると共
に抵抗２４を介して第２の電源電位Ｖオに接続されてい
る。こうした回路構成において、第２図（ａ）の点線円
内に示される抵抗２４と第２の電源電位■８８の接続部
の構造を第２図（ｂ）及び（ｃ）に示す。Ｐ型シリコン
基板１１上に設けられたＮ−エピタキシャル層１３表面
からシリコン基板１１に至る分離領域１５に囲まれた領
域内で抵抗２４と基板１１とが接続される。抵抗２４が
接続されるＮ−エピタキシャル層１３にはＰ＋領域２３
が基板１１に達するように設けられている。抵抗２４を
構成する多結晶シリコン層１７が第１の絶縁膜１６と第
２の絶縁膜１８との間に設けられ、Ｎ−エピタキシャル
層１３のＰ＋領域２３上に設けられた絶縁膜１６及び１
８の開孔部で多結晶シリコン層１７の一部が露出してい
る。この開孔部のＰ＋領域２３露出部上には白金シリサ
イド膜２０が設けられ、また多結晶シリコン層１７の露
出部には白金シリサイド膜１９が設けられている。これ
らの白金シリサイド膜１９．２０は共通のバリア・メタ
ル２１を介して金属配線２２に接続されている。

次に製造方法について説明する。まずＰ型シリコン基板
ｌｌ上にＮ−エピタキシャル領域１３を形成する。次に
分離領域形成のためＮ−領域１３を選択的にエツチング
しＰ型シリコン基板１１まで届かせる。その後ポロン等
のイオン注入を行ない反転防止領域１４を形成する。次
に埋設用に酸化膜等の絶縁膜を堆積した後エッチバック
を行ない平坦化する。次にイオン注入等を用いて選択的
にＰ型シリコン基板１１まで拡散させるＰ＋領域２３を
形成し、その後第１の絶縁膜１６を形成する。次に多結
晶シリコン１７を成長させ、ボロン又はリン等のイオン
注入を行ない、フォトリソグラフィー技術等を用いて所
定の抵抗値を有する多結晶シリコン１６層をパターニン
グ形成する。その後第２の絶縁膜１８を形成し、Ｐ＋領
域２３及び多結晶シリコン層１６の取り出し部を同一の
開孔部内で露出させる。この時、多結晶シリシンと絶縁
膜のエツチングレートの違いを利用して１個のエツチン
グ工程でＰ＋領域２３表面及び多結晶シリコン１７表面
を露出させた後、白金ＣＰｔ）をスパッタし５００℃程
度の熱処理を行ないｐｔ−８ｉ　１９及び２０を形成す
る。次にチタンタングステン（ＴｉＷ）等のバリア・メ
タル２１をスパッタし、開孔部を覆うようにパターニン
グを行ないその上層にアルミニウム等の金属配線２２を
形成する。以上により第２図Ｃができ上がる。

このようにして、例えばショットキ・バリア・ダイオー
ドと抵抗がマージンなしに接続できるので１メモリ・セ
ル当り５μｍ程度の縮少ができ、例えば６４　ｋｂｉｔ
のメモリでは１．３　ｍｍのチップ縮少が可能となる。

〔発明の効果〕

以上説明したように本発明はシリコン基板と多結晶シリ
コンによる抵抗を同一の開孔部にて接続することにより
必要パターン面積を縮少することができ、半導体集積回
路の形成されるチップを縮少できる効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示すバイポーラ
型メモリ・セルの等価回路図、第１図（ｂ）は第１図（
ａ）の点線円内のパターン図、第１図（ｃ）は第１図（
ｂ）のＡ−Ａ’線断面図、第２図（ａ）は本発明の第２
の実施例を示すバイポーラ型入力回路の等価回路図、第
２図（ｂ）は第２図（ａ）の点線円内のパターン図、第
２図（ｃ）は第２図（ｂ）のＢ−Ｅ’線断面図、第３図
（ａ）は従来例を示すバイポーラ型メモリ・セルの等価
回路図、第３図（ｂ）は第３図（ａ）の点線円内のパタ
ーン図、第３図（ｃ）は第３図（ｂ）のｃ−ｃ’線断面
図である。 １．７，２３・・・・・・バイポーラトランジスタ、２
．８・・・・・・ショットキ・バリア・ダイオード、３
．９・・・・・・保持抵抗、４・・・・・・ワード（Ｗ
、）ライン、５，６・・・・・・データライン、１１．
３１・・・・・・シリコン基板、１２．３２・・・・・
・Ｎ＋埋込み拡散領域、１３．３３・・・・・・Ｎ−エ
ピタキシャル領域、１４．３４・・・・・・反転防止領
域、１５．３５・・・・・・分離領域、１６．１８，３
６．３８・・・・・・絶縁膜、１７゜３７・・・・・・
多結晶シリコン層、１９，２０，３９゜４０・・・・・
・白金シリサイド（Ｐｔ−８ｉ）膜、２１゜４１・・・
・・・バリアメタル、２２．４２・・・・・・金属配線
、２４・・・・・・抵抗、２５・・・・・・内部回路。

Claims (1)

1. 【特許請求の範囲】 １、単結晶半導体層上に第１の開孔部を有して設けられ
   た第１の絶縁膜と、前記第１の開孔部内に一端が突出し
   、所定の形状で前記第１の絶縁膜上に設けられた多結晶
   シリコン層と、前記第１の開孔部より開孔面積が大きく
   、かつ、前記第１の開孔部を露出するように形成された
   第２の開孔部を有して前記第１の絶縁膜及び多結晶シリ
   コン層上に設けられた第２の絶縁膜と、前記第１の開孔
   部内の前記単結晶半導体層表面及び前記第２の開孔部内
   の前記多結晶シリコン表面に設けられた高融点金属シリ
   サイド膜と、前記第２の開孔部を覆うように設けられた
   高融点金属膜と、前記高融点金属膜を覆って所定の形状
   で設けられた金属層とを有することを特徴とする半導体
   集積回路装置。 ２、前記単結晶半導体層がＰ型シリコン基板上に形成さ
   れたＮ型エピタキシャル層であり、前記高融点金属シリ
   サイド膜が白金シリサイド膜であることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。 ３、前記単結晶半導体層が所定電位にバイアスされたシ
   リコン基板に電気的に接続された半導体層であることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。 ４、半導体基板上に所定の導電型を有する単結晶半導体
   層を形成する工程と、前記単結晶半導体層表面から前記
   半導体基板に達する溝を形成する工程と、前記溝に絶縁
   物を埋め込む工程と、前記単結晶半導体層表面に第１の
   絶縁膜を形成する工程と、前記第１の絶縁膜上に所定の
   形状の多結晶シリコン層を形成する工程と、前記第１の
   絶縁膜及び前記多結晶シリコン層上に第２の絶縁膜を形
   成する工程と、同一開孔部内に前記単結晶半導体表面と
   前記多結晶シリコン層表面とが露出するように前記第１
   及び第２の絶縁膜を除去する工程と、全面に第１の高融
   点金属を被着し、熱処理を施し、前記露出した単結晶半
   導体層表面と多結晶シリコン層表面とに高融点金属シリ
   サイド膜を形成する工程と、前記第１及び第２の絶縁膜
   に形成された開孔部内にのみ前記高融点金属シリサイド
   膜を残す工程と、前記開孔部を覆うように第２高融点金
   属膜を形成する工程と、前記第２の高融点金属膜上に金
   属導電層を形成する工程とを含むことを特徴とする半導
   体集積回路装置の製造方法。 ５、前記単結晶半導体層がＰ型シリコン基板上に形成さ
   れたＮ型エピタキシャル層であり、前記高融点金属シリ
   サイド膜が白金シリサイド膜であることを特徴とする特
   許請求の範囲第４項記載の半導体集積回路装置の製造方
   法。 ６、前記単結晶半導体層が所定電位にバイアスされたシ
   リコン基板に電気的に接続された半導体層であることを
   特徴とする特許請求の範囲第４項記載の半導体集積回路
   装置の製造方法。