JP2611443B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JP2611443B2 JP2611443B2 JP1217930A JP21793089A JP2611443B2 JP 2611443 B2 JP2611443 B2 JP 2611443B2 JP 1217930 A JP1217930 A JP 1217930A JP 21793089 A JP21793089 A JP 21793089A JP 2611443 B2 JP2611443 B2 JP 2611443B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置及びその製造方法に関
し、特に半導体基板と基板上に設けられた多結晶シリコ
ン層との接続構造及びその製造方法に関する。
し、特に半導体基板と基板上に設けられた多結晶シリコ
ン層との接続構造及びその製造方法に関する。
従来のこの種の半導体集積回路装置について第３図
（ａ）〜（ｃ）を参照して説明する。
（ａ）〜（ｃ）を参照して説明する。
ここでは、バイポーラ型メモリ・セルにおけるダイオ
ードと抵抗との接続部について説明する。第３図（ａ）
にバイポーラ型メモリ・セルの等価回路を示す。バイポ
ーラトランジスタ１のコレクタＣ及びベースＢは、それ
ぞれショットキ・バリア・ダイオード２及び保持抵抗３
を介してワード（WT）ライン４に接続されている。トラ
ンジスタ１のコレクタＣは隣接するバイポーラトランジ
スタ７のベースに、ベースＢは同じくコレクタに接続さ
れている。また書き込み用エミッタE1はデータライン５
に、保持用エミッタE2は隣接するバイポーラトランジス
タ７のエミッタと共に定電流源（図示せず）に接続され
ている。バイポーラトランジスタ７のコレクタはショッ
トキ・バリア・ダイオード８を介して、またベースも抵
抗９を介してWTライン４に接続されている。こうしたメ
モリ・セル構造において第３図（ａ）の点線円内に示さ
れるWTライン４に共通接続されるショットキ・バリア・
ダイオード２と保持抵抗３の構造を第３図（ｂ）及び
（ｃ）に示す。Ｐ型シリコン基板31に形成されたN+埋込
み拡散層32上にN-エピタキシャル層33が設けられ、N-エ
ピタキシャル層33表面からシリコン基板31に至る分離領
域35に囲まれた素子領域にダイオード２と抵抗３が形成
される。抵抗３はこの領域外部から延びる多結晶シリコ
ン層37によって形成され、N-エピタキシャル層33とその
表面に設けられた白金シリサイド（Pt−Si）等の高融点
金属シリサイド膜40とによりショットキ・バリア・ダイ
オード２が形成される。これらの抵抗３とダイオード２
とは、異なる領域において共通の金属配線42に接続され
ている。また金属配線42と抵抗用多結晶シリコン層37と
の間には白金シリサイド膜39とバイアメタル41からなる
２層膜が、ダイオード２の白金シリサイド膜40と金属配
線42との間にはバイアメタル41が設けられる。れは金属
配線42として用いられるアルミニウムとN-エピタキシャ
ル層33あるいは抵抗用多結晶シリコン層37のシリコンと
の合金反応を防止するためであり、バリアメタル41とし
ては一般にチタンタングステン（TiW），窒化チタン（T
iN），タングステン（Ｗ）等が用いられる。また、白金
シリサイド膜39は抵抗用多結晶シリコン層37とのオーミ
ック接触をとるために形成される。
ードと抵抗との接続部について説明する。第３図（ａ）
にバイポーラ型メモリ・セルの等価回路を示す。バイポ
ーラトランジスタ１のコレクタＣ及びベースＢは、それ
ぞれショットキ・バリア・ダイオード２及び保持抵抗３
を介してワード（WT）ライン４に接続されている。トラ
ンジスタ１のコレクタＣは隣接するバイポーラトランジ
スタ７のベースに、ベースＢは同じくコレクタに接続さ
れている。また書き込み用エミッタE1はデータライン５
に、保持用エミッタE2は隣接するバイポーラトランジス
タ７のエミッタと共に定電流源（図示せず）に接続され
ている。バイポーラトランジスタ７のコレクタはショッ
トキ・バリア・ダイオード８を介して、またベースも抵
抗９を介してWTライン４に接続されている。こうしたメ
モリ・セル構造において第３図（ａ）の点線円内に示さ
れるWTライン４に共通接続されるショットキ・バリア・
ダイオード２と保持抵抗３の構造を第３図（ｂ）及び
（ｃ）に示す。Ｐ型シリコン基板31に形成されたN+埋込
み拡散層32上にN-エピタキシャル層33が設けられ、N-エ
ピタキシャル層33表面からシリコン基板31に至る分離領
域35に囲まれた素子領域にダイオード２と抵抗３が形成
される。抵抗３はこの領域外部から延びる多結晶シリコ
ン層37によって形成され、N-エピタキシャル層33とその
表面に設けられた白金シリサイド（Pt−Si）等の高融点
金属シリサイド膜40とによりショットキ・バリア・ダイ
オード２が形成される。これらの抵抗３とダイオード２
とは、異なる領域において共通の金属配線42に接続され
ている。また金属配線42と抵抗用多結晶シリコン層37と
の間には白金シリサイド膜39とバイアメタル41からなる
２層膜が、ダイオード２の白金シリサイド膜40と金属配
線42との間にはバイアメタル41が設けられる。れは金属
配線42として用いられるアルミニウムとN-エピタキシャ
ル層33あるいは抵抗用多結晶シリコン層37のシリコンと
の合金反応を防止するためであり、バリアメタル41とし
ては一般にチタンタングステン（TiW），窒化チタン（T
iN），タングステン（Ｗ）等が用いられる。また、白金
シリサイド膜39は抵抗用多結晶シリコン層37とのオーミ
ック接触をとるために形成される。
次に従来構造の製造方法について説明する。第３図
（ｃ）に示すようにＰ型シリコン基板31上層にヒ素の拡
散等によりN+領域を形成し、このＰ型シリコン基板31上
にN-型のエピタキシャル層を形成してN+埋込み拡散領域
32及びN-エピタキシャル領域33を形成する。次に分離領
域形成のためN+領域32及びN-領域33を選択的にエッチン
グし、シリコン基板31まで届かせる。その後ボロン等の
イオン注入を行ない反転防止領域34を形成する。次に埋
設用に酸化膜等の絶縁膜を埋込み堆積させた後、エッチ
バックを行ない分離領域35を形成する。続いて全面に第
１の絶縁膜36を形成し、その上層に多結晶シリコンを成
長させ、ボロン又はリン等のイオン注入を行ない、フォ
トリソグラフィー技術等を用い所定形状にパターニング
して抵抗用多結晶シリコン層37を形成する。その後第２
の絶縁膜38を形成し、ショットキ・バリア・ダイオード
２の形成領域と保持抵抗３の一端の取り出し部にコンタ
クト孔を各々離間して設ける。エッチング技術によりダ
イオード２形成領域では第１および第２の絶縁膜36,38
をエッチングし、N-領域33表面を露出させ、保持抵抗の
取り出し部は、第２の絶縁膜38をエッチングし、多結晶
シリコン37表面を露出させる。これらの領域に白金（P
t）をスパッタし、500℃程度の熱処理を行ない、白金シ
リサイド膜39,40を形成する。次にチタンタングステン
（TiW）等のバリアメタル41をスパッタした後パターニ
ングを行ない、アルミニウム等の金属配線42を形成す
る。
（ｃ）に示すようにＰ型シリコン基板31上層にヒ素の拡
散等によりN+領域を形成し、このＰ型シリコン基板31上
にN-型のエピタキシャル層を形成してN+埋込み拡散領域
32及びN-エピタキシャル領域33を形成する。次に分離領
域形成のためN+領域32及びN-領域33を選択的にエッチン
グし、シリコン基板31まで届かせる。その後ボロン等の
イオン注入を行ない反転防止領域34を形成する。次に埋
設用に酸化膜等の絶縁膜を埋込み堆積させた後、エッチ
バックを行ない分離領域35を形成する。続いて全面に第
１の絶縁膜36を形成し、その上層に多結晶シリコンを成
長させ、ボロン又はリン等のイオン注入を行ない、フォ
トリソグラフィー技術等を用い所定形状にパターニング
して抵抗用多結晶シリコン層37を形成する。その後第２
の絶縁膜38を形成し、ショットキ・バリア・ダイオード
２の形成領域と保持抵抗３の一端の取り出し部にコンタ
クト孔を各々離間して設ける。エッチング技術によりダ
イオード２形成領域では第１および第２の絶縁膜36,38
をエッチングし、N-領域33表面を露出させ、保持抵抗の
取り出し部は、第２の絶縁膜38をエッチングし、多結晶
シリコン37表面を露出させる。これらの領域に白金（P
t）をスパッタし、500℃程度の熱処理を行ない、白金シ
リサイド膜39,40を形成する。次にチタンタングステン
（TiW）等のバリアメタル41をスパッタした後パターニ
ングを行ない、アルミニウム等の金属配線42を形成す
る。
上述した従来の半導体集積回路ではショットキ・バリ
ア・ダイオード２と保持抵抗３の接続を各々独立したコ
ンタクト孔を設けて行なっておりメモリ・セル回路等の
繰り返しパターンではセル面積が増大するという欠点が
ある。
ア・ダイオード２と保持抵抗３の接続を各々独立したコ
ンタクト孔を設けて行なっておりメモリ・セル回路等の
繰り返しパターンではセル面積が増大するという欠点が
ある。
本発明の目的は、半導体基板と基板上に設けられた多
結晶シリコン層との接続部において、同一領域で多結晶
シリコン層の取り出しと基板への接続を行なうことによ
り、大幅な面積の縮小を可能とし、集積回路チップの集
積化を可能とする半導体集積回路装置とその製造方法を
提供するものである。
結晶シリコン層との接続部において、同一領域で多結晶
シリコン層の取り出しと基板への接続を行なうことによ
り、大幅な面積の縮小を可能とし、集積回路チップの集
積化を可能とする半導体集積回路装置とその製造方法を
提供するものである。
本発明の半導体集積回路装置は、単結晶半導体層上に
第１の開孔部を有して設けられた第１の絶縁膜と、前記
第１の開孔部内に一端が突出し、所定の形状で前記第１
の絶縁膜上に設けられた多結晶シリコン層と、前記第１
の開孔部より開孔面積が大きく、かつ、前記第１の開孔
部を露出するように形成された第２の開孔部を有して前
記第１の絶縁膜及び多結晶シリコン層上に設けられた第
２の絶縁膜と、前記第１の開孔部内の前記単結晶半導体
層表面及び前記第２の開孔部内の前記多結晶シリコン表
面に設けられた高融点金属シリサイド膜と、前記第２の
開孔部を覆うよう設けられた高融点金属膜と、前記高融
点金属膜を覆って所定の形状で設けられた金属層とを有
している。
第１の開孔部を有して設けられた第１の絶縁膜と、前記
第１の開孔部内に一端が突出し、所定の形状で前記第１
の絶縁膜上に設けられた多結晶シリコン層と、前記第１
の開孔部より開孔面積が大きく、かつ、前記第１の開孔
部を露出するように形成された第２の開孔部を有して前
記第１の絶縁膜及び多結晶シリコン層上に設けられた第
２の絶縁膜と、前記第１の開孔部内の前記単結晶半導体
層表面及び前記第２の開孔部内の前記多結晶シリコン表
面に設けられた高融点金属シリサイド膜と、前記第２の
開孔部を覆うよう設けられた高融点金属膜と、前記高融
点金属膜を覆って所定の形状で設けられた金属層とを有
している。
また、本発明の半導体集積回路装置の製造方法は、半
導体基板上に所定の導電型を有する単結晶半導体層を形
成する工程と、前記単結晶半導体層表面から前記半導体
基板に達する溝を形成する工程と、前記溝に絶縁物を埋
め込む工程と、前記単結晶半導体層表面に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上に所定の形状の
多結晶シリコン層を形成する工程と、前記第１の絶縁膜
及び前記多結晶シリコン層上に第２の絶縁膜を形成する
工程と、同一開孔部内に前記単結晶半導体表面と前記多
結晶シリコン層表面とが露出するように前記第１及び第
２の絶縁膜を除去する工程と、全面に第１の高融点金属
を被着し、熱処理を施し、前記露出した単結晶半導体層
表面と多結晶シリコン層表面に高融点金属シリサイド膜
を形成する工程と、前記第１及び第２の絶縁膜に形成さ
れた開孔部内にのみ前記高融点金属シリサイド膜を残す
工程と、前記開孔部を覆うように第２高融点金属膜を形
成する工程と、前記第２の高融点金属膜上に金属導電層
を形成する工程とを含んでいる。
導体基板上に所定の導電型を有する単結晶半導体層を形
成する工程と、前記単結晶半導体層表面から前記半導体
基板に達する溝を形成する工程と、前記溝に絶縁物を埋
め込む工程と、前記単結晶半導体層表面に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上に所定の形状の
多結晶シリコン層を形成する工程と、前記第１の絶縁膜
及び前記多結晶シリコン層上に第２の絶縁膜を形成する
工程と、同一開孔部内に前記単結晶半導体表面と前記多
結晶シリコン層表面とが露出するように前記第１及び第
２の絶縁膜を除去する工程と、全面に第１の高融点金属
を被着し、熱処理を施し、前記露出した単結晶半導体層
表面と多結晶シリコン層表面に高融点金属シリサイド膜
を形成する工程と、前記第１及び第２の絶縁膜に形成さ
れた開孔部内にのみ前記高融点金属シリサイド膜を残す
工程と、前記開孔部を覆うように第２高融点金属膜を形
成する工程と、前記第２の高融点金属膜上に金属導電層
を形成する工程とを含んでいる。
このような構成及び製造方法により半導体基板と多結
晶シリコン層とは、第１及び第２の絶縁膜に設けられた
同一開孔部内で接続されるため、これらのコンタクトに
必要とされる面積は小さくて良い。また、相互の接続の
ための開孔部は１つのコンタクトにつき１つで済むた
め、マスクパターンが簡略化される。
晶シリコン層とは、第１及び第２の絶縁膜に設けられた
同一開孔部内で接続されるため、これらのコンタクトに
必要とされる面積は小さくて良い。また、相互の接続の
ための開孔部は１つのコンタクトにつき１つで済むた
め、マスクパターンが簡略化される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の第１の実施例であ
る。第１図（ａ）は本発明を適用したバイポーラ型メモ
リ・セルの等価回路図である。電気的接続については、
前述した第３図（ａ）と同一であるため、ここでは説明
を省略する。
る。第１図（ａ）は本発明を適用したバイポーラ型メモ
リ・セルの等価回路図である。電気的接続については、
前述した第３図（ａ）と同一であるため、ここでは説明
を省略する。
第１図（ａ）の点線円内に示されたショットキ・バリ
ア・ダイオード２と保持抵抗３との接続構造を第１図
（ｂ）及び（ｃ）を用いて詳述する。シリコン基板11上
に設けられたN+埋込み拡散層12及びN-エピタキシャル層
13を貫通してシリコン基板11に至る分離領域15に囲まれ
た素子領域にダイオード２と保持抵抗３が形成される。
抵抗３は、この領域外部から延びる多結晶シリコン層17
によって形成され、N-エピタキシャル層13とこのN-エピ
タキシャル層13上に設けられた白金シリサイド膜（PtS
i）19,20とによりショットキ・バリア・ダイオード２が
形成される。これらの抵抗３とダイオード２とは、同じ
領域内で共通の金属配線22に接続されている。また金属
配線22と抵抗用多結晶シリコン層17との間には白金シリ
サイド膜19をバリアメタル21からなる２層膜が、ダイオ
ード２の白金シリサイド膜20と金属配線22との間には、
チタン・タングステン等のバリアメタル19が設けられ
る。このように保持抵抗３用の多結晶シリコン層17の取
り出し部をショットキ・バリア・ダイオード２の形成領
域と同一の開孔部に設けることにより相互の接続領域が
大幅に集積化される。
ア・ダイオード２と保持抵抗３との接続構造を第１図
（ｂ）及び（ｃ）を用いて詳述する。シリコン基板11上
に設けられたN+埋込み拡散層12及びN-エピタキシャル層
13を貫通してシリコン基板11に至る分離領域15に囲まれ
た素子領域にダイオード２と保持抵抗３が形成される。
抵抗３は、この領域外部から延びる多結晶シリコン層17
によって形成され、N-エピタキシャル層13とこのN-エピ
タキシャル層13上に設けられた白金シリサイド膜（PtS
i）19,20とによりショットキ・バリア・ダイオード２が
形成される。これらの抵抗３とダイオード２とは、同じ
領域内で共通の金属配線22に接続されている。また金属
配線22と抵抗用多結晶シリコン層17との間には白金シリ
サイド膜19をバリアメタル21からなる２層膜が、ダイオ
ード２の白金シリサイド膜20と金属配線22との間には、
チタン・タングステン等のバリアメタル19が設けられ
る。このように保持抵抗３用の多結晶シリコン層17の取
り出し部をショットキ・バリア・ダイオード２の形成領
域と同一の開孔部に設けることにより相互の接続領域が
大幅に集積化される。
次に製造方法について説明する。Ｐ型シリコン基板11
上に埋込みヒ素拡散等によるN+領域12及びエピタキシャ
ルN-領域13を形成する。次に分離領域形成のためN-領域
12及びN+領域13を選択的にエッチングし、Ｐ型シリコン
基板11まで届かせる。その後ボロン等のイオン注入を行
ない反転防止領域14を形成する。次に埋設用に酸化膜等
の絶縁膜を堆積した後、エッチ・バックを行ないその後
シリコン酸化膜等の第１の絶縁膜16を形成する。次に多
結晶シリコンを成長させボロン又はリン等のイオン注入
を行ない、フォトリソグラフィー技術等を用い、所定の
抵抗値を有する多結晶シリコン層17を形成する。その後
シリコン酸化膜等の第２の絶縁膜18を形成し、ショット
キ・バリア・ダイオード２及び保持抵抗３の取り出し部
の接続を行なう共通の開孔部を形成する。ここで、この
開孔部は１回のエッチング工程により抵抗部では絶縁膜
18のみを除去し、ダイオード部では絶縁膜16,18を除去
することにより形成される。このエッチングによりN-領
域13表面及び多結晶シリコン層17表面を露出させた後、
白金（Pt）をスパッタし、500℃程度の熱処理を行な
い、多結晶シリコン層17表面とN-領域13表面にそれぞれ
白金シリサイド９及び20を形成する。次にチタンタング
ステン等のバリアメタル21を全面にスパッタし開孔部を
覆うようにパターニングを行ない、アルミニウム等の金
属配線22を形成する。
上に埋込みヒ素拡散等によるN+領域12及びエピタキシャ
ルN-領域13を形成する。次に分離領域形成のためN-領域
12及びN+領域13を選択的にエッチングし、Ｐ型シリコン
基板11まで届かせる。その後ボロン等のイオン注入を行
ない反転防止領域14を形成する。次に埋設用に酸化膜等
の絶縁膜を堆積した後、エッチ・バックを行ないその後
シリコン酸化膜等の第１の絶縁膜16を形成する。次に多
結晶シリコンを成長させボロン又はリン等のイオン注入
を行ない、フォトリソグラフィー技術等を用い、所定の
抵抗値を有する多結晶シリコン層17を形成する。その後
シリコン酸化膜等の第２の絶縁膜18を形成し、ショット
キ・バリア・ダイオード２及び保持抵抗３の取り出し部
の接続を行なう共通の開孔部を形成する。ここで、この
開孔部は１回のエッチング工程により抵抗部では絶縁膜
18のみを除去し、ダイオード部では絶縁膜16,18を除去
することにより形成される。このエッチングによりN-領
域13表面及び多結晶シリコン層17表面を露出させた後、
白金（Pt）をスパッタし、500℃程度の熱処理を行な
い、多結晶シリコン層17表面とN-領域13表面にそれぞれ
白金シリサイド９及び20を形成する。次にチタンタング
ステン等のバリアメタル21を全面にスパッタし開孔部を
覆うようにパターニングを行ない、アルミニウム等の金
属配線22を形成する。
以上のように絶縁膜16,18に形成された同一の開孔部
で保持抵抗３用の多結晶シリコン層17の取り出しとショ
ットキ・バリア・ダイオード２とを形成しているため白
金シリサイド膜19,20とバリアメタル21との２層膜のパ
ターンが単純化されると共に、ショットキ・バリア・ダ
イオード２と保持抵抗３の接続領域は大幅に縮小され、
メモリ・セル回路等の繰り返しパターンにおいても集積
化の阻害を抑制できる。
で保持抵抗３用の多結晶シリコン層17の取り出しとショ
ットキ・バリア・ダイオード２とを形成しているため白
金シリサイド膜19,20とバリアメタル21との２層膜のパ
ターンが単純化されると共に、ショットキ・バリア・ダ
イオード２と保持抵抗３の接続領域は大幅に縮小され、
メモリ・セル回路等の繰り返しパターンにおいても集積
化の阻害を抑制できる。
第２図（ａ）〜（ｃ）に本発明の第２の実施例を示
す。本実施例では基板と抵抗とを接続する構成について
述べる。
す。本実施例では基板と抵抗とを接続する構成について
述べる。
第２図（ａ）にバイポーラ型入力回路の等価回路を示
す。バイポーラトランジスタ23のコレクタＣには第１の
電源電位VCCが与えられ、ベースＢには入力信号が与え
られる。エミッタＥは内部回路25に接続されると共に抵
抗24を介して第２の電源電位VEEに接続されている。こ
うした回路構成において、第２図（ａ）の点線円内に示
される抵抗24と第２の電源電位VEEの接続部の構造を第
２図（ｂ）及び（ｃ）に示す。Ｐ型シリコン基板11上に
設けられたN-エピタキシャル層13表面からシリコン基板
11に至る分離領域15に囲まれた領域内で抵抗24と基板11
とが接続される。抵抗24が接続されるN-エピタキシャル
層13にはP+領域23が基板11に達するように設けられてい
る。抵抗24を構成する多結晶シリコン層17が第１の絶縁
膜16と第２の絶縁膜18との間に設けられ、N-エピタキシ
ャル層13のP+領域23上に設けられた絶縁膜16及び18の開
孔部で多結晶シリコン層17の一部が露出している。この
開孔部のP+領域23露出部上には白金シリサイド膜20が設
けられ、また多結晶シリコン層17の露出部には白金シリ
サイド膜19が設けられている。これらの白金シリサイド
膜19,20は共通のバリア・メタル21を介して金属配線22
に接続されている。
す。バイポーラトランジスタ23のコレクタＣには第１の
電源電位VCCが与えられ、ベースＢには入力信号が与え
られる。エミッタＥは内部回路25に接続されると共に抵
抗24を介して第２の電源電位VEEに接続されている。こ
うした回路構成において、第２図（ａ）の点線円内に示
される抵抗24と第２の電源電位VEEの接続部の構造を第
２図（ｂ）及び（ｃ）に示す。Ｐ型シリコン基板11上に
設けられたN-エピタキシャル層13表面からシリコン基板
11に至る分離領域15に囲まれた領域内で抵抗24と基板11
とが接続される。抵抗24が接続されるN-エピタキシャル
層13にはP+領域23が基板11に達するように設けられてい
る。抵抗24を構成する多結晶シリコン層17が第１の絶縁
膜16と第２の絶縁膜18との間に設けられ、N-エピタキシ
ャル層13のP+領域23上に設けられた絶縁膜16及び18の開
孔部で多結晶シリコン層17の一部が露出している。この
開孔部のP+領域23露出部上には白金シリサイド膜20が設
けられ、また多結晶シリコン層17の露出部には白金シリ
サイド膜19が設けられている。これらの白金シリサイド
膜19,20は共通のバリア・メタル21を介して金属配線22
に接続されている。
次に製造方法について説明する。まずＰ型シリコン基
板11上にN-エピタキシャル領域13を形成する。次に分離
領域形成のためN-領域13を選択的にエッチングしＰ型シ
リコン基板11まで届かせる。その後ボロン等のイオン注
入を行ない反転防止領域14を形成する。次に埋設用に酸
化膜等の絶縁膜を堆積した後エッチバックを行ない平坦
化する。次にイオン注入等を用いて選択的にＰ型シリコ
ン基板11まで拡散させるP+領域23を形成し、その後第１
の絶縁膜16を形成する。次に多結晶シリコン17を成長さ
せ、ボロン又はリン等のイオン注入を行ない、フォトリ
ソグラフィー技術等を用いて所定の抵抗値を有する多結
晶シリコン17層をパターニング形成する。その後第２の
絶縁膜18を形成し、P+領域23及び多結晶シリコン層17の
取り出し部を同一の開孔部内で露出させる。この時、多
結晶シリコンと絶縁膜のエッチングレートの違いを利用
して１個のエッチング工程でP+領域23表面及び多結晶シ
リコン17表面を露出させた後、白金（Pt）をスパッタし
500℃程度の熱処理を行ないPt−Si19及び20を形成す
る。次にチタンタングステン（TiW）等のバリア・メタ
ル21をスパッタし、開孔部を覆うようにパターニングを
行ないその上層にアルミニウム等の金属配線22を形成す
る。以上により第２図Ｃができ上がる。
板11上にN-エピタキシャル領域13を形成する。次に分離
領域形成のためN-領域13を選択的にエッチングしＰ型シ
リコン基板11まで届かせる。その後ボロン等のイオン注
入を行ない反転防止領域14を形成する。次に埋設用に酸
化膜等の絶縁膜を堆積した後エッチバックを行ない平坦
化する。次にイオン注入等を用いて選択的にＰ型シリコ
ン基板11まで拡散させるP+領域23を形成し、その後第１
の絶縁膜16を形成する。次に多結晶シリコン17を成長さ
せ、ボロン又はリン等のイオン注入を行ない、フォトリ
ソグラフィー技術等を用いて所定の抵抗値を有する多結
晶シリコン17層をパターニング形成する。その後第２の
絶縁膜18を形成し、P+領域23及び多結晶シリコン層17の
取り出し部を同一の開孔部内で露出させる。この時、多
結晶シリコンと絶縁膜のエッチングレートの違いを利用
して１個のエッチング工程でP+領域23表面及び多結晶シ
リコン17表面を露出させた後、白金（Pt）をスパッタし
500℃程度の熱処理を行ないPt−Si19及び20を形成す
る。次にチタンタングステン（TiW）等のバリア・メタ
ル21をスパッタし、開孔部を覆うようにパターニングを
行ないその上層にアルミニウム等の金属配線22を形成す
る。以上により第２図Ｃができ上がる。
このようにして、例えばショットキ・バリア・ダイオ
ードと抵抗がマージンなしに接続できるので１メモリ・
セル当り５μｍ程度の縮少ができ、例えば64kbitのメモ
リでは1.3mmのチップ縮少が可能となる。
ードと抵抗がマージンなしに接続できるので１メモリ・
セル当り５μｍ程度の縮少ができ、例えば64kbitのメモ
リでは1.3mmのチップ縮少が可能となる。
以上説明したように本発明はシリコン基板と多結晶シ
リコンによる抵抗を同一の開孔部にて接続することによ
り必要パターン面積を縮少することができ、半導体集積
回路の形成されるチップを縮少できる効果がある。
リコンによる抵抗を同一の開孔部にて接続することによ
り必要パターン面積を縮少することができ、半導体集積
回路の形成されるチップを縮少できる効果がある。
第１図（ａ）は本発明の第１の実施例を示すバイポーラ
型メモリ・セルの等価回路図、第１図（ｂ）は第１図
（ａ）の点線円内のパターン図、第１図（ｃ）は第１図
（ｂ）のＡ−Ａ′線断面図、第２図（ａ）は本発明の第
２の実施例を示すバイポーラ型入力回路の等価回路図、
第２図（ｂ）は第２図（ａ）の点線円内のパターン図、
第２図（ｃ）は第２図（ｂ）のＢ−Ｂ′線断面図、第３
図（ａ）は従来例を示すバイポーラ型メモリ・セルの等
価回路図、第３図（ｂ）は第３図（ａ）の点線円内のパ
ターン図、第３図（ｃ）は第３図（ｂ）のＣ−Ｃ′線断
面図である。 1,7,23……バイポーラトランジスタ、2,8……ショット
キ・バリア・ダイオード、3,9……保持抵抗、４……ワ
ード（WT）ライン、5,6……データライン、11,31……シ
リコン基板、12,32……N+埋込み拡散領域、13,33……N-
エピタキシャル領域、14,34……反転防止領域、15,35…
…分離領域、16,18,36,38……絶縁膜、17,37……多結晶
シリコン層、19,20,39,40……白金シリサイド（Pt−S
i）膜、21,41……バリアメタル、22,42……金属配線、2
4……抵抗、25……内部回路。
型メモリ・セルの等価回路図、第１図（ｂ）は第１図
（ａ）の点線円内のパターン図、第１図（ｃ）は第１図
（ｂ）のＡ−Ａ′線断面図、第２図（ａ）は本発明の第
２の実施例を示すバイポーラ型入力回路の等価回路図、
第２図（ｂ）は第２図（ａ）の点線円内のパターン図、
第２図（ｃ）は第２図（ｂ）のＢ−Ｂ′線断面図、第３
図（ａ）は従来例を示すバイポーラ型メモリ・セルの等
価回路図、第３図（ｂ）は第３図（ａ）の点線円内のパ
ターン図、第３図（ｃ）は第３図（ｂ）のＣ−Ｃ′線断
面図である。 1,7,23……バイポーラトランジスタ、2,8……ショット
キ・バリア・ダイオード、3,9……保持抵抗、４……ワ
ード（WT）ライン、5,6……データライン、11,31……シ
リコン基板、12,32……N+埋込み拡散領域、13,33……N-
エピタキシャル領域、14,34……反転防止領域、15,35…
…分離領域、16,18,36,38……絶縁膜、17,37……多結晶
シリコン層、19,20,39,40……白金シリサイド（Pt−S
i）膜、21,41……バリアメタル、22,42……金属配線、2
4……抵抗、25……内部回路。
Claims (6)
- 【請求項１】半導体層上に設けられた第１の絶縁膜と、
前記第１の絶縁膜の一部を除去して前記半導体層を露出
させた第１の開孔部と、前記第１の絶縁膜上に設けられ
その一端の側面が前記第１の開孔部の側面とほぼ一致し
ている多結晶シリコン層と、前記第１の絶縁膜及び前記
多結晶シリコン層上に設けられた第２の絶縁膜と、前記
第２の絶縁膜の一部を除去して前記第１の開孔部及び前
記多結晶シリコン層の一部を露出させた第２の開孔部
と、前記第１の開孔部内の露出した半導体層表面上と前
記第２の開孔部内の露出した前記多結晶層表面上に設け
られた高融点金属シリサイド膜と、前記第２の開孔部を
全て覆うよう設けられた高融点金属膜と、前記金属膜上
に設けられた金属配線層とを有することを特徴とする半
導体集積回路装置。 - 【請求項２】前記半導体層はエピタキシャル層であるこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】前記半導体層は所定電位にバイアスされた
半導体基板に電気的に接続されたことを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項４】半導体基板上に一導電型の単結晶半導体層
を形成する工程と、前記単結晶半導体層上に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜上に多結晶シリ
コン膜を形成し所定の形状にパターニングする工程と、
前記第１の絶縁膜及び前記多結晶シリコン膜上に第２の
絶縁膜を形成する工程と、同一開孔部内に前記単結晶半
導体層及び前記多結晶シリコン膜の一部が露出するよう
に前記第１及び第２の絶縁膜を選択的に除去する工程
と、露出した前記単結晶半導体層及び前記シリコン膜の
表面に高融点金属シリサイド膜を形成する工程と、前記
開孔部を全て覆うように高融点金属膜を形成する工程
と、前記高融点金属膜上に金属配線層を形成する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項５】前記単結晶半導体層を形成する工程の後
に、前記単結晶半導体層から前記半導体基板に達する溝
を形成する工程と、前記溝に絶縁物を埋め込む工程を更
に有することを特徴とする請求項４記載の半導体集積回
路装置の製造方法。 - 【請求項６】前記単結晶半導体層はエピタキシャル層で
あり、所定電位にバイアスされることを特徴とする請求
項４記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217930A JP2611443B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217930A JP2611443B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0380564A JPH0380564A (ja) | 1991-04-05 |
| JP2611443B2 true JP2611443B2 (ja) | 1997-05-21 |
Family
ID=16711947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217930A Expired - Lifetime JP2611443B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611443B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04365378A (ja) * | 1991-06-13 | 1992-12-17 | Nec Corp | 半導体集積回路 |
| JP2639322B2 (ja) * | 1993-11-26 | 1997-08-13 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP7272127B2 (ja) * | 2019-06-13 | 2023-05-12 | 富士電機株式会社 | 抵抗素子 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111573A (ja) * | 1984-11-06 | 1986-05-29 | Nec Corp | 半導体装置 |
| JPS61184863A (ja) * | 1985-02-12 | 1986-08-18 | Nec Corp | バイポ−ラ型半導体メモリ |
| JPS6248063A (ja) * | 1985-08-28 | 1987-03-02 | Nec Corp | バイポ−ラメモリ |
| JP2569040B2 (ja) * | 1987-03-18 | 1997-01-08 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1989
- 1989-08-23 JP JP1217930A patent/JP2611443B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0380564A (ja) | 1991-04-05 |
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