JPH02135770A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体集積回路に関し、特に容量素子を組み
込んだ半導体集積回路に関するものである。

（ロ）従来の技術 一般にバイポーラＩＣおよびＭＯ８ＩＣは、バイポーラ
トランジスタおよびＭＯＳ）−ランジスタ以外に、必要
に応じてＭＩＳ構造の容量素子が作り込まれている。

例えば特願昭６２−２９２４０７号が一例として掲げら
れ、第４図にこの断面図を示す、　（１０１）はＰ型の
シリコン半導体基板、（１０２）は基板（１０１）表面
に複数個設けたＮ＋型の埋込み層、（１０３）は基板（
１０１）全面の上に積層して形成したＮ型のエピタキシ
ャル、ＩＩ、　（１０４）はエピタキシャル層（１０３
）ｔ−貫通するＰ＋型の分離領域、（１０５）は分離領
域（１０４）によってエピタキシャル層（１０３）を島
状に形成したアイランド、（ｉ０６）は１つのアイラン
ド（１０５）表面に分離領域（１０４）の拡散工程と同
時に形成したＰ“型のＭＩＳ型容量の第１の下部電極領
域、（１０７）は他のアイランド（１０５）表面に形成
したＮＰＮトランジスタのＰ型のベース領域、（１０８
）は１つのアイランド＜１０５）表面に第１の下部電極
領域（１０６）に重畳してベース領域（１０７）と同時
形成した第２の下部電極領域、（１０９）はエピタキシ
ャル層（１０３）表面を覆う第１のシリコン酸化膜（Ｓ
ｉｎ、）、（１１０）は第１および第２の下部電極領域
（１０６）　、　（１０８）の表面に堆積したＭＩＳ型
容量の誘電体薄膜、（１１１）はベース領域（１０７）
表面に形成したＮＰＮトランジスタのＮ＋型エミッタ領
域、（１１２）はアイランド（１０５）表面に形成した
ＮＰＮ　トランジスタのコレクタ取出しの為のＮ１型コ
レクタコンタクト領域、（１１３）は各領域にコンタク
トホールを介してオーミックコンタクトするアルミニウ
ム材料から成る電極、（１１４）は誘電体薄膜（１１０
）の上に第１および第２の下部電極領域（１０６）　、
　（１０８）と対向するように設けた上部電極、（１１
５）は前記第１および第２の下部電極領域（１０６）　
、　（１０８）とオーミックコンタクトする下部電極で
ある。

（ハ）発明が解決しようとした課題 前述の構成を有する容量素子において、第１のシリコン
酸化膜（１０９）上には更に第２のシリコン酸化膜（１
１６）が形成されている。

これは第１のシリコン酸化膜（１０９）を、前記第１お
よび第２の下部電極領域（１０６）　、　（１０８）が
露出するように第１の開口部（１１７）を形成し、この
第１の開口部（１１７）を介して前記誘電体薄膜（１１
０）が形成される。この誘電体薄膜（１１０）を第４図
の如く蝕刻した後に、第２のシリコン酸化膜（１１６）
をマスクとして、Ｐを拡散し前記エミッタ領域（１１１
）やコレクタコンタクト領域（１１２）を形成している
。その後、前記誘電体薄膜（１１０）上の第２のジノコ
ン酸化膜（１１６）を除去して第２の開口部（１１８）
を形成し、この第２の開口部（１１８）を介して上部電
極（１１４）が形成されるためである。つまりパシベー
ション膜として第２のシリコン酸化膜（１１６）は必要
である。

従って第１の開口部（１１７）と第２の開口部（１１８
）が、第４図の如く一致するように開口されると、前記
上部電極（１１４）は、ステップがカバーできず、段差
部で断線を起こす問題を有していた。

（ニ）課題を解決するための手段 本発明は、前述の問題点に鑑みてなされ、第２の開口部
（８）の一部を、半導体基板（２）に形成された拡散層
（３）と直接接触している第１の誘電体層（６〉上に設
けることで解決するものである。

（＊）作用 第２の開口部（８）の一部を、第３図の如く、半導体基
板（２）に形成された拡散層（３）と直接接触している
第１の誘電体層＜６）上に設けることで、第２の絶縁膜
（７）は、前記拡散Ｂ（３）と直接接触している第１の
誘電体層（６）上に延在される。

従って破線の丸で示した領域において、第２の絶縁膜（
７）はこの領域のステップをカバーする働きをし、この
領域の上部電極（９）の断線を防止することができる。

（へ）実施例 以下に、本発明の一実施例を図面を参照しながら詳述す
る。第１図は、本発明の半導体集積回路（１）の平面図
であり、第２図、第３図は、夫々Ａ−Ａ’線、Ｂ−Ｂ’
線における断面図である。

先ずＰ型の半導体基板があり、この半導体基板上に積層
されたＮ型の半導体層（２）がある。ここではこの半導
体層（２）はエピタキシャル層であるが、気相成長法以
外で形成したものでも良い。

次にこのエピタキシャル層（２）に形成された破線で示
すＰ型の拡散層（３）があり、また前記エピタキシャル
層（２）全面を被覆する第１の絶縁膜（４）がある。

この第１の絶縁膜（４）には、前記拡散層（３）の−部
を除いて全てが露出するように形成された一点破謄で示
す第１の開口部（５）がある。

続いてこの第１の開口部（５）の周辺および前記露出し
た拡散層（３）上に形成された第１の誘電体層（６）が
ある。

この第１の誘電体層（６）はここではシリコン窒化膜を
使用し、三点鎖線で示すように形成される。

続いて、このシリコン窒化膜（６）および前記第１の絶
縁膜（４）上に形成される第２の絶縁膜（７）がある。

この第２の絶縁膜（７）は、例えばシリコン酸化膜がＣ
ＶＤ法等で形成され、所定の蝕刻法で、二点鎖線で示す
ように第２の開口部（８）が形成され、前記第１の誘電
体層（６）が露出される。

更に前記第２の絶縁膜（７）および前記第１の誘電体層
（６）が露出された領域には、実線で示した上部電極（
９）がある。

最後に、前記第１の絶縁膜（４）と第２の絶縁膜（７）
を蝕刻して形成されたＸ印で示す第３の開口部（１０）
を介して、前記拡散層（３）と電気的に接続される下部
電極（１１）がある。

ここで上部電極（９）、下部電極（１１）は、夫々容量
素子（１）が形成された領域の外に延在され、例えば集
積されているトランジスタ、ダイオード、抵抗および他
のコンデンサ等に接続されるために、夫々配線（１２）
　、　（１３）が導出されている。

本発明の特徴とした点は、前記第２の開口部（８）およ
び第２の絶縁膜（７）にあり、第３図に示した破線の丸
印の領域である。

第２の開口部（８）は、第１図の二点鎖線の如く、凹部
（１４）を設けることで第３図の丸印の所のように前記
第１の誘電体層（６）のステップ部をカバーしている。

いいかえれば、前記拡散層（３）と直接接触している第
１の誘電体Ｍ（６）上まで、前記第２の絶縁膜（７）を
突出させることで、問題を解決している。

つまり第２の絶縁膜（７）の開口面が、第１の絶縁膜（
４）の開口面と一致しないで内側に伸びているため、段
差が小さくなる。その結果、上部電極（９〉を形成して
も、必ずこの領域の上部電極（９）だけは断線が生じな
くなる。

また第２の絶縁膜（７）の突出部（１５）は、配線（１
２）との接続部の近傍に設けることで、もしこの突出部
以外が断線しても、上部電極の抵抗が小さくなるように
しである。

以下、本願の製造方法を第５図Ａ乃至第５図Ｆを用いて
説明する。

先ず第５図Ａの如く、Ｐ型のシリコン半導体基板（２０
）の表面にアンチモン（Ｓｂ）又はヒ素（Ａｓ）等のＮ
型不純物を選択的にドープしてＮ１型埋込み層（２１）
を形成し、基板（２０）全面に厚さ５〜１０μのＮ型の
エピタキシャル層（２２）を積層する。

次に第２図Ｂに示す如く、エピタキシャル層（２２）表
面からボロン（Ｂ）を選択的に拡散することによって、
埋込みＢ（２１）を夫々取囲み、且つエピタキシャル層
（２２）を貫通するＰ＋型の分離領域（２３）を形成す
る。分離領域（２３）で囲まれたエピタキシャル層（２
２）が夫々の回路素子を形成する為のアイランド（２４
）となる。と同時に、分離領域（２３）拡散工程のボロ
ン（Ｂ）をアイランド（２４）表面の埋込み層（２１）
に対応する領域にも拡散し、拡散層となる第１の下部電
極領域（２５）を形成する。分離領域り２３）は飽和拡
散で形成し、エピタキシャル層（２２）を貫通させるの
でその表面の不純物濃度は１０１０１ｓａｔｏ　−ｃｍ
　−”前後トナル。

次に第５図Ｃに示す如く、第１の下部電極領域（２５）
を形成したアイランド（２４）とは別のアイランド（２
４〉の表面にボロン（Ｂ）を選択的にイオン注入又は拡
散することによってＮＰＮトランジスタのベースとなる
ベース領域（２６）を形成する。と同時に、１つのアイ
ランド（２４）表面にも第１の下部電極領域（２５）に
重畳してボロン（Ｂ）を拡散し、拡散領域となるＭＩＳ
型容量の第２の下部電極領域（２７〉を形成する。

次に第５図りに示す如く、エピタキシャル層く２２〉表
面の第１の絶縁膜（２８）を選択的にエッチング除去し
て第１および第２の下部電極領域（２５）　、　（２７
）表面の一部を露出させて第１の開口部（２９）を形成
し、エピタキシャル層（２２）全面にＣＶＤ法等の技術
を用いて膜厚数百〜千数百人のシリコン窒化膜（ｓｔ＊
Ｎａ）を堆積させる。シリコン窒化膜はシリコン酸化膜
よりも高い誘電率を示すので、大容量を形成することが
可能である。そして、前記シリコン窒化膜表面に周知の
レジストパターンを形成し、ドライエッチ等の技術を利
用して、前記露出した第１および第２の下部電極領域（
２５）　、　（２７）の表面を覆う第１の誘電体層（３
０）を形成する。その後、第１の誘電体層（３０）を覆
う様にＣＶＤ法で第２の絶縁膜（３１）を堆積させる。

次に第５図Ｅに示す如く、ＮＰＮ　Ｉ−ランジスタのベ
ース領域（２６）表面とアイランド（２４）表面の絶縁
膜（２８）　、　（３１）を開孔し、この第２の絶縁膜
（３１）をマスクとしてリン（Ｐ）を選択拡散すること
によりＮ＋型のエミッタ領域（３２）とコレクタコンタ
クト領域（３３）を形成する。

次に第５図Ｆに示す如く、第２の絶縁膜（３１）上にネ
ガ又はポジ型のフォトレジストによるレジストパターン
を形成し、第１の誘電体層（３０）上の第２の絶縁膜（
３１）を除去して第２の開口部（３４）を形成し、きら
にウェット又はドライエツチングによって第２の絶縁膜
（３１）の所望の部分に電気的魔続の為のコンタクトホ
ールを開孔する。そして、基板全面に周知の蒸着又はス
パッタ技術によりアルミニウム層を形成し、このアルミ
ニウム層を再度バターニングすることによって所望形状
の電極（３５）と第１誘電体層（３０）上の上部電極（
３６）を形成する。

前工程の第２の絶縁膜（３１）の蝕刻の際に、本願の特
徴となる第３図の丸印のように、第２の絶縁膜（３１）
を突出させることで、上部電極（３６）の断線を防止で
きる。

本製造方法では、拡散層（３）を形成する際に、分離領
域（２３）やベース領域（２６）と同時に形成したが、
エミッタ領域（３２）の形成と同時に拡散層（３）を形
成しても良い。また第１および第２の下部電極領域（２
５）　、　（２７）両者を使って拡散層としているが、
単独でも良い。

（ト）発明の効果 以上の説明からも明らかな如く、半導体ＩＣに組み込ま
れた容量素子（１）の上部電極（９）は、必ず第２の絶
縁膜（７）の突出部（１５）によって、完全断線がなく
なる。従って歩留りの大幅な向上が可能となる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の平面図、第２図は第
１図のＡ−Ａ’線における断面図、第３図は第１図のＢ
−Ｂ’線における断面図、第４図は従来の半導体集積回
路の断面図、第５図Ａ乃至第５図Ｆは本発明の半導体集
積回路の製造方法を説明する断面図である。

Claims (2)

【特許請求の範囲】
1. （１）一導電型の半導体基板上に積層された逆導電型の
   半導体層と、 この半導体層表面に拡散された一導電型の拡散層と、 前記半導体層表面に形成された第１の絶縁膜と、 前記拡散層に対応する第１の絶縁膜を蝕刻して形成され
   た第１の開口部と、 この第１の開口部の周辺および前記第１の開口部内の拡
   散層上に形成された第１の誘電体層と、この第１の誘電
   体層および前記第１の絶縁膜上に形成された第２の絶縁
   膜と、 前記第１の開口部に対応する第２の絶縁膜を蝕刻して形
   成された第２の開口部と、 この第２の開口部を介して前記第１の誘電体層上に形成
   された上部電極と、 この上部電極の周囲における前記第１の絶縁膜および第
   ２の絶縁膜を蝕刻して形成された第３の開口部と、 この第３の開口部を介して前記拡散層と電気的に接続さ
   れた下部電極とを備え、 前記第２の開口部の一部を、前記拡散層に直接接触して
   いる第１の誘電体層上に設けたことを特徴とした半導体
   集積回路。
2. （２）前記第２の開口部の一部は、前記上部電極とこの
   上部電極より延在される配線との接続部の近傍に設けた
   ことを特徴とした請求項第１項記載の半導体集積回路。