JPH0654794B2

JPH0654794B2 - 半導体集積回路

Info

Publication number: JPH0654794B2
Application number: JP63290410A
Authority: JP
Inventors: 信雄伊藤; 利正定方
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-11-16
Filing date: 1988-11-16
Publication date: 1994-07-20
Anticipated expiration: 2009-07-20
Also published as: JPH02135770A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、半導体集積回路に関し、特に容量素子を組み
込んだ半導体集積回路に関するものである。

（ロ）従来の技術一般にバイポーラＩＣおよびＭＯＳＩＣは、バイポーラ
トランジスタおよびＭＯＳトランジスタ以外に、必要に
応じてＭＩＳ構造の容量素子が作り込まれている。

例えば特願昭６２−２９２４０７号が一例として掲げら
れ、第４図にこの断面図を示す。(101)はＰ型のシリコ
ン半導体基板、(102)は基板(101)表面に複数個設けたＮ
^＋型の埋込み層、(103)は基板(101)全面の上に積層して
形成したＮ型のエピタキシャル層、(104)はエピタキシ
ャル層(103)を貫通するＰ^＋型の分離領域、(105)は分離
領域(104)によってエピタキシャル層(103)を島状に形成
したアイランド、(106)は１つのアイランド(105)表面に
分離領域(104)の拡散工程と同時に形成したＰ^＋型のＭ
ＩＳ型容量の第１の下部電極領域、(107)は他のアイラ
ンド(105)表面に形成したＮＰＮトランジスタのＰ型の
ベース領域、(108)は１つのアイランド(105)表面に第１
の下部電極領域(106)に重畳してベース領域(107)と同時
形成した第２の下部電極領域、(109)はエピタキシャル
層(103)表面を覆う第１のシリコン酸化膜(SiO₂)、(110)
は第１および第２の下部電極領域(106)，(108)の表面に
堆積したＭＩＳ型容量の誘電体薄膜、(111)はベース領
域(107)表面に形成したＮＰＮトランジスタのＮ^＋型エ
ミッタ領域、(112)はアイランド(105)表面に形成したＮ
ＰＮトランジスタのコレクタ取出しの為のＮ^＋型コレク
タコンタクト領域、(113)は各領域にコンタクトホール
を介してオーミックコンタクトするアルミニウム材料か
ら成る電極、(114)は誘電体薄膜(110)の上に第１および
第２の下部電極領域(106)，(108)と対向するように設け
た上部電極、(115)は前記第１および第２の下部電極領
域(106)，(108)とオーミックコンタクトする下部電極で
ある。

（ハ）発明が解決しようとする課題前述の構成を有する容量素子において、第１のシリコン
酸化膜(109)上には更に第２のシリコン酸化膜(116)が形
成されている。

これは第１のシリコン酸化膜(109)を、前記第１および
第２の下部電極領域(106)，(108)が露出するように第１
の開口部(117)を形成し、この第１の開口部(117)を介し
て前記誘電体薄膜(110)が形成される。この誘電体薄膜
(110)を第４図の如く蝕刻した後に、第２のシリコン酸
化膜(116)をマスクとして、Ｐを拡散し前記エミッタ領
域(111)やコレクタコンタクト領域(112)を形成してい
る。その後、前記誘電体薄膜(110)上の第２のシリコン
酸化膜(116)を除去して第２の開口部(118)を形成し、こ
の第２の開口部(118)を介して上部電極(114)が形成され
るためである。つまりパシベーション膜として第２のシ
リコン酸化膜(116)は必要である。

従って第１の開口部(117)と第２の開口部(118)が、第４
図の如く一致するように開口されると、前記上部電極(1
14)は、ステップがカバーできず、段差部で断線を起こ
す問題を有していた。

（ニ）課題を解決するための手段本発明は、前述の問題点に鑑みてなされ、第２の開口部
(8)の一部を、半導体基板(2)に形成された拡散層(3)と
直接接触している第１の誘電体層(6)上に設けることで
解決するものである。

（ホ）作用第２の開口部(8)の一部を、第３図の如く、半導体基板
(2)に形成された拡散層(3)と直接接触している第１の誘
電体層(6)上に設けることで、第２の絶縁膜(7)は、前記
拡散層(3)と直接接触している第１の誘電体層(6)上に延
在される。

従って破線の丸で示した領域において、第２の絶縁膜
(7)はこの領域のステップをカバーする働きをし、この
領域の上部電極(9)の断線を防止することができる。

（ヘ）実施例以下に、本発明の一実施例を図面を参照しながら詳述す
る。第１図は、本発明の半導体集積回路(1)の平面図で
あり、第２図，第３図は、夫々Ａ−Ａ′線、Ｂ−Ｂ′線
における断面図である。

先ずＰ型の半導体基板があり、この半導体基板上に積層
されたＮ型の半導体層(2)がある。ここではこの半導体
層(2)はエピタキシャル層であるが、気相成長法以外で
形成したものでも良い。

次にこのエピタキシャル層(2)に形成された破線で示す
Ｐ型の拡散層(3)があり、また前記エピタキシャル層(2)
全面を被覆する第１の絶縁膜(4)がある。

この第１の絶縁膜(4)には、前記拡散層(3)の一部を除い
て全てが露出するように形成された一点破線で示す第１
の開口部(5)がある。

続いてこの第１の開口部(5)の周辺および前記露出した
拡散層(3)上に形成された第１の誘電体層(6)がある。

この第１の誘電体層(6)はここではシリコン窒化膜を使
用し、三点鎖線で示すように形成される。

続いて、このシリコン窒化膜(6)および前記第１の絶縁
膜(4)上に形成される第２の絶縁膜(7)がある。

この第２の絶縁膜(7)は、例えばシリコン酸化膜がＣＶ
Ｄ法等で形成され、所定の蝕刻法で、二点鎖線で示すよ
うに第２の開口部(8)が形成され、前記第１の誘電体層
(6)が露出される。

更に前記第２の絶縁膜(7)および前記第１の誘電体層(6)
が露出された領域には、実線で示した上部電極(9)があ
る。

最後に、前記第１の絶縁膜(4)と第２の絶縁膜(7)を蝕刻
して形成された×印で示す第３の開口部(10)を介して、
前記拡散層(3)と電気的に接続される下部電極(11)があ
る。

ここで上部電極(9)、下部電極(11)は、夫々容量素子(1)
が形成された領域の外に延在され、例えば集積されてい
るトランジスタ、ダイオード、抵抗および他のコンデン
サ等に接続されるために、夫々配線(12)，(13)が導出さ
れている。

本発明の特徴とする点は、前記第２の開口部(8)および
第２の絶縁膜(7)にあり、第３図に示した破線の丸印の
領域である。

第２の開口部(8)は、第１図の二点鎖線の如く、凹部(1
4)を設けることで第３図の丸印の所のように前記第１の
誘電体層(6)のステップ部をカバーしている。いいかえ
れば、前記拡散層(3)と直接接触している第１の誘電体
層(6)上まで、前記第２の絶縁膜(7)を突出させること
で、問題を解決している。

つまり第２の絶縁膜(7)の開口面が、第１の絶縁膜(4)の
開口面と一致しないで内側に伸びているため、段差が小
さくなる。その結果、上部電極(9)を形成しても、必ず
この領域の上部電極(9)だけは断線が生じなくなる。

また第２の絶縁膜(7)の突出部(15)は、配線(12)との接
続部の近傍に設けることで、もしこの突出部以外が断線
しても、上部電極の抵抗が小さくなるようにしてある。

以下、本願の製造方法を第５図Ａ乃至第５図Ｆを用いて
説明する。

先ず第５図Ａの如く、Ｐ型のシリコン半導体基板(20)の
表面にアンチモン(Sb)又はヒ素(As)等のＮ型不純物を選
択的にドープしてＮ^＋型埋込み層(21)を形成し、基板(2
0)全面に厚さ５〜１０μのＮ型のエピタキシャル層(22)
を積層する。

次に第２図Ｂに示す如く、エピタキシャル層(22)表面か
らボロン(B)を選択的に拡散することによって、埋込み
層(21)を夫々取囲み、且つエピタキシャル層(22)を貫通
するＰ^＋型の分離領域(23)を形成する。分離領域(23)で
囲まれたエピタキシャル層(22)が夫々の回路素子を形成
する為のアイランド(24)となる。と同時に、分離領域(2
3)拡散工程のボロン(B)をアイランド(24)表面の埋込み
層(21)に対応する領域にも拡散し、拡散層となる第１の
下部電極領域(25)を形成する。分離領域(23)は飽和拡散
で形成し、エピタキシャル層(22)を貫通させるのでその
表面の不純物濃度は１０¹⁸atoms・cm^-2前後となる。

次に第５図Ｃに示す如く、第１の下部電極領域(25)を形
成したアイランド(24)とは別のアイランド(24)の表面に
ボロン(B)を選択的にイオン注入又は拡散することによ
ってＮＰＮトランジスタのベースとなるベース領域(26)
を形成する。と同時に、１つのアイランド(24)表面にも
第１の下部電極領域(25)に重畳してボロン(B)を拡散
し、拡散領域となるＭＩＳ型容量の第２の下部電極領域
(27)を形成する。

次に第５図Ｄに示す如く、エピタキシャル層(22)表面の
第１の絶縁膜(28)を選択的にエッチング除去して第１お
よび第２の下部電極領域(25)，(27)表面の一部を露出さ
せて第１の開口部(29)を形成し、エピタキシャル層(22)
全面にＣＶＤ法等の技術を用いて膜厚数百〜千数百Åの
シリコン窒化膜(Si₃N₄)を堆積させる。シリコン窒化膜
はシリコン酸化膜よりも高い誘電率を示すので、大容量
を形成することが可能である。そして、前記シリコン窒
化膜表面に周知のレジストパターンを形成し、ドライエ
ッチ等の技術を利用して、前記露出した第１および第２
の下部電極領域(25)，(27)の表面を覆う第１の誘電体層
(30)を形成する。その後、第１の誘電体層(30)を覆う様
にＣＶＤ法で第２の絶縁膜(31)を堆積させる。

次に第５図Ｅに示す如く、ＮＰＮトランジスタのベース
領域(26)表面とアイランド(24)表面の絶縁膜(28)，(31)
を開孔し、この第２の絶縁膜(31)をマスクとしてリン
(P)を選択拡散することによりＮ^＋型のエミッタ領域(3
2)とコレクタコンタクト領域(33)を形成する。

次に第５図Ｆに示す如く、第２の絶縁膜(31)上にネガ又
はポジ型のフォトレジストによるレジストパターンを形
成し、第１の誘電体層(30)上の第２の絶縁膜(31)を除去
して第２の開口部(34)を形成し、さらにウェット又はド
ライエッチングによって第２の絶縁膜(31)の所望の部分
に電気的接続の為のコンタクトホールを開孔する。そし
て、基板全面に周知の蒸着又はスパッタ技術によりアル
ミニウム層を形成し、このアルミニウム層を再度パター
ニングすることによって所望形状の電極(35)と第１誘電
体層(30)上の上部電極(36)を形成する前工程の第２の絶縁膜(31)の蝕刻の際に、本願の特徴と
なる第３図の丸印のように、第２の絶縁膜(31)を突出さ
せることで、上部電極(36)の断線を防止できる。

本製造方法では、拡散層(3)を形成する際に、分離領域
(23)やベース領域(26)と同時に形成したが、エミッタ領
域(32)の形成と同時に拡散層(3)を形成しても良い。ま
た第１および第２の下部電極領域(25)，(27)両者を使っ
て拡散層としているが、単独でも良い。

（ト）発明の効果以上の説明からも明らかな如く、半導体ＩＣに組み込ま
れた容量素子(1)の上部電極(9)は、必ず第２の絶縁膜
(7)の突出部(15)によって、完全断線がなくなる。従っ
て歩留りの大幅な向上が可能となる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の平面図、第２図は第
１図のＡ−Ａ′線における断面図、第３図は第１図のＢ
−Ｂ′線における断面図、第４図は従来の半導体集積回
路の断面図、第５図Ａ乃至第５図Ｆは本発明の半導体集
積回路の製造方法を説明する断面図である。

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板上に積層された逆導
電型の半導体層と、この半導体層表面に拡散された一導電型の拡散層と、前記半導体層表面に形成された第１の絶縁膜と、前記拡散層に対応する第１の絶縁膜を食刻して形成され
た第１の開口部と、この第１の開口部の周辺および前記第１の開口部内の拡
散層上に形成された第１の誘電体層と、この第１の誘電体層および第１の絶縁膜上に形成された
第２の絶縁膜と、前記第１の開口部に対応しほぼ同じ大きさで前記第２の
絶縁膜に形成した第２の開口部と、この第２の開口部を介して、前記第２の開口部の周辺の
前記第２の絶縁膜をも被覆するように前記第１の誘電体
膜の上に形成した上部電極と、前記拡散層にコンタクトする下部電極と、前記上部電極に連結し前記第２の絶縁膜上を延在する配
線とを備え、前記第２の開口部の周辺の少なくとも一部において、前
記第２の絶縁膜の一部を前記拡散層に接触している第１
の誘電体層上に突出させたことを特徴とする半導体集積
回路。
【請求項２】前記第２の開口部の一部は、前記上部電極
とこの上部電極より延在される配線との接続部の近傍に
設けたことを特徴とした請求項第１項記載の半導体集積
回路。