JP4534269B2 - 半導体装置とその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置とその製造方法、特に少なくとも絶縁ゲート型電界効果トランジスタと容量素子とが共通の半導体基体に形成されて成る半導体装置とその製造方法に係わる。
【0002】
【従来の技術】
共通の半導体基体上に、絶縁ゲート型電界効果トランジスタ(MISFET)や、バイポーラトランジスタとMISFETとによるいわゆるBiMISや、バイポーラトランジスタと相補型MISFET(CMIS)とによるいわゆるBiCMIS等の、MISFETと、容量素子とが形成されて成る半導体装置においては、その容量素子は、MISFETもしくはBiMIS、あるいはBiCMISの製造過程において、MIS構造の容量素子として形成することが、しばしば行われる。
【0003】
この場合、そのMISFETやBiCMIS等におけるゲート絶縁膜が、シリコン基体表面を熱酸化して形成したいわゆるMOS構造による場合、容量素子に関してもMOS容量素子とされて、プロセスの整合性を得てその容量素子をMISFETやBiCMISの製造と同時に形成することができるようになされる。また、ゲート絶縁膜が、シリコン窒化膜Si3 N4 、もしくはシリコン酸化膜SiO2 −シリコン窒化膜Si3 N4 −シリコン酸化膜SiO2 の積層構造によるいわゆるONO膜とされる場合は、容量素子としては、ONO膜による絶縁膜すなわち誘電体膜を挟んでその上下に不純物ドーピングがなされた低抵抗の多結晶シリコンを電極が配置された、多結晶間容量いわゆるpoly−poly間容量素子構造とされる。
【0004】
上述した熱酸化膜によるMOS型容量素子は、図14にその概略断面図を示すように、例えばp型のシリコンによる半導体基体101の一主面に、局部的熱酸化いわゆる LOCOS(Local Oxidation of Silicon)によって分離絶縁層102が形成され、例えばこの分離絶縁層102によって囲まれた容量素子100の形成部において、半導体基体101の、同様の一主面に臨んで下部電極を構成するn型の不純物が拡散されて成る半導体領域103が形成され、その一部にn型の高不純物濃度による電極取出し領域112が形成される。そして、半導体領域103上に、誘電体膜を構成する熱酸化膜104が、半導体基体101の表面を熱酸化することによって形成し、この上に上部電極を構成する高不純物濃度の多結晶シリコン半導体層105が形成されて成る。
【0005】
この上部電極を構成する多結晶シリコン半導体層105上には、全面的にSiO2 による絶縁層106が形成され、この上に全面的に平坦化絶縁層107が形成され、これら絶縁層106と107によって層間絶縁層108が形成される。この層間絶縁層108には、下部電極の電極取出し領域112上と、上部電極すなわち多結晶シリコン層105上とにそれぞれコンタクト窓108aが穿設され、これらコンタクト窓108a内に、それぞれ電極取出し領域112上と、上部多結晶シリコン層105上とにオーミックコンタクトする導電性プラグ109例えばタングステン(W)プラグが埋込まれ、これらプラグ109とコンタクトするそれぞれAl金属層による上部電極取出し配線部110と下部電極取出し配線部111とが形成される。
【0006】
また、上述したいわゆるpoly−poly間容量素子は、図15にその概略断面図を示すように、例えばp型のシリコンによる半導体基体101に形成したLOCOSによる分離絶縁層102上に、下部電極を構成する下層の高不純物濃度の多結晶シリコン半導体層113が形成される。そして、この多結晶シリコン半導体層113上に、上述した誘電体膜となるONO膜114が形成され、この上に上部電極を構成するいわゆるポリサイド層115が形成される。このポリサイド層115は、多結晶シリコン層116が形成され、この上に高融点シリサイド層117形成されて成る。
【0007】
ONO膜114は、下部電極の多結晶シリコン層113の表面を熱酸化して形成したSiO2 膜上に、減圧CVD(Chemical Vapor Deposition) 法によって堆積したSi3 N4 膜と、このSi3 N4 膜を熱酸化して形成したSiO2 膜とによって形成される。
【0008】
上部電極のポリサイド層115の側面には、サイドウォール118が形成され、前述したと同様に、全面的にSiO2 による絶縁層106が形成され、この上に全面的に平坦化絶縁層107が形成されて成る層間絶縁層108が形成される。この層間絶縁層108には、下部電極の下層の多結晶シリコン層113上と、上部電極すなわちポリサイド層115上とにそれぞれコンタクト窓108aが穿設され、これらコンタクト窓108a内に、それぞれ下層の多結晶シリコン層113上と、上部電極すなわちポリサイド層115上とにオーミックにコンタクトする導電性プラグ109例えばタングステン(W)プラグが埋込まれ、これらプラグ109とコンタクトするそれぞれAl金属層による上部電極電極取出し配線部111と下部電極取出し配線部110とが形成される。
【0009】
【発明が解決しようとする課題】
ところが、上述の図14による熱酸化膜104を用いるいわゆるMOS型容量素子は、高濃度に不純物がドープされた半導体領域103上に、熱酸化膜104の形成がなされることから、特にこの半導体領域103がイオン注入によって形成される場合残留欠陥が生じ、この熱酸化膜104の信頼性が確保できないという問題がある。したがって、この場合、半導体領域103の不純物濃度を充分高めることができず、上下電極部間の電位差に応じて、下部電極すなわち半導体領域103の表面が空乏化もしくは反転化して、容量値が変動し易い。つまり、容量値の、電圧依存性が大きいという問題がある。また、下部電極の半導体領域103を充分高濃度化できないことから、この下部電極における寄生抵抗が大きくなって周波数特性が悪くなるという問題がある。
【0010】
一方、上述の図15によるpoly−poly間容量においては、その誘電体膜のONO膜114の下層のSiO2 膜は、多結晶シリコンを熱酸化することで形成する膜であり、多結晶シリコンの熱酸化は、成長速度が速いことから、膜厚の制御性に問題があり、膜厚のばらつきが大きく、薄膜化が困難である。そのため、容量素子としては、容量のばらつきが大きく、単位容量値が小さいという問題がある。また、poly−poly間容量においては、例えば上部電極をMISトランジスタのゲート電極と兼用する場合、下部電極側の多結晶シリコンは、容量素子搭載のため、工程を追加する必要が生じる。そのため、容量素子形成のための追加工程を必要とし、製造コストが高くなるという問題がある。
【0011】
本発明は、容量素子を有する半導体装置とその製造方法において、単位面積当たりの容量値が大きく、かつばらつきが小さく、しかも、MISFETの製造プロセスあるいはBiCMISの製造プロセス等と整合性が良く、すなわちこれら素子の製造と共通の工程で、容量素子の形成をも可能にし、工程数の増加を来すことなく製造できるようにする。また、製造過程における膜剥がれ等を防ぎ、信頼性の高い半導体装置、及びその製造方法を提供する。
【0012】
【課題を解決するための手段】
本発明のよる半導体装置の製造方法は、半導体基体上に、少なくとも絶縁ゲート型電界効果トランジスタと容量素子とが形成されて成る半導体装置の製造方法であって、半導体基体の上記容量素子の形成部に、該容量素子の第1の電極を構成する高不純物濃度半導体領域を形成する工程と、高不純物濃度半導体領域の形成工程前あるいは後に、上記半導体基体表面に、耐酸化マスク層を形成する工程と、該耐酸化マスク層を、酸化マスクとして分離絶縁層を形成する局部的熱酸化工程と、半導体基体上部に堆積絶縁膜を形成し、その後、高不純物濃度半導体領域上に堆積絶縁膜を残し、該高不純物濃度半導体領域上の堆積絶縁膜の外周縁が、絶縁分離層の非形成部上に位置するように堆積絶縁膜を選択的にエッチングする工程と、該堆積絶縁膜上に、容量素子の第2の電極を形成する工程とを有し、容量素子における堆積絶縁膜の外周縁が、高不純物濃度半導体領域の外周縁より外側に位置するように配置されて成ることを特徴とする。
【0016】
また、本発明による半導体装置の製造方法においては、容量素子の第1の電極を構成する高不純物濃度半導体領域上に、堆積絶縁膜を形成する工程をとることによって、この高不純物濃度半導体領域の形成後に、これよりの不純物の放出いわゆるアウトディフュージョンの発生を回避でき、安定した特性の半導体装置を構成するものである。
【0017】
【発明の実施の形態】
半導体装置の参考例を図1および図2を参照して説明する。図1および図2は、共通の半導体基体1を、2分した一半部と他半部とを分離して図示したもので、図1の図において右端と、図2の図において左端とは連続して形成されているものである。
【0018】
この参考例においては、共通の半導体基体に、図1および図2にその一例の概略断面図を示すように、npn型のバイポーラトランジスタ(以下npnTrという)と、容量素子(以下MIS−Cという)と、pチャネル型MISFET(以下pMISという)と、nチャネル型MISFET(以下nMISという)とを形成した場合である。
【0019】
MIS−Cは、その第1の電極21が、半導体基体1の表面、すなわち一主面に臨んで形成された高不純物濃度半導体領域2より成り、誘電体膜23が、高不純物濃度半導体領域2上に堆積形成した堆積絶縁膜3より成り、この堆積絶縁膜3上に、第1の電極21すなわち高不純物濃度半導体領域2と対向して第2の電極22が形成されて成る。
【0020】
第2の電極22は、pMISやnMISのゲート電極5および6と同一構成による導電膜4によって形成される。また、第2の電極22は、その全域に渡って、高不純物濃度半導体領域2、すなわち第1の電極21と対向する配置構成とする。すなわち、この第2の電極22の形成範囲が、高不純物濃度半導体領域2の形成範囲内上に配置される形状、大きさに選定される。このようにして、第2の電極22の面積によって、第1の電極21の面積(すなわち高不純物濃度半導体領域2の面積)に依存することなくMIS−Cの容量値を設定することができるようにする。
【0021】
また、MIS−Cの第2の電極22と、pMISpおよびnMISのゲート電極5および6は、多結晶シリコン層、あるいは図示のように、多結晶シリコン層7と高融点金属のシリサイド層8との積膜構造よるポリサイド層9によって構成することができる。この高融点金属は、タングステン(W)、チタン(Ti),ニッケル(Ni)、コバルト(Co)の1種以上によることができる。
【0022】
また、高不純物濃度半導体領域2は、その不純物濃度を1×1017atoms/cm3〜1×1022atoms/cm3 程度に形成することが、第1の電極21の低抵抗化の上から好ましい。
【0023】
半導体基体1上のnpnTrは、そのコレクタ電極取出し領域10が、MIS−Cの高不純物濃度半導体領域2と同一構成の半導体領域によって構成される。
【0024】
そして、半導体基体1上に、少なくともMISFET、図1および図2の例ではpMISとnMISとMIS−Cとが形成されて成る半導体装置の製造方法は、半導体基体1の、MIS−Cの形成部に、このMIS−Cの第1の電極21を構成する高不純物濃度半導体領域3を形成する工程と、少なくとも高不純物濃度半導体領域2上に堆積絶縁膜3を形成する堆積工程と、この堆積絶縁膜3上に、容量素子MIS−Cの第2の電極22を形成する工程とを有する。
【0025】
以下に説明する製造方法は、図1および図2で示した半導体装置を製造する方法であり、図3〜図10を参照してその一例を説明する。そして、この製造方法の説明によって、図1および図2で示す本発明による半導体装置がより明確に理解される。図3〜図10において、各A図および各B図は、それぞれA図の図において右端と、B図の図において左端とは連続して形成されているものである。
【0026】
先ず、図3に示すように、例えば第1導電型例えばp型のシリコン単結晶によるサブストレイト31上に、第2導電型例えばn型のシリコン半導体層32を、例えばCVD(Chemical Vapor Deposition) 法によってエピタキシャル成長することによって半導体基体1を構成する。この半導体基体1には、npnTrの形成部と、pMISの形成部とに、第2導電型の埋込み領域33および34を形成する。
【0027】
これら埋込み領域33および34の形成は、半導体層32のエピタキシャル成長に先立って、サブストレイト31の表面を熱酸化して300nm程度の厚さの酸化膜(図示せず)を形成し、埋込み領域33および34の形成部に、フォトリソグラフィによって開口を形成したパターンのフォトレジスト層を形成し、これら開口を通じて酸化膜をフッ酸(HF)によってエッチングすることによってこの酸化膜に開口を形成する。その後、このフォトレジスト層を過酸化水素水(H2 O2 )と硫酸(H2 SO4 )との混合液によって除去する。その後、酸化膜をマスクとしてその開口を通じて、埋込み領域33および34の形成部に第2導電型の不純物をイオン注入あるいは拡散等によって高濃度に導入する。例えば、Sb2 O3 の固体不純物源を用いて1200℃で60分間の熱拡散を行って埋込み領域33および34を形成する。その後、上述した第2導電型例えばn型のシリコン半導体層32を、例えばCVD法によって例えば厚さ1μmに、抵抗率1Ω・cmをもってエピタキシャル成長する。このようにして半導体基体1を構成する。尚、このとき、エピタキシャル成長時の加熱によってサブストレイト31に導入された不純物が、半導体層32中にも一部入り込んで形成される。
【0028】
この半導体基体1の一主面1aに、各素子の形成部間、図示の例では、npnTrの形成部、MIS−Cの形成部、pMISおよびnMISの各形成部間、更に素子内において、相互に電気的分離を必要とする部分例えばnpnTrコレクタおよびベース間に相当する位置に開口35aが形成された耐酸化マスク層35が形成される。
【0029】
この耐酸化マスク層35は、例えば、先ず、シリコン半導体層32の表面を熱酸化して厚さ30nm程度のパッド層となるSiO2 酸化膜36を全面的に形成し、この酸化膜36上に全面的に、例えば減圧CVD法によって例えば厚さ100nm程度の窒化シリコンSi3 N4 膜37を形成し、その後、フォトリソグラフィによるパターンエッチングを行う。すなわちフォトリソグラフィによってフォトレジストによるエッチングマスク(図示せず)を形成して、このエッチングマスクに形成された開口を通じて耐酸化マスク層35、すなわちSi3 N4 膜37とその下の酸化膜36をパターンエッチングして、開口35aが形成された所定のパターンに形成される。
【0030】
次に、図4に示すように、図3で示した耐酸化マスク層35をマスクとして、例えば1050℃で、水分を含んだいわゆるウエット酸素O2 雰囲気中で、半導体層32に対する局部的熱酸化いわゆる LOCOSを行って、例えば厚さ450nmの分離絶縁層38を形成する。この分離絶縁層38は、耐酸化マスク層35の開口35aのパターンに形成される。すなわち、各素子間、この例ではnpnTr、MIS−C、pMISおよびnMISの形成部間と、更にnpnTrの形成部における埋込み領域33上のコレクタ電極取出し領域の形成部とベース形成部との間に形成する。そして、その後、Si3 N4 膜37のみを、例えば150℃のりん酸でエッチング除去する。
【0031】
その後、図5に示すように、MIS−Cの形成部と、npnTrの形成部の埋込み領域33上とに、不純物濃度が1×1017atoms/cm3 〜1×1022atoms/cm3 の高不純物濃度半導体領域2と、コレクタ電極取出し領域10とを形成する。この形成は、半導体層32に対して、第2導電型この例ではn型の不純物例えばP+ (りん)を500keVで2×1012/cm2 のドーズ量、70keVで7×1015/cm2 のドーズ量をもって行う。このイオン注入は、イオン注入を行わない領域上を、例えばフォトレジスト層39によるイオン注入マスク層によって覆い、このフォトレジスト層39が存在しない開口39a内において分離絶縁層38をマスクとして選択された領域に行う。
【0032】
そして、続いてこのフォトレジスト層39をマスクとして、そのまま用いて、コレクタ電極取出し領域10上と、高不純物濃度半導体領域2上の、酸化膜36を除去して、高不純物濃度半導体領域2上に、開口36aを形成する。この開口36aは、その内周縁が、高不純物濃度半導体領域2の外周縁とほぼ一致するか、これより内側に位置するように形成する。この酸化膜36の除去は、上述したようにイオン注入に用いたフォトレジスト層39による共通のマスク層によって行うことができることから、マスク数の削減がなされる。
【0033】
次に、図6に示すように、フォトレジスト層39を除去し、高不純物濃度半導体領域2の表面を覆って堆積絶縁膜3を形成する。この堆積絶縁膜3は、高不純物濃度半導体領域2の表面に安定して良好に被着されると共に、高不純物濃度半導体領域2の不純物が、加熱によって外部に放出されるいわゆるアウトディフージョンを阻止することのできるキャップ機能を有する材料の例えば窒化シリコンSi3 N4 によって構成する。
【0034】
この堆積絶縁膜3の形成は、半導体基体1上に全面的に、例えば減圧CVD法によって窒化シリコンSi3 N4 を、30nm程度の厚さに形成し、フォトリソグラフィによるパターンエッチングを行って、高不純物濃度半導体領域2上と、コレクタ電極取出し領域10上を残して他部をエッチング除去することによって形成する。この例では、堆積絶縁膜3は、高不純物濃度半導体領域2を完全に覆うことができるように、その周辺の分離絶縁層上に跨がって形成した場合である。
【0035】
次に、図7に示すように、pMISの形成部に第2導電型この例ではn型のウェル領域40を形成する。このウェル領域40の形成は、例えばP+ を600keVで5×1012/cm2 のイオン注入と、更に300keVで3×1012/cm2 のイオン注入によって形成する。また、この上に、閾値電圧の制御を行うため、ボロンB+ を20keVで5×1012/cm2 のイオン注入を行う。
【0036】
また、nMISの形成部に第1導電型この例ではp型のウェル領域41を形成すると共に、例えばnpnTrの形成部とMIS−Cの形成部を囲んで分離領域42をそれぞれ半導体層32を横切る深さに形成する。これら領域41および42の形成は、例えばボロンB+ を800keVで5×1012/cm2 のイオン注入と、更に350keVで5×1012/cm2 のイオン注入と、更に100keVで5×1012/cm2 のイオン注入を行うことによって形成する。また、この上に、閾値電圧の制御を行うための20keVで2×1012/cm2 のイオン注入を行う。
【0037】
その後、膜質にすぐれたゲート絶縁膜を構成する熱酸化膜の形成に先立って、図6で示される酸化膜36の除去を行う。このとき、酸化膜SiO2 に対するエッチングに対し、堆積絶縁膜3のSi3 N4 膜は、耐性を有することから、これがエッチングされずに残存するが、他部におけるSiO2 による分離絶縁層38に凹部43が発生する。
【0038】
次に、図8に示すように、あらためて熱酸化処理を行って、図7で酸化膜の除去がなされて外部に露呈した半導体層32の表面を熱酸化して、pMISおよびnMISのゲート絶縁膜を構成するゲート酸化膜となる膜質にすぐれた熱酸化膜44を形成する。この熱酸化膜44の形成は、例えば850℃のウエットO2 雰囲気中で5分間程度の酸化処理を行って、例えば厚さ5nmに形成する。このときの熱酸化膜44の形成は、薄い膜厚、すなわち短時間の熱酸化処理であることから、Si3 N4 による堆積絶縁膜3の表面が熱酸化されることはほとんどなく無視できる。
【0039】
そして、この熱酸化に際して、半導体基体1が高温に加熱されるが、高不純物濃度半導体領域2の表面には、堆積絶縁膜3によるキャップ層によって覆われていることから、この高不純物濃度半導体領域2から不純物のアウトディフージョンが発生することはなく、したがって、この高不純物濃度半導体領域2は、高不純物濃度に保持されると共に、外部に露呈した状態にある熱酸化膜44の形成面に、この不純物がドープされて、最終的に形成されるpMISや、nMISの閾値電圧が設定値から不安定にずれることが回避される。
【0040】
そして、pMISおよびnMISの図2で示す各ゲート絶縁膜44gを構成する熱酸化膜44の形成後に、図9に示すように、MIS−Cの形成部に、その第2の電極22を形成すると同時に、pMISおよびnMISの各形成部にそれぞれゲート電極5および6を形成する。すなわち、各電極22、5および6は、共に同一構成とし、同一工程で同時に形成する。
【0041】
これら電極22、5および6の形成は、先ず、全面的に多結晶シリコン層7を、減圧CVD法によって、例えば厚さ100nm程度に堆積し、これに、例えばPOCl3 を用いたプレデポジションによって、この多結晶シリコン層7中に高濃度のn型の不純物のりんPの導入を行う。これに高融点のシリサイド層8、例えばタングステンシリサイド層を例えば厚さ100nm程度にCVD法によって堆積して、多結晶シリコン層7と高融点金属のシリサイド層8による導電層4を形成する。その後、これら多結晶シリコン層7と高融点金属のシリサイド層8に対し、例えばRIE(反応性イオンエッチング)によってパターンエッチングして、上述したMIS−Cの形成部に第2の電極22を形成すると同時に、pMISおよびnMISの各形成部にそれぞれゲート電極5および6を形成する。
【0042】
このとき、第2の電極22は、高不純物濃度半導体領域2の配置の範囲内に位置するように、その形状、大きさに選定される。
【0043】
その後、図示しないが、pMISの形成部以外を、例えばフォトレジスト層によるイオン注入のマスク層によって覆い、pMISの形成部に、そのゲート電極5をマスクとして、例えばAs+ を35keVで2×1013/cm2 のドーズ量のイオン注入を行って、ソースないしはドレイン領域(以下ソース/ドレイン領域という)の、LDD(Lightly Doped Drain)型MIS−FETのp型の低不純物濃度のソース/ドレイン領域45を形成する。そして、nMISの形成部上のフォトレジスト層を除去して、このpMISの形成部上のみを外部に露呈し、他部を図示しないが、例えばフォトレジスト層によるイオン注入のマスク層によって覆い、nMISの形成部に、そのゲート電極6をマスクとして、例えばBF2 を25keVで1×1013/cm2 のドーズ量のイオン注入を行って、LDDの低不純物濃度のn型のソース/ドレイン領域46を形成する。
【0044】
次に、pMISおよびnMISの形成部において、ゲート電極5および6の側面に所要の幅を有するサイドウォール47の形成がなされる。
【0045】
このサイドウォール47の形成は、周知の方法によって形成することができる。すなわち、例えばSiO2 を例えば200nmの厚さに、CVD法によって全面的に堆積し、その後、その表面から、RIEによる異方性エッチングによってエッチバックすることによって、ゲート電極5および6、更に第2の電極22の側面に被着され、実質的にその厚さが大とされたSiO2 を残して平坦面におけるSiO2 を除去する。このようにすると、サイドウォール47の形成がなされる。そして、このとき、図10に示す例においては、サイドウォール47の形成時のRIEにおいて、このサイドウォール47下と第2の電極22の形成部以外の堆積絶縁膜3を除去した場合である。
【0046】
その後、通常におけるMISFETの製造方法におけると同様に、例えばフォトレジスト層によるイオン注入マスクを順次形成して、pMISの形成部において、ゲート電極5とそのサイドウォール47をマスクとして、高濃度のp型のソース/ドレイン領域48を形成し、nMISの形成部において、ゲート電極6とそのサイドウォール47をマスクとして、高濃度のn型のソース/ドレイン領域49を形成する。
【0047】
また、このとき、例えばpMISの高濃度ソース/ドレイン領域48の形成と同時にnpn型Trの形成部に、ベース領域の高濃度領域50いわゆるグラフトベース領域を形成し、また、nMISの高濃度ソース/ドレイン領域49の形成と同時に、MIS−Cの高不純物濃度半導体領域2からの電極取出し領域51と、npnTrのコレクタ電極取出し領域上に更に高濃度領域10cを形成することができる。
【0048】
その後は、図1および図2に示すように、npnTrのp型の真性ベース領域52、n型のエミッタ領域53の形成を行う。このエミッタ領域の形成は、例えば多結晶シリコンによるエミッタ電極57を設け、これよりの不純物の拡散によって形成することができる。そして、npnTrの形成部における半導体層32によってコレクタ領域58が構成されてnpnTrが構成される。
【0049】
半導体基体1上には、例えば全面的にSiO2 による絶縁層54が例えばCVD法によって形成され、この上に全面的に例えばBPSG(ボロンりんシリケートガラス)によって表面の平坦化を図る平坦化絶縁層55が形成され、これら絶縁層54と55によって層間絶縁層56が形成される。
【0050】
そして、MIS−Cの形成部において、層間絶縁層56に、例えばRIEによって、高不純物濃度半導体領域2による第1の電極21からの電極取出し領域51上と、導電層4によって構成された第2の電極22上とにそれぞれコンタクト窓56Wを穿設する。また、npnTrの、コレクタ電極取出し領域10上の高濃度領域10c上と、高濃度ベース領域50上と、エミッタ電極57上と、更に、pMISおよびnMISにおける各高濃度ソース/ドレイン領域48および49上とに、更に、図示しないが、これらpMISおよびnMISにおけるゲート電極5および6上もしくはその延長部上等にそれぞれコンタクト窓56Wを穿設する。
【0051】
これらコンタクト窓56Wには、例えばそれぞれ必要に応じて、例えばタングステンWよりなる導電性プラグ59を、これらコンタクト窓56W下の各部に電気にコンタクトして形成し、この導電性プラグ59と連接して、所要のパターンの電極取出し配線部60を形成する。すなわち、MIS−Cにおいては、第1および第2の電極21および22に対する第1および第2の電極取出し配線部61および62を形成する。これら電極取出し配線部の形成は、例えばAl金属層を全面的に蒸着、スパッタリング等によって形成し、フォトリソグラフィによるパターンエッチングによって同時に形成することができる。
【0052】
このようにして、容量素子MIS−Cと、npn型のバイポーラトランジスタと、nチャネルMISFETおよびpチャネルMISFETとを有する本発明による半導体装置を構成する。
【0053】
尚、上述した例では、図10に示すように、サイドウォール45の形成に際してのRIEにおいて、このサイドウォール45と第2の電極22下のみを残して他の外部に露呈した部分の堆積絶縁膜3を除去した場合であるが、図11に示すように、この堆積絶縁膜3の露呈部においても部分3bでしめすように残すにすることもできる。 図11において、図1および図2と対応する部分には同一符号を付して重複説明を省略する。
【0054】
また、上述した例では、図7で示すように、堆積絶縁膜3の縁部が、分離絶縁層38上に跨がって形成されるようにした場合で、この場合、酸化膜36のエッチングによって凹部43が発生するが、このエッチングがエッチング液を用いたいわゆるウエットエッチングによる場合は、図12にその要部の更に拡大した断面図を示すように、凹部43において、堆積絶縁膜3の縁部下に入り込むサイドエッチングが発生すると、堆積絶縁膜3の縁部に凹部43内に突き出るひさし63が発生する場合がある。
【0055】
そして、このようなひさし63が発生すると、その後の例えば図9で示す第2の電極22を形成する導電層4に対する例えばRIEにおいて、このひさし63下に導電層4が残存してしまい、これが、その後の取扱に際して剥がれ出て、これが、短絡事故を発生するなど信頼性の低下を来すおそれが生じる。
このような不都合を回避する本発明に一実施の形態に係る半導体装置を図13に示す。図13に示すように、堆積絶縁層3の縁部3aが、分離絶縁層38上に至ることがない位置とする。すなわち、図6における堆積絶縁膜3に対する選択的エッチング工程において、高不純物濃度半導体領域2上においては残すが、その外周縁部3aが、絶縁分離層38の非形成部上に位置するようにする。そして、この場合は、その高不純物濃度半導体領域2は、その縁部が、絶縁分離層38より、離間して配置される。
【0056】
尚、この図13において、図12と対応する部分には同一符号を付して重複説明を省略する。図13に示す本実施形態の半導体装置において、堆積絶縁層3の構成以外の構成、及び製造方法は、図1〜図10を用いて説明した参考例の構成、及び製造方法を適用できる。
【0057】
上述したように、本発明による半導体装置は、その容量素子が、誘電体層を構成する絶縁層として、半導体表面自体を熱酸化して形成した熱酸化膜によって構成せずに、堆積絶縁膜3によって構成したことから、この誘電体膜の形成において残留欠陥の発生が回避され、特性の安定化が図られる。
【0058】
また、本発明による半導体装置の製造方法においては、容量素子の第1の電極を構成する高不純物濃度半導体領域上に、堆積絶縁膜を形成する工程をとることによって、この高不純物濃度半導体領域の形成後における熱処理、例えばpMIS,nMISのゲート酸化膜の形成時に、この高不純物濃度半導体領域からの不純物のいわゆるアウトディフュージョンの発生を回避できる。これによって、高不純物濃度半導体領域における不純物濃度を高濃度に保持できる。
【0059】
また、本発明製造方法によれば、MIS−Cの形成を他の回路素子の例えばpMIS、nMIS、バイポーラトランジスタnpnTr等の形成工程を、大部分において共用することができることから、製造の簡易化が図られる。
【0060】
上述した例では、高不純物濃度半導体領域2の形成工程前に、耐酸化マスク層35の形成および分離絶縁層38の局部的熱酸化工程を行った場合であるが、高不純物濃度半導体領域2の形成工程後に、耐酸化マスク層35の形成および分離絶縁層38の局部的熱酸化工程を行うこともできる。
【0061】
また、上述した例では、容量素子MIS−Cと、npn型のバイポーラトランジスタと、nチャネルMISFETおよびpチャネルMISFETとを有する半導体装置に適用した場合であるが、容量素子MIS−Cと、その他の絶縁ゲート型電界効果トランジスタを有する各種半導体装置、すなわち半導体集積回路に適用できる。また、例えば図示の各導電型と反対の導電型構成とするとか、またpMISおよびnMISにおいて、LDD型構成によらない構成とするなど、本発明構成を逸脱することなく種々変形変更が可能であることは言うまでもない。また、半導体基体1は、全体が半導体構成による場合に限られるものではなく、例えば絶縁性基板に半導体層が形成された構成とすることもできる。
【0062】
【発明の効果】
本発明による半導体装置は、その容量素子が、半導体基体表面に臨んで形成された高不純物濃度半導体領域を第1の電極、すなわち下部電極とし、この上に形成する絶縁膜すなわち誘電体膜を、熱酸化によらない堆積絶縁膜とすることによって、この誘電体膜の形成において残留欠陥の発生が回避される。
【0063】
また、本発明による半導体装置の製造方法においては、容量素子の第1の電極を構成する高不純物濃度半導体領域上に、堆積絶縁膜を形成する工程をとることによって、この高不純物濃度半導体領域の形成後における熱処理、例えば絶縁ゲート型電界効果トランジスタのゲート酸化膜の形成時に、この高不純物濃度半導体領域からの不純物のいわゆるアウトディフュージョンの発生を回避できる。これによって、高不純物濃度半導体領域における不純物濃度を高濃度に保持できる。
【0064】
そして、このように、容量素子における第1の電極を構成する高不純物濃度半導体領域の不純物濃度を充分高めることができることから、上下電極部間の電位差に応じて、その第1の電極、すなわち下部電極を構成する半導体領域の表面が空乏化もしくは反転化して、容量値が変動する不都合が回避され、容量値の電圧依存性を小さくすることができる。また、この第1の電極の半導体領域を充分高濃度化できることから、この第1の電極における寄生抵抗を充分小さくすることができて周波数特性の改善を図ることができる。
【0065】
更に、容量素子の第1の電極を構成する高不純物濃度半導体領域から他部への不純物のドーピング、例えばゲート酸化膜の形成部への不純物のドーピングが回避されることによって絶縁ゲート型電界効果トランジスタにおける閾値電圧に不安定な変動を来すような不都合も回避できる。
【0066】
そして、各素子の大部分の製造工程の共有化が図られることによって製造の簡易化、したがって、コストの低減化を図ることができる。また、本発明によれば、堆積絶縁膜からなる誘電体膜の縁部を、絶縁分離層の非形成部上に位置するように形成することにより、製造過程で起こる膜剥がれを防止することができ、信頼性の向上が図られる。
【図面の簡単な説明】
【図1】参考例による半導体装置の一例の要部の概略断面図である。
【図2】参考例による半導体装置の一例の要部の概略断面図である。
【図3】AおよびBは、共通の半導体基体に形成された図1及び2の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図4】AおよびBは、共通の半導体基体に形成された図1及び2の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図5】AおよびBは、共通の半導体基体に形成された図1及び2の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図6】AおよびBは、共通の半導体基体に形成された図1及び2の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図7】AおよびBは、共通の半導体基体に形成された図1及び2の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図8】AおよびBは、共通の半導体基体に形成された図1及び2の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図9】AおよびBは、共通の半導体基体に形成された図1及び2の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図10】AおよびBは、共通の半導体基体に形成された図1及び2の半導体装置の製造方法一例の一工程における要部の概略断面図である。
【図11】参考例による半導体装置の要部の断面図である。
【図12】参考例による半導体装置の一例の容量素子部の概略断面図である。
【図13】本発明による半導体装置の他の例の容量素子部の概略断面図である。
【図14】従来の半導体装置の概略断面図である。
【図15】従来の半導体装置の概略断面図である。
【符号の説明】
1・・・半導体基体、2・・・高不純物濃度半導体領域、3・・・堆積絶縁膜、3a・・・堆積絶縁膜の縁部、4・・・導電膜、5,6・・・ゲート電極、7・・・多結晶シリコン層、8・・・高融点金属のシリサイド層、9・・・ポリサイド層、10・・・コレクタ電極取出し領域、21・・・第1の電極、22・・・第2の電極、23・・・誘電体膜、31・・・サブストレイト、32・・・半導体層、33,34・・・埋込み領域、35・・・耐酸化マスク、35a・・・開口、36・・・酸化膜、36a・・・開口、37・・・窒化シリコン膜、38・・・分離絶縁層、39・・・フォトレジスト層、40・・・ウェル領域、41・・・コレクタ領域、42・・・分離領域、43・・・凹部、44・・・熱酸化膜、44g・・・ゲート絶縁膜、45,46・・・低濃度ソースないしはドレイン領域、47・・・サイドウォール、48,49・・高濃度ソースないしはドレイン領域、50・・・高濃度ベース領域、51・・・電極取出し領域、52・・・真性ベース領域、53・・・エミッタ領域、54・・・絶縁層、55・・・平坦化絶縁層、56・・・層間絶縁層、56W・・・コンタクト窓、57・・・エミッタ電極、58・・・コレクタ領域、59・・・導電性プラグ、60・・・電極取出し配線部、61・・・第1の電極取出し配線部、62・・・第2の電極取出し配線部、63・・・ひさし、MIS−C・・・容量素子、npnTr・・・npn型バイポーラトランジスタ、pMIS・・・pチャネル絶縁ゲート型電界効果トランジスタ、nMIS・・・nチャネル絶縁ゲート型電界効果トランジスタ、100・・・容量素子、101・・・半導体基体、102・・・分離絶縁層、103・・・半導体領域、104・・・熱酸化膜(誘電体膜)、105・・・多結晶シリコン層(上部電極)、106・・・絶縁層、107・・・平坦化絶縁層、108・・・層間絶縁層、108a・・・コンタクト窓、109・・・導電性プラグ、110・・・上部電極取出し配線部、111・・・下部電極取出し配線部、112・・・電極取出し領域、113・・・下層の多結晶シリコン層(下部電極)、114・・・ONO膜(誘電体膜)、115・・・ポリサイド層、116・・・多結晶シリコン層、117・・・高融点シリサイド層
Claims (7)
- 半導体基体上に、少なくとも絶縁ゲート型電界効果トランジスタと容量素子とが形成されて成る半導体装置の製造方法であって、
上記半導体基体の上記容量素子の形成部に、該容量素子の第1の電極を構成する高不純物濃度半導体領域を形成する工程と、
上記高不純物濃度半導体領域の形成工程前あるいは後に、上記半導体基体表面に、耐酸化マスク層を形成する工程と、
該耐酸化マスク層を、酸化マスクとして分離絶縁層を形成する局部的熱酸化工程と、
上記半導体基体上部に堆積絶縁膜を形成し、その後、上記高不純物濃度半導体領域上に上記堆積絶縁膜を残し、該高不純物濃度半導体領域上の堆積絶縁膜の外周縁が、上記絶縁分離層の非形成部上に位置するように堆積絶縁膜を選択的にエッチングする工程と、
該堆積絶縁膜上に、上記容量素子の第2の電極を形成する工程と
を有し、
上記容量素子における上記堆積絶縁膜の外周縁が、上記高不純物濃度半導体領域の外周縁より外側に位置するように配置されて成る
ことを特徴とする半導体装置の製造方法。 - 上記絶縁ゲート型電界効果トランジスタのゲート絶縁膜を構成する熱酸化膜を形成する熱酸化処理工程は、上記容量素子の堆積絶縁膜の形成の後に行い、かつ上記容量素子の第2の電極の形成工程前に行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記容量素子の上記第2の電極の形成工程と同一工程で、上記絶縁ゲート型電界効果トランジスタのゲート電極を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記容量素子の上記第2の電極の形成工程における第2の電極の形成範囲を上記高不純物濃度半導体領域と上記堆積絶縁膜による誘電体膜の形成範囲内としたことを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記絶縁ゲート型電界効果トランジスタのゲート電極と、上記容量素子の上記第2電極とが、多結晶シリコン膜、あるいは多結晶シリコン膜と高融点金属のシリサイドとの積膜構造よるポリサイド膜によって構成され、上記高融点金属は、タングステン(W)、チタン(Ti),ニッケル(Ni)、コバルト(Co)の1種以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記高不純物濃度半導体領域は、その不純物濃度が1×1017atoms/cm3〜1×1022atoms/cm3に選定されたことを特徴とする請求項1に記載の半導体装置の製造方法。
- 上記半導体基体に、バイポーラトランジスタが形成され、該バイポーラトランジスタのコレクタ電極取出し領域を、上記高不純物濃度半導体領域の形成と同一工程で形成することを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13763399A JP4534269B2 (ja) | 1999-05-18 | 1999-05-18 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13763399A JP4534269B2 (ja) | 1999-05-18 | 1999-05-18 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000332127A JP2000332127A (ja) | 2000-11-30 |
JP4534269B2 true JP4534269B2 (ja) | 2010-09-01 |
Family
ID=15203215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13763399A Expired - Fee Related JP4534269B2 (ja) | 1999-05-18 | 1999-05-18 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4534269B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1535332B1 (en) * | 2002-09-02 | 2012-04-11 | Advanced Micro Devices, Inc. | Semiconductor device including a field effect transistor and a passive capacitor having reduced leakage current and an improved capacitance per unit area |
JP4636785B2 (ja) * | 2003-08-28 | 2011-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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JPH1012754A (ja) * | 1996-06-21 | 1998-01-16 | Sony Corp | 半導体装置の製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0654794B2 (ja) * | 1988-11-16 | 1994-07-20 | 三洋電機株式会社 | 半導体集積回路 |
JP2845544B2 (ja) * | 1990-02-09 | 1999-01-13 | 松下電子工業株式会社 | 半導体装置の製造方法 |
JPH0555458A (ja) * | 1991-08-29 | 1993-03-05 | Nec Kyushu Ltd | 半導体装置 |
JPH05304253A (ja) * | 1992-04-27 | 1993-11-16 | Sony Corp | 半導体装置およびその製造方法 |
JP3216307B2 (ja) * | 1993-02-28 | 2001-10-09 | ソニー株式会社 | 半導体装置 |
JPH06232352A (ja) * | 1993-01-30 | 1994-08-19 | Sony Corp | 半導体装置の製造方法 |
JPH06350035A (ja) * | 1993-06-03 | 1994-12-22 | Toshiba Corp | 半導体装置の製造方法 |
JPH118352A (ja) * | 1997-06-14 | 1999-01-12 | Toshiba Microelectron Corp | 半導体集積回路装置及びその製造方法 |
-
1999
- 1999-05-18 JP JP13763399A patent/JP4534269B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2000332127A (ja) | 2000-11-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080827 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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