KR100411674B1 - 수직 트랜지스터를 갖는 씨엠오에스 집적 회로 및 이를제조하기 위한 방법 - Google Patents

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Abstract

수직 MOSFET 디바이스로 CMOS 집적 회로를 제작하는 처리 과정이 설명된다. 그 처리 과정에서는 반도체 기판상에 적어도 3개의 물질층이 순차적으로 형성된다. 3개의 층은 제 2 층이 제 1 및 제 3 층 사이에 삽입되도록 배열된다. 제 2 층은 희생적인 것으로, 이어지는 처리 과정 동안 완전히 제거된다. 제 2 층의 두께는 수직 MOSFET 디바이스의 물리적인 게이트 길이를 규정한다.
기판상에 적어도 3개의 물질층이 형성된 이후에, 결과적인 구조는 선택적으로 도핑(doping)되어 그 구조에 n형 영역 및 p형 영역을 형성한다. n형 영역 및 p형 영역 모두의 층에는 윈도우(window) 또는 트렌치(trench)가 형성된다. 윈도우는 소스 또는 드레인 영역 중 하나가 형성되는 실리콘 기판의 표면에서 종료된다. 이어서, 윈도우 또는 트렌치는 반도체 물질로 채워진다. 이 반도체 플러그(plug)는 트랜지스터의 수직 채널이 된다. 그러므로, 결정질 반도체 플러그는 도핑되어 플러그에 소스 연장부(extension), 드레인 연장부, 및 채널 영역을 형성한다. 이어지는 처리는 수직 채널의 상단에 소스 또는 드레인 중 다른 하나를 형성하고, 희생적인 제2 물질층을 제거한다. 희생적인 제2 층의 제거는 도핑된 반도체 플러그의 일부분을 노출시킨다. 이어서, 도핑된 반도체 플러그의 노출 부분에는 디바이스 게이트 유전체가 형성된다. 이어서, 게이트 전극이 침착된다. 결과적인 디바이스의 물리적인 게이트 길이는 제 2 물질층의 침착 두께에 대응한다.

Description

수직 트랜지스터를 갖는 씨엠오에스 집적 회로 및 이를 제조하기 위한 방법{A CMOS integrated circuit having vertical transistors and a process for fabricating same}
기술분야
본 발명은 집적 수직 트랜지스터(integrated vertical transistor)를 제작하는 처리 과정에 관한 것이다.
기술 배경
집적 회로에서는 단위 면적 당 디바이스의 수를 증가시키도록 디바이스의 밀도가 더 높아지는 추세이다. 디바이스 밀도는 각 디바이스를 더 작게 만들고 디바이스를 더 가깝게 배치함으로서 증가된다. 디바이스 차원(특성 크기나 설계 규칙을 칭하는)은 0.25 μm 내지 0.18 μm 이하로 감소되고 있다. 또한, 적당한 형태로 디바이스 사이의 거리를 감소시키는 것이 바람직하다.
근래에, 대부분의 MOS(metal oxide semiconductor) 트랜지스터는 평면 구성을 갖는다. 평면 MOS 디바이스에서, 전류 흐름의 방향은 기판 표면과 평행하다. 비록 디바이스 밀도를 증가시키도록 이들 디바이스의 크기를 감소시킬 필요가 있더라도, 작은 디바이스들을 제작하는 것은 점차 어려워진다. 특히, 디바이스 차원이 방사능-감지 물질에서 패턴의 영상을 나타내는데 사용되는 방사능의 파장보다 작게 감소될 때, 사진석판술(lithography)은 매우 어려워진다.
Takato의 "초고밀도 LSI에서 서라운딩 게이트 트랜지스터(SGT)의 효과(Impact of Surrounding Gate Transistor for Ultra-High-Density LSI's)"IEEE Transactions on Electron Devices, Vol.38(3), pp. 573-577 (1991)에서 설명되는 수직 디바이스 구성은 보다 많은 공간을 차지하는 평면 디바이스 구성에 대한 대안으로 제안되었다. 디바이스의 구성은 도 1에서 설명된다. 디바이스(10)는 소스(15), 드레인(20), 및 채널(25)을 갖는다. 채널(25)의 길이는 디바이스(10)가 형성된 기판(30)의 표면에 수직이다. 디바이스는 채널의 길이가 기판 표면에 수직이기 때문이 수직 트랜지스터라 칭하여진다.
수직 MOSFET(metal oxide semiconductor field effect transistor)가 평면 MOSFET 보다 더 큰 밀도로 묶여질 수 있더라도, 수직 트랜지스터에 대한 처리 과정은 하찮은 것이 아니다. 수직 트랜지스터 제작과 연관된 문제점은 n형 및 p형 디바이스가 단일 기판상에 제작되는 상보 MOS(CMOS) 기술에 대해 더 심각해진다. 그러므로, CMOS 응용을 위한 수직 MOSFET를 제작하는 것을 더 쉽고 더 효과적으로 만드는 처리가 요구된다.
본 발명은 CMOS 응용을 위한 집적 n-MOS 및 p-MOS 수직 트랜지스터를 제작하는 과정에 관한 것이다. 그 과정에서, n-MOS 및 p-MOS 디바이스는 한 반도체 기판상에 형성된다. 반도체 기판은 적절한 결정체 반도체 기판이거나 절연 기판상의 실리콘이다. 기판은 처리되지 않은 (있는 그대로의) 웨이퍼(wafer)이거나 그 위에 하나 이상의 디바이스 층을 이미 갖고 있거나 다른 방법으로 앞서 처리된 기판이다.
처리 과정에서, 디바이스 활성 영역(즉, 소스 연장부(source extension), 드레인 연장부(drain extension), 및 채널(channel))은 기판상에 적어도 3개의 물질층을 침착시킴으로서 규정된다. 이들 층 중 제 1 및 제 3 층은 3개의 물질층에 순차적으로 형성되는 반도체 물질의 플러그(plug)에서 소스나 드레인 연장부 중 하나를 규정하는데 사용된다. 제 1 층이 소스 또는 드레인 연장부를 형성하는데 사용되는가 여부는 디바이스 소스 또는 디바이스 드레인이 반도체 플러그 아래 형성되는가 여부에 의존한다. 즉, 디바이스 소스가 반도체 플러그 아래에 형성되면, 제 1 층은 소스 연장부를 규정하는데 사용되고, 제 3 층은 드레인 연장부를 규정하는데 사용된다. 디바이스 드레인이 반도체 플러그 아래에 형성되면, 제 1 층은 드레인 연장부를 규정하는데 사용되고, 제 3 층은 소스 연장부를 규정하는데 사용된다.
n-MOS 및 p-MOS 디바이스는 기판에 두 영역을 규정함으로서 형성된다. 여기서 사용되는 기판은 처리 순차에서 관련된 지점에 있는 반도체 기판이다(즉, 반도체 기판상에 형성된 물질을 포함하여). 제1 영역은 n-MOS 디바이스가 이어서 형성되는 영역이다. 그러므로, 제 1 영역에는 선택적으로 n형 도펀트(dopant)(예를 들면, 비소나 인)가 주입된다. 소스나 드레인 뿐만 아니라 제 1 및 제 3 층을 모두 도핑하는데는 적어도 2번의 주입이 요구된다. 제 2 영역은 p-MOS 디바이스가 형성되는 영역이다. 그러므로, 제 2 영역에는 선택적으로 p형 도펀트(예를 들면, 붕소)가 주입된다. 다시, 디바이스 소스나 드레인 뿐만 아니라 제 1 및 제 3 층을 모두 도핑하는데는 적어도 2번의 주입이 필요하다.
주입 피크의 깊이와 주입 선량(dose)은 특정한 한계값 농도(예를 들면, 소스 및 드레인에 대해 1 x 1019/cm3이상이고 소스 및 드레인 연장부의 도펀트 소스에 대해 1 x 1020/cm3이상)를 제공하도록 선택된다. 편의상, 소스(드레인)는 심층(deep) 소스(드레인)이라 칭함으로서 소스(드레인) 연장부과 구별된다. 제 1 주입 피크의 깊이는 아래있는 반도체 기판의 표면 가까이에 있다. 이 깊이의 도펀트는 디바이스의 심층 소스나 심층 드레인 중 하나를 규정하는데 사용된다. 제 2 깊이는 반도체 기판상에 형성된 제 1 물질층이다. 이 층의 도펀트는 적용가능한 소스/드레인 연장부를 형성하는데 사용된다. 제 3 깊이는 반도체 기판상에 형성된 제 3 층이다. 이 층의 도펀트는 다른 소스/드레인 연장부를 형성하는데 사용된다. 형성되고 있는 디바이스가 n-MOS 또는 p-MOS인가 여부에 의존해 다른 도펀트가 요구되기 때문에, 도펀트는 본래 위치에 주어지는 대신에 주입된다. 다른 실시예에서, 제 1 및 제 3 층은 각 층이 기판상에 각각 형성된 직후에 선택적으로 주입된다.
n형 영역은 반도체 기판에 트렌치(trench)를 형성함으로서 p형 영역으로부터 전기적으로 절연된다. 이어서, 트렌치는 유전체 물질로 채워진다. 이러한 전기적 절연이 실행되는 처리 순차의 시점은 대부분 설계 선택의 문제이다.
n-MOS 및 p-MOS 영역이 형성된 이후에, 기판상에 형성된 적어도 3개의 물질측에는 윈도우(window)가 형성된다. 윈도우는 아래에 있는 반도체 기판의 표면에서 또는 약간 아래에서 종료된다. 윈도우는 반도체 물질로 채워진다.
디바이스의 소스/드레인 연장부 및 채널은 반도체 물질의 플러그에 형성된다. 플러그가 n형 영역에 형성되면, 그 영역에 형성된 디바이스는 n-MOS 디바이스가 된다. 플러그가 p형 영역에 형성되면, 결과적인 디바이스는 p-MOS 디바이스가 된다. 디바이스 영역은 인접한 도핑 물질층으로부터의 도펀트 제시 및 선택적 주입의 조합을 사용해 형성된다. 디바이스는 도핑된 물질의 제 1 및 제 3 층의 두께가 반도체 플러그에서 소스 및 드레인 연장부를 규정하고 제 2 층이 순차적으로 형성되는 게이트를 위한 위치를 유지한다는 점에서 자체 정렬된 소스 및 드레인 연장부를 갖는다. 제 2 물질층의 두께는 디바이스의 게이트 길이를 규정한다.
얇은(즉, 약 50 nm 이하) 물질층은 제 1, 제 2, 및 제 3 층 사이에 형성된다. 이들 층의 물질은 물질층 일부 또는 모두를 제거하도록 선택된 에칭 방편(etch expedient)에 대해 더 높은 저항도를 갖도록 선택된다. 에칭 방편은 에천트(etchant)라 칭하여진다. 이러한 얇은 층은 에칭 중단층(etch stop layer)이라 칭하여진다. 얇은 층은 또한 디바이스 게이트와 소스 및 드레인 연장부의 상대적인 공간을 규정하는데 사용된다.
제 2 물질층은 희생적인 것이다(즉, 이들 부분은 형성된 디바이스에서 주어지지 않는다). 제 2 층이 제거될 때, 인접한 반도체 플러그의 표면 부분이 노출된다. 이어서, 반도체 플러그의 노출된 부분에는 종래의 방편을 사용해 게이트 유전체 물질이 형성된다.
게이트는 기판상에 형성된다. n형 디바이스에 대한 게이트 물질이 p형 디바이스에 대한 게이트 물질과 동일한 본 발명의 실시예에서, 게이트 물질은 간단히 침착되어 패턴화된다.
n형 디바이스에 대한 게이트 물질이 p형 디바이스에 대한 게이트 물질과 다른 본 발명의 실시예에서, 제 2 물질층은 n형 또는 p형 영역에서 선택적으로 제거된다. 예를 들면, n형 디바이스에 대한 제 2 물질층이 제거되고, p형 영역은 마스크(mask) 처리된다. p형 디바이스가 마스크 처리되는 동안, n형 영역에는 원하는 도펀트가 주입되고, 이후에는 n형 영역내의 제 2 층이 제거된다. 게이트 유전체는 n형 영역에서 반도체 플러그의 노출 부분에 형성되고, 이후에는 제 1 게이트 물질의 전도층이 전체적인 기판상에 형성된다(p형 디바이스에 걸친 마스크는 미리 제거된다). 제 1 게이트 물질(예를 들면, n형 도펀트로 도핑된 다결정체 실리콘)은 선택적으로 제거되고, 남아있는 부분은 n형 디바이스의 반도체 플러그에 인접한 부분이다. 이어서 p형 영역에 대해 제 2 층 제거, 게이트 유전체 형성, 및 제 2 게이트 물질 침착의 선택적인 처리가 실행된다.
기판상에는 전기적 상호접속이 형성된다. 본 실시예에서는 p형 디바이스에 대한 전도성 게이트 물질이 n형 디바이스에 대한 전도성 게이트 물질에 전기적으로 연결된다. 이는 스트랩 연결(strap connection)이라 칭하여진다. 이 접촉은 게이트 전극과 극성 디바이스를 갖는 기판 영역 사이에 형성된 원하는 상호접속에 부가된 것이다. 결과적으로, 본 실시예에서는 전도성 물질이 침착되고 패턴화되어 이들 2개의 상호접속을 형성하게 된다.
도 1은 수직 트랜지스터(vertical transistor)의 측면도.
도 2a 내지 도 2v는 본 발명의 한 실시예에 대한 처리 순차를 설명하는 도면.
도 3a 내지 도 3r은 본 발명의 제 2 실시예에 대한 처리 순차를 설명하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 105 : 트랜치
110 : 유전체 물질층 135, 136 : 윈도우
140 : 실리콘 플러그 145 : 다결정체 실리콘층
215, 220, 225 : 이산화실리콘층
본 발명은 CMOS 기술을 위한 수직 트랜지스터를 제작하는 처리 과정에 관한 것이다. CMOS 집적 회로는 n-MOS 디바이스와 집적된 p-MOS 디바이스를 갖고, 종래 기술에 숙련된 자에게 이미 공지되어 있다. CMOS 집적 회로의 사용 및 이점은 종래 기술에 숙련된 자에게 이미 공지되어 있으므로, 여기서는 설명되지 않는다.
수직 트랜지스터 MOSFET(n-MOS 또는 p-MOS)를 제작하는 처리 과정은 여기서 참고로 포함되고 공통적으로 양수된 미국 일련 No. 09/143,274의 "수직 트랜지스터를 제작하는 처리 과정(Process for Fabricating Vertical Transistors)", 1998년 8월 28일 출원에서 설명된다. 본 처리에서는 n-MOS 및 p-MOS 디바이스가 단일 반도체 기판상에 형성된다. 반도체 기판의 표면상에는 다수의 물질층이 형성된다. 다수의 층은 선택된 에칭 방편에서 다른 에칭 저항을 갖는다. 다수층 구조에서 층들 중 하나는 디바이스의 물리적인 게이트 길이를 규정하는데 사용되는 희생층이다. 특별히, 희생층의 두께 및 배치는 수직 트랜지스터에서 게이트의 두께 및 배치를 규정한다. 다른 층은 고체 상태 확산으로 디바이스의 소스 및 드레인 연장부를 형성하는데 사용된다.
도 2a 내지 도 2v를 참조하여 본 발명의 한 실시예가 설명된다. 설명된 실시예에서, 설명된 처리 순차로부터 주어지는 수직 트랜지스터는 하단의 소스 및 상단의 드레인과 수직 방향으로 정렬된 소스, 채널, 및 드레인을 갖는다. 이러한 구성은 단지 설명을 위한 것이다. 종래 기술에 숙련된 자는 하단의 드레인 및 상단의 소스와 수직인 트랜지스터가 똑같은 설명으로부터 용이하게 제작됨을 이해하게 된다.
먼저, 기판에는 트렌치 절연 처리가 행해진다. 트렌치 절연은 CMOS 집적 회로 제작에서의 종래 처리이므로, 여기서는 설명되지 않는다. 트렌치 절연의 결과로, 도 2a를 참고로 하여, 반도체 기판(100)에는 트렌치(105)가 형성된다. 트렌치(105)는 이산화실리콘과 같은 유전체 물질(110)로 채워진다. 트렌치의 목적은 기판(100)에서 n-MOS 영역(111) 및 p-MOS 영역(112) 사이의 전기적 절연을 이루는 것이다. 도 2b를 참조하면, 유전체 물질층(115)은 기판(100)에 침착된다. 적절한 유전체 물질의 예는 테트라에틸 오소실리케이트 프리커서(tetraethyl orthosilicate precursor)로부터 침착된 이산화실리콘이다. 침착된 층은 화학 기계적 폴리싱(chemical mechanical polishing) 또는 전반적인 접촉 평탄화와 같이 적절한 평탄화 방편을 사용해 평평해진다. 선택된 층(115)의 두께는 이어서 형성되는 소스 연장부의 길이를 규정한다.
도 2c를 참고, 물질(116, 120, 121, 125, 및 126)의 추가층은 반도체 기판에 걸쳐 형성된다. 층(116)은 질화실리콘과 같이 전기적으로 절연되는 물질의 얇은 층이다. 물질층(116)은 이어서 형성되는 디바이스에서 위에 놓이는 게이트 전극(도 2s의 185)으로부터 도펀트 소스층이 되는 것을 분리한다. 그래서, 물질층(116)은 한 물질로 이루어지고 오프셋 스페이서(offset spacer)로의 기능과 일치하는 두께를 갖는다. 약 5 nm 내지 50 nm 범위의 두께가 물질층(116)으로서 적당한 것으로 생각된다. 층(116)은 또한 층(116) 위에 형성된 물질층(120)을 제거하기에 적당한 에천트(etchant)에 의한 에칭을 저지하는 물질로 이루어진다. 층(116)은 또한 n 및 p 도펀트에 대한 확산 장벽으로 동작하고, 최후의 게이트에 관련된 소스 연장 도펀트 층의 간격을 규정한다.
물질층(120)은 층(116) 위에 형성된다. 층(120)은 층(115)(예를 들면, 산화실리콘)과 같은 물질인 것이 유리하다. 층(120)의 두께는 디바이스의 물리적 게이트 길이를 규정하도록 선택된다. 이는 제 2 층(120)이 희생적이기 때문이다. 즉, 이는 제거되고 디바이스의 게이트는 이 층에 의해 규정된 공간에 형성된다. 희생층(120)이 제거될 때, 산화게이트(도 2r의 180)는 디바이스의 채널이 되는 것 위에 형성된다.
전기적으로 절연되는 물질(12)의 또 다른 얇은 층은 층(120) 위에 형성된다. 처리 투시도로부터 볼 때, 층(121)으로 선택되는 물질은 층(116)으로 선택된 물질(예를 들면, 질화실리콘)과 똑같은 것이 효과적이다. 그러나, 반드시 요구되는 사항은 아니다. 층(121)의 두께는 층(116)의 두께와 반드시 동일한 것은 아니고 유사하다. 층(161)과 유사하게, 층(121)은 또한 오프셋 스페이서, 에칭 중단층, 및 확산 장벽으로 동작한다.
층(125)은 층(121) 위에 형성된다. 층(125)은 물질 및 두께에 있어서 층(115)과 유사하다. 층(125)의 두께는 이어서 형성되는 드레인 연장부(도 2m의 165)의 길이를 제어하는데 사용된다. 전기적으로 절연되는 물질(126)의 또 다른 얇은 층은 층(125) 위에 형성된다. 층(126)으로 선택된 물질은 층(116, 121)으로 선택된 물질(예를 들면, 질화실리콘)과 똑같은 것이 유리하다. 층(126)은 이어지는 처리에서 CMP 중단층으로 동작한다. 결과적으로, 층(126)은 이 목적과 일치하는 두께(즉, 적어도 약 25 nm의 두께)를 갖는다. 층(126)은 또한 확산 장벽으로 동작한다.
도 2d를 참조하면, n형 도펀트(130)는 영역(111)에서 기판(100)의 상단 영역(101) 및 층(125, 115)의 일부분에 선택적으로 주입된다. 종래 기술에 숙련된 자는 원하는 농도의 도펀트를 이들 층에 제시하도록 타켓 주입에 대해 적절한 에너지 및 선량을 선택하게 된다. 종래 기술에 숙련된 자는 의도되는 기능을 실행하도록 층(116, 121, 126)의 기능을 상당히 저하시키는 주입 조건을 선택하지 않는다. 도펀트를 주입하는데 사용되는 도펀트의 양과 조건은 대부분 설계 선택의 문제이고 여기서는 상세히 논의되지 않는다. 상단 영역(101)에는 상단 영역(101)을 전도성으로 만들기에 충분한 도펀트 농도(1 x 1019/cm3이상의 도펀트 농도)가 적절하다. 1 x 1020/cm3이상의 도펀트 농도는 층(115, 125)에 적절한 것으로 생각된다. 선택적인 주입은 영역(112)에 걸쳐 마스크(도시되지 않은)를 형성함으로서 실행된다. 마스크는 종래 기술에 숙련된 자에게 이미 공지된 기술을 사용해 사진석판술로 형성된다.
영역(111)의 선택 주입 이후에, 마스크는 벗겨지고 새로운 마스크(도시되지 않은)가 영역(111) 위에 형성된다. 도 2e를 참조하면, p형 도펀트(131)는 영역(112)에서 기판(100)의 상단 영역(101) 및 층(125, 115)에 선택적으로 주입된다. 다시, 종래 기술에 숙련된 자는 이들 층에 원하는 농도의 도펀트를 제시하도록 타켓 주입에 대해 적절한 에너지 및 선량을 선택하게 된다.
영역(112) 위의 마스크(도시되지 않은)가 제거된 이후에, 기판은 각 영역(101, 115, 125)에 도펀트를 분포시키고 기판(100)의 상단 영역(101)이 재결정화되는 것을 보장하도록 가열냉각(annealing)된다. 기판은 이러한 목적을 이루기 위해 700 ℃가 넘는 온도에서 가열냉각된다. 유전체 물질(116, 1212)의 얇은 층은 도펀트가 층(120)으로 확산되는 것을 방지하도록 동작한다. 기판(100)의 도핑 영역(101)은 이어서 형성되는 디바이스에 대해 중도핑된 심층 소스를 형성하는데 사용된다. 도핑된 층(115)은 대응하는 소스 연장부를 형성하는데 사용된다. 층(120)은 디바이스의 물리적인 게이트 길이를 규정하는 희생층이다. 층(125)은 드레인 연장부를 형성하는데 사용된다. 편의상, 소스 영역이 반도체 기판(100)에 형성되는 실시예가 여기서 설명된다.
중도핑된 소스 영역의 깊이, 도펀트의 농도, 및 도펀트의 종류(즉, n형 또는 p형)는 모두 설계 선택의 문제이다. 중도핑된 소스 영역(101)은 약 1 x 1019atoms/cm3내지 약 5 x 1020atoms/cm3범위에 있는 도펀트 농도(영역(111)에서는 n형 도펀트이고 영역(112)에서는 p형 도펀트)를 갖는다. 기판에서 이 영역의 깊이는 약 500 nm 이하이다.
도 2g를 참조하면, 오프닝(opening)(135, 136)(즉, 윈도우나 트렌치)(편의상, 윈도우나 트렌치는 이후 간단하게 윈도우라 칭하여진다)은 층(115, 116, 120, 121, 125, 126)을 통해 실리콘 기판(100)의 중도핑된 표면(101)으로 에칭된다. 윈도우(135)는 n형 영역으로 에칭되고, 윈도우(136)는 p형 영역으로 에칭된다. 윈도우의 단면 두께(단면에서 수평 방향 차원)는 특정한 디바이스에 대한 크기 제한과 윈도우를 형성하는데 사용되는 사진석판술 및 에칭 기술의 제한에 의해 결정된다. 트렌치의 폭(단면의 수평 차원뿐만 아니라 수직 방향으로 직교하는 폭)은 대부분 설계 선택의 문제이다. 주어진 단면의 수평 방향 차원에서, 오프닝에 형성된 도체를 통해 전해지는 전류는 트렌치 폭을 증가시킴에 따라 증가된다. 윈도우는 종래의 사진석판술 기술을 사용해 형성된다.
도 2h를 참조하면, 윈도우(135, 136)는 실리콘(140)과 같은 단일 결정의 반도체 물질로 채워진다. 결정체 반도체 물질의 다른 예로는 실리콘-게르마늄 및 실리콘-게르마늄-탄소가 포함된다. 윈도우에서 결정체 반도체 물질을 형성하는 기술은 종래 기술에 숙련된 자에게 공지되어 있고, 아래에 있는 기판의 결정 상태에 대해 트렌치(3차원에서는 윈도우가 트렌치이다) 방향성의 현명한 선택을 포함한다. 한 실시예에서, 윈도우(135, 136)는 실리콘의 에피택셜 성장(epitaxial growth)에 의해 결정체 실리콘 물질로 채워진다. 본 실시예에서, 결정체 실리콘(140)은 도 2h에서 설명된 방식으로 윈도우(135, 136)에 걸쳐 형성된다. 또 다른 실시예에서(도시되지 않은), 반도체 물질의 비결정질층은 도 2g에 도시된 구조에 침착되고, 이후에 층(126) 위에 침착된 비결정질 물질 부분은 CMP에 의해 제거된다. 비결정질 실리콘은 이어서 고체 상태 에피택셜 재성장으로 공지된 과정에서 가열냉각 단계에 의해 재결정화된다. 또 다른 실시예에서(도시되지 않은), 비결정질 반도체 물질은 도 2g에 도시된 구조에 침착된다. 사진석판술 및 에칭을 사용해, 비결정질 반도체 물질의 층은 윈도우(135, 136)에 침착된 비결정질 물질 및 그 상단에 있는 작은 플러그가 남아있도록 선택적으로 제거된다. 비결정질 반도체 물질은 이어서 고체 상태 에피택셜 재성장에 의해 물질을 재결정하도록 가열냉각된다.
도 2i를 참조하면, 층(126)의 상단에 있는 플러그는 화학적 기계적 폴리싱과 같은 방편을 사용해 제거된다. 여기서, 층(126)은 폴리싱 중단층으로 동작한다. 도 2j를 참조하면, 다결정체 실리콘층(145)은 도 2i에 도시된 구조 위에 형성된다. 양호하게, 비결정질 실리콘은 침착되고, 이어서 재결정화된다. 이 층은 이어서 패턴화되고 도핑될 때, 디바이스의 드레인 접촉이 된다(본 실시예에서). 층(145)의 두께는 이 목적에 일치하도록 약 50 nm 내지 약 200 nm이다. 또 다른 유전체 물질의 층(예를 들면, 질화실리콘)(150)은 다결정체 실리콘(145)의 층 위에 형성된다. 층(150)의 두께는 또한 약 50 nm 내지 약 200 nm이고, 이어서 형성되는 디바이스의 드레인 접촉으로부터 이어서 형성되는 게이트 전극을 전기적으로 절연시키도록 선택된다.
또 다른 에칭 마스크(도시되지 않은)는 종래의 사진석판술 기술을 사용해 도 2j에 도시된 구조 위에 형성된다. 이 에칭 마스크는 영역(111, 112)에서 실리콘 플러그(140)에 인접하여 위에 놓이는 층(145, 150)의 부분이 마스크를 통해 노출되지 않도록 패턴화된다. 에칭 마스크가 형성된 부분은 종래의 건식 에칭 방편을 사용해 이방성으로 에칭된다. 이러한 에칭의 결과로 구해진 구조는 도 2k에서 설명된다. 도시된 구조를 얻기 위해, 에칭 방편은 층(150)이 층(145)에 대해 선택적으로 에칭되도록 선택된다. 유사하게, 층(145)은 층(126)에 대해 선택적으로 에칭된다. 층(126, 125)은 층(121)에 대해 선택적으로 에칭된다. 이러한 에칭의 결과로, 마스크를 통해 노출되는 층(150, 145, 126, 125)의 부분은 완전히 제거된다. 도 2k에 도시된 구조를 얻기 위해 필요한 물질 및 에칭 방편은 종래 기술에 숙련된 자에 의해 용이하게 확인된다. 물질 및 에칭 방편은 층(121)에서 에칭이 중단되는 것을 보장하도록 선택된다.
도 2l을 참조하면, 유전체 물질의 층(155)은 도 2k에 도시된 구조 위에 형성된다. 이 층은 이어서 층(120)을 제거하는 동안 층(125)을 보호한다. 유전체 물질은 질화실리콘인 것이 유리하다. 층(155)으로 선택된 물질은 층(120)을 제거하는데 사용되는 에천트에서 층(120)의 에칭 비율 보다 훨씬 더 작은(적어도 10배 더 작은) 에칭 비율을 갖는다.
도 2l에 도시된 구조에는 도펀트가 층(115, 125)에서 인접한 실리콘 플러그(140)로 확산되기에 충분한 열적 구동력이 가해진다. 한 종류(영역(111)에서의 n형 또는 영역(112)에서의 p형)의 도펀트가 실리콘 플러그(140)로 주어져 각각 소스 및 드레인 연장부(160, 165)을 형성한다. 본 처리 순차에서는 이 단계의 배치가 간단히 설명된다. 종래 기술에 숙련된 자가 알고 있는 바와 같이, 고체 상태 확산 단계는 처리 순차내의 다양한 지점에서 실행될 수 있다. 도 2m에는 적절하게 도핑된 실리콘 플러그를 갖는 구조가 도시된다. 도핑된 영역이 도펀트 소스로 사용되는 물질층(155, 125)과 실리콘 플러그(140) 사이에서 인터페이스로 규정되기 때문에, 이러한 자체 정렬 기술은 유리하다. 이 기술은 자체 정렬된 소스/드레인 연장부의 형성을 허용한다(즉, 소스/드레인 연장부가 게이트에 대해 정렬된다). 자체 정렬된 소스 및 드레인 연장부를 형성하는데 사용되는 고체 상태 확산 기술의 예는 여기서 참고로 포함되는 Ono, M.의 "10 nm 인의 소스 및 드레인 접합을 갖춘 서브-50 nm 게이트 길이 N-MOSFETS(Sub-50 nm Gate Length N-MOSFETS with 10 nm Phosphorus Source and Drain Junctions)",IEDM93, pp. 119-122 (1993) 및 Saito, M.의 "0.1 및 서브 0.1 미크론 채널 길이 및 그 전기적 특성에 적절한 SPDD D-MOSFET 구조(An SPDD D-MOSFET Structure Suitable for 0.1 and Sub 0.1 Micron Channel Length and Its Electrical Characteristics)",IEDM92, pp. 897-900 (1992)에서 설명된다.
도 2n을 참조하면, 도 2m에 도시된 구조에는 이방성 건식 에칭이 행해진다. 에칭 방편은 종래의 것이고, 적절한 에칭 방편은 종래 기술에 숙련된 자에게 이미 공지되어 있다. 질화실리콘층(155, 150, 121)의 부분은 이방성 에칭에 의해 제거된다. 에천트는 아래에 있는 산화실리콘층(120)을 제거하는 것 보다 훨씬 더 빠른 비율로 질화실리콘을 제거하도록 선택된다. 종료점은 산소 내용물에 대한 플라스마(plasma)를 모니터하고 플라스마내의 산소량이 특정한 소정의 양을 넘을 때 에칭을 중단함으로서 결정된다. 층(155)의 모두는 층(121, 125, 126, 145, 150)의 나머지 부분에 걸쳐 제거된다. 도 2n에 도시된 구조에서는 층(155) 중에서 스페이서 같은 부분만이 남아있다.
도 2o를 참조하면, n형 영역(111)에서는 반대 종류(즉, p형)의 도펀트가 플러그(140)에 주입된다. 이는 영역(111)에 대해 선택적인 주입이므로, 영역(112)은 도펀트(167)가 영역(111)에서 실리콘 플러그(140)로 주입될 때 사진석판술로 규정된 마스크(166)로 마스크 처리된다. 이는 디바이스의 채널을 도핑한다. 도펀트의 양과 분포는 설계 선택의 문제이다. 예를 들면, 할로(halo) 주입뿐만 아니라 채널 주입이 고려된다. 다결정질 실리콘층(145)은 또한 디바이스 드레인을 형성하도록 주입(n형 도펀트(170)로)에 의해 도핑된다. 다결정질 층(145)에서 도펀트의 농도는 대부분 설계 선택의 문제이고, 전형적으로 1 x 1019/cm3을 넘는다. n형 도펀트는 또한 희생층(120)의 표면에도 주입된다.
이어서, 레지스트 마스크(resist mask)(166)가 제거되고, 또 다른마스크(171)가 기판(100) 위에 형성된다(도 2p). 영역(112)은 마스크(171)를 통해 노출된다. 영역(112)에는 두 개의 도펀트(172, 173) 주입이 실행된다. 제 1 주입에서는 n형 도펀트(172)가 실리콘 플러그(140)로 주입되어 디바이스의 채널을 도핑한다. 제 2 주입에서는 p형 도펀트(173)가 다결정질 실리콘층(145)에 주입되어 디바이스의 드레인을 형성한다. 이와 같은 주입 이후에는 기판으로부터 마스크(171)가 제거된다.
일단 실리콘 플러그(140)가 도핑되고 도펀트가 원하는 방식으로 플러그(140)에 분포되면, 기판에는 실리콘 플러그(140)에서 도펀트의 분포에 현저하게 영향을 주는 조건이 가해지지 않는다. 결과적으로, 이 단계 이후에는 기판이 1100 ℃를 넘는 온도에 노출된다. 처리 과정에서 이 시점 이후에는 기판이 1000 ℃를 넘는 온도에 노출되지 않는 것이 유리하다. 특정한 실시예에서, 기판은 연장된 시간 주기 동안(예를 들면, 수 분을 넘는) 처리 과정에서 이 시점 이후에 900 ℃를 넘는 온도에 노출되지 않는다. 그러나, 기판에는 실리콘 플러그(40)에서 도펀트의 분포에 악영향을 주지 않고 약 1050 ℃까지의 온도에서 신속한 열적 가열냉각이 행해질 수 있다.
도 2q를 참조하면, 기판에는 이어서 습식 에칭이나 등방성 건식 에칭 방편이 행해진다. 이 방편에서 층(120)의 에칭 비율은 층(155, 150, 121, 116) 및 다결정질 실리콘 플러그(140)의 에칭 비율 보다 현저하게 더 빠르다. 도 2q에서 설명되는 바와 같이, 습식 에칭 방법에서의 에칭 선택성으로 인해, 희생층(120)은 완전히 제거된다. 층(116, 121)은 에칭을 희생층(12)의 제거로 한정한다. 이러한 에칭의 결과로, 층(120)의 침착 두께에 대응하는 실리콘 플러그(140)의 부분이 노출된다. 플러그(140)의 노출 표면(175)은 형성되는 디바이스의 물리적인 게이트 길이가 된다.
선택적으로, 실리콘 플러그(140)의 노출 부분에는 표면 준비(예를 들면, 클리닝(cleaning)) 기술이 가해진다. 예를 들면, 기판은 결정질 실리콘 플러그(140)의 노출 표면(175)에서 열적 산화층(도시되지 않은)을 성장시키도록 산소를 포함하는 대기에서 가열된다. 열적 산화물의 얇은 층은 건식 에칭(예를 들면, 수성 불화수소산)과 같은 종래의 방편을 사용해 제거된다. 희생적인 열적 산화물을 형성하고 제거한 결과로, 실리콘 플러그(140)의 표면은 더 평활화되고 측면 결합 일부와 에칭 손상이 제거된다. 희생적인 산화물을 형성하고 제거하는데 사용되는 특별한 조건은 실리콘 플러그의 폭을 원하는 차원으로 맞추도록 선택적으로 정해진다.
열적 산화물의 선택적인 얇은 층이 제거된 이후에, 게이트 유전체(예를 들면, 이산화실리콘, 질산화실리콘, 질화실리콘, 또는 산화금속)의 층(180)(도 2r)은 실리콘 플러그(140)의 노출 부분(175)상에 형성된다. 게이트 유전체의 두께는 약 1 nm 내지 약 20 nm이다. 한 실시예에서, 이산화실리콘층은 산소를 포함하는 대기에서 약 700 ℃ 내지 약 1100 ℃ 범위의 온도로 기판을 가열함으로서 형성된다. 화학적 증기 침착, 제트 증기 침착, 및 원자층 침착과 같이, 상응하는 게이트 유전체 층을 형성하기 위한 다른 방편도 적당한 것으로 생각된다. 원하는 두께의 게이트 유전체를 형성하기 위한 조건은 종래 기술에 숙련된 자에게 이미 공지되어 있다.
게이트 전극은 적절한 게이트 물질(예를 들면, 원래 위치에 도핑된 비결정질 실리콘 또는 금속)의 상응하는 층(185)(도 2r)을 침착함으로서 형성된다. 게이트 물질이 비결정질이면, 실리콘은 이어서 실리콘 플러그에서 도펀트의 도펀트 프로파일에 현저하게 영향을 주지 않는 조건을 사용해 재결정화된다(즉, 다결정질 실리콘이 된다). 적절한 게이트 물질의 다른 예는 실리콘-게르마늄 및 실리콘-게르마늄 탄소를 포함한다. 적절하게 낮은 저항 및 적절한 작업 기능을 갖고 게이트 유전체 물질 및 반도체 처리 과정과 호환가능한 금속 합성물 및 금속도 또한 적절한 게이트 물질로 생각된다. 이러한 금속의 예는 티타늄, 질화티타늄, 텅스텐, 규화텅스텐, 탄탈, 질화탄탈, 몰리브덴, 알루미늄, 구리, 및 그들의 조합을 포함한다. 게이트 물질층을 형성하기에 적당한 방편은 화학적 증기 침착, 전기도금, 및 그들의 조합을 포함한다.
도 2s를 참조하면, 층(185)은 게이트(185)를 형성하도록 패턴화된다. 게이트 구성은 대부분 설계 선택의 문제이다. 그러나, 게이트(185)는 그에 형성된 산화게이트(180)로 실리콘 플러그(140)의 일부를 둘러싼다. 게이트(185)는 영역(111)의 n-MOS 디바이스 및 영역(112)의 p-MOS 디바이스와 모두 접촉한다. 유전체 물질(예를 들면, 이산화실리콘)(186)의 두꺼운 층(186)은 도 2s에 도시된 구조 위에 형성된다. 도 2t에 설명된 바와 같이, 층(186)(도 2t)은 이어서 평탄화된다. 화학적 기계적 폴리싱과 같은 종래의 평탄화 방편이 적당한 것으로 생각된다.
윈도우(187, 188, 189, 190)는 층(186)에 형성된다. 도 2u에 도시된 바와 같이, 윈도우(187)는 반도체 기판(100)의 도핑 영역(101)에서 종료된다.윈도우(188)는 n형 디바이스(본 실시예에서는 디바이스 드레인)의 층(145)에서 종료된다. 윈도우(189)는 게이트 전극(185)에서 종료된다. 윈도우(190)는 p형 디바이스(본 실시예에서는 디바이스 드레인)의 층(145)에서 종료된다. 이들 윈도우는 이어서 종래 기술에 숙련된 자에게 이미 공지된 종래 기술을 사용해 금속으로 채워진다. 결과적인 구조는 도 2v에 설명된다.
본 발명의 또 다른 실시예가 도 3a 내지 도 3r을 참고로 설명된다. 본 실시예는 이전 처리 순차의 "이중 게이트 물질(dual-gate material)" 실시예이다. 이중 게이트 물질은 n-MOS 영역의 게이트가 p-MOS 영역의 게이트와 다른 물질로 구성됨을 의미한다. 물질이 다른 이유와 요구되는 차이는 종래 기술에 숙련된 자에게 이미 공지되어 있다.
도 3a를 참조하면, 도시된 구조는 도 2a 내지 도 2k에 도시된 것과 유사한 처리 순차를 사용해 형성된다. 처리 순차는 유사하지만 동일하지는 않다. 예를 들면, 이 처리 순차에서는 다수의 층이 반도체 기판(200)상에 형성될 때까지 트렌치 절연이 미루어진다.
도 3a 내지 도 3r에 도시된 실시예에서, 이산화실리콘 층(215, 220, 225)은 반도체 기판(200) 위에 형성된다. 각 층(215, 220, 225) 위에는 각각 질화실리콘의 얇은 층(216, 221, 226)이 형성된다. 이들 층의 구성, 두께, 및 기능은 이전의 모범적인 처리 순차에서 설명된다.
n형 영역(211) 및 p형 영역(212)은 기판의 영역(201)과 층(215, 225)에 n형 및 p형 도펀트를 선택적으로 주입함으로서 형성된다. 선택적인 주입을 실행하는 처리 순차는 앞서 설명된 바와 같다. 이어서, 기판은 원하는 방식으로 도펀트를 배급하도록 가열냉각 처리된다. 실리콘 플러그(240)는 앞서 설명된 바와 같이 n형(211) 및 p형(212) 영역에 형성된다. 폴리실리콘(245) 및 질화실리콘(250)의 층이 기판상에 형성되고, 이후에는 기판이 선택적으로 에칭된다. 결과적인 구조는 도 3a에서 설명된다. 도 3a에 도시된 구조와 도 2k에 도시된 구조 사이의 차이는 단지 도 3a에는 트렌치 절연이 실행되지 않는다는 점이다.
도 3b를 참조하면, 절연 영역(251)은 도 3a에 도시된 구조로 에칭된다. 절연 영역은 p형 디바이스 영역(212)으로부터 n형 디바이스 영역(211)을 전기적으로 절연시킨다. 절연 영역(251)은 또한 n형 영역으로부터 층(215, 216, 220, 221, 225, 226)의 p형 영역을 분리시킨다. 이는 희생층(220)을 이어서 선택적으로 제거하게 된다. 질화실리콘 층(255)(도 3c)은 전체적인 구조 위에 형성된다. 그러므로, 이 트렌치의 목적은 이중적이다. 트렌치는 p형 영역(212)으로부터 n형 영역(211)을 전기적으로 절연시킨다. 트렌치는 또한 트렌치의 한 측면에 있는 층(215, 216, 220, 221, 225, 226)의 부분을 트렌치의 다른 측면에 있는 이들 층 중 하나 이상을 제거하는데 사용되는 에칭 방편으로부터 절연시키도록 동작한다. 설명되는 실시예에서는 두 기능이 모두 단일 트렌치에 의해 실행된다. 그러나, 이것은 요구사항이 아니다. 다른 실시예에서, 이들 기능은 분리된 트렌치나 다른 절연 방편에 의해 실행될 수 있다. 예를 들면, 다른 실시예에서, 트렌치 절연은 처리 과정에서 일찍 실행될 수 있고(도 2a 내지 도 2k에 도시된 바와 같이), 에칭 절연 트렌치는 처리 과정에서 나중에 형성될 수 있다.
도 3d를 참조하면, 도 3c에 도시된 구조에는 이방성 건식 에칭이 행해진다. 에칭 방편은 종래의 것이고, 적절한 에칭 방편은 종래 기술에 숙련된 자에게 공지되어 있다. 질화실리콘층(255, 250, 221) 부분은 에칭에 의해 제거된다. 요구되는 것은 아니지만, 에천트가 선택적인 것이 유리하다(즉, 이는 아래에 있는 산화실리콘층(220)을 제거하는 것보다 더 신속한 비율로 질화실리콘을 제거한다). 층(221, 225, 226, 245, 250)에 인접한 측면 스페이서와 트렌치(251)내의 부분을 제외하고, 모든 층(255)은 이어서 제거된다. 질화실리콘으로 채워진 절연 트렌치(251)는 영역(212)에 이어서 형성된 p-MOS 디바이스로부터 영역(211)에 이어서 형성된 n-MOS 디바이스를 전기적으로 절연시킨다.
비결정질 실리콘(256)의 얇은 층은 도 3d에 도시된 바와 같은 구조 위에 형성된다. 결과의 구조는 도 3e에서 설명된다. 이 층은 이어지는 영역(211)의 선택적 처리로부터 영역(212)을 보호한다. 결과적으로, 층(256)은 영역(211)에서 층(220)을 제거하는데 사용되는 방편에 대한 에칭 중단층으로 동작하기에 충분하게 두껍다. 적절한 두께는 약 10 nm 내지 약 50 nm이다.
도 3f를 참조하면, 영역(212)은 사진석판술로 규정된 마스크(266)로 마스크 처리된다. 비결정질 실리콘(256)의 얇은 층은 층(220, 250, 255)에 대해 선택적으로 영역(211)의 표면으로부터 제거된다. 도 3g에서 설명되는 바와 같이, 영역(211)에서는 2회의 주입이 실행된다. p형 도펀트(267)는 영역(211)에 디바이스의 채널을 형성하도록 실리콘 플러그(240)로 주입된다. 다결정체 실리콘층(245)은 또한 디바이스 드레인을 형성하도록 주입(n형 도펀트(268)로)에 의해 도핑된다. 이러한 주입의 결과로, 두 종류의 도펀트가 모두 층(220)에 주어진다. 다른 실시예에서, 실리콘 플러그는 형성된 직후에 선택적으로 도핑될 수 있고, 기판은 CMP에 의해 평탄화된다.
도 3h를 참조하면, 기판에는 이어서 습식 에칭 또는 등방성 건식 에칭 방편이 행해진다. 에칭 방편은 n형 영역(211)에서 희생층(220)을 제거하도록 선택된다. 비결정질 실리콘층이 아직까지 p형 영역(212)의 층(220) 위에 주어지기 때문에, p형 영역에서는 희생층(220) 부분이 제거되지 않는다. 이 방편에서 층(220)의 에칭 비율은 층(221, 216, 240, 250, 255, 256)의 에칭 비율 보다 상당히 더 빠르다. 도 3h에서 설명되는 바와 같이, 건식 에칭 방편에서의 에칭 선택성으로 인해, 희생층(220)은 완전히 제거된다. 층(216, 221)은 희생층(220)을 제거하도록 에칭을 한정한다. 이러한 에칭의 결과로, 층(220)의 침착 두께에 대응하는 실리콘 플러그(240) 부분이 노출된다. 플러그(240)의 노출 표면(257)은 형성되는 디바이스의 물리적인 게이트 길이가 된다.
선택적으로, 도 3h에 도시된 구조는 이어서 수정 실리콘 플러그(240)의 노출 표면(257)에서 열적 산화층(도시되지 않은)을 성정시키도록 산소를 포함하는 대기에서 가열된다. 희생적인 열적 산화물의 얇은 층은 습식 에칭(예를 들면, 수성 불화수소산)과 같은 종래의 방편을 사용해 제거된다. 희생적인 열적 산화물을 형성하여 제거한 결과로, 실리콘 플러그(240)의 표면은 더 매끄러워지고 일부 측면벽 결함과 에칭 손상이 제거된다. 희생적인 산화물을 형성하고 제거하는데 사용되는 특별한 조건은 선택적으로 실리콘 플러그의 폭을 원하는 차원으로 맞추도록 선택된다.
열적 산화물의 얇은 층이 제거된 이후에, 게이트 유전체(예를 들면, 이산화실리콘, 질산화실리콘, 질화실리콘, 또는 산화금속) 층(258)(도 3i)이 실리콘 플러그(240)상에 형성된다. 게이터 유전체의 두께는 약 1 nm 내지 20 nm이다. 한 실시예에서, 이산화실리콘 층은 산소를 포함하는 대기에서 약 700 ℃ 내지 약 1100 ℃ 범위의 온도로 기판을 가열함으로서 형성된다. 화학적 증기 침착, 제트 증기 침착, 및 원자층 침착과 같은 게이트 유전체를 형성하는 다른 방법이 또한 적절한 것으로 생각된다. 원하는 두께의 게이트 유전체를 형성하는 조건은 종래 기술에 숙련된 자에게 이미 공지되어 있다. 이어서, 전체 기판 위에는 본래 위치에 n-도핑된 다결정질 실리콘(270)의 상용층(또는 다른 적절한 상용 전도층)이 형성된다. 층(270)은 n-MOS 디바이스의 게이트 물질이다. 본 실시예에서 n-도핑 다결정질 실리콘을 사용하는 것은 단순히 설명을 위한 것이다.
도 3i에 도시된 구조에는 이어서 선택적인 이방성 건식 에칭이 행해진다. n-도핑 다결정질 층(270)의 나머지 부분이 실리콘 플러그(240)를 둘러싼 결과의 구조는 도 3j에서 설명된다. 비결정질 실리콘(256)(도 3i)의 얇은 층은 또한 이 에칭 동안 영역(212)의 표면으로부터 제거된다. 게이트 유전체 물질에 의존하여, 다수의 에칭 순차가 요구될 수 있다. 예를 들어, 게이터 유전체가 열적 산화물로 형성될 때, 비결정질 실리콘층(256)을 제거하기 이전에, 수용성 HF 에천트가 먼저 영역(212)에서 층(256) 위에 형성된 이산화실리콘을 제거하도록 사용된다.
도 3k를 참조하면, 영역(211)은 사진석판술로 규정된 레지스트 마스크(271)로 마스크 처리된다. 영역(211)에 대한 처리 순차는 실질적으로 마스크 처리되지 않은 영역(212)에 대해서 반복된다(차이는 단지 p-MOS 디바이스가 영역(212)에 형성되는 반면 n-MOS 디바이스가 영역(211)에 형성된다는 사실로부터 기인된다). 특별히, 도 3k에 도시된 바와 같이, 영역(211)에서는 두가지 주입이 실행된다. n형 도펀트(272)는 실리콘 플러그(240)에 주입되어 영역(212)에 디바이스의 채널을 형성한다. 다결정질 실리콘층(145)은 또한 디바이스 드레인을 형성하도록 주입에 의해 (p-형 도펀트(273)로) 도핑된다. 두 종류의 도펀트는 모두 층(220)에 주입된다. 앞서 기술된 바와 같이, 다른 방법의 실시예에서, 실리콘 플러그는 형성된 직후에 선택적으로 도핑될 수 있고 기판은 CMP에 의해 평탄화된다.
도 3l을 참조하면, 기판에는 레지스트 마스크가 제거된 이후에 습식 에칭 또는 등방성 건식 에칭 방편이 행해진다. 에칭 방편은 p형 영역(212)에서 희생층(220)을 제거하도록 선택된다. 이 방편에서 층(220)의 에칭 비율은 층(270, 255, 250, 240, 221, 216)의 에칭 비율 보다 현저하게 더 빠르다. 도 3l에서 설명되는 바와 같이, 희생층(220)은 건식 에칭 방법에서의 에칭 선택성으로 인해 완전히 제거된다. 층(216, 221)은 희생층(220)을 제거하도록 에칭을 한정한다. 이 에칭의 결과로, 층(220)의 두께에 대응하는 실리콘 플러그(240) 부분이 노출된다. 플러그(240)의 노출 표면(257)은 형성되는 디바이스의 물리적인 게이트 길이가 된다.
도 3l에 도시된 구조는 이어서 영역(211)에 대한 처리 순차에서 앞서 설명된 바와 같이, 수정 실리콘 플러그(240)의 노출 표면(257)상에 열적 산화층(도시되지 않은)을 성장시키도록 산소를 포함하는 대기에서 선택적으로 가열된다. 이 선택적인 희생 산화물은 적절한 에칭 방편(예를 들면, 수성 HF)으로 제거된다. 도 3m을 참조하면, 게이트 유전체(258)는 영역(211)에서 디바이스에 대해 앞서 설명된 방식으로 실리콘 플러그(240)상에 형성된다. p형 디바이스에 대한 게이트 유전체는 n형 디바이스에 대한 게이트 유전체와 같은 시간에 형성되지 않는다. 결과적으로, n형 디바이스 및 p형 디바이스에 대한 게이트 유전체는 똑같거나 다르다. 이는 디바이스 설계에 더 많은 탄력성을 제공한다. 이어서, 전체 기판 위에는 본래 위치에서 p-도핑되는 다결정질 실리콘(275)의 상용층(또는 다른 적절한 사용 전도층)이 형성된다. 층(275)은 p-MOS 디바이스에 대한 게이트 물질이다. 본 실시예에서 p-도핑 다결정질 실리콘의 사용은 단순히 설명을 위한 것이다.
도 3m에 도시된 구조에는 이어서 선택적인 이방성 건식 에칭이 행해진다. 적절한 에칭 방편은 종래의 것이고, 종래 기술에 숙련된 자에게 이미 공지되어 있다. p-도핑 다결정질 층(275)의 나머지 부분이 실리콘 플러그(240)를 둘러싸는 결과의 구조는 도 3n에서 설명된다.
도 3n에 도시된 구조에는 이어서 도펀트가 층(215, 225)에서 인접한 실리콘 플러그(240)로 확산되기에 충분한 열적 구동력이 가해진다. 실리콘 플러그(240)에는 한 종류(즉, 영역(211)의 n형 또는 영역(212)의 p형)의 도펀트가 주어져 소스 및 드레인 연장부(276, 277)을 각각 형성한다. 이는 도 3o에서 설명된다. 이 처리 순차에서 이 단계의 배치는 단순히 설명을 위한 것이다. 종래 기술에 숙련된 자가 이해하는 바와 같이, 이 고체 상태 확산 단계는 처리 순차의 다양한 지점에서 실행될 수 있다.
일단 실리콘 플러그(240)가 도핑되고 도펀트가 원하는 방식으로 플러그(240)에 배급되면, 기판에는 실리콘 플러그(240)에서 도펀트의 분포에 현저한 영향을 주는 조건이 가해지지 않는다. 결과적으로, 이 단계 이후에는 기판이 1100 ℃를 넘는 온도에 노출되지 않는다. 처리 과정 중 이 시점 이후에는 기판이 1000 ℃를 넘는 온도에 노출되지 않는 것이 유리하다. 특정한 실시예에서, 기판은 연장된 시간 주기 동안(예를 들면, 수 분을 넘는) 처리 과정 중 이 시점 이후에 900 ℃를 넘는 온도에 노출되지 않는다. 그러나, 기판에는 실리콘 플러그(240)에서 도펀트의 분포에 악영향을 주지 않고 약 1050 ℃까지의 온도에서 신속한 열적 가열냉각이 가해질 수 있다.
이어지는 순차는 영역(211, 212)에 형성된 디바이스가 상호접속되는 방법을 설명한다. 이 순차는 단지 예를 통한 것이다. 종래 기술에 숙련된 자는 CMOS 집적 회로에 동일하게 적절한 다수의 상호접속 방법을 이미 알고 있다. 도 3p를 참조하면, 윈도우(280)는 p-MOS 영역(212)에서 층(216, 215)을 통해 에칭된다. 윈도우(280)는 반도체 기판(200)의 표면에서 종료된다. 금속층(285)은 도 3p에 설명된 구조의 전체 표면 위에 형성된다. 결과의 구조는 도 3q에서 설명된다. 금속은 이어서 두 종류의 상호접속을 형성하도록 종래의 사진석판술을 사용해 패턴화된다. 한 종류의 상호접속은 디바이스의 게이트와 기판(200) 사이에 있고, 도 3r에 완전히 도시된다. 다른 종류의 상호접속은 p-MOS 영역(212)에서 디바이스의 게이트(275)와 또 다른 n-MOS 디바이스(도시되지 않은)의 게이트 사이의 스트랩(strap)이다. 스트랩 상호접속은 이중 다결정질 실리콘 게이트 전극 사이에서 매우 낮은 전기 저항의 연결을 형성하도록 허용한다.
이들 상호접속이 형성된 이후에는 그 구조 위에 유전체 물질의 평면층이 앞서 설명된 방식으로 형성된다. 윈도우는 이 유전체 층에 형성되고, 원하는 상호접속을 형성하기 위해 윈도우는 금속으로 채워진다.
본 발명의 처리는 유리한 디바이스 성능을 이루도록 디바이스 설계가 맞추어진 CMOS 집적 회로를 구하는데 유용하다. 예를 들면, 앞서 설명된 층(216, 221)은 또한 오프셋 스페이서(offset spacer)로 동작한다. 오프셋 스페이서의 두께는 침착된 층(216, 221)의 두께에 의해 결정된다. 본 발명의 내용에서, 오프셋 스페이서는 디바이스의 게이트에 관련된 채널과 소스 및 드레인 연장부 사이에서 접합의 위치를 제어한다. 특별히, 오프셋 스페이서의 존재는 오프셋 스페이서가 주어지지 않는 경우 확장되는 것 만큼 멀리 게이트 아래로 소스/드레인 연장부가 확장되는 것을 방지한다. 종래 기술에 숙련된 자는 소스/드레인 연장부가 게이트 아래로 더 확장되면 확장될수록, 디바이스 성능에 대한 역효과가 더 커짐을 이해한다(즉, 게이트/소스 및 게이트/드레인 오버랩 캐패시턴스(overlap capacitance)가 증가된다). 종래 기술에 숙련된 자는 오프셋 스페이서가 수용가능하지 않은 디바이스 성능을 제공하는 게이트 아래의 반전층과 소스/드레인 연장부 사이에 직렬 저항을 제공하도록 두꺼워질 수 없음을 이해한다. 층(216)은 인접한 층(215)이 도펀트의 소스일 때 층(215)과 층(220) 사이의 존재에 의해 이 오프셋 스페이서 기능을 실행한다.
유사하게, 층(221)은 인접한 층(225)이 도펀트의 소스일 때 층(220)과 층(225) 사이의 존재에 의해 이 오프셋 스페이서 기능을 실행한다. 그러나, 층(216)의 두께는 층(221)의 두께와 같도록 요구되지 않는다. 그러므로, 오프셋 스페이서의 두께는 오버랩 캐패시턴스(더 두꺼운 오프셋 스페이서를 부여하는)와 낮은 직렬 저항(더 얇은 오프셋 스페이서를 부여하는) 사이에서 원하는 균형을 이루도록 층(216, 221)에 대해 독립적으로 선택될 수 있다. 도펀트 소스층(215, 225)으로부터 도펀트에 의해 이동되는 소정의 수직 거리 동안, 소스/드레인 연장부과 게이트 사이의 오버랩량은 층(216, 221)의 두께를 통해 정확하게 제어될 수 있다.
본 발명의 한 실시예에서, 층(220)은 또한 이온 주입에 의해 선택적으로 도핑된 산화실리콘이다. 전형적으로, 도펀트의 종류(즉, n형 또는 p형)는 디바이스 소스 및 드레인 영역을 형성하는데 사용되는 종류와 반대이다. 예를 들어, 소스 및 드레인 영역이 n 종류이면(즉, 비소나 인으로 도핑되면), 층(225)의 도펀트는 p형이다(예를 들면, 붕소). 적절한 도핑 산화물의 예는 붕규산 유리(borosilicate glass, BSG)이다. 그러나, 특정한 실시예에서는 반대 종류로 이미 균일하게 도핑된 채널에 보상 도펀트를 제공하기 위한 소스로 층(220)을 사용하는 것이 바람직할 수 있다(소급 도펀트 프로파일(retrograde dopant profile)이라 칭하여지는). 또한, 도펀트 농도 경사도(gradient)는 디바이스 채널에서 원하는 도펀트 농도 경사도(즉, 수직 도핑 프로파일)를 이루도록 층(220)에 제시될 수 있다. 종래 기술에 숙련된 자는 원하는 효과를 이루도록 도펀트 소스층에 원하는 도펀트 종류 및 농도를 제공할 수 있다.
앞서 기술된 바와 같이, 층(215, 225)은 소스 및 드레인 연장부에 대해 자체 정렬된 도펀트 소스가 될 수 있다. 유사하게, 층(220)은 채널에 대해 자체 정렬된 도펀트 소스가 될 수 있다. 도펀트 소스층에서 도펀트의 농도 경사도는 플러그(240)의 채널 영역이나 각 소스/드레인 연장부에서 대응하는 수직 방향의 도펀트 경사도를 제시하도록 제어될 수 있다.
다른 방법의 실시예에서, 희생적인 산화물은 또한 소스/드레인 연장부에서 적절하게 낮은 면적 저항을 유지하면서 단기 채널 효과에 증가된 저항을 제공하는데 사용된다. 드레인 유도 장벽이 낮아지는 것, 한계값 전압이 동일한 것, 서브-한계값 진동이 저하되는 것와 같은 단기 채널 효과는 일반적으로 디바이스 off 전류를 증가시킨다. 디바이스 off 전류에서의 이러한 증가는 바람직하지 못하다. 단기 채널 효과에 대한 증가 저항은 더 두꺼운 희생 산화물을 형성함으로서 이루어진다. 희생 산화물은 제거되므로, 희생 산화물이 더 두꺼워지면, 실리콘 플러그에 형성된 소스(276) 및 드레인(277) 연장부의 표면과 비교하여, 실리콘 플러그(240)에서 디바이스의 채널 영역의 표면이 더 많이 오목해진다. 결과적으로, 실리콘 플러그에서 채널 표면으로부터 소스(276, 277) 연장부의 깊이는 소스 및 드레인 연장부 표면으로부터의 소스 및 드레인 연장부의 깊이 보다 더 낮다. 종래 기술에 숙련된 자는 채널 표면으로부터 소스(276) 및 드레인(277) 연장부의 깊이를 줄이면, 디바이스가 단기 채널 효과에 대해 더 저항력이 있어짐을 이미 이해하고 있다. 소스 및 드레인 연장부에 대해 채널 표면을 오목하게 만드는데 희생 산화물을 사용함으로서, 상승된 소스 및 드레인 연장부를 갖는 트랜지스터 디바이스가 형성된다.
희생 산화물의 특정 두께는 특정한 디바이스에 대한 소스 및 드레인 연장부의 깊이에 의존한다. 예를 들어, 디바이스의 소스 및 드레인 연장부의 깊이가 30 nm이면, 희생 산화물을 50 nm의 두께로 성장시킬 수 있다. 희생 산화물이 제거될 때, 이러한 디바이스의 채널은 소스 및 드레인 연장부의 표면 아래로 약 20 nm까지 오목해진다. 본 실시예에서, 채널 표면에 대한 소스/드레인 연장부의 깊이는 약 8 nm이다.
원하는 디바이스 효과를 얻기 위해 채널로부터 소스/드레인 연장부 깊이의 스케일을 조정하는 방법 및 희생 산화물 두께를 선택하는 방법에 대한 설명은 여기서 참고로 포함되는 Brews, J.R.의 "MOSFET 소형화를 위해 일반화된 가이드(Generalized Guide for MOSFET Miniaturization)", IEDM, p. 215 (1979)에서 설명된다. 종래 기술에 숙련된 자는 원하는 희생 산화물 두께를 구하기 위한 조건을 선택할 수 있다.
본 발명의 처리에서는 특정한 구성으로 실리콘 플러그상에 형성될 수 있는 희생 산화물의 두께에 대한 상단 제한이 있다. 이 상단 제한은 산화 조건에 의존한다. 일단 그 두께에 이르면, 산화물은 이 조건하에서 더 두꺼워지지 않는다. 이 처리는 자체 제한되기 때문에 유리하다. 결과적으로, 사람이 종료점을 결정하기 위해 산화물의 두께를 모니터할 필요가 없다. 이 방법으로 매우 얇은(50 nm 이하) 균일 플러그가 형성될 수 있다.
두꺼운(즉, 10 nm 이상으로 두꺼운) 희생 산화물이 형성된 본 발명의 실시예에서, 질화물층(216, 221)의 두께는 이 두꺼운 희생 산화물을 제거하는 동안 층(215, 225)을 보호하는 에칭 중단층으로 확실하게 동작하도록 선택된다.층(216, 221)은 또한 두꺼운 희생 산화물이 형성될 때 주어지는 스트레스를 기계적으로 견디기에 충분한 두께가 되어야 한다. 적어도 산화물 두께의 1/3인 두께를 갖는 질화물층이 적절한 것으로 생각된다. 적어도 산화물 두께의 1/3인 두께를 갖는 질화물층은 더 얇은 층 보다 더 큰 기계적 스트레스를 견딜 수 있다.
상술된 실시예는 본 발명을 사용하는 특정한 처리예를 설명하도록 제공된다. 종래 기술에 숙련된 자는 본 발명을 실시하는데 유용한 다수의 처리 순차, 물질, 및 방편이 있음을 이해하게 된다. 또한, 처리 순차는 설명을 위한 것이다. 처리 과정의 단계는 특정한 순서로 실행되도록 요구되지 않는다. 본 발명은 첨부된 청구항과 일치하는 것을 제외하고, 설명되는 실시예에 제한되는 것으로 구성되지 않는다.

Claims (43)

  1. 수직 트랜지스터(vertical transistor) CMOS 집적 회로를 제조하기 위한 방법에 있어서,
    반도체 기판 위에 적어도 3개의 물질층들을 형성하는 단계로서, 제 2 층이 제 1 및 제 3 층 사이에 삽입되는, 상기 적어도 3 개의 물질층들 형성 단계;
    상기 적어도 3개의 물질층들이 위에 형성된 상기 반도체 기판에 n형 영역 및 p형 영역을 선택적으로 형성하는 단계로서, 반도체 디바이스의 소스 영역 및 드레인 영역으로 구성된 그룹으로부터 선택된 제 1 디바이스 영역이 상기 반도체 기판에 형성되는, 상기 n 형 영역 및 p 형 영역의 선택적 형성 단계;
    상기 적어도 3개의 물질층들의 n형 영역 및 p형 영역 양자에 윈도우(window)를 형성하는 단계로서, 상기 윈도우가 반도체 기판에 형성된 상기 제 1 디바이스 영역에서 종료되는 상기 윈도우 형성 단계;
    반도체 물질로 윈도우들을 충전(filling)하여, 상기 적어도 3개의 물질층들에 반도체 플러그(plug)들을 형성하는 상기 충전 단계로서, 상기 플러그들이 제 1 단말부 및 제 2 단말부를 갖고, 상기 제 1 단말부가 상기 제 1 디바이스 영역과 접촉하는, 상기 충전 단계;
    실리콘 플러그의 제 2 단말부에 소스 영역 및 드레인 영역으로 구성된 그룹으로부터 선택된 제 2 디바이스 영역을 형성하는 단계로서, 상기 제 1 및 제 2 디바이스 영역들 중 하나가 소스 영역이 되고 다른 하나는 드레인 영역이 되는, 상기 제 2 디바이스 형성 단계;
    상기 제 3 층의 일부분을 제거하여, 상기 제 3 층의 제거된 부분 아래에 있는 제 2 층을 노출시키는, 상기 제 3 층의 일부분 제거 단계;
    상기 제 2 층을 제거하여, 상기 반도체 플러그의 일부분을 노출시키는, 상기 제 2 층 제거 단계;
    상기 반도체 플러그의 노출된 부분상에 유전체 물질층을 형성하는 단계;
    상기 유전체 물질층과 접촉하게 게이트를 형성하는 단계를 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 층은 에천트(etchant)에서 에칭에 의해 제거되고, 에천트에서 상기 제 1 층은 제 1 에칭 비율, 상기 제 2 층은 제 2 에칭 비율, 및 상기 제 3 층은 제 3 에칭 비율을 갖고, 상기 제 2 에칭 비율은 에천트에서 제 1 에칭 비율 및 제 3 에칭 비율 보다 적어도 10배 더 빠른 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  3. 제 2 항에 있어서,
    상기 에천트는 등방성 습식 에칭(isotropic wet etch) 에천트 및 등방성 건식 에칭(isotropic dry etch) 에천트들로 구성된 그룹으로부터 선택되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  4. 제 1 항에 있어서,
    p-MOS 영역으로부터 n-MOS 영역을 전기적으로 절연시키는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  5. 제 4 항에 있어서,
    상기 n-MOS 영역은 기판에 트렌치(trench)를 형성하고 유전체 물질로 상기 트렌치를 채움으로서 상기 p-MOS 영역으로부터 전기적으로 절연되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  6. 제 5 항에 있어서,
    상기 트렌치는 상기 적어도 3개의 물질층들이 기판상에 형성된 이후에 형성되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 플러그 물질은 결정질 반도체 물질이고, 실리콘, 실리콘-게르마늄, 및 실리콘-게르마늄-탄소로 구성된 그룹으로부터 선택되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체 플러그는 상기 윈도우에 침착된 이후에 도펀트(dopant)를 상기 반도체 물질내에 주입함으로서 도프(doped)되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 물질층, 상기 제 2 물질층, 또는 상기 제 3 물질층 중 적어도 하나 위에 절연층을 형성하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연 물질층은 에칭 중단 물질인 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 1 물질층 및 상기 제 2 물질층 중 하나 또는 상기 제 1 및 제 2 물질층 모두 위에 형성된 상기 절연층은 오프셋 스페이서(offset spacer)인 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  12. 제 1 항에 있어서,
    상기 n형 영역 및 p형 영역은, p형 영역이나 n형 영역 중 어느 하나 위에 마스크(mask)를 형성하고 p형 또는 n형 영역 중 다른 하나내에 도펀트를 주입함으로서 형성되고, n형 도펀트는 n형 영역에 주입되고 p형 도펀트는 p형 영역에 주입되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  13. 제 12 항에 있어서,
    상기 적어도 3개의 물질층들이 상기 기판상에 형성되기 이전에 상기 기판에 n형 영역 및 p형 영역을 형성하도록 기판에 도펀트를 선택적으로 주입하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 2 물질층이 위에 형성되기 이전에 상기 제 1 물질층에 n형 영역 및 p형 영역을 형성하도록 제 1 물질층에 도펀트를 선택적으로 주입하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 3 물질층이 위에 형성되기 이전에 상기 제 2 물질층에 n형 영역 및 p형 영역을 형성하도록 제 2 물질층에 도펀트를 선택적으로 주입하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  16. 제 12 항에 있어서,
    상기 적어도 3개의 물질층들이 위에 형성된 기판에는 n형 영역 및 p형 영역을 형성하도록 도펀트가 선택적으로 주입되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  17. 제 1 항에 있어서,
    상기 제 3 물질층은 화학 기계적 폴리싱(chemical mechanical polishing) 중단층인 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  18. 제 12 항에 있어서,
    상기 도펀트는 기판상에 형성된 상기 제 1 및 상기 제 3 물질층에서 적어도 약 1 x 1020atoms/cm3의 도펀트 농도를 제공하도록 선택된 농도 및 깊이로 주입되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  19. 제 9 항에 있어서,
    상기 제 3 물질층 위에 형성된 상기 절연층은 화학 기계적 중단층이고, 상기 윈도우는 윈도우내에 반도체 물질을 에피택셜(epitaxially)적으로 성장시킴으로서 반도체 물질로 채워지는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  20. 제 19 항에 있어서,
    상기 윈도우들이 반도체 물질로 채워진 이후에 상기 적어도 3개의 물질층들이 위에 형성된 기판의 표면을 화학 기계적 폴리싱하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  21. 제 12 항에 있어서,
    상기 제 2 디바이스 영역은 상기 적어도 3개의 물질층들이 형성된 기판상에 디바이스층을 침착시키고, 상기 디바이스층의 나머지 부분이 반도체 플러그를 피복하는 부분이 되도록 상기 디바이스층을 패턴화하고, 그 패턴화된 디바이스층에 도펀트를 주입함으로서 형성되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  22. 제 1 항에 있어서,
    n형 영역 또는 p형 영역 중 어느 하나로부터의 제 2 층은 n형 영역 또는 p형 영역 중 다른 하나로부터 제 2 층을 제거하지 않고 제거되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  23. 제 22 항에 있어서,
    n형 영역 또는 p형 영역중 어느 하나로부터 제 2 층이 제거되기 이전에 제 2 층에 트렌치를 형성하고 에천트 절연 물질로 트렌치를 채우는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  24. 제 23 항에 있어서,
    n형 영역 또는 p형 영역 중 어느 하나에서의 제 2 층이 제거되기 이전에 n형 영역 또는 p형 영역 중 다른 하나를 마스크 처리하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  25. 제 24 항에 있어서,
    상기 마스크는 비결정질(amorphous) 실리콘 또는 다결정질(polycrystalline) 실리콘으로 구성된 그룹으로부터 선택되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  26. 제 21 항에 있어서,
    상기 n형 영역에서의 상기 패턴화된 디바이스층내에 도펀트가 주입될 때 상기 p형 영역이 마스크 처리되도록 상기 p형 영역을 마스크 처리하는 단계와, 상기 p형 영역에서의 상기 패턴화된 디바이스층내에 도펀트가 주입될 때 상기 n형 영역이 마스크 처리되도록 n형 영역을 마스크 처리하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  27. 제 26 항에 있어서,
    상기 유전체 물질층은 n형 영역 또는 p형 영역 중 어느 하나가 마스크 처리될 때 n형 영역 또는 p형 영역 중 다른 하나에서 반도체 플러그상에 형성되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  28. 제 26 항에 있어서,
    상기 게이트는 n형 영역 또는 p형 영역 중 어느 하나가 마스크 처리될 때 n형 영역 또는 p형 영역 중 다른 하나에서 반도체 플러그상에 형성되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  29. 제 1 항에 있어서,
    상기 게이트는 다결정질 실리콘, 비결정질 실리콘, 실리콘-게르마늄, 실리콘-게르마늄-탄소, 금속, 및 금속 화합물로 구성된 그룹으로부터 선택된 적어도 하나의 물질층인 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  30. 제 29 항에 있어서,
    상기 n형 또는 p형 영역중 어느 하나에서의 적어도 한 게이트와 상기 n형 영역 또는 p형 영역중 어느 하나에서의 기판과의 전기적인 접촉을 형성하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  31. 제 29 항에 있어서,
    상기 금속들 및 금속 화합물들은 티타늄, 질화티타늄, 텅스텐, 규화텅스텐, 탄탈, 질화탄탈, 몰리브덴, 구리, 및 알루미늄으로 구성된 그룹으로부터 선택되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  32. 제 29 항에 있어서,
    상기 n형 영역의 적어도 한 게이트와 상기 p형 영역의 적어도 한 게이트 사이에 전기적인 접촉을 형성하는 단계를 더 포함하는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  33. 제 32 항에 있어서,
    상기 전기적인 접촉은 금속 또는 금속 화합물인 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  34. 제 33 항에 있어서,
    상기 금속 및 금속 화합물은 티타늄, 질화티타늄, 텅스텐, 규화텅스텐, 탄탈, 질화탄탈, 몰리브덴, 구리, 및 알루미늄으로 구성된 그룹으로부터 선택되는 수직 트랜지스터 CMOS 집적 회로 제조 방법.
  35. CMOS 집적 회로에 있어서,
    단일의 단위 반도체 기판상에 모놀리스식(monolithic)으로 집적된 적어도 하나의 수직 p-MOS 디바이스 및 적어도 하나의 수직 n-MOS 디바이스를 포함하고, 상기 n-MOS디바이스 및 상기 p-MOS 디바이스 각각은 반도체 플러그, 소스 및 소스 연장부, 드레인 및 드레인 연장부, 채널, 게이트 유전체 및 게이트를 포함하고, 상기 소스 연장부, 드레인 연장부 및 채널은 상기 반도체 플러그에서 규정되고, 상기 소스, 드레인, 게이트 유전체 및 게이트는 반도체 플러그에 인접하고, 상기 게이트 길이는 상기 반도체 플러그가 형성되는 다중층 스택에서 중간 희생층의 두께에 의해 규정되는, CMOS 집적 회로.
  36. 삭제
  37. 제 35 항에 있어서,
    상기 플러그는 소스 및 드레인 연장부가 규정되는 제 1 두께와, 상기 채널이 규정되는 제 2 두께를 갖고, 상기 제 1 두께는 상기 제 2 두께 보다 더 두꺼운 CMOS 집적 회로.
  38. 제 35 항에 있어서,
    상기 게이트는 다결정질 실리콘, 비결정질 실리콘, 실리콘-게르마늄, 실리콘-게르마늄-탄소, 금속들, 및 금속 화합물들로 구성된 그룹으로부터 선택된 적어도 하나의 물질층인 CMOS 집적 회로.
  39. 제 38 항에 있어서,
    적어도 하나의 게이트와 상기 기판 사이에 전기적 접촉을 더 포함하는 CMOS 집적 회로.
  40. 제 38 항에 있어서,
    상기 금속 및 금속 화합물은 티타늄, 질화티타늄, 텅스텐, 규화텅스텐, 탄탈, 질화탄탈, 몰리브덴, 구리, 및 알루미늄으로 구성된 그룹으로부터 선택되는 CMOS 집적 회로.
  41. 제 38 항에 있어서,
    상기 n-MOS 디바이스의 게이트와 상기 p-MOS 디바이스의 게이트 사이에 전기적 접촉을 형성하는 단계를 더 포함하는 CMOS 집적 회로.
  42. 제 41 항에 있어서,
    상기 전기적 접촉은 금속 또는 금속 화합물인 CMOS 집적 회로.
  43. 제 42 항에 있어서,
    상기 금속 또는 금속 화합물은 티타늄, 질화티타늄, 텅스텐, 규화텅스텐, 탄탈, 질화탄탈, 몰리브덴, 구리, 및 알루미늄으로 구성된 그룹으로부터 선택되는 CMOS 집적 회로.
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Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100393208B1 (ko) * 2001-01-15 2003-07-31 삼성전자주식회사 도핑된 다결정 실리콘-저매니움막을 이용한 반도체 소자및 그 제조방법
US20030052365A1 (en) * 2001-09-18 2003-03-20 Samir Chaudhry Structure and fabrication method for capacitors integratible with vertical replacement gate transistors
US6686604B2 (en) * 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
US6773994B2 (en) * 2001-12-26 2004-08-10 Agere Systems Inc. CMOS vertical replacement gate (VRG) transistors
KR100400325B1 (ko) * 2001-12-31 2003-10-01 주식회사 하이닉스반도체 수직형 트랜지스터 및 그 제조 방법
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
DE10231646B4 (de) 2002-07-12 2007-01-18 Infineon Technologies Ag Nichtflüchtige Speicherzellen
US6632712B1 (en) * 2002-10-03 2003-10-14 Chartered Semiconductor Manufacturing Ltd. Method of fabricating variable length vertical transistors
JP2004319964A (ja) * 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
CN1314129C (zh) * 2003-07-02 2007-05-02 电子科技大学 环栅垂直SiGeCMOS器件
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7115921B2 (en) * 2004-08-31 2006-10-03 International Business Machines Corporation Nano-scaled gate structure with self-interconnect capabilities
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7767527B2 (en) * 2004-09-30 2010-08-03 Infineon Technologies Ag Method for producing a vertical transistor component
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7323387B2 (en) * 2004-11-12 2008-01-29 Seagate Technology Llc Method to make nano structure below 25 nanometer with high uniformity on large scale
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7288451B2 (en) * 2005-03-01 2007-10-30 International Business Machines Corporation Method and structure for forming self-aligned, dual stress liner for CMOS devices
KR100712989B1 (ko) * 2005-03-14 2007-05-02 주식회사 하이닉스반도체 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7504685B2 (en) 2005-06-28 2009-03-17 Micron Technology, Inc. Oxide epitaxial isolation
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070069302A1 (en) * 2005-09-28 2007-03-29 Been-Yih Jin Method of fabricating CMOS devices having a single work function gate electrode by band gap engineering and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8183556B2 (en) 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
TWI305669B (en) * 2006-07-14 2009-01-21 Nanya Technology Corp Method for making a raised vertical channel transistor device
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
WO2008125921A1 (en) * 2007-04-12 2008-10-23 Freescale Semiconductor, Inc. Etch method in the manufacture of a semiconductor device
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
ES2489615T3 (es) * 2007-12-11 2014-09-02 Apoteknos Para La Piel, S.L. Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis
KR100922557B1 (ko) * 2007-12-27 2009-10-21 주식회사 동부하이텍 Ｃｍｏｓ 트랜지스터 및 그 제조 방법
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8396164B2 (en) * 2008-03-17 2013-03-12 Denso Corporation Receiving device including impedance control circuit and semiconductor device including impedance control circuit
US7687862B2 (en) * 2008-05-13 2010-03-30 Infineon Technologies Ag Semiconductor devices with active regions of different heights
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
SG165252A1 (en) 2009-03-25 2010-10-28 Unisantis Electronics Jp Ltd Semiconductor device and production method therefor
JP5032532B2 (ja) 2009-06-05 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5006378B2 (ja) 2009-08-11 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8487354B2 (en) * 2009-08-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving selectivity of epi process
JP5006379B2 (ja) 2009-09-16 2012-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP5356970B2 (ja) 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
WO2011111662A1 (ja) 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8481341B2 (en) * 2011-11-05 2013-07-09 Tokyo Electron Limited Epitaxial film growth in retrograde wells for semiconductor devices
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
CN103270585A (zh) * 2011-12-19 2013-08-28 新加坡优尼山帝斯电子私人有限公司 半导体器件的制造方法及半导体器件
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
WO2016009473A1 (ja) * 2014-07-14 2016-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5814437B2 (ja) * 2014-08-06 2015-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置
US9711618B1 (en) 2016-03-31 2017-07-18 International Business Machines Corporation Fabrication of vertical field effect transistor structure with controlled gate length
US9960272B1 (en) * 2017-05-16 2018-05-01 International Business Machines Corporation Bottom contact resistance reduction on VFET
CN110148596B (zh) * 2018-02-12 2020-11-10 联华电子股份有限公司 动态随机存取存储器的位线栅极结构及其形成方法
US11043598B2 (en) 2018-11-30 2021-06-22 International Business Machines Corporation Vertical field effect transistor with low-resistance bottom source-drain contact
US11476248B2 (en) * 2019-12-26 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and fabrication thereof
US11908907B2 (en) 2020-12-11 2024-02-20 International Business Machines Corporation VFET contact formation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3893155A (en) * 1973-10-12 1975-07-01 Hitachi Ltd Complementary MIS integrated circuit device on insulating substrate
US4566025A (en) * 1982-06-24 1986-01-21 Rca Corporation CMOS Structure incorporating vertical IGFETS
US5032529A (en) * 1988-08-24 1991-07-16 Harris Corporation Trench gate VCMOS method of manufacture
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
KR19990004887A (ko) * 1997-06-30 1999-01-25 김영환 큰 전류 구동력을 갖는 트랜지스터 및 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60128654A (ja) * 1983-12-16 1985-07-09 Hitachi Ltd 半導体集積回路
US5612563A (en) * 1992-03-02 1997-03-18 Motorola Inc. Vertically stacked vertical transistors used to form vertical logic gate structures
US5208172A (en) 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
JPH06169089A (ja) 1992-05-07 1994-06-14 Nec Corp 縦型ｍｏｓｆｅｔの製造方法
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JPH10112543A (ja) * 1996-10-04 1998-04-28 Oki Electric Ind Co Ltd 半導体素子および半導体素子の製造方法
JPH10150110A (ja) 1996-11-15 1998-06-02 Semiconductor Energy Lab Co Ltd 半導体装置
TW423116B (en) * 1997-08-22 2001-02-21 Siemens Ag Circuit-arrangement with at least four transistors and its production method
TW392311B (en) * 1998-05-04 2000-06-01 United Microelectronics Corp Manufacturing method for high pressure metal oxide semiconductor device
US6027975A (en) * 1998-08-28 2000-02-22 Lucent Technologies Inc. Process for fabricating vertical transistors
KR100332125B1 (ko) * 1999-06-30 2002-04-10 박종섭 씨모스 트랜지스터 제조 방법
US6686604B2 (en) * 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3893155A (en) * 1973-10-12 1975-07-01 Hitachi Ltd Complementary MIS integrated circuit device on insulating substrate
US4566025A (en) * 1982-06-24 1986-01-21 Rca Corporation CMOS Structure incorporating vertical IGFETS
US5032529A (en) * 1988-08-24 1991-07-16 Harris Corporation Trench gate VCMOS method of manufacture
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
KR19990004887A (ko) * 1997-06-30 1999-01-25 김영환 큰 전류 구동력을 갖는 트랜지스터 및 그 제조 방법

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