CN1314129C - 环栅垂直SiGeCMOS器件 - Google Patents

Abstract

本发明提供了一种新型环栅垂直SiGeC MOS器件，它包括：栅氧化层3、多晶硅栅层4、栅极5、源极6、漏极7以及电极引线8和SiO₂隔离区9；其特征是它还包括：生长在n-Si衬底上的p⁺-Si_1-α-βGe_αC_β层16(与13一起作源区)、p⁺-Si_1-α-βGe_αC_β层13(与16一起作源区)、本征SiGeC隔离层11、n-Si_1-x-yGe_xC_y沟道层12、本征SiGeC隔离层11、p⁺-Si_1-α-βGe_αC_β层10(作漏区)，以及在以上SiGeC多层结构和栅氧化层3之间的Si盖帽层2。新型环栅垂直SiGeC MOS器件可用于取代目前的体Si MOS器件，它具有高速、高频、亚阈区特性好、高集成度等特点。

Description

环栅垂直SiGeC MOS器件

技术领域

本发明属于半导体器件领域，它特别涉及MOS器件。

背景技术：

目前以CMOS结构为核心的集成电路技术的特征尺寸已达到100nm范围。进一步缩小尺寸，面临加工精度的限制，特征尺寸缩小带来的寄生效应(短沟效应、热电子效应等)的限制以及物理极限的限制。而使用性能优于硅的新材料和新的器件结构，可用常规的工艺技术，获得高于硅器件及电路的性能。

国内外众多公司、高校和研究单位均致力于研究如何利用现有工艺水平，提高器件性能和集成度。Lothar Risch等人在“Vertical MOS transistors with70nm channel length”文章(IEEE，Electron.Device，vol.43，p.1495，Sep.1996)中报道，采用纵向结构，利用现有光刻水平，外延生长薄膜的厚度作为MOSFET的沟道长度，薄栅氧化层，试制出沟道长分别为170、120和70nm的NMOS器件(L＝70nm是目前报道的沟道长度最短的器件)。器件具有很好的电学特性，其中沟道长70nm器件，漏源饱和电流为500μA/μm，其跨导达到800μS/μm。与同尺寸的平面器件相比，版图面积减小一半多。但在栅氧化和源漏注入退火等工艺中，源漏区硼杂质的外扩散，使垂直结构沟道长度再降低很困难；其次，由于使用Si沟道，迁移率提高受到限制；再者，70nm长的沟道MOS器件亚阈区特性较差。

现有纵向结构Si MOS器件，国外已有报道。如图1所示，它采用p型Si作为衬底，衬底上依次是n⁺-Si作源区、p-Si作MOS器件的沟道(沟道长度为沟道层的厚度)、n⁺-Si作漏区；以上三层结构四周被栅氧化层3和多晶硅层4包围，器件的栅极5由多晶硅层引出，源极6、漏极7由对应的源、漏区引出。8为电极引线，9为SiO₂隔离区。它的特点是：沟道长度进入纳米级、版图面积大幅减小。但是受Si材料迁移率低限制，器件速度很难进一步提高；其次是在栅氧化和源漏注入退火等工艺中，源漏区硼杂质的外扩散，使垂直结构沟道长度再降低很困难；再者垂直结构同样也应考虑由于短沟道而带来某些效应，而现有的纵向结构Si MOS器件对此未作讨论。

发明内容：

本发明的任务是提供一种环栅垂直SiGeC MOS器件，它是利用新材料(SiGeC)，设计一种新的MOS器件结构，基于现有的常规Si平面工艺，结合MBE等先进技术，获得高性能、高集成度的新型器件。

本发明的环栅垂直SiGeC MOS器件，它包括：栅氧化层3、多晶硅层4、栅极5、源极6、漏极7以及电极引线8和SiO₂隔离区9；其特征是它还包括：在n-Si衬底上生长基层p⁺-Si_1-α-βGe_αC_β层16(与13一起作源区)、SiGeC多层结构1、Si盖帽层2；SiGeC多层结构1包括源区p⁺-Si_1-α-βGe_αC_β层13(与16相同并一起作源区)、本征SiGeC隔离层11、n-Si_1-x-yGe_xC_y沟道层12、本征SiGeC隔离层11、漏区p⁺-Si_1-α-βGe_αC_β层10(作漏区)，以上五层组成圆柱型SiGeC多层结构1；SiGeC多层结构1与栅氧化层3之间是Si盖帽层2；器件由呈长方体的基层p⁺Si_1-α-βGe_αC_β层16和其上的圆柱组成，圆柱由内向外分四层，依次是圆柱型的SiGeC多层结构1、圆桶型的Si盖帽层2、圆桶型的栅氧化层3、圆桶型的多晶硅层4，如图2、3所示。

需要说明的是，α、β为漏源区Ge和C的组份，x、y为沟道区Ge和C的组份，其中α的取值范围是0＜α＜50％，β的取值范围是0＜β＜1％，x的取值范围是0＜x＜50％，y的取值范围是0＜y＜1％。

本发明的环栅垂直SiGeC MOS器件各层之间的连接关系如图3所示，器件由呈长方体基层p⁺-Si_1-α-βGe_αC_β层16和其上的圆柱组成，圆柱由内向外分四层依次是圆柱型的SiGeC多层结构1、圆桶型的Si盖帽层2、圆桶型的栅氧化层3、圆桶型的多晶层4；所述的SiGeC多层结构层1是圆柱型，由下至上包括p⁺-Si_1-α-βGe_αC_β层13、本征SiGeC隔离层11、n-Si_1-x-yGe_xC_y层12、本征SiGeC隔离层11、P⁺-Si_1-α-βGe_αC_β层10；源极6由底部基层p⁺-Si_1-α-βGe_αC_β薄层16引出，漏极7由顶部P⁺-Si_1-α-βGe_αC_β层10引出。

本发明的环栅垂直SiGeC MOS器件发明创新点在于：

(1)Si_1-x-yGe_xC_y材料取代Si材料作为器件的沟道；

(2)采用本征SiGeC隔离层；

(3)在沟道层与栅氧化层之间设计Si盖帽层；

(4)Si_1-α-βGe_αC_β材料取代Si作为器件的漏源；

(5)环栅结构。

本发明创新点主要基于以下原理：

(1)SiGeC材料作为器件沟道可获得较高沟道迁移率。由于硅材料自身的性质如迁移率低、禁带宽度固定等，致使器件速度不高、无法实现能带的自由裁剪等。在Si材料中加入Ge而形成应变的Si_1-xGe_x材料，其空穴迁移率随Ge组分x的增加而指数式增大，其值大于体Si中空穴迁移率。但一方面高Ge含量的SiGe合金临界厚度极小。当SiGe合金厚度超过其临界厚度时，界面将产生大量失配位错。在Si_1-xGe_x中掺入和适量的替位式C原子可有效地减小合金中的应变量，增大临界厚度，使在高Ge组分的情况下，仍能保证合金材料应变。可以通过调节Si_1-x-yGe_xC_y合金中Ge组分x和C组分y(C组分y小于1％)，使Si_1-x-yGe_xC_y合金保持较高迁移率，同时价带突变量几乎保持不变。另一方面，由于SiGe处于亚稳定状态，遇高温(T＞800℃)SiGe应力释放，产生缺陷，严重影响器件性能。在Si_1-x-yGe_x中掺入和适量的替位式C原子，减小合金中的应变量，增加热稳定性。后续工艺(如氧化、退火)中不必再要求低温(T＜800℃)，可采用常规的热氧化和离子注入工艺，与现有常规Si MOS工艺兼容，减少制作成本。再者，SiGeC外延层的表面比SiGe更加平整光滑，有助于减小漏电流等参数，进而可改善器件性能。

(2)SiGeC材料作为沟道有效抑制了漏源区杂质的向沟道区外扩散，有望实现纵向结构MOS器件沟道长度进一步降低。因为在SiGeC材料中B原子的扩散系数仅是Si中的1/80(相同N₂的退火条件下)。

(3)设计本征SiGeC作隔离层，进一步隔离漏源区杂质向沟道区扩散。

(4)在沟道层与栅氧化层之间设计Si盖帽层，避免在氧化(即使是低温)时，SiGeC沟道层Ge扩散到栅氧化层中，造成氧化层质量降低，导致器件电学性能和可靠性降低。同时Si盖帽层的设计能减小氧化层与SiGeC界面散射对SiGeC沟道中载流子迁移率的影响，同时保证SiGeC沟道层与Si盖帽层之间界面较低的界面态密度。

(5)采用纵向、环栅结构，提高栅极对沟道的控制作用，其结果是有利于抑制短沟道效应和改善亚阈区特性。

图4是本发明环栅垂直SiGeC MOS器件横向剖面图(俯视图)，阴影部分15为SiGeC多层结构1的被耗尽区域。每单位面积的耗尽层电容C_d为

$C_d=-\frac{{\mathrm{dQ}}_b}{{\mathrm{d\φ}}_s}=\frac{{\mathrm{\ϵ}}_{\mathrm{SiGeC}}}{R\·\ln \frac{R}{R-W_d}}$

这里R＝R_SiGeC+R_cap，R_SiGeC为SiGeC圆柱的半径，R_cap是Si盖帽层(已耗尽)的厚度为定值，R与栅电压有关。R≥Wd，W_d为耗尽层的厚度。Q_b是每单位面积的耗尽层电荷，Φs为表面势，ε_SiGeC为SiGeC材料的介电常数。由上式可导出

$\frac{{\mathrm{dC}}_d}{\mathrm{dR}}=-{\mathrm{\ϵ}}_{\mathrm{SiGeC}}{(R\·\ln \frac{R}{R-W_d})}^{-2}\·(\ln \frac{R}{R-W_d}-\frac{R}{R-W_d}+1)$

因为R≥Wd，所以上式大于0。当R→∞时，变为平面结构器件。随着SiGeC圆柱半径R_SiGeC(Si盖帽层的厚度R_cap为定值)减小，耗尽层电容C_d减小，直到当R＝W_d时，C_d变为0。

可近似得出亚阈区转移特性斜率的倒数S关系式

$S=\frac{\mathrm{kT}}{q}\·\ln 10(1+\frac{C_d}{C_{\mathrm{OX}}})$

这里C_OX为氧化层的电容，k为玻尔兹曼常数，T为器件工作环境温度，q为单位电量。随着耗尽层电容C_d减小，S将减小，亚阈区转移特性曲线斜率增大，曲线变陡，亚阈区特性变好。

对于环栅SiGeC MOS结构，一旦SiGeC圆柱被完全耗尽，栅压继续增加，耗尽层的电荷也不会再增加，但表面势和反型层中电荷将提高，导致耗尽层电容C_d迅速减小。在SiGeC圆柱半径很小，高度(沟道长度L)足够大时，S的理想值为kT/q ln(10)。而平面Si MOS结构在亚阈区，随栅压继续增加，耗尽层的电荷增加，虽然表面势也增加，但是其耗尽层电容明显比环栅SiGeC MOS结构大，即其S因子也相对较大，说明环栅SiGeC MOS结构比平面结构有更好的亚阈区特性。

(7)Si_1-α-βGe_αC_β材料作为漏源，调节合金中Ge组分α和C组分β和沟道区合金Si_1-x-yGe_xC_y合金中Ge组分x和C组分y，使Si_1-α-βGe_αC_β漏源区的禁带宽度低于Si_1-x-yGe_xC_y沟道区，实现两区材料的能带偏置，有利于抑制SCE和DIBL效应。

本发明的环栅垂直SiGeC MOS器件可用于取代目前的Si MOS器件，利用现有的工艺，克服光刻水平的限制，生产出具有高性能、高集成度MOS器件。

环栅SiGeC MOS器件的基本工作原理是：在正常的运用下，SiGeCPMOSFET管(增强型)的源极6处于零电位，漏极7接负电位。如果栅极5处于零电位，由于源区到漏区是一个p⁺-n-p⁺结构，所以漏极7与源极6之间就不可能有电流通过，只有极小的p-n结反向饱和电流。但当栅极5加上负电位V_GS，并大于开启电压V_T时，栅极内侧的n型SiGeC沟道层表面被感应形成了p型反型层，使导电类型相同的源区和漏区连接起来。此时，如果漏极7加上负电位，就有空穴从源区通过SiGeC沟道沿Z方向流向漏区，形成从源极6流向漏极7的漏极电流，如图4所示。

当V_DS是一个很小时，源区和漏区之间感应的沟道就会象一个电阻。

当V_DS增大时，由于漏电流增大，沿沟道上的电压降使靠近漏极7一端栅极5与沟道之间电位差为(V_GS-V_DS)，小于靠近源极6一端的电势差，因而栅极5在硅表面上产生的电场减弱，导致沟道厚度从源到漏沿着沟道逐渐变薄，结果导致沟道电阻增大。于是，当V_DS逐渐增大时，I_D增大变慢了(线形区)。当V_DS增加到V_dsat＝V_GS-V_T时，在靠近漏端的沟道上，栅极表面上产生的电场再不能维持任何反型层电荷了，于是在靠近漏一端的硅表面上反型层消失，只剩下耗尽区。这时，沟道在漏端附近被夹断，MOS管的漏极电流开始饱和。

当V_DS＞V_dsat时，降落在漏附近耗尽区的电压增加，耗尽区厚度变大，夹断点向源端稍稍移动。如果忽略夹断点的移动，则漏极电流I_D将不随漏电压而增加，保持在饱和值I_dsat(饱和区)。

当V_DS＞BV_DS后，漏-衬底结发生雪崩击穿，这是V_DS稍许增加，漏电流就急剧增加，进入截止区。

纵上所述，本发明的环栅垂直SiGeC MOS器件具有以下特点：

(1)高速、高频；

(2)亚阈区特性好；

(3)高集成度；

(4)有利于抑制SCE和DIBL效应。

附图说明：

图1是现有的纵向结构Si NMOS器件的纵向剖面结构图

其中，采用p型Si作为衬底，上面依次是作源区的n⁺-Si层、作为沟道p-Si层，作为漏区的n⁺-Si层，上述三层结构的四周是栅氧化层3和多晶硅层4，器件的栅极5由多晶硅层4引出，源极6、漏极7由对应的源漏区引出，8为电极引线，9为SiO₂隔离区。

图2是本发明的环栅垂直SiGeC MOS器件纵向剖面图。

n-Si衬底上生长基层p⁺-Si_1-α-βGe_αC_β层16(与13一起作为源区)，其上为SiGeC多层结构，依次是p⁺-Si_1-α-βGe_αC_β层13(与16一起作为源区)、本征SiGeC隔离层11、n-Si_1-x-yGe_xC_y层12(作为沟道)，本征SiGeC隔离层11、P⁺-Si_1-α-βGe_αC_β层10(作为漏区)；以上五层结构的四周完全被Si盖帽层2、栅氧化层3和多晶硅层4依次包围，源极6由基层p⁺-Si_1-α-βGe_αC_β层16引出，漏极7由顶层的p⁺-Si_1-α-βGe_αC_β层漏区10引出，栅极5由多晶硅层4引出，8为电极引线，9为隔离区。

图3是本发明的环栅垂直SiGeC MOS器件外型图。

呈长方体的基层p⁺-Si_1-α-βGe_αC_β薄层16上是圆柱型的多层结构，由内向外分四层，依次是圆柱型的SiGeC层1、圆桶型的Si层2、圆桶型的栅氧化层3、圆桶型的多晶硅层4；源极6由长方体基层p⁺-Si_1-α-βGe_αC_β薄层16引出，漏极7由顶部P⁺-Si_1-α-βGe_αC_β层10引出，栅极5由多晶硅层引出。

图4是本发明的环栅垂直SiGeC MOS器件横向剖面图

在漏源区加电场后，15为被耗尽区域，包括圆柱型SiGeC层1的部分和Si盖帽层2；中心白色区域14为剩下未耗尽SiGeC；在耗尽区域15外，是栅氧化层3和多晶硅层4；R为圆柱型的SiGeC层1的半径与圆桶型的Si盖帽层2厚度之和，W_d为耗尽层的厚度。

图5是本发明的环栅垂直SiGeC MOS器件的工作原理图

其中，2为Si盖帽层，3为栅氧化层，4为多晶硅层；源极6接地，漏极7接负电位，栅极5接负电位。

Claims (1)

1、一种环栅垂直SiGeC MOS器件，它包括：栅氧化层(3)、多晶硅层(4)、栅极(5)、源极(6)、漏极(7)以及电极引线(8)和SiO₂隔离区(9)；其特征是它还包括：生长在n-Si衬底上基层p⁺-Si_1-α-βGe_αC_β层(16)、SiGeC多层结构(1)、Si盖帽层(2)；SiGeC多层结构(1)包括源区p⁺-Si_1-α-βGe_αC_β层(13)、本征SiGeC隔离层(11)、n-Si_1-x-yGe_xC_y沟道层(12)、本征SiGeC隔离层(11)、漏区p⁺-Si_1-α-βGe_αC_β层(10)，以上五层组成圆柱型SiGeC多层结构(1)；在SiGeC多层结构(1)与栅氧化层(3)之间是Si盖帽层(2)；器件由呈长方体的p⁺-Si_1-α-βGe_αC_β层(16)和其上的圆柱组成，圆柱由内向外分四层，依次是圆柱型的SiGeC多层结构(1)、圆桶型的Si盖帽层(2)、圆桶型的栅氧化层(3)、圆桶型的多晶硅层(4)。α、β为漏源区Ge和C的组份，x、y为沟道区Ge和C的组份，其中α的取值范围是0＜α＜50％，β的取值范围是0＜β＜1％，x的取值范围是0＜x＜50％，y的取值范围是0＜y＜1％。

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