CN113838911B - 一种FinFET集成电路基本单元 - Google Patents
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Abstract
本发明公开了一种FinFET集成电路基本单元，涉及微电子技术和集成电路领域。该基本单元为多层结构，最下层为低掺杂阱区，该低掺杂阱区包括底层和在底层上脊状凸起；该脊状凸起两侧设置有隔离层，该隔离层上表面与低掺杂阱区脊状凸起的上表面齐平；顺着低掺杂阱区脊状凸起的上表面依次设置两侧面和上表面都齐平的：漏极半导体区、轻掺杂漏区、沟道半导体区、轻掺杂源区、源极半导体区；所述沟道半导体区的两侧面和上表面上设置有栅电极，并且该栅电极与沟道半导体区之间设置有一层栅介质层作为隔离。本发明包裹沟道区和N‑掺杂区的栅氧化层的介电常数不相同，在N‑区中可采用相对介电常数较大的材料，这样可以提升多子在N‑区表面的积累效应，减小其导通电阻，增大导通电流。
Description
技术领域
本发明涉及微电子技术和集成电路技术，特别是一种鳍式场效应晶体管。
背景技术
根据权威的国际组织的观点摩尔定律目前己经明显放慢了前进步伐，并将在不久的将来停止前进。因此，人们已在热烈讨论“Beyond Moore”，似乎新一代半导体的时代很快就会来临。
自从IC诞生开始，几十年来，IC的发展一直遵循着摩尔定律。但近年来IC芯片的进步遇到了瓶颈。今后摩尔定律前进的速度会越来越慢，晶体管的沟道长度Lch将缓慢缩小，直至到达9.6nm后，缩小停止。
随着晶体管的沟道长度Lch缩小，存在一些问题亟待解决：
1.摩尔定律最重要的参数就是晶体管的Lch。此前，由于Lch可以随特征尺寸Lf而减小，IC的集成度(每只芯片上集成的MOSFET数量)每18～24个月翻一倍，IC的工作频率fo提高1倍。当Lch的缩小停止后，IC的工作频率fo提高将会停止。
2.导致Lch无法缩小另一个原因是漏致势垒降低(DIBL)效应。在短沟道MOSFET中，当Vds增大时，漏极耗尽区会向源极延伸，伴随此过程，沟道区势垒区变薄，势垒高度降低，此即所谓的DIBL效应。它会导致，沟道区势垒高度随Vds增加而降低，器件的截止态漏源电流Ids(off)增加。FinFET器件均采用了全耗尽的原理来抑制DIBL效应。全耗尽要求衬底必须轻掺杂甚至不掺杂，所以FinFET器件中，决定BVds的区域与传统平面MOSFET相同，均为沟道区。由此导致了它们的MOSFET沟道长度的减小受限。
3.导致Lch无法缩小的重要原因之一是高场效应。这是由传统Very Large ScaleIC,VLSI中MOSFET的结构决定的。以NMOS为例，MOSFET中P-Well的掺杂浓度NP-Well远低于源漏区。因此PN结的耗尽区主要分布在沟道中。而PN结的雪崩击穿电压是由低掺杂浓度一侧决定的。即NP-Well和Lch决定了传统MOSFET的击穿电压BVds。NP-Well和Lch与BVds成负相关。增加轻掺杂漏区(LDD)可以使PN结由单边突变结转变为线性缓变结，这可以略微提高BVds。但不能使沟道区决定器件耐压BVds的情况发生改变。因为形成轻掺杂漏区(LDD)的工艺要求其N-区的掺杂浓度要高于P-Well。而FinFET和GAAFET器件要求沟道区轻掺杂，甚至不掺杂。就器件的耐压区域而言，FinFET和GAAFET与传统MOSFET没有区别。漏极与P-Well形成的PN结耗尽区主要分布在沟道区中，即沟道区为耐压区。BVds仍由沟道区的长度Lch和掺杂浓度Nch决定。
发明内容
本发明为了解决背景技术中存在的问题，提供一种FinFET IC基本单元：高掺杂纳米沟道FinFET器件。
本发明技术方案为一种FinFET集成电路基本单元，该基本单元为多层结构，最下层为低掺杂阱区(112)，该低掺杂阱区包括底层和在底层上脊状凸起；该脊状凸起两侧设置有隔离层(113)，该隔离层(113)上表面与低掺杂阱区脊状凸起的上表面齐平；顺着低掺杂阱区脊状凸起的上表面依次设置两侧面和上表面都齐平的：漏极半导体区(107)、轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)、源极半导体区(103)；所述沟道半导体区(105)的两侧面和上表面上设置有栅电极(101)，并且该栅电极(101)与沟道半导体区(105)之间设置有一层栅介质层(102)作为隔离；其特征在于沟道半导体区(105)掺杂浓度比轻掺杂漏区(106)高2个数量级以上。对应图1,2,3。
进一步的，所述轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)的两侧面和上表面上都设置有栅电极(101)，该栅电极为一个整体，并且该栅电极(101)与轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)之间设置有一层栅介质层(102)作为隔离；其中，栅电极(101)与栅介质层(102)的长度大于沟道半导体区(105)。对应图4,5,6，7。
进一步的，在所述轻掺杂源区(104)的两侧面和上表面上设置有轻掺杂源区栅电极(108)，并且该轻掺杂源区栅电极(108)与轻掺杂源区(104)之间设置一层轻掺杂源区栅介质层(109)作为隔离；在所述轻掺杂漏区(106)的两侧面和上表面上设置有轻掺杂漏区栅电极(110)，并且该轻掺杂漏区栅电极(110)与轻掺杂漏区(106)之间设置有一层轻掺杂漏区栅介质层(111)作为隔离；所述轻掺杂源区栅介质层(109)与轻掺杂漏区栅介质层(111)的上表面等高；轻掺杂源区栅电极(108)与轻掺杂漏区栅电极(110)的上表面等高；工作时，轻掺杂源区栅电极(108)、轻掺杂漏区栅电极(110)、栅电极(101)输入不同的电压，轻掺杂源区栅电极(108)和轻掺杂漏区栅电极(110)功能为减少寄生电容，消除弥勒效应，提高轻掺杂漏区(106)与轻掺杂源区(104)表面的电子积累效应，从而减小寄生电阻和提高关断比；栅电极(101)功能是作为器件的开关；所述栅介质层(102)、轻掺杂源区栅介质层(109)、轻掺杂漏区栅介质层(111)为相同或不同的介质材料。对应图8,9,10，11,12。
进一步的，所述栅电极(101)与轻掺杂漏区(106)之间设置一层轻掺杂漏区栅介质层(111)作为隔离、栅电极(101)与沟道半导体区(105)之间设置有一层栅介质层(102)作为隔离、栅电极(101)与轻掺杂源区(104)之间设置一层轻掺杂源区栅介质层(109)作为隔离有一层栅介质层(102)作为隔离；所述栅介质层(102)与轻掺杂源区栅介质层(109)和轻掺杂漏区栅介质层(111)为不同介质材料，轻掺杂源区栅介质层(109)和轻掺杂漏区栅介质层(111)为相对介电常数大于30的高K介质材料。
进一步的，所述栅电极(101)的两端与轻掺杂漏区(106)和轻掺杂源区(104)的端面齐平；所述栅介质层(102)包裹整个轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)的两侧及上表面；位于栅介质层(102)上表面的栅电极(101)开设有一条以上的通槽，该通槽将栅电极(101)分隔开，通槽的宽度L可灵活调节，作用是便于微调宽长比，通槽走向与低掺杂阱区的脊状凸起走向一致。对应图13,14,15,16。
进一步的，所述栅介质层(102)与轻掺杂源区栅介质层(109)和轻掺杂漏区栅介质层(111)为不同介质材料，轻掺杂源区栅介质层(109)和轻掺杂漏区栅介质层(111)为相对介电常数大于30的高K介质材料。
进一步的，所述栅介质层(102)、轻掺杂源区栅介质层(109)、轻掺杂漏区栅介质层(111)的材料为SiO2、Si3N4、HfO2、Al2O3或上述材料的组合。
本发明的有益效果是：
第一是：本专利结构的N-漏区的浓度可以显著低于P+沟道区；从而,其击穿电压BVds由N-层决定。当Vds增加时，本专利结构的耗尽区近似于只在N-漏区中延伸，即N-漏区吸收了所增加的Vds。故本专利结构的Lch能够摆脱BVds的限制而缩小，且沟道内部电场强度保持恒定，不受高场效应的限制。因此本专利结构解决了目前FinFET和GAAFET器件面临的由于Vdd无法继续下降，导致Lch难以缩小的问题。当确定Vdd后,只需调整N-漏区长度和掺杂浓度，使BVds大于Vdd，即可保证本专利结构正常工作。
第二是：本专利结构使用了一种新的方法消除DIBL效应的影响。传统MOSFET和本专利结构的耗尽区和沟道势垒高度随漏极电压Vds的变化分别如图29和图30所示。图30说明了本专利结构抑制DIBL效应的原理。当Vds增加时，本专利结构的漏极耗尽区近似于只在N-漏区中延伸。由于沟道区为重掺杂，耗尽区在沟道区一侧的延绅极为有限，近似于没有延伸，所以，沟道区势垒形状几乎不变，保持了良好的矩形形状。故本专利结构可以很好的抑制DIBL效应。
第三是：众所周知恒定电场强度CE，才能避免热电子效应和避免器件雪崩击穿。传统MOSFET中，包括FINFET和GAAFET中，采用Lch与Vdd同步减小的方法，显然，可以实现CE。但是，其缺点是，当Vdd不能被减小时，Lch就不能减小。
本发明的本专利结构实现CE的方式是，当Lch缩小时，让N-漏区承受更多的电压，沟道区两端的电场强度不变。
第四是：一般情况下，载流子迁移率会随着掺杂浓度的提高而降低，这是由于掺杂浓度提高，杂质散射增多引起的，由于本专利结构的沟道区是重掺杂的，当本专利结构的Lch小于12nm时，由于沟道只有几十个晶格那么厚，在电子前进方向上只受到很少杂质的散射，因此杂质的散射对载流子的运动的影响显著降低。因此虽然本专利结构的沟道掺杂浓度很高，但杂质的散射并不强烈，对载流子迁移率的影响甚小。
第五是：在传统MOSFET中，Vth随沟道区浓度Na增加而增加，
重掺杂沟道区会导致Vth的过度增加，可能会导致在Vgs＝Vdd时，MOSFET还未开启的情况出现。在纳米沟长的本专利结构中，由于DIBL效应和有效沟道缩短效应的存在,导致Vth会随Lch缩小而减小。而本专利结构的Vth可以随Lch从28nm的1.13V，降到0.54nm的0.34V。通过调节Na和栅氧化层厚度Tox，Vth的调节很容易实现。
第六是，本专利结构中，包裹沟道区和N-掺杂区的栅氧化层的介电常数不相同，在N-区中可采用相对介电常数较大的材料，即高K介质，这样的益处是：当器件工作时，可以提升多子在N-区表面的积累效应，减小其导通电阻，增大导通电流。由于沟道区本身即为重掺杂，导通电阻较小，不必采用高K介质材料，但也可利用高K介质材料减小阈值电压Vth，起到调节阈值电压的作用。
第七是，传统FINFET，要实现全耗尽，其Fin的宽度不能做的太宽，造成其Fin的高度不能太高，这是由工艺所限制的；本专利为表面沟道器件，与FINFET相比，Fin宽可以做得更大，Fin的高度可以灵活调节，所以本专利结构的沟道宽长比可以灵活调整。
附图说明
图1为实施例1结构的示意图。
图2为实施例1结构的纵向剖面图。
图3为实施例1结构的横向剖面图。
图4为本专利一种高掺杂纳米沟道FinFET器件结构的示意图。
图5为本专利一种高掺杂纳米沟道FinFET器件结构沿(105)纵向的剖面图。
图6为本专利一种高掺杂纳米沟道FinFET器件结构沿(104)纵向的剖面图。
图7为本专利一种高掺杂纳米沟道FinFET器件结构的横向剖面图。
图8为实施例3结构的示意图。
图9为实施例3结构沿(105)纵向的剖面图
图10为实施例3结构沿(104)纵向的剖面图
图11为实施例3结构沿(106)纵向的剖面图
图12为实施例3结构的横向剖面图。
图13为本专利另一种高掺杂纳米沟道FinFET器件结构的示意图。
图14为本专利另一种高掺杂纳米沟道FinFET器件结构沿(105)纵向的剖面图。
图15为本专利另一种高掺杂纳米沟道FinFET器件结构沿(104)纵向的剖面图。
图16为本专利另一种高掺杂纳米沟道FinFET器件结构的横向剖面图。
图17为实施例1的仿真输出特性曲线图。
图18为实施例1的仿真转移特性曲线图。
图19为实施例2结构的示意图。
图20为实施例2结构沿(105)纵向的剖面图。
图21为实施例2结构沿(104)纵向的剖面图。
图22为实施例2结构的横向的剖面图。
图23为实施例2的仿真输出特性曲线图。
图24为实施例2的仿真转移特性曲线图。
图25为实施例3的仿真输出特性曲线图。
图26为实施例3的仿真转移特性曲线图。
图27为实施例3的最大振荡频率曲线图。
图28为实施例4的仿真转移特性曲线图。
图29传统MOSFET的耗尽区和沟道势垒高度随漏极电压Vds的变化图
图30本专利结构的耗尽区和沟道势垒高度随漏极电压Vds的变化
具体实施方式
实施例1：一种高掺杂纳米沟道FinFET器件仿真及结果。
本实施例仿真了权利要求1中所述的一种高掺杂纳米沟道FinFET器件，其输出特性曲线如图17，转移特性曲线如图18，该实施例的栅电极(101)与栅介质层(102)只包裹了沟道半导体区(105)。
以横向为宽度，纵向为厚度，以105区域厚度为14nm的NMOS为例，介绍其结构的具体参数。103区域厚度为20nm，宽度为6nm，材料为硅，掺杂浓度为1x1020cm-3,杂质为磷；104区域厚度为3nm，宽度为6nm，材料为硅，掺杂浓度为5x1015cm-3，杂质为磷；105区域厚度为14nm，宽度为6nm，材料为硅，掺杂浓度为1x1019cm-3，杂质为硼；106区域厚度为10nm，宽度为6nm，材料为硅，掺杂浓度为5x1015cm-3，杂质为磷；107区域厚度为20nm，宽度为6nm，材料为硅，掺杂浓度为1x1020cm-3,杂质为磷；102区域厚度为14nm，宽度为2.4nm包裹在105区域外侧，材料为HfO2；101区域宽度为14nm，厚度为10nm，材料为TiN，包裹在102区域外侧。
实施例2：一种高掺杂纳米沟道FinFET器件仿真及结果。
本实施例仿真了权利要求2中所述的一种高掺杂纳米沟道FinFET器件，其输出特性曲线如图23，转移特性曲线如图24，该实施例的不同之处在于栅电极、栅介质层的包裹方式。栅电极(101)与栅介质层(102)包裹了轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)。
以横向为宽度，纵向为厚度，以105区域厚度为14nm的NMOS为例，介绍其结构的具体参数。103区域厚度为20nm，宽度为6nm，材料为硅，掺杂浓度为1x1020cm-3,杂质为磷；104区域厚度为3nm，宽度为6nm，材料为硅，掺杂浓度为5x1015cm-3，杂质为磷；105区域厚度为14nm，宽度为6nm，材料为硅，掺杂浓度为1x1019cm-3，杂质为硼；106区域厚度为10nm，宽度为6nm，材料为硅，掺杂浓度为5x1015cm-3，杂质为磷；107区域厚度为20nm，宽度为6nm，材料为硅，掺杂浓度为1x1020cm-3,杂质为磷；102区域厚度为27nm，宽度为2.4nm包裹在105区域外侧，材料为HfO2；101区域宽度为27nm，厚度为10nm，材料为TiN，包裹在102区域外侧。
实施例3：一种高掺杂纳米沟道FinFET器件仿真及结果。
本实施例仿真了权利要求3中所述的一种高掺杂纳米沟道FinFET器件，其输出特性曲线如图25，转移特性曲线如图26，最大振荡频率曲线如图27，最大振荡频率为1427GHz，轻掺杂源区栅电极(108)、轻掺杂漏区栅电极(110)的固定电压是0V；该实施例的不同之处在于栅电极、栅介质层的材料与包裹方式。栅电极(101)与栅介质层(102)包裹了沟道半导体区(105)，轻掺杂源区栅电极(108)与轻掺杂源区栅介质层(109)包裹了轻掺杂源区(104)，轻掺杂漏区栅电极(110)与轻掺杂漏区栅介质层(111)包裹了轻掺杂漏区(106)，且轻掺杂源区栅介质层(109)、轻掺杂漏区栅介质层(111)材料TiO2，栅介质层(102)材料为HfO2，栅电极(101)与轻掺杂源区栅电极(108)、轻掺杂漏区栅电极(110)为不同的栅。
以横向为宽度，纵向为厚度，以105区域厚度为14nm的NMOS为例，介绍其结构的具体参数。103区域厚度为20nm，宽度为6nm，材料为硅，掺杂浓度为1x1020cm-3,杂质为磷；104区域厚度为3nm，宽度为6nm，材料为硅，掺杂浓度为5x1015cm-3，杂质为磷；105区域厚度为14nm，宽度为6nm，材料为硅，掺杂浓度为1x1019cm-3，杂质为硼；106区域厚度为10nm，宽度为6nm，材料为硅，掺杂浓度为5x1015cm-3，杂质为磷；107区域厚度为20nm，宽度为6nm，材料为硅，掺杂浓度为1x1020cm-3,杂质为磷；102区域厚度为14nm，宽度为2.4nm包裹在105区域外侧，材料为HfO2；101区域宽度为14nm，厚度为10nm，材料为TiN，包裹在102区域外侧；109区域厚度为3nm，宽度为2.4nm包裹在104区域外侧，材料为TiO2；108区域宽度为3nm，厚度为10nm，材料为TiN，包裹在109区域外侧；111区域厚度为10nm，宽度为2.4nm包裹在106区域外侧，材料为TiO2；110区域宽度为10nm，厚度为10nm，材料为TiN，包裹在111区域外侧。
实施例4：一种高掺杂纳米沟道FinFET器件(Lch＝14nm)与传统FinFET器件(Lch＝14nm)仿真转移特性曲线对比结果如图28，可以看出本专利的高掺杂纳米沟道FinFET器件的关断比更大，可达5x107。
其中，该高掺杂纳米沟道FinFET器件结构及尺寸与实施例2中的器件结构与尺寸相同。
Claims (7)
1.一种FinFET集成电路基本单元，该基本单元为多层结构，最下层为低掺杂阱区(112)，该低掺杂阱区包括底层和在底层上脊状凸起；该脊状凸起两侧设置有隔离层(113)，该隔离层(113)上表面与低掺杂阱区脊状凸起的上表面齐平；顺着低掺杂阱区脊状凸起的上表面依次设置两侧面和上表面都齐平的：漏极半导体区(107)、轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)、源极半导体区(103)；所述沟道半导体区(105)的两侧面和上表面上设置有栅电极(101)，并且该栅电极(101)与沟道半导体区(105)之间设置有一层栅介质层(102)作为隔离；其特征在于沟道半导体区(105)掺杂浓度比轻掺杂漏区(106)高2个数量级以上。
2.如权利要求1所述的一种FinFET集成电路基本单元，其特征在于，所述轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)的两侧面和上表面上都设置有栅电极(101)，该栅电极为一个整体，并且该栅电极(101)与轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)之间设置有一层栅介质层(102)作为隔离；其中，栅电极(101)与栅介质层(102)的长度大于沟道半导体区(105)。
3.如权利要求1所述的一种FinFET集成电路基本单元，其特征在于，在所述轻掺杂源区(104)的两侧面和上表面上设置有轻掺杂源区栅电极(108)，并且该轻掺杂源区栅电极(108)与轻掺杂源区(104)之间设置一层轻掺杂源区栅介质层(109)作为隔离；在所述轻掺杂漏区(106)的两侧面和上表面上设置有轻掺杂漏区栅电极(110)，并且该轻掺杂漏区栅电极(110)与轻掺杂漏区(106)之间设置有一层轻掺杂漏区栅介质层(111)作为隔离；所述轻掺杂源区栅介质层(109)的上表面与轻掺杂漏区栅介质层(111)的上表面等高；轻掺杂源区栅电极(108)的上表面与轻掺杂漏区栅电极(110)的上表面等高；工作时，轻掺杂源区栅电极(108)、轻掺杂漏区栅电极(110)、栅电极(101)输入不同的电压；所述栅介质层(102)、轻掺杂源区栅介质层(109)、轻掺杂漏区栅介质层(111)为相同或不同的介质材料。
4.如权利要求2所述的一种FinFET集成电路基本单元，其特征在于，所述栅电极(101)与轻掺杂漏区(106)之间设置一层轻掺杂漏区栅介质层(111)作为隔离、栅电极(101)与沟道半导体区(105)之间设置一层栅介质层(102)作为隔离、栅电极(101)与轻掺杂源区(104)之间设置一层轻掺杂源区栅介质层(109)作为隔离；所述栅介质层(102)与轻掺杂源区栅介质层(109)和轻掺杂漏区栅介质层(111)为不同介质材料，轻掺杂源区栅介质层(109)和轻掺杂漏区栅介质层(111)为相对介电常数大于30的高K介质材料。
5.如权利要求2所述的一种FinFET集成电路基本单元，其特征在于，所述栅电极(101)的两端与轻掺杂漏区(106)和轻掺杂源区(104)的端面齐平；所述栅介质层(102)包裹整个轻掺杂漏区(106)、沟道半导体区(105)、轻掺杂源区(104)的两侧及上表面；位于栅介质层(102)上表面的栅电极(101)开设有一条以上的通槽，该通槽将栅电极(101)分隔开，通槽走向与低掺杂阱区的脊状凸起走向一致。
6.如权利要求3所述的一种FinFET集成电路基本单元，其特征在于，所述栅介质层(102)与轻掺杂源区栅介质层(109)和轻掺杂漏区栅介质层(111)为不同介质材料，轻掺杂源区栅介质层(109)和轻掺杂漏区栅介质层(111)为相对介电常数大于30的高K介质材料。
7.如权利要求1、2或3所述的一种FinFET集成电路基本单元，其特征在于，所述栅介质层(102)、轻掺杂源区栅介质层(109)、轻掺杂漏区栅介质层(111)的材料为SiO2、Si3N4、HfO2、Al2O3、TiO2或上述材料的组合。
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