CN102723332B - 一种应变Si垂直回型沟道纳米CMOS集成器件及制备方法 - Google Patents

Abstract

本发明公开了一种应变Si垂直回型沟道纳米CMOS集成器件及制备方法，首先在600～800℃，在衬底制备有源区隔离，在NMOS和PMOS有源区上分别连续生长Si缓冲层、渐变SiGe层、固定组分SiGe层、应变Si层、Si缓冲层、渐变SiGe层、应变Si、固定组分SiGe层、轻掺杂源漏层、应变Si层、轻掺杂源漏（LDD）层、固定组分SiGe层。在PMOS有源区分别干法刻蚀漏和栅沟槽，在沟槽中制备漏区和栅极，形成PMOS器件；在NMOS有源区生长栅介质层，淀积多晶SiGe，形成栅极，形成NMOS器件，光刻引线，形成漏极、源极和栅极金属引线，制成CMOS集成器件及电路；本发明利用张应变Si材料迁移率各向异性的特点，在垂直和水平结构相结合的技术下，在低温下制造出性能增强的应变Si回型垂直沟道CMOS集成器件及电路。

Description

一种应变Si垂直回型沟道纳米CMOS集成器件及制备方法

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种应变Si垂直回型沟道纳米CMOS集成器件及制备方法。

背景技术

目前以集成电路为核心的电子信息产业超过了以汽车、石油、钢铁为代表的传统工业成为第一大产业，成为改造和拉动传统产业迈向数字时代的强大引擎和雄厚基石。发达国家国民经济总产值增长部分的65%与集成电路相关；美国国防预算中的集成电路已占据了半壁江山。预计未来10年内，世界集成电路销售额将以年平均15%的速度增长，2011年将达到10000亿美元。作为当今世界经竞争的焦点，拥有自主知识产权的集成电路已日益成为经济发展的命脉、社会进步的基础、国际竞争的筹码和国家安全的保障。

全球90%的半导体市场中，都是Si基集成电路。全世界数以万亿美元的设备和技术投人，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上。尽管微电子学在化合物半导体和其它新材料方面的研究以及在某些领域的应用取得了很大进展，但远不具备替代Si基工艺的条件。在今后的10～20年，微电子技术仍将以尺寸不断缩小的Si基CMOS集成电路工艺作为主流技术，并广泛应用于与生产、生活息息相关的国民经济的各个领域。

自从JackKilby于1958年发明了第一块集成电路以来，集成电路一直遵循着摩尔定律（Moore’sLaw）所预言的速度快速发展，即集成电路的集成度每18个月增加一倍，性能提高一倍，而价格降低一半。晶体管特征尺寸的等比例缩小一直是集成电路集成度增加、性能提高的主要方法。然而随着器件特征尺寸越来越小，电路的速度越来越快，Si器件内部pn结之间以及器件与器件之间通过衬底的相互作用（如形成寄生MOS管等）越来越严重，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题，使得0.1μm以下硅集成电路的集成度、可靠性以及性价比受到影响。尤其是当IC芯片特征尺寸的加工迈入纳米尺度，单个MOS管尺寸趋于物理与工艺极限后，难以再按照以往的速度发展下去，而必须采用新的技术来提高MOS晶体管的性能。另一方面，通信和超高速电路对器件频率特性要求愈来愈高，传统Si基器件和集成电路逐渐显示出其缺陷和不足。尽管GaAs基化合物器件频率特性优越，但其成本高、机械强度低、散热性能不好、大直径单晶制备困难等因素限制了它的广泛应用和发展。

近年来，Poly-Si栅已经取代金属栅成为了主流的栅材料，但无论采取N型Poly-Si还是P型Poly-Si，其对器件阈值电压的调整幅度都不大。为了能够更大范围地调整器件的阈值电压，国内外大部分厂商通过在有源区形成之后，再次对有源区进行离子注入，改变阱区掺杂浓度的方法，调节器件的阈值电压。但是这方法对器件阈值电压调整幅度有限，并且还增加了工艺制造的难度，使之变成了一个工艺瓶颈问题。

发明内容

本发明的目的在于针对以上现有技术中存在的问题，提供一种应变Si垂直回型沟道CMOS集成器件及电路制备方法，制备出导电沟道为22～45nm的应变Si回型垂直沟道CMOS集成器件及电路。

本发明的目的在于提供一种应变Si回型垂直沟道CMOS集成器件，NMOS和PMOS器件的导电沟道均为应变Si材料。

进一步、所述NMOS的导电沟道为张应变Si材料，所述PMOS的导电沟道为压应变Si材料。

进一步、NMOS的导电所述沟道为平面沟道，所述PMOS的导电沟道为垂直沟道。

本发明的另一目的在于提供一种权利要求1-3任一项所述应变Si回型垂直沟道CMOS器件及电路的制备方法，包括如下步骤：

第一步、选取掺杂浓度为1～5×10¹⁵cm^-3左右的N型Si衬底片；

第二步、利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积厚度为20～40nm的第一SiO₂层，将深槽内表面全部覆盖，再淀积一层厚度为50～100nm的SiN，最后淀积SiO₂将深槽内填满，形成深槽隔离；

第三步、光刻在PMOS有源区，用干法刻蚀工艺，在PMOS有源区，刻蚀出深度为2.1～3.2μm的深槽，利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS有源区（即深槽）选择性外延生长七层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁸cm^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS的漏区，第四层是厚度为3~5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为第一P型轻掺杂源漏结构（P-LDD）层，第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，作为PMOS的沟道，第六层是厚度为3~5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为第二P型轻掺杂源漏结构（P-LDD）层，第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS的源区；

第四步、光刻在NMOS有源区，用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为1.9～2.8μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃，在NMOS有源区选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁵cm^-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为1～5×10¹⁶cm^-3，第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS的沟道；

第五步、利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离；

第六步、利用化学汽相淀积（CVD）方法，在600～800℃，在PMOS有源区，淀积一层SiO₂缓冲层和SiN层，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积厚度为8～15nm第二SiO₂层，形成PMOS漏沟槽侧壁隔离；用干法刻蚀去除漏区沟槽底部和PMOS源区表面以及NMOS有源区的第二SiO₂层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区；

第七步、刻蚀出栅沟槽窗口，利用干法刻蚀工艺，在PMOS漏栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的HfO₂层，形成PMOS栅沟槽内的栅介质层；刻蚀掉PMOS栅沟槽以外的HfO₂层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10～30%，将PMOS栅沟槽填满，再去除掉PMOS栅沟槽表面以外的Poly-SiGe，形成源区和栅，最终形成PMOS器件；

第八步、利用（ALCVD）方法，在300～400℃，在NMOS有源区上淀积一层HfO₂层，厚度为6～10nm，作为NMOS的栅介质，利用化学汽相淀积（CVD）方法，在600～800℃，在NMOS有源区上淀积一层Poly-SiGe，厚度为100～300nm，Ge组分为10～30％，刻蚀出NMOS栅极；

第九步、光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为1～5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；

第十步、在衬底表面，利用化学汽相淀积（CVD）方法淀积第三层SiO₂，厚度为3～5nm，随后利用干法刻蚀工艺刻掉多余的SiO₂，保留栅极侧壁SiO₂，形成侧墙；

第十一步、在NMOS有源区进行N型磷离子注入，自对准生成NMOS的源区和漏区，使源区和漏区掺杂浓度达到1～5×10²⁰cm^-3；

第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面生长一SiO₂层，光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成CMOS金属接触，光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道为22～45nm的应变SiCMOS集成器件及电路。

进一步、所述PMOS沟道长度根据第二步淀积的N型应变Si层厚度确定，取22～45nm，NMOS的沟道长度由工艺决定，取22～45nm。

进一步、最高温度根据第三、四、五、六、七、八、十和十二步中的化学汽相淀积（CVD）工艺温度决定，最高温度≤800℃。

本发明具有如下优点：

1.本发明制造的CMOS器件中，充分利用了应变Si材料应力的各向异性，在水平方向引入张应变，提高了NMOS电子迁移率；在垂直方向引入压应变，提高了PMOS空穴迁移率；因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫SiCMOS器件；

2.本发明的制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，因此CMOS中PMOS的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；

3.本发明制备的应变SiCMOS中NMOS的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；

4.由于本发明所提出的工艺方法采用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节NMOS的Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；

5.本发明利用金属钛（Ti）自对准工艺，形成NMOS栅源漏接触，减少了光刻次数，提高了套刻精度，降低了工艺复杂度，增加了器件集成度；

6．本发明在制备应变Si垂直回型沟道纳米CMOS集成器件过程中，采用选择性外延技术，分别在NMOS和PMOS有源区选择性生长应变SiGe材料，提高了器件设计的灵活性，增强了CMOS器件与集成电路电学性能；

7．本发明制备的应变Si垂直回型沟道纳米CMOS集成器件中，为了有效抑制短沟道效应，限制器件性能变差，引入轻掺杂源漏（LDD）工艺，提高了器件性能；

8．本发明制备的应变Si垂直回型沟道纳米CMOS集成器件结构中，采用了高K值的HfO₂作为栅介质，提高了器件的栅控能力，增强了器件的电学性能；

9.本发明制备应变Si垂直沟道CMOS器件过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能。

附图说明

图1是本发明应变Si回型沟道纳米CMOS集成器件及电路制备的工艺流程图；

图2是本发明NMOS和PMOS有源区的隔离制备剖面图；

图3是本发明NMOS和PMOS有源区的隔离制备俯视图；

图4是PMOS有源区外延材料制备剖面图；

图5是PMOS有源区外延材料制备俯视图；

图6是隔离和漏沟槽制备剖面图；

图7是隔离和漏沟槽制备俯视图；

图8是PMOS栅制备和PMOS形成剖面图；

图9是PMOS栅制备和PMOS形成俯视图；

图10是NMOS形成剖面图；

图11是NMOS形成俯视图；

图12是构成CMOS集成电路剖面图；

图13是构成CMOS集成电路俯视图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例提供了一种应变Si回型垂直沟道CMOS集成器件，NMOS和PMOS器件的导电沟道均为应变Si材料。

作为本发明实施例的一优化方案，所述NMOS的导电沟道为张应变Si材料，所述PMOS的导电沟道为压应变Si材料。

作为本发明实施例的一优化方案，NMOS的导电所述沟道为平面沟道，所述PMOS的导电沟道为垂直沟道。

以下参照图1-13，对本发明应变Si回型沟道CMOS集成器件及电路制备的工艺流程作进一步详细描述。

实施例1：制备导电沟道为45nm的应变Si回型沟道CMOS集成器件及电路，具体步骤如下：

步骤1，MOS有源区的隔离制备，如图2、图3所示。

（1a）选取掺杂浓度为5×10¹⁵cm^-3的N型Si衬底片1；

（1b）利用干法刻蚀工艺，在隔离区刻蚀出深度为3.5μm的深槽；

（1c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积厚度为20nm的第一SiO₂层2，将深槽内表面全部覆盖；

（1d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内淀积一层厚度为50nm的SiN层3；

（1e）利用化学汽相淀积（CVD）方法，在600℃，在深槽内淀积SiO₂4，形成深槽隔离5。

步骤2，PMOS有源区外延材料制备，如图4、图5所示。

（2a）光刻在PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为3.2μm的深槽；

（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上淀积一层厚度为400nm的P型Si缓冲层6，掺杂浓度5×10¹⁵cm^-3；

（2c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上淀积一层厚度为2μm的P型SiGe层7，Ge组分底部为0％，上层为25%的梯度分布，掺杂浓度为5×10¹⁸cm^-3；

（2d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上淀积一层Ge组分为25%，厚度为400nm的P型SiGe层8，掺杂浓度为1×10²⁰cm^-3，作为PMOS的漏区；

（2e）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上淀积一层厚度为3nm的P型Si层9a，掺杂浓度为5×10¹⁸cm^-3，作为PMOS的P型轻掺杂源漏结构（P-LDD）；

（2f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上淀积一层厚度为45nm的N型应变Si层9，作为PMOS沟道区，掺杂浓度为5×10¹⁷cm^-3；

（2g）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上淀积一层厚度为3nm的P型Si层9b，掺杂浓度为5×10¹⁸cm^-3，作为PMOS的P型轻掺杂源漏结构（P-LDD）；

（2h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上淀积一层厚度为400nm的Ge组分固定为25%的P型应变SiGe层10，作为PMOS源区，掺杂浓度为1×10²⁰cm^-3；形成PMOS有源区11。

步骤3，NMOS有源区材料制备，如图4、图5所示。

（3a）光刻在NMOS有源区，用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为2.8μm的深槽；

（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上淀积一层厚度为400nm的P型Si缓冲层12，掺杂浓度5×10¹⁵cm^-3；

（3c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上淀积一层厚度为2μm的P型SiGe层13，Ge组分底部为0%，顶部为25%的梯度分布，掺杂浓度为5×10¹⁵cm^-3；

（3d）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上淀积一层Ge组分为25％，厚度为400nm的P型SiGe层14，掺杂浓度为5×10¹⁶cm^-3；

（3e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上淀积一层厚度为20nm的P型应变Si层15，NMOS沟道区，掺杂浓度为5×10¹⁷cm^-3，形成NMOS有源区16。

步骤4，隔离和漏沟槽制备，如图6、图7所示。

（4a）利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.5μm的浅槽；

（4b）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO₂；

（4c）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离17；

（4d）利用化学汽相淀积（CVD）方法，在600℃，在PMOS有源区淀积一层缓冲的SiO₂和SiN层；

（4e）刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.7μm漏沟槽18；

（4f）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积厚度为15nm第二SiO₂层，形成PMOS漏沟槽侧壁隔离20；用干法刻蚀去除漏区沟槽底部和PMOS源区表面以及NMOS有源区的第二SiO₂层；

（4g）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为5×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区22。

步骤5，PMOS栅制备和PMOS形成，如图8、图9所示。

（5a）在SiN表面上刻蚀出栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.7μm栅沟槽19；

（5b）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积一层HfO₂，形成PMOS栅沟槽内的栅介质层21，厚度为10nm；

（5c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为30%，将PMOS栅沟槽填满；

（5d）刻蚀掉PMOS栅沟槽以外的HfO₂和Poly-SiGe，形成PMOS栅及引线23和源区24，最终形成PMOS器件25。

步骤6，NMOS形成，如图10、图11所示。

（6a）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在NMOS有源区表面淀积一层厚度为10nm的一层HfO₂，作为NMOS的栅介质26；

（6b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Poly-SiGe层27，Ge组分为30%，厚度为200nm；

（6c）刻蚀HfO₂和Poly-SiGe层，形成栅极；

（6d）光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为1×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）27a；

（6e）利用化学汽相淀积（CVD）方法，在600℃，在NMOS有源区表面淀积一层5nm的第三SiO₂层，刻蚀衬底表面上的第三SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙28，形成NMOS栅电极；

（6f）在NMOS有源区注入浓度为1×10²⁰cm^-3的磷离子，自对准生成NMOS的源区29和漏区30，最终形成NMOS器件31。

步骤7，构成CMOS集成电路，如图12、图13所示。

（7a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面生长一SiO₂层，光刻引线孔；

（7b）在衬底表面溅射一层金属钛（Ti），合金，形成金属硅化物；

（7c）光刻引线，形成NMOS漏极金属引线32、源极金属引线33和栅极金属引线34，PMOS漏极金属引线35、源极金属引线36和栅极金属引线37，构成导电沟道为45nm的应变SiCMOS集成器件及电路。

实施例2：制备导电沟道为30nm的应变Si回型结构CMOS集成器件及电路，具体步骤如下：

步骤1，MOS有源区的隔离制备，如图2、图3所示。

（1a）选取掺杂浓度为3×10¹⁵cm^-3的N型Si衬底片1；

（1b）利用干法刻蚀工艺，在隔离区刻蚀出深度为3μm的深槽；

（1c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积厚度为30nm的第一SiO₂层2，将深槽内表面全部覆盖；

（1d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内淀积一层厚度为80nm的SiN层3；

（1e）利用化学汽相淀积（CVD）方法，在700℃，在深槽内淀积SiO₂4，形成深槽隔离5。

步骤2，PMOS有源区外延材料制备，如图4、图5所示。

（2a）光刻在PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为2.6μm的深槽；

（2b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上淀积一层厚度为300nm的P型Si缓冲层6，掺杂浓度3×10¹⁵cm^-3；

（2c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上淀积一层厚度为1.7μm的P型SiGe层7，Ge组分底部为0%，上层为20%的梯度分布，掺杂浓度为3×10¹⁸cm^-3；

（2d）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上淀积一层Ge组分为20%，厚度为300nm的P型SiGe层8，掺杂浓度为8×10¹⁹cm^-3，作为PMOS的漏区；

（2e）用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上淀积一层厚度为4nm的P型Si层9a，掺杂浓度为3×10¹⁸cm^-3，作为PMOS的P型轻掺杂源漏结构（P-LDD）；

（2f）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上淀积一层厚度为30nm的N型应变Si层9，作为PMOS沟道区，掺杂浓度为1×10¹⁷cm^-3；

（2g）用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上淀积一层厚度为4nm的P型Si层9b，掺杂浓度为3×10¹⁸cm^-3，作为PMOS的P型轻掺杂源漏结构（P-LDD）；

（2h）利用化学汽相淀积（CVD）的方法，在700℃，在应变Si层上淀积一层厚度为300nm的Ge组分固定为20%的P型应变SiGe层10，作为PMOS源区，掺杂浓度为8×10¹⁹cm^-3；形成PMOS有源区11。

步骤3，NMOS有源区材料制备，如图2、图3所示。

（3a）光刻在NMOS有源区，用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为2.4μm的深槽；

（3b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上淀积一层厚度为300nm的P型Si缓冲层12，掺杂浓度3×10¹⁵cm^-3；

（3c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上淀积一层厚度为1.8μm的P型SiGe层13，Ge组分底部为0%，顶部为20%的梯度分布，掺杂浓度为3×10¹⁵cm^-3；

（3d）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上淀积一层Ge组分为20％，厚度为300nm的P型SiGe层14，掺杂浓度为3×10¹⁶cm^-3；

（3e）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上淀积一层厚度为17nm的P型应变Si层15，NMOS沟道区，掺杂浓度为1×10¹⁷cm^-3，形成NMOS有源区16。

步骤4，隔离和漏沟槽制备，如图6、图7所示。

（4a）利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.4μm的浅槽；

（4b）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO₂；

（4c）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离17；

（4d）利用化学汽相淀积（CVD）方法，在700℃，在PMOS有源区淀积一层缓冲的SiO₂和SiN层；

（4e）刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.55μm漏沟槽18；

（4f）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积厚度为12nm第二SiO₂层，形成PMOS漏沟槽侧壁隔离20；用干法刻蚀去除漏区沟槽底部和PMOS源区表面以及NMOS有源区的第二SiO₂层；

（4g）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区22。

步骤5，PMOS栅制备和PMOS形成，如图8、图9所示。

（5a）在SiN表面上刻蚀出栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.55μm栅沟槽19；

（5b）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积一层HfO₂，形成PMOS栅沟槽内的栅介质层21，厚度为8nm；

（5c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×10²⁰cm^-3的P型Poly-SiGe，Ge组分为20%，将PMOS栅沟槽填满；

（5d）刻蚀掉PMOS栅沟槽以外的HfO₂和Poly-SiGe，形成PMOS栅及引线23和源区24，最终形成PMOS器件25。

步骤6，NMOS形成，如图10、图11所示。

（6a）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在NMOS有源区表面淀积一层厚度为8nm的一层HfO₂，作为NMOS的栅介质26；

（6b）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层Poly-SiGe层27，Ge组分为20%，厚度为300nm；

（6c）刻蚀HfO₂和Poly-SiGe层，形成栅极；

（6d）光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为3×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）27a；

（6e）利用化学汽相淀积（CVD）方法，在700℃，在NMOS有源区表面淀积一层4nm的第三SiO₂层，刻蚀衬底表面上的第三SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙28，形成NMOS栅电极；

（6f）在NMOS有源区注入浓度为3×10²⁰cm^-3的磷离子，自对准生成NMOS的源区29和漏区30，最终形成NMOS器件31。

步骤7，构成CMOS集成电路，如图12、图13所示。

（7a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面生长一SiO₂层，光刻引线孔；

（7b）在衬底表面溅射一层金属钛（Ti），合金，形成金属硅化物；

（7c）光刻引线，形成NMOS漏极金属引线32、源极金属引线33和栅极金属引线34，PMOS漏极金属引线35、源极金属引线36和栅极金属引线37，构成导电沟道为30nm的应变SiCMOS集成器件及电路。

实施例3：制备导电沟道为22nm的应变Si回型结构CMOS集成器件及电路，具体步骤如下：

步骤1，MOS有源区的隔离制备，如图2、图3所示。

（1a）选取掺杂浓度为1×10¹⁵cm^-3的N型Si衬底片1；

（1b）利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5μm的深槽；

（1c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积厚度为40nm的第一SiO₂层2，将深槽内表面全部覆盖；

（1d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内淀积一层厚度为100nm的SiN层3；

（1e）利用化学汽相淀积（CVD）方法，在800℃，在深槽内淀积SiO₂4，形成深槽隔离5。

步骤2，PMOS有源区外延材料制备，如图4、图5所示。

（2a）光刻在PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为2.1μm的深槽；

（2b）利用化学汽相淀积（CVD）方法，在750℃，在衬底上淀积一层厚度为200nm的P型Si缓冲层6，掺杂浓度1×10¹⁵cm^-3；

（2c）利用化学汽相淀积（CVD）方法，在750℃，在Si缓冲层上淀积一层厚度为1.5μm的P型SiGe层7，Ge组分底部为0％，上层为15%的梯度分布，掺杂浓度为1×10¹⁸cm^-3；

（2d）利用化学汽相淀积（CVD）方法，在750℃，在SiGe层上淀积一层Ge组分为15%，厚度为200nm的P型SiGe层8，掺杂浓度为5×10¹⁹cm^-3，作为PMOS的漏区；

（2e）用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上淀积一层厚度为5nm的P型Si层9a，掺杂浓度为1×10¹⁸cm^-3，作为PMOS的P型轻掺杂源漏结构（P-LDD）；

（2f）利用化学汽相淀积（CVD）方法，在750℃，在SiGe层上淀积一层厚度为22nm的N型应变Si层9，作为PMOS沟道区，掺杂浓度为5×10¹⁶cm^-3；

（2g）用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上淀积一层厚度为5nm的P型Si层9b，掺杂浓度为1×10¹⁸cm^-3，作为PMOS的P型轻掺杂源漏结构（P-LDD）；

（2h）利用化学汽相淀积（CVD）方法，在750℃，在应变Si层上淀积一层厚度为200nm的Ge组分固定为15%的P型应变SiGe层10，作为PMOS源区，掺杂浓度为5×10¹⁹cm^-3，形成PMOS有源区11。

步骤3，NMOS有源区材料制备，如图4、图5所示。

（3a）光刻在NMOS有源区，用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为1.9μm的深槽；

（3b）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上淀积一层厚度为200nm的P型Si缓冲层12，掺杂浓度1×10¹⁵cm^-3；

（3c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上淀积一层厚度为1.5μm的P型SiGe层13，Ge组分底部为0%，顶部为15%的梯度分布，掺杂浓度为1×10¹⁵cm^-3；

（3d）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上淀积一层Ge组分为15％，厚度为200nm的P型SiGe层14，掺杂浓度为1×10¹⁶cm^-3；

（3e）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上淀积一层厚度为15nm的P型应变Si层15，NMOS沟道区，掺杂浓度为5×10¹⁶cm^-3，形成NMOS有源区16。

步骤4，隔离和漏沟槽制备，如图6、图7所示。

（4a）利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.3μm的浅槽；

（4b）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO₂；

（4c）用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离17；

（4d）利用化学汽相淀积（CVD）方法，在800℃，在PMOS有源区淀积一层缓冲的SiO₂和SiN层；

（4e）刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.4μm漏沟槽18；

（4f）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积厚度为8nm第二SiO₂层，形成PMOS漏沟槽侧壁隔离20；用干法刻蚀去除漏区沟槽底部和PMOS源区表面以及NMOS有源区的第二SiO₂层；

（4g）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区22。

步骤5，PMOS栅制备和PMOS形成，如图8、图9所示。

（5a）在SiN表面上刻蚀出栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.4μm栅沟槽19；

（5b）利用原子层汽相化学淀积（ALCVD）方法，在400℃，在衬底表面淀积一层HfO₂，形成PMOS栅沟槽内的栅介质层21，厚度为6nm；

（5c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10%，将PMOS栅沟槽填满；

（5d）刻蚀掉PMOS栅沟槽以外的HfO₂和Poly-SiGe，形成PMOS栅及引线23和源区24，最终形成PMOS器件25。

步骤6，NMOS形成，如图10、图11所示。

（6a）利用原子层汽相化学淀积（ALCVD）方法，在400℃，在NMOS有源区表面淀积一层厚度为6nm的一层HfO₂，作为NMOS的栅介质26；

（6b）利用化学汽相淀积（CVD）方法，在800℃，在栅介质层上淀积一层Poly-SiGe层27，Ge组分为10%，厚度为100nm；

（6c）光刻出栅极窗口，刻蚀掉多余的HfO₂层和Poly-SiGe层；

（6d）光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）27a；

（6e）利用化学汽相淀积（CVD）方法，在800℃，在NMOS有源区表面淀积一层3nm的第五SiO₂层，刻蚀衬底表面上的第五SiO2层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙28，形成NMOS栅电极；

（6f）在NMOS有源区注入浓度为5×10²⁰cm^-3的磷离子，自对准生成NMOS的源区29和漏区30，最终形成NMOS器件31。

步骤7，构成CMOS集成电路，如图12、图13所示。

（7a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面生长一SiO₂层，光刻引线孔；

（7b）在衬底表面溅射一层金属钛（Ti），合金，形成金属硅化物；

（7c）光刻引线，形成NMOS漏极金属引线32、源极金属引线33和栅极金属引线34，PMOS漏极金属引线35、源极金属引线36和栅极金属引线37，构成导电沟道为22nm的应变SiCMOS集成器件及电路。

以上实验过程中的数据统计表1所示。

表1

本发明实施例提供的应变Si垂直回型沟道纳米CMOS集成器件及制备方法具有如下优点：

1.本发明制造的CMOS器件中，充分利用了应变Si材料应力的各向异性，在水平方向引入张应变，提高了NMOS电子迁移率；在垂直方向引入压应变，提高了PMOS空穴迁移率；因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫SiCMOS器件；

2.本发明的制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，因此CMOS中PMOS的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；

3.本发明制备的应变SiCMOS中NMOS的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；

4.由于本发明所提出的工艺方法采用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节NMOS的Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；

5.本发明利用金属钛（Ti）自对准工艺，形成NMOS栅源漏接触，减少了光刻次数，提高了套刻精度，降低了工艺复杂度，增加了器件集成度；

6．本发明在制备应变Si垂直回型沟道纳米CMOS集成器件过程中，采用选择性外延技术，分别在NMOS和PMOS有源区选择性生长应变SiGe材料，提高了器件设计的灵活性，增强了CMOS器件与集成电路电学性能；

7．本发明制备的应变Si垂直回型沟道纳米CMOS集成器件中，为了有效抑制短沟道效应，限制器件性能变差，引入轻掺杂源漏（LDD）工艺，提高了器件性能；

8．本发明制备的应变Si垂直回型沟道纳米CMOS集成器件结构中，采用了高K值的HfO₂作为栅介质，提高了器件的栅控能力，增强了器件的电学性能；

9.本发明制备应变Si垂直沟道CMOS器件过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (1)

1.一种应变Si回型垂直沟道CMOS集成器件，其特征在于，NMOS和PMOS器件的导电沟道均为应变Si材料；

所述NMOS的导电沟道为张应变Si材料，所述PMOS的导电沟道为压应变Si材料；

NMOS的导电所述沟道为平面沟道，所述PMOS的导电沟道为垂直沟道；

所述应变Si回型垂直沟道CMOS器件及电路制备方法，包括如下步骤：

第一步、选取掺杂浓度为1×10¹⁵cm^-3～5×10¹⁵cm^-3的N型Si衬底片；

第二步、利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积厚度为20～40nm的第一SiO₂层，将深槽内表面全部覆盖，再淀积一层厚度为50～100nm的SiN，最后淀积SiO₂将深槽内填满，形成深槽隔离；

第三步、光刻在PMOS有源区，用干法刻蚀工艺，在PMOS有源区，刻蚀出深度为2.1～3.2μm的深槽，利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS有源区选择性外延生长七层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1×10¹⁵cm^-3～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1×10¹⁸cm^-3～5×10¹⁸cm^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，作为PMOS的漏区，第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1×10¹⁸cm^-3～5×10¹⁸cm^-3，作为第一P型轻掺杂源漏结构（P-LDD）层，第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×10¹⁶cm^-3～5×10¹⁷cm^-3，作为PMOS的沟道，第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1×10¹⁸cm^-3～5×10¹⁸cm^-3，作为第二P型轻掺杂源漏结构（P-LDD）层，第七层是Ge组分为15～25％，厚度为200～400nm的P型SiGe，掺杂浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，作为PMOS的源区；

第四步、光刻在NMOS有源区，用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为1.9～2.8μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃，在NMOS有源区选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1×10¹⁵cm^-3～5×10¹⁵cm^-3，第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1×10¹⁵cm^-3～5×10¹⁵cm^-3，第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为1×10¹⁶cm^-3～5×10¹⁶cm^-3，第四层是厚度为15～20nm的P型应变Si层，掺杂浓度为5×10¹⁶cm^-3～5×10¹⁷cm^-3作为NMOS的沟道；

第五步、利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离；

第六步、利用化学汽相淀积（CVD）方法，在600～800℃，在PMOS有源区，淀积一层SiO₂缓冲层和SiN层，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积厚度为8～15nm第二SiO₂层，形成PMOS漏沟槽侧壁隔离；用干法刻蚀去除漏区沟槽底部和PMOS源区表面以及NMOS有源区的第二SiO₂层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1×10²⁰cm^-3～5×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区；

第七步、刻蚀出栅沟槽窗口，利用干法刻蚀工艺，在PMOS漏栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的HfO₂层，形成PMOS栅沟槽内的栅介质层；刻蚀掉PMOS栅沟槽以外的HfO₂层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1×10²⁰cm^-3～5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10～30％，将PMOS栅沟槽填满，再去除掉PMOS栅沟槽表面以外的Poly-SiGe，形成源区和栅，最终形成PMOS器件；

第八步、利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在NMOS有源区上淀积一层HfO₂层，厚度为6～10nm，作为NMOS的栅介质，利用化学汽相淀积（CVD）方法，在600～800℃，在NMOS有源区上淀积一层Poly-SiGe，厚度为100～300nm，Ge组分为10～30％，刻蚀出NMOS栅极；

第九步、光刻NMOS有源区，对NMOS进行N型离子注入，形成掺杂浓度为1×10¹⁸cm^-3～5×10¹⁸cm^-3的N型轻掺杂源漏结构（N-LDD）；

第十步、在衬底表面，利用化学汽相淀积（CVD）方法淀积第三层SiO₂，厚度为3～5nm，随后利用干法刻蚀工艺刻掉多余的SiO₂，保留栅极侧壁SiO₂，形成侧墙；

第十一步、在NMOS有源区进行N型磷离子注入，自对准生成NMOS的源区和漏区，使源区和漏区掺杂浓度达到1×10²⁰cm^-3～5×10²⁰cm^-3；

第十二步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面生长一SiO₂层，光刻引线窗口，在整个衬底上溅射一层金属钛（Ti）合金，自对准形成金属硅化物，清洗表面多余的金属，形成CMOS金属接触，光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道为22～45nm的应变SiCMOS集成器件及电路；

所述PMOS沟道长度根据第二步淀积的N型应变Si层厚度确定，取22～45nm，NMOS的沟道长度由工艺决定，取22～45nm；

最高温度根据第三、四、五、六、七、八、十和十二步中的化学汽相淀积（CVD）工艺温度决定，最高温度≤800℃。