JP2001320044A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ソース／ドレイン領域においてＬＤＤ領域と
シリサイド膜が形成された半導体装置であっても、比較
的簡便な方法により短チャネル効果及び短絡を有効に防
止することができる信頼性の高い半導体装置及びその製
造方法を提供することを目的とする。 【解決手段】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、表面にシリサイド膜を有しかつ
前記半導体基板内に形成されたソース／ドレイン領域と
からなり、前記ソース／ドレイン領域が、その表面の一
部又は全部がテーパー形状のＬＤＤ領域を有し、前記ソ
ース／ドレイン領域における半導体基板とシリサイド膜
との界面が、前記ゲート電極下の半導体基板表面より上
に位置する半導体装置。
シリサイド膜が形成された半導体装置であっても、比較
的簡便な方法により短チャネル効果及び短絡を有効に防
止することができる信頼性の高い半導体装置及びその製
造方法を提供することを目的とする。 【解決手段】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、表面にシリサイド膜を有しかつ
前記半導体基板内に形成されたソース／ドレイン領域と
からなり、前記ソース／ドレイン領域が、その表面の一
部又は全部がテーパー形状のＬＤＤ領域を有し、前記ソ
ース／ドレイン領域における半導体基板とシリサイド膜
との界面が、前記ゲート電極下の半導体基板表面より上
に位置する半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、より詳細には、ＬＤＤ構造を有し、少
なくともソース／ドレインの表面にシリサイド膜が形成
されたＭＯＳ型トランジスタからなる半導体装置及びそ
の製造方法に関する。
製造方法に関し、より詳細には、ＬＤＤ構造を有し、少
なくともソース／ドレインの表面にシリサイド膜が形成
されたＭＯＳ型トランジスタからなる半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体
集積回路の集積度の向上とともに、それを構成するＭＯ
Ｓ型トランジスタは、さらなる微細化が進められてい
る。例えば、ゲート長は、サブミクロン、ハーフミクロ
ンから、さらに０．３５μｍ、０．２５μｍ、０．１８
μｍと短くなる傾向にある。
集積回路の集積度の向上とともに、それを構成するＭＯ
Ｓ型トランジスタは、さらなる微細化が進められてい
る。例えば、ゲート長は、サブミクロン、ハーフミクロ
ンから、さらに０．３５μｍ、０．２５μｍ、０．１８
μｍと短くなる傾向にある。
【０００３】ゲート長が短くなると高速動作に有利であ
るが、その一方で、短チャネル効果による閾値電圧（Ｖ
ｔｈ）の低下やソース／ドレインの耐圧が低下するとい
う問題が生じるとともに、微小面積で低抵抗の良好なコ
ンタクトを実現することが必要となる。
るが、その一方で、短チャネル効果による閾値電圧（Ｖ
ｔｈ）の低下やソース／ドレインの耐圧が低下するとい
う問題が生じるとともに、微小面積で低抵抗の良好なコ
ンタクトを実現することが必要となる。
【０００４】このような短チャネル効果を抑制するため
に、ソース／ドレイン領域を浅くするとともに、ＬＤＤ
（Light Doped Drain）構造を用いる方法が一般に知ら
れている。また、コンタクトを低抵抗化するために、ゲ
ート電極やソース／ドレイン領域表面にシリサイド膜を
形成する方法が知られている。
に、ソース／ドレイン領域を浅くするとともに、ＬＤＤ
（Light Doped Drain）構造を用いる方法が一般に知ら
れている。また、コンタクトを低抵抗化するために、ゲ
ート電極やソース／ドレイン領域表面にシリサイド膜を
形成する方法が知られている。
【０００５】しかし、ゲート長の微細化に伴って、ソー
ス／ドレイン領域の深さが浅くなる傾向にある。例え
ば、ゲート長が０．５０〜０．３５μｍの場合、ソース
／ドレイン領域の深さは２００〜１５０ｎｍ、ゲート長
が０．２５μｍの場合、ソース／ドレイン領域の深さは
８０ｎｍ程度と極端に浅くなる。したがって、このよう
な浅いソース／ドレイン領域に対してシリサイド膜を形
成する場合には、シリサイド膜形成時に消費される基板
シリコンの量を少なくする必要がある。基板シリコンの
消費量が多いと、シリサイド膜がソース／ドレイン領域
を貫通してＰＮ接合まで達し、ＰＮ接合を破壊すること
があるからである。
ス／ドレイン領域の深さが浅くなる傾向にある。例え
ば、ゲート長が０．５０〜０．３５μｍの場合、ソース
／ドレイン領域の深さは２００〜１５０ｎｍ、ゲート長
が０．２５μｍの場合、ソース／ドレイン領域の深さは
８０ｎｍ程度と極端に浅くなる。したがって、このよう
な浅いソース／ドレイン領域に対してシリサイド膜を形
成する場合には、シリサイド膜形成時に消費される基板
シリコンの量を少なくする必要がある。基板シリコンの
消費量が多いと、シリサイド膜がソース／ドレイン領域
を貫通してＰＮ接合まで達し、ＰＮ接合を破壊すること
があるからである。
【０００６】例えば、コバルトシリサイド膜は、トラン
ジスタのソース／ドレイン領域表面に形成された場合に
は、長さ１００ｎｍ程度のスパイクがソース／ドレイン
領域側に延びるように発生し、これにより、ソース／ド
レイン領域のＰＮ接合におけるリーク電流を増大させる
ことが報告されている（９６年秋季応用物理学会講演会
予稿集、第２分冊、ｐ５８９参照）。
ジスタのソース／ドレイン領域表面に形成された場合に
は、長さ１００ｎｍ程度のスパイクがソース／ドレイン
領域側に延びるように発生し、これにより、ソース／ド
レイン領域のＰＮ接合におけるリーク電流を増大させる
ことが報告されている（９６年秋季応用物理学会講演会
予稿集、第２分冊、ｐ５８９参照）。
【０００７】そこで、図４に示すように、ソース／ドレ
イン領域２１上に単結晶又は多結晶シリコン層を選択エ
ピタキシャル成長させ、その上にチタン膜を形成し、熱
処理を行うことにより単結晶又は多結晶シリコン層２２
表面にチタンシリサイド膜２３を形成する方法が提案さ
れている（例えば、特開平１０−９２９４９号公報）。
この方法によれば、チタンシリサイド膜２３を形成する
場合にシリコンの消費量が多くても、単結晶又は多結晶
シリコン層２２によりシリコンを供給することができ、
チタンシリサイド膜２３がソース／ドレイン領域２１を
貫通することを防止することができる。
イン領域２１上に単結晶又は多結晶シリコン層を選択エ
ピタキシャル成長させ、その上にチタン膜を形成し、熱
処理を行うことにより単結晶又は多結晶シリコン層２２
表面にチタンシリサイド膜２３を形成する方法が提案さ
れている（例えば、特開平１０−９２９４９号公報）。
この方法によれば、チタンシリサイド膜２３を形成する
場合にシリコンの消費量が多くても、単結晶又は多結晶
シリコン層２２によりシリコンを供給することができ、
チタンシリサイド膜２３がソース／ドレイン領域２１を
貫通することを防止することができる。
【０００８】しかし、ソース／ドレイン領域２１上に単
結晶又は多結晶シリコン層２２を選択エピタキシャル成
長させると、ゲート電極２４側壁のサイドウォールスペ
ーサ２５上にも単結晶又は多結晶シリコン層２２が堆積
されることとなり、チタンシリサイド膜２３を形成する
際に、サイドウォールスペーサ２５上にもチタンシリサ
イド膜２３が形成されることとなり、ソース／ドレイン
領域２１とゲート電極２４とが短絡するという問題が生
じる。
結晶又は多結晶シリコン層２２を選択エピタキシャル成
長させると、ゲート電極２４側壁のサイドウォールスペ
ーサ２５上にも単結晶又は多結晶シリコン層２２が堆積
されることとなり、チタンシリサイド膜２３を形成する
際に、サイドウォールスペーサ２５上にもチタンシリサ
イド膜２３が形成されることとなり、ソース／ドレイン
領域２１とゲート電極２４とが短絡するという問題が生
じる。
【０００９】また、図５に示すように、ゲート電極３１
をシリコン基板３２の凹部内に形成することにより、ソ
ース／ドレイン領域３３に十分な厚みをもたせる方法が
提案されている（例えば、特開平１１−１５４７４９号
公報）。この方法によれば、ソース／ドレイン領域３３
の厚みを十分大きくすることができるため、シリサイド
膜３４がソース／ドレイン領域３３を貫通することを防
止することができる。
をシリコン基板３２の凹部内に形成することにより、ソ
ース／ドレイン領域３３に十分な厚みをもたせる方法が
提案されている（例えば、特開平１１−１５４７４９号
公報）。この方法によれば、ソース／ドレイン領域３３
の厚みを十分大きくすることができるため、シリサイド
膜３４がソース／ドレイン領域３３を貫通することを防
止することができる。
【００１０】しかし、このトランジスタでは、平坦なシ
リコン基板上に形成したＭＯＳ型トランジスタと比較し
て、ゲート電極３１とソース／ドレイン領域３２との間
の寄生容量が大きくなり、その結果、高速動作に悪影響
を及ぼすという問題がある。
リコン基板上に形成したＭＯＳ型トランジスタと比較し
て、ゲート電極３１とソース／ドレイン領域３２との間
の寄生容量が大きくなり、その結果、高速動作に悪影響
を及ぼすという問題がある。
【００１１】さらに、図６に示すように、ＳＯＩ構造基
板の表面シリコン層４１にロコス膜４２を形成し（図６
（ａ））、ロコス膜４２をエッチング除去する（図６
（ｂ））ことによりチャネル領域４３を薄膜化し（チャ
ネル領域リセス構造：図６（ｃ））、その後に基板上全
面に金属膜４５を形成し（図６（ｄ））、シリサイド膜
４６を形成する（図６（ｅ））方法が提案されている
（例えば、特開平１１−４０８１７号公報）。この方法
によれば、ＳＯＩ構造基板を用いるため、表面シリコン
層４１の膜厚を調整することによりソース／ドレイン領
域４４の深さを調整することができ、通常のソース／ド
レイン領域の形成工程を行うことにより、比較的深いソ
ース／ドレイン領域４４を形成することができる。
板の表面シリコン層４１にロコス膜４２を形成し（図６
（ａ））、ロコス膜４２をエッチング除去する（図６
（ｂ））ことによりチャネル領域４３を薄膜化し（チャ
ネル領域リセス構造：図６（ｃ））、その後に基板上全
面に金属膜４５を形成し（図６（ｄ））、シリサイド膜
４６を形成する（図６（ｅ））方法が提案されている
（例えば、特開平１１−４０８１７号公報）。この方法
によれば、ＳＯＩ構造基板を用いるため、表面シリコン
層４１の膜厚を調整することによりソース／ドレイン領
域４４の深さを調整することができ、通常のソース／ド
レイン領域の形成工程を行うことにより、比較的深いソ
ース／ドレイン領域４４を形成することができる。
【００１２】しかし、この方法をバルク基板に適用する
場合には、ソース／ドレイン領域の深さを制御するため
に、ソース／ドレイン領域に不純物をイオン注入した
後、熱処理による不純物の拡散を厳しく制御しなければ
ならないという問題がある。また、短チャネル効果を抑
制するためのＬＤＤ領域の形成及びシリサイド工程にお
けるゲート電極とソース／ドレイン領域とのショート抑
制のために、ゲート電極側壁にサイドウォールスペーサ
を形成する工程が必要となり、プロセスが増加するとい
う問題もある。さらに、通常の方法によるＬＤＤ領域の
形成では、ＬＤＤ領域を形成するための注入を行った後
に、ソース／ドレイン領域形成のための熱処理、シリサ
イド膜形成のための熱処理を行う必要があるため、ＬＤ
Ｄ領域が必要以上に横方向に拡散し、短チャネル効果を
有効に抑制ができないという問題もある。
場合には、ソース／ドレイン領域の深さを制御するため
に、ソース／ドレイン領域に不純物をイオン注入した
後、熱処理による不純物の拡散を厳しく制御しなければ
ならないという問題がある。また、短チャネル効果を抑
制するためのＬＤＤ領域の形成及びシリサイド工程にお
けるゲート電極とソース／ドレイン領域とのショート抑
制のために、ゲート電極側壁にサイドウォールスペーサ
を形成する工程が必要となり、プロセスが増加するとい
う問題もある。さらに、通常の方法によるＬＤＤ領域の
形成では、ＬＤＤ領域を形成するための注入を行った後
に、ソース／ドレイン領域形成のための熱処理、シリサ
イド膜形成のための熱処理を行う必要があるため、ＬＤ
Ｄ領域が必要以上に横方向に拡散し、短チャネル効果を
有効に抑制ができないという問題もある。
【００１３】本発明は上記課題に鑑みなされたものであ
り、ソース／ドレイン領域においてＬＤＤ領域とシリサ
イド膜が形成された半導体装置であっても、比較的簡便
な方法により短チャネル効果及び短絡を有効に防止する
ことができる信頼性の高い半導体装置及びその製造方法
を提供することを目的とする。
り、ソース／ドレイン領域においてＬＤＤ領域とシリサ
イド膜が形成された半導体装置であっても、比較的簡便
な方法により短チャネル効果及び短絡を有効に防止する
ことができる信頼性の高い半導体装置及びその製造方法
を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明によれば、半導体
基板上にゲート絶縁膜を介して形成されたゲート電極
と、表面にシリサイド膜を有しかつ前記半導体基板内に
形成されたソース／ドレイン領域とからなり、前記ソー
ス／ドレイン領域が、その表面の一部又は全部がテーパ
ー形状のＬＤＤ領域を有し、前記ソース／ドレイン領域
における半導体基板とシリサイド膜との界面が、前記ゲ
ート電極下の半導体基板表面より上に位置する半導体装
置が提供される。
基板上にゲート絶縁膜を介して形成されたゲート電極
と、表面にシリサイド膜を有しかつ前記半導体基板内に
形成されたソース／ドレイン領域とからなり、前記ソー
ス／ドレイン領域が、その表面の一部又は全部がテーパ
ー形状のＬＤＤ領域を有し、前記ソース／ドレイン領域
における半導体基板とシリサイド膜との界面が、前記ゲ
ート電極下の半導体基板表面より上に位置する半導体装
置が提供される。
【００１５】また、本発明によれば、半導体基板上にロ
コス酸化膜を形成し、該ロコス酸化膜を部分的に除去し
て半導体基板上に凹部を形成し、該凹部内にゲート絶縁
膜を介してゲート電極を埋め込み、該ゲート電極と残存
するロコス酸化膜とをマスクとして用いてイオン注入を
行いソース／ドレイン領域を形成し、少なくとも前記ソ
ース／ドレイン領域表面にシリサイド膜を形成し、前記
ゲート電極両端下方の半導体基板内にＬＤＤ領域を形成
する半導体装置の製造方法が提供される。
コス酸化膜を形成し、該ロコス酸化膜を部分的に除去し
て半導体基板上に凹部を形成し、該凹部内にゲート絶縁
膜を介してゲート電極を埋め込み、該ゲート電極と残存
するロコス酸化膜とをマスクとして用いてイオン注入を
行いソース／ドレイン領域を形成し、少なくとも前記ソ
ース／ドレイン領域表面にシリサイド膜を形成し、前記
ゲート電極両端下方の半導体基板内にＬＤＤ領域を形成
する半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】本発明の半導体装置は、半導体基
板上に、主としてゲート絶縁膜、ゲート電極及びソース
／ドレイン領域が形成されて構成される。
板上に、主としてゲート絶縁膜、ゲート電極及びソース
／ドレイン領域が形成されて構成される。
【００１７】本発明において使用することができる半導
体基板としては、通常、半導体記憶装置に使用されるも
のであれば特に限定されるものではなく、例えば、シリ
コン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧ
ａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なか
でもシリコン基板が好ましい。この半導体基板上には、
素子分離領域が形成されていることが好ましく、さらに
トランジスタ、キャパシタ、抵抗等の素子、層間絶縁
膜、これらによる回路、半導体装置等が形成されていて
もよい。半導体基板には、Ｐ型又はＮ型の不純物領域
（ウェル）が１又は複数形成されていることが好まし
い。また、半導体基板には、素子分離膜が形成されてい
ることが好ましい。素子分離膜としては、ロコス酸化
膜、トレンチ素子分離膜、ＳＴＩ（Shallow Trench Iso
lation）膜等が挙げられ、なかでもロコス酸化膜が好ま
しい。
体基板としては、通常、半導体記憶装置に使用されるも
のであれば特に限定されるものではなく、例えば、シリ
コン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧ
ａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なか
でもシリコン基板が好ましい。この半導体基板上には、
素子分離領域が形成されていることが好ましく、さらに
トランジスタ、キャパシタ、抵抗等の素子、層間絶縁
膜、これらによる回路、半導体装置等が形成されていて
もよい。半導体基板には、Ｐ型又はＮ型の不純物領域
（ウェル）が１又は複数形成されていることが好まし
い。また、半導体基板には、素子分離膜が形成されてい
ることが好ましい。素子分離膜としては、ロコス酸化
膜、トレンチ素子分離膜、ＳＴＩ（Shallow Trench Iso
lation）膜等が挙げられ、なかでもロコス酸化膜が好ま
しい。
【００１８】ゲート絶縁膜としては、例えば、シリコン
酸化膜、シリコン窒化膜又はこれらの積層膜が挙げられ
る。膜厚は、例えば、２〜１０ｎｍ程度が挙げられる。
酸化膜、シリコン窒化膜又はこれらの積層膜が挙げられ
る。膜厚は、例えば、２〜１０ｎｍ程度が挙げられる。
【００１９】ゲート電極は、導電膜によって形成されて
いるものであれば特に限定されるものではなく、例え
ば、モノシリコン、アモルファスシリコン、ポリシリコ
ン；銅、アルミニウム等の金属；タングステン、タンタ
ル、チタン、コバルト、白金等の高融点金属の単層膜又
は積層膜；高融点金属とのシリサイド；ポリサイド等が
挙げられるが、その表面にシリサイド膜、特に高融点金
属とのシリサイド膜が形成されたポリシリコンが好まし
い。ゲート電極の膜厚は、例えば、５０〜２５０ｎｍ程
度が挙げられる。特に、表面にシリサイド膜が形成され
たゲート電極の場合には、その膜厚は、シリサイド膜／
ポリシリコン２０ｎｍ／５０ｎｍ〜１００ｎｍ／２５０
ｎｍ程度が挙げられる。なお、ゲート電極は、後述する
ように、半導体基板表面に形成された凹部内に形成され
ていることが好ましい。この場合、ゲート電極の膜厚及
び凹部の深さに依存して、ゲート電極はその上面が、凹
部が形成されていない半導体基板表面（主表面）よりも
高くても、低くても、同じでもよいが、高いことが好ま
しい。
いるものであれば特に限定されるものではなく、例え
ば、モノシリコン、アモルファスシリコン、ポリシリコ
ン；銅、アルミニウム等の金属；タングステン、タンタ
ル、チタン、コバルト、白金等の高融点金属の単層膜又
は積層膜；高融点金属とのシリサイド；ポリサイド等が
挙げられるが、その表面にシリサイド膜、特に高融点金
属とのシリサイド膜が形成されたポリシリコンが好まし
い。ゲート電極の膜厚は、例えば、５０〜２５０ｎｍ程
度が挙げられる。特に、表面にシリサイド膜が形成され
たゲート電極の場合には、その膜厚は、シリサイド膜／
ポリシリコン２０ｎｍ／５０ｎｍ〜１００ｎｍ／２５０
ｎｍ程度が挙げられる。なお、ゲート電極は、後述する
ように、半導体基板表面に形成された凹部内に形成され
ていることが好ましい。この場合、ゲート電極の膜厚及
び凹部の深さに依存して、ゲート電極はその上面が、凹
部が形成されていない半導体基板表面（主表面）よりも
高くても、低くても、同じでもよいが、高いことが好ま
しい。
【００２０】ソース／ドレイン領域は、通常、半導体装
置のソース／ドレイン領域として機能するものであれば
どのようなものでもよいが、半導体基板内に形成された
Ｐ型又はＮ型の不純物拡散層によって形成されることが
好ましい。ソース／ドレイン領域の不純物の導電型、種
類、濃度及びソース／ドレイン領域の深さ等は、得よう
とする半導体装置の特性等により適宜選択することがで
きる。
置のソース／ドレイン領域として機能するものであれば
どのようなものでもよいが、半導体基板内に形成された
Ｐ型又はＮ型の不純物拡散層によって形成されることが
好ましい。ソース／ドレイン領域の不純物の導電型、種
類、濃度及びソース／ドレイン領域の深さ等は、得よう
とする半導体装置の特性等により適宜選択することがで
きる。
【００２１】ソース／ドレイン領域は、そのゲート電極
側の端部にＬＤＤ領域を有している。このＬＤＤ領域
は、ソース／ドレイン領域の一方にのみ形成されていて
もよいし、両方に形成されていてもよいし、両方が非対
称に形成されていてもよい。なかでも、対称にソース／
ドレイン領域の両端部に形成されていることが好まし
い。ＬＤＤ領域は、その表面の一部又は全部がテーパ形
状に形成されている。ここでのテーパ状とは、ＬＤＤ領
域の一部又は全部が、半導体基板の主表面に対して傾斜
を有することを意味する。なお、ＬＤＤ領域は、傾斜を
有する半導体基板の表面に形成されていてもよいし；傾
斜を有していない半導体基板の内部においてＬＤＤ領域
自体が傾斜を有するように形成されていてもよいし；傾
斜を有する半導体基板の内部においてＬＤＤ領域自体が
傾斜を有するように形成されていてもよい。ＬＤＤ領域
の不純物濃度は、ソース／ドレイン領域の端部に配置
し、電界の緩和、短チャネル効果の抑制等の機能を果た
すものであれば、特に限定されない。
側の端部にＬＤＤ領域を有している。このＬＤＤ領域
は、ソース／ドレイン領域の一方にのみ形成されていて
もよいし、両方に形成されていてもよいし、両方が非対
称に形成されていてもよい。なかでも、対称にソース／
ドレイン領域の両端部に形成されていることが好まし
い。ＬＤＤ領域は、その表面の一部又は全部がテーパ形
状に形成されている。ここでのテーパ状とは、ＬＤＤ領
域の一部又は全部が、半導体基板の主表面に対して傾斜
を有することを意味する。なお、ＬＤＤ領域は、傾斜を
有する半導体基板の表面に形成されていてもよいし；傾
斜を有していない半導体基板の内部においてＬＤＤ領域
自体が傾斜を有するように形成されていてもよいし；傾
斜を有する半導体基板の内部においてＬＤＤ領域自体が
傾斜を有するように形成されていてもよい。ＬＤＤ領域
の不純物濃度は、ソース／ドレイン領域の端部に配置
し、電界の緩和、短チャネル効果の抑制等の機能を果た
すものであれば、特に限定されない。
【００２２】ソース／ドレイン領域は、その表面にシリ
サイド膜が形成されている。シリサイド膜は、高融点金
属とのシリサイド膜が好ましく、例えば、ソース／ドレ
イン領域の深さが８０〜１５０ｎｍ程度（シリサイド膜
下の不純物拡散層の深さ）の場合には、シリサイド膜
は、３０〜６０ｎｍ程度の膜厚が挙げられる。
サイド膜が形成されている。シリサイド膜は、高融点金
属とのシリサイド膜が好ましく、例えば、ソース／ドレ
イン領域の深さが８０〜１５０ｎｍ程度（シリサイド膜
下の不純物拡散層の深さ）の場合には、シリサイド膜
は、３０〜６０ｎｍ程度の膜厚が挙げられる。
【００２３】また、ソース／ドレイン領域においては、
半導体基板とシリサイド膜との界面は、ゲート電極下の
半導体基板（チャネル領域）表面より上に位置してい
る。ここでの界面とチャネル領域表面との高低差は、特
に限定されるものではない。このような関係は、ソース
／ドレイン領域が形成される領域に半導体基板材料をエ
ピタキシャル形成したり、半導体材料膜を堆積するか、
ゲート電極が形成される領域（チャネル領域）となる半
導体基板表面に部分的に凹部を形成するか、これらを組
み合わせることにより実現することができるが、製造プ
ロセスの簡便さ等から、チャネル領域となる半導体基板
表面を部分的にエッチングして、凹部を形成することが
好ましい。本発明の半導体装置の製造方法においては、
まず、半導体基板上にロコス酸化膜を形成する。ここで
形成するロコス酸化膜は、チャネル領域の位置を設定す
るものであり、得ようとする半導体装置の配置に基づい
て決定することが好ましい。ロコス酸化膜は、半導体基
板上全面に、例えば、シリコン酸化膜、シリコン窒化膜
を形成し、シリコン窒化膜に所望の形状の開口を形成
し、酸化する、いわゆるＬＯＣＯＳ法により形成するこ
とができる。ロコス酸化膜の膜厚は、特に限定されるも
のではなく、例えば、１００〜３００ｎｍ程度が挙げら
れる。なお、半導体基板上にロコス酸化膜を形成する前
に、半導体基板上の所望の領域に素子分離膜を形成して
おくことが好ましい。素子分離膜は、ＬＯＣＬＳ法、ト
レンチ素子分離法、ＳＴＩ技術等の公知の方法を用いて
形成することができる。なかでも、ＬＯＣＯＳ法が好ま
しい。なお、ロコス酸化膜を形成する前に、素子分離膜
を形成する場合には、ロコス酸化膜の膜厚は、素子分離
膜の膜厚よりも小さい膜厚であることが好ましい。
半導体基板とシリサイド膜との界面は、ゲート電極下の
半導体基板（チャネル領域）表面より上に位置してい
る。ここでの界面とチャネル領域表面との高低差は、特
に限定されるものではない。このような関係は、ソース
／ドレイン領域が形成される領域に半導体基板材料をエ
ピタキシャル形成したり、半導体材料膜を堆積するか、
ゲート電極が形成される領域（チャネル領域）となる半
導体基板表面に部分的に凹部を形成するか、これらを組
み合わせることにより実現することができるが、製造プ
ロセスの簡便さ等から、チャネル領域となる半導体基板
表面を部分的にエッチングして、凹部を形成することが
好ましい。本発明の半導体装置の製造方法においては、
まず、半導体基板上にロコス酸化膜を形成する。ここで
形成するロコス酸化膜は、チャネル領域の位置を設定す
るものであり、得ようとする半導体装置の配置に基づい
て決定することが好ましい。ロコス酸化膜は、半導体基
板上全面に、例えば、シリコン酸化膜、シリコン窒化膜
を形成し、シリコン窒化膜に所望の形状の開口を形成
し、酸化する、いわゆるＬＯＣＯＳ法により形成するこ
とができる。ロコス酸化膜の膜厚は、特に限定されるも
のではなく、例えば、１００〜３００ｎｍ程度が挙げら
れる。なお、半導体基板上にロコス酸化膜を形成する前
に、半導体基板上の所望の領域に素子分離膜を形成して
おくことが好ましい。素子分離膜は、ＬＯＣＬＳ法、ト
レンチ素子分離法、ＳＴＩ技術等の公知の方法を用いて
形成することができる。なかでも、ＬＯＣＯＳ法が好ま
しい。なお、ロコス酸化膜を形成する前に、素子分離膜
を形成する場合には、ロコス酸化膜の膜厚は、素子分離
膜の膜厚よりも小さい膜厚であることが好ましい。
【００２４】次いで、ロコス酸化膜を部分的に除去して
半導体基板上に凹部を形成する。ここでのロコス酸化膜
は、部分的に、例えば、ロコス酸化膜の中央部分又はバ
ーズビーク全部又は一部以外の部分を除去することが挙
げられる。これにより、半導体基板のロコス酸化膜が形
成されていた領域に凹部を形成することができるととも
に、少なくともバーズビークの全部又は一部を残すこと
ができる。ロコス酸化膜の部分的な除去は、例えば、ロ
コス酸化膜を形成する場合に用いたシリコン窒化膜をそ
のまま使用した異方性エッチングが好ましい。
半導体基板上に凹部を形成する。ここでのロコス酸化膜
は、部分的に、例えば、ロコス酸化膜の中央部分又はバ
ーズビーク全部又は一部以外の部分を除去することが挙
げられる。これにより、半導体基板のロコス酸化膜が形
成されていた領域に凹部を形成することができるととも
に、少なくともバーズビークの全部又は一部を残すこと
ができる。ロコス酸化膜の部分的な除去は、例えば、ロ
コス酸化膜を形成する場合に用いたシリコン窒化膜をそ
のまま使用した異方性エッチングが好ましい。
【００２５】さらに、凹部にゲート絶縁膜を介してゲー
ト電極を埋め込む。ゲート電極を埋め込む方法は、例え
ば、まず半導体基板上全面に、例えば、熱酸化法、ＣＶ
Ｄ法等の公知の方法で絶縁膜を形成し、さらにその上
に、ＣＶＤ法、スパッタ法、蒸着法等の公知の方法でゲ
ート電極材料を形成し、ゲート電極が半導体基板に形成
された凹部に埋め込まれるようにパターニングするか、
エッチバックすることにより行うことができる。この場
合、先の工程においてロコス酸化膜を形成する場合に用
いたシリコン窒化膜をそのまま使用して、ゲート絶縁膜
／ゲート電極材料を形成し、シリコン窒化膜の表面が露
出するまでエッチバックする方法が好ましい。なお、こ
の工程においては、あらかじめゲート絶縁膜を凹部の底
面にのみ形成しておき、次いで、ゲート電極材料を堆積
し、パターニング／エッチバックしてもよい。また、こ
の工程が終わった後に、ロコス酸化膜を形成したときに
使用したシリコン窒化膜を除去しておくことが好まし
い。
ト電極を埋め込む。ゲート電極を埋め込む方法は、例え
ば、まず半導体基板上全面に、例えば、熱酸化法、ＣＶ
Ｄ法等の公知の方法で絶縁膜を形成し、さらにその上
に、ＣＶＤ法、スパッタ法、蒸着法等の公知の方法でゲ
ート電極材料を形成し、ゲート電極が半導体基板に形成
された凹部に埋め込まれるようにパターニングするか、
エッチバックすることにより行うことができる。この場
合、先の工程においてロコス酸化膜を形成する場合に用
いたシリコン窒化膜をそのまま使用して、ゲート絶縁膜
／ゲート電極材料を形成し、シリコン窒化膜の表面が露
出するまでエッチバックする方法が好ましい。なお、こ
の工程においては、あらかじめゲート絶縁膜を凹部の底
面にのみ形成しておき、次いで、ゲート電極材料を堆積
し、パターニング／エッチバックしてもよい。また、こ
の工程が終わった後に、ロコス酸化膜を形成したときに
使用したシリコン窒化膜を除去しておくことが好まし
い。
【００２６】続いて、ゲート電極と残存するロコス酸化
膜とをマスクとして用いてイオン注入を行う。これによ
り、ソース／ドレイン領域を形成することができる。こ
こでのイオン注入は、ゲート電極の膜厚、残存するロコ
ス酸化膜の膜厚等により適宜注入エネルギー、ドーズ等
を調整することができる。例えば、リン、砒素等のＮ型
不純物を用いる場合には１５〜４０ｋｅＶ程度の注入エ
ネルギー、１〜５×１０15ｉｏｎｓ／ｃｍ2程度のドー
ズが挙げられる。また、ボロン、ＢＦ2等のＰ型不純物
を用いる場合には、２０〜５０ｋｅＶ程度の注入エネル
ギー、１〜５×１０15ｉｏｎｓ／ｃｍ2程度のドーズが
挙げられる。
膜とをマスクとして用いてイオン注入を行う。これによ
り、ソース／ドレイン領域を形成することができる。こ
こでのイオン注入は、ゲート電極の膜厚、残存するロコ
ス酸化膜の膜厚等により適宜注入エネルギー、ドーズ等
を調整することができる。例えば、リン、砒素等のＮ型
不純物を用いる場合には１５〜４０ｋｅＶ程度の注入エ
ネルギー、１〜５×１０15ｉｏｎｓ／ｃｍ2程度のドー
ズが挙げられる。また、ボロン、ＢＦ2等のＰ型不純物
を用いる場合には、２０〜５０ｋｅＶ程度の注入エネル
ギー、１〜５×１０15ｉｏｎｓ／ｃｍ2程度のドーズが
挙げられる。
【００２７】次いで、少なくともソース／ドレイン領域
表面にシリサイド膜を形成する。なお、この際、ゲート
電極がシリコンによって形成されている場合には、ソー
ス／ドレイン領域表面にシリサイド膜を形成するのと同
時に、ゲート電極表面にもシリサイド膜を形成すること
ができる。シリサイド膜の形成は、例えば、シリサイド
膜を構成する金属からなる膜を半導体基板上全面に形成
し、熱処理し、未反応の金属膜を除去する、いわゆるサ
リサイド技術による方法、シリサイド膜を形成しようと
する領域に選択的にシリサイド膜構成金属イオンを導入
し、熱処理する方法等が挙げられる。シリサイド膜を構
成する金属からなる膜は、例えば、２０〜５０ｎｍ程度
の膜厚で、スパッタ法、蒸着法、ＥＢ法等により形成す
ることができる。熱処理は、例えば、６５０〜８５０℃
程度の温度範囲により、１〜２分間程度、あるいは、１
０〜５０秒間程度、３０秒間程度ＲＴＡにより行うこと
ができる。さらに、未反応の金属膜の除去は、酸又はア
ルカリ水溶液を用いたウェットエッチング等により行う
ことができる。選択的に金属イオンを導入する方法とし
ては、イオン注入等が挙げられる。形成されるシリサイ
ド膜の膜厚は、特に限定されるものではなく、例えば、
２０〜５０ｎｍ程度が挙げられる。
表面にシリサイド膜を形成する。なお、この際、ゲート
電極がシリコンによって形成されている場合には、ソー
ス／ドレイン領域表面にシリサイド膜を形成するのと同
時に、ゲート電極表面にもシリサイド膜を形成すること
ができる。シリサイド膜の形成は、例えば、シリサイド
膜を構成する金属からなる膜を半導体基板上全面に形成
し、熱処理し、未反応の金属膜を除去する、いわゆるサ
リサイド技術による方法、シリサイド膜を形成しようと
する領域に選択的にシリサイド膜構成金属イオンを導入
し、熱処理する方法等が挙げられる。シリサイド膜を構
成する金属からなる膜は、例えば、２０〜５０ｎｍ程度
の膜厚で、スパッタ法、蒸着法、ＥＢ法等により形成す
ることができる。熱処理は、例えば、６５０〜８５０℃
程度の温度範囲により、１〜２分間程度、あるいは、１
０〜５０秒間程度、３０秒間程度ＲＴＡにより行うこと
ができる。さらに、未反応の金属膜の除去は、酸又はア
ルカリ水溶液を用いたウェットエッチング等により行う
ことができる。選択的に金属イオンを導入する方法とし
ては、イオン注入等が挙げられる。形成されるシリサイ
ド膜の膜厚は、特に限定されるものではなく、例えば、
２０〜５０ｎｍ程度が挙げられる。
【００２８】その後、ゲート電極両端下方の半導体基板
内にＬＤＤ領域を形成する。ＬＤＤ領域は、例えば、イ
オン注入により形成することができる。この際、残存す
るロコス膜を有したままイオン注入してもよいが、残存
するロコス膜を除去してからイオン注入することが好ま
しい。イオン注入の条件は、残存するロコス膜の有無、
残存するロコス酸化膜の膜厚等により適宜注入エネルギ
ー、ドーズ等を調整して行うことができる。例えば、ロ
コス膜を除去し、リン、砒素等のＮ型不純物を用いる場
合には１０〜２５ｋｅＶ程度の注入エネルギー、２〜５
×１０12ｉｏｎｓ／ｃｍ2程度のドーズが挙げられ、ボ
ロン、ＢＦ2等のＰ型不純物を用いる場合には、２０〜
５０ｋｅＶ程度の注入エネルギー、２〜５×１０12ｉｏ
ｎｓ／ｃｍ 2程度のドーズが挙げられる。
内にＬＤＤ領域を形成する。ＬＤＤ領域は、例えば、イ
オン注入により形成することができる。この際、残存す
るロコス膜を有したままイオン注入してもよいが、残存
するロコス膜を除去してからイオン注入することが好ま
しい。イオン注入の条件は、残存するロコス膜の有無、
残存するロコス酸化膜の膜厚等により適宜注入エネルギ
ー、ドーズ等を調整して行うことができる。例えば、ロ
コス膜を除去し、リン、砒素等のＮ型不純物を用いる場
合には１０〜２５ｋｅＶ程度の注入エネルギー、２〜５
×１０12ｉｏｎｓ／ｃｍ2程度のドーズが挙げられ、ボ
ロン、ＢＦ2等のＰ型不純物を用いる場合には、２０〜
５０ｋｅＶ程度の注入エネルギー、２〜５×１０12ｉｏ
ｎｓ／ｃｍ 2程度のドーズが挙げられる。
【００２９】残存するロコス膜を除去する場合には、そ
の方法は、例えば、酸又はアルカリ水溶液を用いたウェ
ットエッチング；スパッタ法、等方性、異方性等のドラ
イエッチング法等が挙げられる。なかでも、ドライエッ
チング法が好ましい。なお、この際、残存するロコス膜
のみが除去できるように、すなわち、あらかじめ素子分
離膜が形成されている場合には、この素子分離膜を除去
しないように、残存するロコス膜が存在する部分に開口
を有するレジストマスク等を利用してエッチングするこ
とが好ましい。
の方法は、例えば、酸又はアルカリ水溶液を用いたウェ
ットエッチング；スパッタ法、等方性、異方性等のドラ
イエッチング法等が挙げられる。なかでも、ドライエッ
チング法が好ましい。なお、この際、残存するロコス膜
のみが除去できるように、すなわち、あらかじめ素子分
離膜が形成されている場合には、この素子分離膜を除去
しないように、残存するロコス膜が存在する部分に開口
を有するレジストマスク等を利用してエッチングするこ
とが好ましい。
【００３０】本発明においては、これらの工程の前、
中、後に、任意に、表面処理、熱処理、絶縁膜又は導電
層等の形成等を行ってもよい。また、これら一連工程の
後に、層間絶縁膜の形成、コンタクトホールの形成、配
線層の形成等を１又は２以上組み合わせて行うことによ
り、半導体装置を完成することができる。
中、後に、任意に、表面処理、熱処理、絶縁膜又は導電
層等の形成等を行ってもよい。また、これら一連工程の
後に、層間絶縁膜の形成、コンタクトホールの形成、配
線層の形成等を１又は２以上組み合わせて行うことによ
り、半導体装置を完成することができる。
【００３１】以下、本発明における半導体装置の製造方
法の実施の形態について、図面に基づいて説明する。
法の実施の形態について、図面に基づいて説明する。
【００３２】まず、図１（ａ）に示したように、シリコ
ン基板１上に素子分離膜として膜厚４００ｎｍ程度の第
１ロコス酸化膜４を形成した後、イオン注入によりｐ型
ウエル領域２及びｎ型ウエル領域３を形成する。
ン基板１上に素子分離膜として膜厚４００ｎｍ程度の第
１ロコス酸化膜４を形成した後、イオン注入によりｐ型
ウエル領域２及びｎ型ウエル領域３を形成する。
【００３３】次いで、図１（ｂ）に示したように、得ら
れたシリコン基板１上全面に、膜厚１０ｎｍ程度のシリ
コン酸化膜５、膜厚１００ｎｍ程度のシリコン窒化膜６
を形成し、フォトリソグラフィ及びエッチング技術によ
り、第1ロコス酸化膜４間のシリコン基板１上の所定の
領域に開口を有するように、シリコン窒化膜６をパター
ニングする。このパターニングされたシリコン窒化膜６
をマスクとして用いて、第２ロコス酸化膜７を形成す
る。なお、第２ロコス酸化膜７の膜厚は第１ロコス酸化
膜４よりも小さくする。この第２ロコス酸化膜７の膜厚
により、後工程で形成されるソース／ドレイン領域とチ
ャネル領域との段差が決定される。ここでは、最終的に
段差が１００ｎｍ程度になるように、第２ロコス酸化膜
７の膜厚を２００ｎｍ程度に設定した。
れたシリコン基板１上全面に、膜厚１０ｎｍ程度のシリ
コン酸化膜５、膜厚１００ｎｍ程度のシリコン窒化膜６
を形成し、フォトリソグラフィ及びエッチング技術によ
り、第1ロコス酸化膜４間のシリコン基板１上の所定の
領域に開口を有するように、シリコン窒化膜６をパター
ニングする。このパターニングされたシリコン窒化膜６
をマスクとして用いて、第２ロコス酸化膜７を形成す
る。なお、第２ロコス酸化膜７の膜厚は第１ロコス酸化
膜４よりも小さくする。この第２ロコス酸化膜７の膜厚
により、後工程で形成されるソース／ドレイン領域とチ
ャネル領域との段差が決定される。ここでは、最終的に
段差が１００ｎｍ程度になるように、第２ロコス酸化膜
７の膜厚を２００ｎｍ程度に設定した。
【００３４】続いて、図１（ｃ）に示したように、シリ
コン窒化膜６をそのままマスクとして用いて、シリコン
基板１のシリコンが露出するまで第２ロコス酸化膜７を
異方性エッチングによりエッチングする。ここで露出し
たシリコン基板１表面が、後工程でチャネル領域８とな
る。なお、この際のエッチングでは、第２ロコス酸化膜
７の両側のバーズビーク９がエッチングされずに残る。
その後、エッチングによるダメージを除去するため、チ
ャネル領域８を犠牲酸化し、ＨＦ溶液によるウェットエ
ッチングで犠牲酸化膜を除去する。
コン窒化膜６をそのままマスクとして用いて、シリコン
基板１のシリコンが露出するまで第２ロコス酸化膜７を
異方性エッチングによりエッチングする。ここで露出し
たシリコン基板１表面が、後工程でチャネル領域８とな
る。なお、この際のエッチングでは、第２ロコス酸化膜
７の両側のバーズビーク９がエッチングされずに残る。
その後、エッチングによるダメージを除去するため、チ
ャネル領域８を犠牲酸化し、ＨＦ溶液によるウェットエ
ッチングで犠牲酸化膜を除去する。
【００３５】次に、図２（ｄ）に示したように、チャネ
ル領域８上に膜厚４．５ｎｍ程度のゲート絶縁膜１０を
熱酸化により形成する。続いて、シリコン窒化膜６が形
成されたシリコン基板１上全面に、膜厚４００ｎｍ程度
のポリシリコン層を堆積し、シリコン窒化膜６上のポリ
シリコン層が完全に除去されるまでエッチバックして、
ゲート電極形成のためのアライメントを行わずに、チャ
ネル領域８上に膜厚２００ｎｍ程度のゲート電極１１を
埋め込む。
ル領域８上に膜厚４．５ｎｍ程度のゲート絶縁膜１０を
熱酸化により形成する。続いて、シリコン窒化膜６が形
成されたシリコン基板１上全面に、膜厚４００ｎｍ程度
のポリシリコン層を堆積し、シリコン窒化膜６上のポリ
シリコン層が完全に除去されるまでエッチバックして、
ゲート電極形成のためのアライメントを行わずに、チャ
ネル領域８上に膜厚２００ｎｍ程度のゲート電極１１を
埋め込む。
【００３６】その後、シリコン窒化膜６を除去し、図２
（ｅ）に示したように、ｐ型ウエル領域２及びｎ型ウエ
ル領域３のそれぞれに、ゲート電極１１及びバーズビー
ク９をマスクとして用いて、不純物をイオン注入し、窒
素雰囲気中、８５０℃で熱処理を行うことによりソース
／ドレイン領域１２を形成する。なお、この際のイオン
注入では、バーズビーク９直下には不純物がイオン注入
されない。
（ｅ）に示したように、ｐ型ウエル領域２及びｎ型ウエ
ル領域３のそれぞれに、ゲート電極１１及びバーズビー
ク９をマスクとして用いて、不純物をイオン注入し、窒
素雰囲気中、８５０℃で熱処理を行うことによりソース
／ドレイン領域１２を形成する。なお、この際のイオン
注入では、バーズビーク９直下には不純物がイオン注入
されない。
【００３７】シリコン基板１上に形成されたシリコン酸
化膜５を、ＨＦ溶液を用いて除去した後、図２（ｆ）に
示したように、シリコン基板１上全面に、スパッタリン
グ法により膜厚２０ｎｍ程度のコバルト膜を形成し、熱
処理することによってゲート電極１１、ソース／ドレイ
ン領域１２上に膜厚３０ｎｍ程度のコバルトシリサイド
膜１３を形成する。その後、未反応のコバルト膜を除去
する。
化膜５を、ＨＦ溶液を用いて除去した後、図２（ｆ）に
示したように、シリコン基板１上全面に、スパッタリン
グ法により膜厚２０ｎｍ程度のコバルト膜を形成し、熱
処理することによってゲート電極１１、ソース／ドレイ
ン領域１２上に膜厚３０ｎｍ程度のコバルトシリサイド
膜１３を形成する。その後、未反応のコバルト膜を除去
する。
【００３８】続いて、図３（ｇ）に示したように、シリ
サイド膜１３がエッチングされない条件で全面異方性エ
ッチングを行ってバーズビーク９を除去し、ゲート電極
１１をマスクとして用いて低濃度で不純物をイオン注入
し、ＬＤＤ領域１４を形成する。
サイド膜１３がエッチングされない条件で全面異方性エ
ッチングを行ってバーズビーク９を除去し、ゲート電極
１１をマスクとして用いて低濃度で不純物をイオン注入
し、ＬＤＤ領域１４を形成する。
【００３９】その後、図３（ｈ）に示したように、シリ
コン基板１上に、膜厚８００ｎｍ程度の酸化シリコン膜
１５をＣＶＤ法により堆積し、フォトリソグラフィ及び
エッチング技術により酸化シリコン膜１５にコンタクト
ホールを形成し、配線層１６を形成し、半導体製造装置
を完成させる。
コン基板１上に、膜厚８００ｎｍ程度の酸化シリコン膜
１５をＣＶＤ法により堆積し、フォトリソグラフィ及び
エッチング技術により酸化シリコン膜１５にコンタクト
ホールを形成し、配線層１６を形成し、半導体製造装置
を完成させる。
【００４０】このような方法により、得られた半導体装
置は、ゲート電極１１及びソース／ドレイン領域１２表
面にシリサイド膜１３が形成され、ＬＤＤ領域１４の表
面の一部がテーパー形状を有し、ソース／ドレイン領域
１２とシリサイド膜１３との界面が、ゲート電極１１直
下の半導体基板１の表面より上に位置させることができ
る。よって、ソース／ドレイン領域１２の厚みをチャネ
ル領域８に対してある程度厚く確保することができるた
め、シリサイド膜１３に起因するリーク電流を防止する
ことができ、信頼性の高い半導体装置を得ることができ
る。
置は、ゲート電極１１及びソース／ドレイン領域１２表
面にシリサイド膜１３が形成され、ＬＤＤ領域１４の表
面の一部がテーパー形状を有し、ソース／ドレイン領域
１２とシリサイド膜１３との界面が、ゲート電極１１直
下の半導体基板１の表面より上に位置させることができ
る。よって、ソース／ドレイン領域１２の厚みをチャネ
ル領域８に対してある程度厚く確保することができるた
め、シリサイド膜１３に起因するリーク電流を防止する
ことができ、信頼性の高い半導体装置を得ることができ
る。
【００４１】また、上記半導体装置の製造方法において
は、ソース／ドレイン領域１２形成のための８５０℃で
の熱処理を行った後、ＬＤＤ領域１４を形成しているた
め、ＬＤＤ領域１４内の不純物の不要な横方向への拡散
を防止することができ、短チャネル効果を確実に抑制す
ることができる。
は、ソース／ドレイン領域１２形成のための８５０℃で
の熱処理を行った後、ＬＤＤ領域１４を形成しているた
め、ＬＤＤ領域１４内の不純物の不要な横方向への拡散
を防止することができ、短チャネル効果を確実に抑制す
ることができる。
【００４２】また、ＬＤＤ領域１４は、バーズビーク９
をマスクとして利用することにより形成することができ
るため、一般にＬＤＤ領域を形成するために使用される
サイドウォールスペーサの形成を省略することができ、
製造工程を簡略化することができる。
をマスクとして利用することにより形成することができ
るため、一般にＬＤＤ領域を形成するために使用される
サイドウォールスペーサの形成を省略することができ、
製造工程を簡略化することができる。
【００４３】さらに、シリサイド膜１３を形成する場合
には、バーズビーク９がゲート電極１１の側壁をほぼ完
全に被覆しているため、ゲート電極９とソース／ドレイ
ン領域１２との間にシリサイド膜１３が形成されること
はなく、それらの間のショートを防止することができ
る。
には、バーズビーク９がゲート電極１１の側壁をほぼ完
全に被覆しているため、ゲート電極９とソース／ドレイ
ン領域１２との間にシリサイド膜１３が形成されること
はなく、それらの間のショートを防止することができ
る。
【００４４】
【発明の効果】本発明の半導体装置によれば、ソース／
ドレイン領域が、その表面の一部又は全部がテーパー形
状のＬＤＤ領域を有し、ソース／ドレイン領域における
半導体基板とシリサイド膜との界面が、ゲート電極下の
半導体基板表面より上に位置するため、ＬＤＤ領域によ
り電界集中の緩和及び短チャネル効果を抑制することが
できるとともに、ソース／ドレイン領域が、その表面に
シリサイド膜を備えながら、チャネル領域に対して十分
な膜厚を確保することができ、ＰＮ接合のリーク電流の
増加を抑制することが可能となる。よって、信頼性の高
い半導体装置を得ることができる。
ドレイン領域が、その表面の一部又は全部がテーパー形
状のＬＤＤ領域を有し、ソース／ドレイン領域における
半導体基板とシリサイド膜との界面が、ゲート電極下の
半導体基板表面より上に位置するため、ＬＤＤ領域によ
り電界集中の緩和及び短チャネル効果を抑制することが
できるとともに、ソース／ドレイン領域が、その表面に
シリサイド膜を備えながら、チャネル領域に対して十分
な膜厚を確保することができ、ＰＮ接合のリーク電流の
増加を抑制することが可能となる。よって、信頼性の高
い半導体装置を得ることができる。
【００４５】また、本発明の半導体装置の製造方法によ
れば、半導体基板上にロコス酸化膜を形成し、このロコ
ス酸化膜を部分的に除去して半導体基板に凹部を形成
し、この凹部にゲート絶縁膜を介してゲート電極を埋め
込み、ゲート電極と残存するロコス酸化膜とをマスクと
して用いてイオン注入を行いソース／ドレイン領域を形
成し、少なくともソース／ドレイン領域表面にシリサイ
ド膜を形成し、ゲート電極両端下方の半導体基板内にＬ
ＤＤ領域を形成するため、ゲート電極を、半導体基板表
面に形成された凹部内にセルフアライメントで形成する
ことができ、ゲート長のばらつきを抑制することができ
るとともに、チャネル領域に対してソース／ドレイン領
域に充分な膜厚を確保することができ、シリサイド膜形
成後のソース／ドレイン領域のＰＮ接合へのシリサイド
膜の接近を抑え、ＰＮ接合のリーク電流の増加を抑える
ことができる。
れば、半導体基板上にロコス酸化膜を形成し、このロコ
ス酸化膜を部分的に除去して半導体基板に凹部を形成
し、この凹部にゲート絶縁膜を介してゲート電極を埋め
込み、ゲート電極と残存するロコス酸化膜とをマスクと
して用いてイオン注入を行いソース／ドレイン領域を形
成し、少なくともソース／ドレイン領域表面にシリサイ
ド膜を形成し、ゲート電極両端下方の半導体基板内にＬ
ＤＤ領域を形成するため、ゲート電極を、半導体基板表
面に形成された凹部内にセルフアライメントで形成する
ことができ、ゲート長のばらつきを抑制することができ
るとともに、チャネル領域に対してソース／ドレイン領
域に充分な膜厚を確保することができ、シリサイド膜形
成後のソース／ドレイン領域のＰＮ接合へのシリサイド
膜の接近を抑え、ＰＮ接合のリーク電流の増加を抑える
ことができる。
【００４６】また、残存するロコス膜をサイドウォール
スペーサの代わりに用いることにより、サイドウォール
を別途形成することなく、ゲート電極とソース／ドレイ
ン領域とのショートを確実に防止することができるた
め、製造工程を簡略化することができる。
スペーサの代わりに用いることにより、サイドウォール
を別途形成することなく、ゲート電極とソース／ドレイ
ン領域とのショートを確実に防止することができるた
め、製造工程を簡略化することができる。
【００４７】しかも、ソース／ドレイン領域を形成し、
シリサイド膜を形成した後に、ＬＤＤ領域を形成するこ
とができるため、ＬＤＤ領域が、ＬＤＤ領域を形成する
ため以外に行われる熱処理に付されることがないため、
ＬＤＤ用低濃度不純物の不要な横方向の拡散を抑制する
ことができ、さらに微細化が進んでも、短チャネル効果
の増大を招くことなく、信頼性の高い半導体装置の製造
方法を提供することが可能となる。
シリサイド膜を形成した後に、ＬＤＤ領域を形成するこ
とができるため、ＬＤＤ領域が、ＬＤＤ領域を形成する
ため以外に行われる熱処理に付されることがないため、
ＬＤＤ用低濃度不純物の不要な横方向の拡散を抑制する
ことができ、さらに微細化が進んでも、短チャネル効果
の増大を招くことなく、信頼性の高い半導体装置の製造
方法を提供することが可能となる。
【００４８】特に、ロコス酸化膜を、異方性エッチング
によってバーズビークの一部又は全部が残るように除去
する場合、シリサイド膜を形成した後ＬＤＤ領域を形成
する前に、残存するロコス酸化膜を除去する場合には、
ＬＤＤ領域の形成をより好適かつ簡便に行うことが可能
となり、製造工程の簡略化、ひいては製造コストの低下
を図ることが可能となる。
によってバーズビークの一部又は全部が残るように除去
する場合、シリサイド膜を形成した後ＬＤＤ領域を形成
する前に、残存するロコス酸化膜を除去する場合には、
ＬＤＤ領域の形成をより好適かつ簡便に行うことが可能
となり、製造工程の簡略化、ひいては製造コストの低下
を図ることが可能となる。
【図１】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図４】従来の半導体装置の製造方法を説明するための
要部の概略断面図である。
要部の概略断面図である。
【図５】従来の別の半導体装置の製造方法を説明するた
めの要部の概略断面図である。
めの要部の概略断面図である。
【図６】従来の半導体装置の製造方法を説明するための
要部の概略断面工程図である。
要部の概略断面工程図である。
１ シリコン基板（半導体基板） ２ ｐ型ウエル領域 ３ ｎ型ウエル領域 ４ 第1ロコス酸化膜 ５ シリコン酸化膜 ６ シリコン窒化膜 ７ 第２ロコス酸化膜（ロコス酸化膜） ８ チャネル領域 ９ バーズビーク １０ ゲート絶縁膜 １１ ゲート電極 １２ ソース／ドレイン領域 １３ コバルトシリサイド膜（シリサイド膜） １４ ＬＤＤ領域 １５ 酸化シリコン膜 １６ 配線層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 AA04 AA05 AA06 BB01 BB02 BB04 BB14 BB17 BB18 CC01 CC05 DD02 DD08 DD16 DD23 DD26 DD34 DD35 DD37 DD43 DD64 DD65 DD80 DD84 FF01 FF06 FF14 GG09 GG10 HH20 5F040 DA14 DC01 DC03 DC04 DC05 EC01 EC07 EC08 EC09 EC10 EC13 EC20 ED04 ED05 EF02 EK01 EK05 FB03 FC02 FC19 FC21
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、表面にシリサイド膜を有しかつ
前記半導体基板内に形成されたソース／ドレイン領域と
からなり、 前記ソース／ドレイン領域が、その表面の一部又は全部
がテーパー形状のＬＤＤ領域を有し、前記ソース／ドレ
イン領域における半導体基板とシリサイド膜との界面
が、前記ゲート電極下の半導体基板表面より上に位置す
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にロコス酸化膜を形成し、
該ロコス酸化膜を部分的に除去して半導体基板上に凹部
を形成し、該凹部内にゲート絶縁膜を介してゲート電極
を埋め込み、該ゲート電極と残存するロコス酸化膜とを
マスクとして用いてイオン注入を行いソース／ドレイン
領域を形成し、少なくとも前記ソース／ドレイン領域表
面にシリサイド膜を形成し、前記ゲート電極両端下方の
半導体基板内にＬＤＤ領域を形成することを特徴とする
半導体装置の製造方法。 - 【請求項３】 ロコス酸化膜を、異方性エッチングによ
ってバーズビークの一部又は全部が残るように除去する
請求項２に記載の半導体装置の製造方法。 - 【請求項４】 シリサイド膜を形成した後、ＬＤＤ領域
を形成する前に、残存するロコス酸化膜を除去する請求
項２又は３に記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133752A JP3490046B2 (ja) | 2000-05-02 | 2000-05-02 | 半導体装置及びその製造方法 |
| KR10-2001-0022279A KR100393139B1 (ko) | 2000-05-02 | 2001-04-25 | 반도체장치 및 그의 제조방법 |
| EP01304019A EP1152470B1 (en) | 2000-05-02 | 2001-05-02 | Semiconductor device with LDD structure and process of manufacturing the same |
| TW090110505A TW508825B (en) | 2000-05-02 | 2001-05-02 | Semiconductor device and process of manufacturing the same |
| DE60132129T DE60132129T2 (de) | 2000-05-02 | 2001-05-02 | Halbleiterbauelement mit LDD-Struktur und dessen Herstellungsverfahren |
| US09/846,391 US6492696B2 (en) | 2000-05-02 | 2001-05-02 | Semiconductor device and process of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133752A JP3490046B2 (ja) | 2000-05-02 | 2000-05-02 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001320044A true JP2001320044A (ja) | 2001-11-16 |
| JP3490046B2 JP3490046B2 (ja) | 2004-01-26 |
Family
ID=18642172
Family Applications (1)
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