JP5006379B2 - 半導体装置 - Google Patents

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Description

この発明は半導体装置に関するものである。
半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなかちいさくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）
Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、"Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ"、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．
インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳ ＳＧＴと、１個のｎＭＯＳ ＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。
そこで、１個の島状半導体を用いてインバータを構成することにより、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することを目的とする。
本発明の１態様では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
前記第１の第１導電型高濃度半導体層及び前記第１の第２導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置が提供される。
本発明の１態様では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の弧状半導体層と、
前記第２の弧状半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の弧状半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
前記第１の第１導電型高濃度半導体層及び前記第１の第２導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置が提供される。
また、本発明の好ましい態様では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の弧状半導体層と、
前記第２の弧状半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の弧状半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
前記第１の第１導電型高濃度半導体層の上に形成された第１の半導体と金属の化合物層と、
前記第２の第１導電型高濃度半導体層の水平方向に延びる延長部上に形成された第２の半導体と金属の化合物層と、
前記第１の第２導電型高濃度半導体層の上に形成された第３の半導体と金属の化合物層と、
前記第２の第２導電型高濃度半導体層の水平方向に延びる延長部上に形成された第４の半導体と金属の化合物層と、
前記第１の半導体と金属の化合物層上に形成され、
前記第３の半導体と金属の化合物層上に形成された共通のコンタクトと、
前記共通のコンタクトに接続される出力配線とを有することを特徴とする半導体装置が提供される。
また、本発明の好ましい態様では、
前記半導体装置において、
さらに、
前記第２の半導体と金属の化合物層上に形成された第２のコンタクトと
前記第４の半導体と金属の化合物層上に形成された第３のコンタクトと、
前記ゲート電極上に形成された第４のコンタクトと、
前記共通のコンタクトに接続される出力配線と、
前記第４のコンタクトに接続される入力配線と、
前記第２のコンタクトに接続される第１の電源配線と、
前記第３のコンタクトに接続される第２の電源配線と、
を有することを特徴とする。
また、本発明の好ましい態様では、
前記半導体装置において、
前記第１の第１導電型高濃度半導体層は、第１のｐ＋型半導体層であり、
前記第２の第１導電型高濃度半導体層は、第２のｐ＋型半導体層であり、
前記第１の第２導電型高濃度半導体層は、第１のｎ＋型半導体層であり、
前記第２の第２導電型高濃度半導体層は、第２のｎ＋型半導体層である。
また、本発明の好ましい態様では、
第２の弧状半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、島状半導体層の外周長をＷｐとしたとき、
Ｗｐ≒２Ｗｎであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
第２の弧状半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、島状半導体層の外周長をＷｐとしたとき、
ＷｐがＷｎより大きいことを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
第２の弧状半導体層のチャネル長をＬｎとし、島状半導体層のチャネル長をＬｐとしたとき、
Ｌｎ≒Ｌｐであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
Ｗｐ≒２ＷｎかつＬｎ≒Ｌｐであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
Ｗｐ＞ＷｎかつＬｎ≒Ｌｐであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
第１のゲート絶縁膜は、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
島状半導体層の上部に配置された第１のｐ＋型半導体層と、
島状半導体層の下部に配置された第２のｐ＋型半導体層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第２のゲート絶縁膜は、
ゲート電極と、
ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲の一部に接する第２の弧状半導体層と、
第２の弧状半導体層の上部に配置された第１のｎ＋型半導体層と、
第２の弧状半導体層の下部に配置された第２のｎ＋型半導体層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
また、本発明の好ましい態様では、
島状半導体層は島状シリコン層であり、
第２の弧状半導体層は第２の弧状シリコン層であり、
ｎ＋型半導体層は、ｎ＋型シリコン層であり、
ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
島状シリコン層は、ｎ型もしくはノンドープの島状シリコン層であり、
第２の弧状シリコン層は、ｐ型もしくはノンドープの弧状シリコン層であることを特徴とする前記記載の半導体装置である。
本発明では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
前記第１の第１導電型高濃度半導体層及び前記第１の第２導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
本発明では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の弧状半導体層と、
前記第２の弧状半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の弧状半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
前記第１の第１導電型高濃度半導体層及び前記第１の第２導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
前記第２のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲の一部に接する第２の弧状半導体層と、
前記第２の弧状半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
前記第２の弧状半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
前記第１の第１導電型高濃度半導体層の上に形成された第１の半導体と金属の化合物層と、
前記第２の第１導電型高濃度半導体層の水平方向に延びる延長部上に形成された第２の半導体と金属の化合物層と、
前記第１の第２導電型高濃度半導体層の上に形成された第３の半導体と金属の化合物層と、
前記第２の第２導電型高濃度半導体層の水平方向に延びる延長部上に形成された第４の半導体と金属の化合物層と、
前記第１の半導体と金属の化合物層上に形成され、
前記第３の半導体と金属の化合物層上に形成された共通のコンタクトと、
前記共通のコンタクトに接続される出力配線とを有することを特徴とする半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
前記半導体装置において、
さらに、
前記第２の半導体と金属の化合物層上に形成された第２のコンタクトと
前記第４の半導体と金属の化合物層上に形成された第３のコンタクトと、
前記ゲート電極上に形成された第４のコンタクトと、
前記共通のコンタクトに接続される出力配線と、
前記第４のコンタクトに接続される入力配線と、
前記第２のコンタクトに接続される第１の電源配線と、
前記第３のコンタクトに接続される第２の電源配線と、
を有すること
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
前記第１の第１導電型高濃度半導体層は、第１のｐ＋型半導体層であり、
前記第２の第１導電型高濃度半導体層は、第２のｐ＋型半導体層であり、
前記第１の第２導電型高濃度半導体層は、第１のｎ＋型半導体層であり、
前記第２の第２導電型高濃度半導体層は、第２のｎ＋型半導体層である前記半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
第２の弧状半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、島状半導体層の外周長をＷｐとしたとき、
Ｗｐ≒２Ｗｎであることを特徴とする前記記載の半導体装置
により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
第２の弧状半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、島状半導体層の外周長をＷｐとしたとき、
ＷｐがＷｎより大きいことを特徴とする前記記載の半導体装置
により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅より大きい、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
第２の弧状半導体層のチャネル長をＬｎとし、島状半導体層のチャネル長をＬｐとしたとき、
Ｌｎ≒Ｌｐであることを特徴とする前記記載の半導体装置
により、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明では、Ｗｐ≒２ＷｎかつＬｎ≒Ｌｐであることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート領域がｎＭＯＳトランジスタのゲート領域の二倍である、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
Ｗｐ≒２ＷｎかつＬｎ≒Ｌｐとすることにより、ホールの移動度は電子の移動度の半分であるので、ｎＭＯＳトランジスタの電流駆動力とｐＭＯＳトランジスタの電流駆動力を同じにすることができ、インバータのしきい値電圧を電源電圧の半分とすることができる。
また、本発明では、Ｗｐ＞ＷｎかつＬｎ≒Ｌｐであることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート領域がｎＭＯＳトランジスタのゲート領域より大きい、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
また、本発明の好ましい態様では、
第１のゲート絶縁膜は、
島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
島状半導体層の上部に配置された第１のｐ＋型半導体層と、
島状半導体層の下部に配置された第２のｐ＋型半導体層と、
で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
第２のゲート絶縁膜は、
ゲート電極と、
ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
第２のゲート絶縁膜の周囲の一部に接する第２の弧状半導体層と、
第２の弧状半導体層の上部に配置された第１のｎ＋型半導体層と、
第２の弧状半導体層の下部に配置された第２のｎ＋型半導体層と、
で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置
により、
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。
（ａ）この発明に係る半導体装置の平面図である。（ｂ）この発明に係る半導体装置のＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置のＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。 （ａ）この発明に係る半導体装置の製造例を示す平面図である。（ｂ）この発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図である。（ｃ）この発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。
この実施例では、
島状シリコン層１１４の周囲を取り囲む第１のゲート絶縁膜１２５と、
第１のゲート絶縁膜１２５の周囲を取り囲むゲート電極１２６と、
ゲート電極１２６の周囲の一部を取り囲む第２のゲート絶縁膜１２５と、
第２のゲート絶縁膜１２５の周囲の一部に接する第２の弧状シリコン層１１３と、
島状シリコン層１１４の上部に配置された第１のｐ＋型シリコン層１３１と、
島状シリコン層１１４の下部に配置された第２のｐ＋型シリコン層１２２と、
第２の弧状シリコン層１１３の上部に配置された第１のｎ＋型シリコン層１２９と、
第２の弧状シリコン層１１３の下部に配置された第２のｎ＋型シリコン層１２０と、
を有し、
第１のｐ＋型シリコン層１３１の上に形成された第１のシリコンと金属の化合物層１３５と、
第２のｐ＋型シリコン層１２２の水平方向に延びる延長部上に形成された第２のシリコンと金属の化合物層１３６と、
第１のｎ＋型シリコン層１２９の上に形成された第３のシリコンと金属の化合物層１３４と、
第２のｎ＋型シリコン層１２０の水平方向に延びる延長部上に形成された第４のシリコンと金属の化合物層１３３と、
第１のシリコンと金属の化合物層１３５上と、第３のシリコンと金属の化合物層１３４上に形成された共通のコンタクト１４３と、
第２のシリコンと金属の化合物層１３６上に形成された第２のコンタクト１４４と、
第４のシリコンと金属の化合物層１３３上に形成された第３のコンタクト１４２と、
ゲート電極１２６上に形成された第４のコンタクト１４５と、
共通のコンタクト１４３に接続される出力配線１４７と、
第４のコンタクト１４５に接続される入力配線１４９と、
第２のコンタクト１４４に接続される第１の電源配線１４８と、
第３のコンタクト１４２に接続される第２の電源配線１４６と、
が形成される。
なお、共通のコンタクト１４３は、第１のシリコンと金属の化合物層１３５と、第３のシリコンと金属の化合物層１３４とにそれぞれ接続される物理的に別個のコンタクトとして形成してもよい。
島状シリコン層１１４の周囲を取り囲む第１のゲート絶縁膜１２５と、
第１のゲート絶縁膜１２５の周囲を取り囲むゲート電極１２６と、
島状シリコン層１１４の上部に配置された第１のｐ＋型シリコン層１３１と、
島状シリコン層１１４の下部に配置された第２のｐ＋型シリコン層１２２と、
でｐＭＯＳ ＳＧＴが形成される。
ゲート電極１２６と、
ゲート電極１２６の周囲の一部を取り囲む第２のゲート絶縁膜１２５と、
第２のゲート絶縁膜１２５の周囲の一部に接する第２の弧状シリコン層１１３と、
第２の弧状シリコン層１１３の上部に配置された第１のｎ＋型シリコン層１２９と、
第２の弧状シリコン層１１３の下部に配置された第２のｎ＋型シリコン層１２０と、
でｎＭＯＳトランジスタが形成される。
第２の弧状シリコン層１１３の第２のゲート絶縁膜１２５の周囲の一部に接する弧の長さをＷｎとし、島状シリコン層１１４の外周長をＷｐとしたとき、
Ｗｐ≒２Ｗｎであることを特徴し、
第２の弧状シリコン層１１３のチャネル長をＬｎとし、島状シリコン層１１４のチャネル長をＬｐとしたとき、
Ｌｎ≒Ｌｐであることを特徴とすること
により、
ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍となり、
高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供することができる。
なお、Ｗｐ＞Ｗｎ、かつ、Ｌｎ≒Ｌｐとして設計することにより、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅より大きい、高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供してもよい。
第１のゲート絶縁膜１２５は、第１のゲート絶縁膜１２５と、ゲート電極１２６と、島状シリコン層１１４と、第１のｐ＋型シリコン層１３１と、第２のｐ＋型シリコン層１２２と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜１２５であり、
第２のゲート絶縁膜１２５は、ゲート電極１２６と、第２のゲート絶縁膜１２５と、第２の弧状シリコン層１１３と、第１のｎ＋型シリコン層１２９と、第２のｎ＋型シリコン層１２０と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極１２５は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることにより、
ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタをカットオフすることができる。
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図５６を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図５６は、この発明に係る半導体装置の製造例を示している。（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。
図２を参照して、酸化膜１０１上に形成されたｐ型もしくはノンドープのシリコン層１０２に、ｎ型のシリコン層を形成するためのレジスト１０３を形成する。ノンドープを用いる場合、この工程は不要である。
図３を参照して、リンを注入して、ｎ型シリコン層１０４を形成し、レジスト１０３を剥離する。ノンドープを用いる場合、この工程は不要である。
図４を参照して、酸化膜１０５、窒化膜１０６を形成する。
図５を参照して、シリコン柱形成のためのレジスト１０７を形成する。
図６を参照して、窒化膜１０５、１０６をエッチングする。
図７を参照して、レジスト１０７を剥離する。
図８を参照して、酸化膜１０８を堆積する。
図９を参照して、酸化膜１０８をエッチバックする。
図１０を参照して、窒化膜１０９を堆積する。
図１１を参照して、窒化膜１０９をエッチバックする。
図１２を参照して、第２の弧状シリコン層形成のためのレジスト１１０を形成する。
図１３を参照して、窒化膜１０９をエッチングする。
図１４を参照して、レジスト１１０を剥離する。
図１５を参照して、レジスト１１１、１１２を形成する。
図１６を参照して、酸化膜１０８をエッチングする。
図１７を参照して、シリコンをエッチングする。
図１８を参照して、レジスト１１１、１１２を剥離する。
図１９を参照して、酸化膜１０８をエッチングする。
図２０を参照して、シリコンをエッチングし、島状シリコン層１１４、第２の弧状シリコン層１１３、ｐ型もしくはノンドープのシリコン層１１５を形成する。
図２１を参照して、窒化膜１１６を堆積する。
図２２を参照して、窒化膜１１６をエッチングし、窒化膜サイドウォール１１７、１１８を形成する。
図２３を参照して、不純物注入のためのレジスト１１９を形成する。
図２４を参照して、砒素を注入し、ｎ＋型シリコン層１２０を形成する。
図２５を参照して、レジスト１１９を剥離する。
図２６を参照して、不純物注入のためのレジスト１２１を形成する。
図２７を参照して、ボロンを注入し、ｐ＋型シリコン層１２２を形成する。
図２８を参照して、レジスト１２１を剥離する。
図２９を参照して、酸化膜１２３を堆積し、平坦化する。
図３０を参照して、ゲート部エッチングのためのレジスト１２４を形成する。
図３１を参照して、酸化膜１２３をエッチングする。
図３２を参照して、レジスト１２４を剥離する。
図３３を参照して、窒化膜をエッチングする。
図３４を参照して、ゲート絶縁膜である高誘電体膜１２５、ゲート電極である金属１２６を堆積し、平坦化する。
図３５を参照して、金属１２６をエッチバックする。
図３６を参照して、酸化膜１２７を堆積し、平坦化する。
図３７を参照して、高誘電体膜１２５をエッチングする。
図３８を参照して、窒化膜をエッチングする。
図３９を参照して、酸化膜をエッチングする。
図４０を参照して、不純物注入のためのレジスト１２８を形成する。
図４１を参照して、砒素を注入し、ｎ＋型シリコン層１２９を形成する。
図４２を参照して、レジスト１２８を剥離する。
図４３を参照して、不純物注入のためのレジスト１３０を形成する。
図４４を参照して、ボロンを注入し、ｐ＋型シリコン層１３１を形成する。
図４５を参照して、レジスト１３０を剥離する。
図４６を参照して、酸化膜エッチングのためのレジスト１３２を形成する。
図４７を参照して、酸化膜１２３をエッチングする。
図４８を参照して、レジスト１３０を剥離する。
図４９を参照して、酸化膜１２３をエッチングする。
図５０を参照して、シリコンと金属の化合物層１３３、１３４、１３５、１３６を形成する。
図５１を参照して、層間膜１３７を形成する。
図５２を参照して、コンタクト孔１３８を形成する。
図５３を参照して、コンタクト孔１３９、１４０を形成する。
図５４を参照して、コンタクト孔１４１を形成する。
図５５を参照して、コンタクト１４２、１４３、１４４、１４５を形成する。
図５６を参照して、電源配線１４６、１４８、入力配線１４９、出力配線１４７を形成する。
以上により、この発明に係る半導体装置の構造が形成される。
１０１．酸化膜
１０２．ｐ型もしくはノンドープのシリコン層
１０３．レジスト
１０４．ｎ型もしくはノンドープのシリコン層
１０５．酸化膜
１０６．窒化膜
１０７．レジスト
１０８．酸化膜
１０９．窒化膜
１１０．レジスト
１１１．レジスト
１１２．レジスト
１１３．第２の弧状シリコン層
１１４．島状シリコン層
１１５．ｐ型もしくはノンドープのシリコン層
１１６．窒化膜
１１７．窒化膜サイドウォール
１１８．窒化膜サイドウォール
１１９．レジスト
１２０．ｎ＋型シリコン層
１２１．レジスト
１２２．ｐ＋型シリコン層
１２３．酸化膜
１２４．レジスト
１２５．ゲート絶縁膜、高誘電体膜
１２６．ゲート電極、金属
１２７．酸化膜
１２８．レジスト
１２９．ｎ＋型シリコン層
１３０．レジスト
１３１．ｐ＋型シリコン層
１３２．レジスト
１３３．シリコンと金属の化合物層
１３４．シリコンと金属の化合物層
１３５．シリコンと金属の化合物層
１３６．シリコンと金属の化合物層
１３７．層間膜
１３８．コンタクト孔
１３９．コンタクト孔
１４０．コンタクト孔
１４１．コンタクト孔
１４２．コンタクト
１４３．コンタクト
１４４．コンタクト
１４５．コンタクト
１４６．電源配線
１４７．出力配線
１４８．電源配線
１４９．入力配線

Claims (12)

  1. インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
    前記第１のトランジスタは、
    島状半導体層と、
    島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
    前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
    前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
    前記第２のトランジスタは、
    前記ゲート電極と、
    前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、
    前記第２の半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
    前記第２の半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
    前記第１の第１導電型高濃度半導体層及び前記第１の第２導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置。
  2. インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
    前記第１のトランジスタは、
    島状半導体層と、
    島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
    前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
    前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
    前記第２のトランジスタは、
    前記ゲート電極と、
    前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲の一部に接する第２の弧状半導体層と、
    前記第２の弧状半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
    前記第２の弧状半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
    前記第１の第１導電型高濃度半導体層及び前記第１の第２導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置。
  3. インバータとして機能する第１のトランジスタと第２のトランジスタとを備えた半導体装置であって、
    前記第１のトランジスタは、
    島状半導体層と、
    島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の周囲を取り囲むゲート電極と、
    前記島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、
    前記島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とから構成されており、
    前記第２のトランジスタは、
    前記ゲート電極と、
    前記ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の周囲の一部に接する第２の弧状半導体層と、
    前記第２の弧状半導体層の上部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、
    前記第２の弧状半導体層の下部に配置され、前記第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とから構成されており、
    前記第１の第１導電型高濃度半導体層の上に形成された第１の半導体と金属の化合物層と、
    前記第２の第１導電型高濃度半導体層の水平方向に延びる延長部上に形成された第２の半導体と金属の化合物層と、
    前記第１の第２導電型高濃度半導体層の上に形成された第３の半導体と金属の化合物層と、
    前記第２の第２導電型高濃度半導体層の水平方向に延びる延長部上に形成された第４の半導体と金属の化合物層と、
    前記第１の半導体と金属の化合物層及び
    前記第３の半導体と金属の化合物層の上に形成された共通のコンタクトと、
    前記共通のコンタクトに接続される出力配線とを有することを特徴とする半導体装置。
  4. さらに、
    前記第２の半導体と金属の化合物層上に形成された第２のコンタクトと
    前記第４の半導体と金属の化合物層上に形成された第３のコンタクトと、
    前記ゲート電極上に形成された第４のコンタクトと、
    前記共通のコンタクトに接続される出力配線と、
    前記第４のコンタクトに接続される入力配線と、
    前記第２のコンタクトに接続される第１の電源配線と、
    前記第３のコンタクトに接続される第２の電源配線と、
    を有することを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の第１導電型高濃度半導体層は、第１のｐ＋型半導体層であり、
    前記第２の第１導電型高濃度半導体層は、第２のｐ＋型半導体層であり、
    前記第１の第２導電型高濃度半導体層は、第１のｎ＋型半導体層であり、
    前記第２の第２導電型高濃度半導体層は、第２のｎ＋型半導体層であることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記第２の弧状半導体層の前記第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、前記島状半導体層の外周長をＷｐとしたとき、
    Ｗｐ≒２Ｗｎであることを特徴とする請求項２から５のいずれか１つに記載の半導体装置。
  7. 前記第２の弧状半導体層の前記第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎとし、前記島状半導体層の外周長をＷｐとしたとき、
    ＷｐがＷｎより大きいことを特徴とする請求項２から５のいずれか１つに記載の半導体装置。
  8. 前記第２の弧状半導体層のチャネル長をＬｎとし、前記島状半導体層のチャネル長をＬｐとしたとき、
    Ｌｎ≒Ｌｐであることを特徴とする請求項２から７のいずれか１つに記載の半導体装置。
  9. 前記第１のゲート絶縁膜は、前記第１のゲート絶縁膜と、前記ゲート電極と、前記島状半導体層と、前記第１のｐ＋型半導体層と、前記第２のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
    前記第２のゲート絶縁膜は、前記ゲート電極と、前記第２のゲート絶縁膜と、前記第２の弧状半導体層と、前記第１のｎ＋型半導体層と、前記第２のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、
    前記ゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項５に記載の半導体装置。
  10. 前記半導体と金属の化合物層は、シリコンと金属の化合物層である請求項３から５のいずれか１つに記載の半導体装置。
  11. 前記島状半導体層は島状シリコン層であり、
    前記第２の弧状半導体層は第２の弧状シリコン層であり、
    前記ｎ＋型半導体層は、ｎ＋型シリコン層であり、
    前記ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする請求項５又は９に記載の半導体装置。
  12. 前記島状シリコン層は、ｎ型もしくはノンドープの島状シリコン層であり、
    前記第２の弧状シリコン層は、ｐ型もしくはノンドープの弧状シリコン層であることを特徴とする請求項１１に記載の半導体装置。
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