JP2011086900A - 半導体装置 - Google Patents
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Abstract
【解決手段】インバータとして機能する第1のトランジスタと第2のトランジスタとを備え、第1のトランジスタは、島状半導体層114と、島状半導体層の周囲を取り囲む第1のゲート絶縁膜118と、前記第1のゲート絶縁膜の周囲を取り囲むゲート電極126と、島状半導体層の上部及び下部に配置された第1及び第2のp+型半導体層122,131から構成され、第2のトランジスタは、ゲート電極126と、ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜125と、第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層113と、第2の弧状半導体層の上部及び下部に配置され、第1及び第2のn+型半導体層、120,129とから構成され、共通のコンタクトが第1のp+型半導体層及び第1のn+型半導体層をその上部で接続する。
【選択図】図1
Description
インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、
前記第2の半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層及び前記第1の第2導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置が提供される。
インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層と、
前記第2の弧状半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の弧状半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層及び前記第1の第2導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置が提供される。
インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層と、
前記第2の弧状半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の弧状半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層の上に形成された第1の半導体と金属の化合物層と、
前記第2の第1導電型高濃度半導体層の水平方向に延びる延長部上に形成された第2の半導体と金属の化合物層と、
前記第1の第2導電型高濃度半導体層の上に形成された第3の半導体と金属の化合物層と、
前記第2の第2導電型高濃度半導体層の水平方向に延びる延長部上に形成された第4の半導体と金属の化合物層と、
前記第1の半導体と金属の化合物層上に形成され、
前記第3の半導体と金属の化合物層上に形成された共通のコンタクトと、
前記共通のコンタクトに接続される出力配線とを有することを特徴とする半導体装置が提供される。
前記半導体装置において、
さらに、
前記第2の半導体と金属の化合物層上に形成された第2のコンタクトと
前記第4の半導体と金属の化合物層上に形成された第3のコンタクトと、
前記ゲート電極上に形成された第4のコンタクトと、
前記共通のコンタクトに接続される出力配線と、
前記第4のコンタクトに接続される入力配線と、
前記第2のコンタクトに接続される第1の電源配線と、
前記第3のコンタクトに接続される第2の電源配線と、
を有することを特徴とする。
前記半導体装置において、
前記第1の第1導電型高濃度半導体層は、第1のp+型半導体層であり、
前記第2の第1導電型高濃度半導体層は、第2のp+型半導体層であり、
前記第1の第2導電型高濃度半導体層は、第1のn+型半導体層であり、
前記第2の第2導電型高濃度半導体層は、第2のn+型半導体層である。
第2の弧状半導体層の第2のゲート絶縁膜の周囲の一部に接する弧の長さをWnとし、島状半導体層の外周長をWpとしたとき、
Wp≒2Wnであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
第2の弧状半導体層の第2のゲート絶縁膜の周囲の一部に接する弧の長さをWnとし、島状半導体層の外周長をWpとしたとき、
WpがWnより大きいことを特徴とする前記記載の半導体装置である。
第2の弧状半導体層のチャネル長をLnとし、島状半導体層のチャネル長をLpとしたとき、
Ln≒Lpであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
Wp≒2WnかつLn≒Lpであることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、
Wp>WnかつLn≒Lpであることを特徴とする前記記載の半導体装置である。
第1のゲート絶縁膜は、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
島状半導体層の上部に配置された第1のp+型半導体層と、
島状半導体層の下部に配置された第2のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート絶縁膜は、
ゲート電極と、
ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層と、
第2の弧状半導体層の上部に配置された第1のn+型半導体層と、
第2の弧状半導体層の下部に配置された第2のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
島状半導体層は島状シリコン層であり、
第2の弧状半導体層は第2の弧状シリコン層であり、
n+型半導体層は、n+型シリコン層であり、
p+型半導体層は、p+型シリコン層であることを特徴とする前記記載の半導体装置である。
島状シリコン層は、n型もしくはノンドープの島状シリコン層であり、
第2の弧状シリコン層は、p型もしくはノンドープの弧状シリコン層であることを特徴とする前記記載の半導体装置である。
インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、
前記第2の半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層及び前記第1の第2導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置
により、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層と、
前記第2の弧状半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の弧状半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層及び前記第1の第2導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置
により、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層と、
前記第2の弧状半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の弧状半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層の上に形成された第1の半導体と金属の化合物層と、
前記第2の第1導電型高濃度半導体層の水平方向に延びる延長部上に形成された第2の半導体と金属の化合物層と、
前記第1の第2導電型高濃度半導体層の上に形成された第3の半導体と金属の化合物層と、
前記第2の第2導電型高濃度半導体層の水平方向に延びる延長部上に形成された第4の半導体と金属の化合物層と、
前記第1の半導体と金属の化合物層上に形成され、
前記第3の半導体と金属の化合物層上に形成された共通のコンタクトと、
前記共通のコンタクトに接続される出力配線とを有することを特徴とする半導体装置
により、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
前記半導体装置において、
さらに、
前記第2の半導体と金属の化合物層上に形成された第2のコンタクトと
前記第4の半導体と金属の化合物層上に形成された第3のコンタクトと、
前記ゲート電極上に形成された第4のコンタクトと、
前記共通のコンタクトに接続される出力配線と、
前記第4のコンタクトに接続される入力配線と、
前記第2のコンタクトに接続される第1の電源配線と、
前記第3のコンタクトに接続される第2の電源配線と、
を有すること
により、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
前記第1の第1導電型高濃度半導体層は、第1のp+型半導体層であり、
前記第2の第1導電型高濃度半導体層は、第2のp+型半導体層であり、
前記第1の第2導電型高濃度半導体層は、第1のn+型半導体層であり、
前記第2の第2導電型高濃度半導体層は、第2のn+型半導体層である前記半導体装置
により、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
第2の弧状半導体層の第2のゲート絶縁膜の周囲の一部に接する弧の長さをWnとし、島状半導体層の外周長をWpとしたとき、
Wp≒2Wnであることを特徴とする前記記載の半導体装置
により、pMOSトランジスタのゲート幅がnMOSトランジスタのゲート幅の二倍である、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、
第2の弧状半導体層の第2のゲート絶縁膜の周囲の一部に接する弧の長さをWnとし、島状半導体層の外周長をWpとしたとき、
WpがWnより大きいことを特徴とする前記記載の半導体装置
により、pMOSトランジスタのゲート幅がnMOSトランジスタのゲート幅より大きい、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
第2の弧状半導体層のチャネル長をLnとし、島状半導体層のチャネル長をLpとしたとき、
Ln≒Lpであることを特徴とする前記記載の半導体装置
により、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
また、本発明では、Wp≒2WnかつLn≒Lpであることを特徴とする前記記載の半導体装置により、pMOSトランジスタのゲート領域がnMOSトランジスタのゲート領域の二倍である、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
Wp≒2WnかつLn≒Lpとすることにより、ホールの移動度は電子の移動度の半分であるので、nMOSトランジスタの電流駆動力とpMOSトランジスタの電流駆動力を同じにすることができ、インバータのしきい値電圧を電源電圧の半分とすることができる。
また、本発明では、Wp>WnかつLn≒Lpであることを特徴とする前記記載の半導体装置により、pMOSトランジスタのゲート領域がnMOSトランジスタのゲート領域より大きい、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
第1のゲート絶縁膜は、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
島状半導体層の上部に配置された第1のp+型半導体層と、
島状半導体層の下部に配置された第2のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート絶縁膜は、
ゲート電極と、
ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層と、
第2の弧状半導体層の上部に配置された第1のn+型半導体層と、
第2の弧状半導体層の下部に配置された第2のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置
により、
pMOSトランジスタ、nMOSトランジスタともにエンハンスメント型とすることができる。
島状シリコン層114の周囲を取り囲む第1のゲート絶縁膜125と、
第1のゲート絶縁膜125の周囲を取り囲むゲート電極126と、
ゲート電極126の周囲の一部を取り囲む第2のゲート絶縁膜125と、
第2のゲート絶縁膜125の周囲の一部に接する第2の弧状シリコン層113と、
島状シリコン層114の上部に配置された第1のp+型シリコン層131と、
島状シリコン層114の下部に配置された第2のp+型シリコン層122と、
第2の弧状シリコン層113の上部に配置された第1のn+型シリコン層129と、
第2の弧状シリコン層113の下部に配置された第2のn+型シリコン層120と、
を有し、
第1のp+型シリコン層131の上に形成された第1のシリコンと金属の化合物層135と、
第2のp+型シリコン層122の水平方向に延びる延長部上に形成された第2のシリコンと金属の化合物層136と、
第1のn+型シリコン層129の上に形成された第3のシリコンと金属の化合物層134と、
第2のn+型シリコン層120の水平方向に延びる延長部上に形成された第4のシリコンと金属の化合物層133と、
第1のシリコンと金属の化合物層135上と、第3のシリコンと金属の化合物層134上に形成された共通のコンタクト143と、
第2のシリコンと金属の化合物層136上に形成された第2のコンタクト144と、
第4のシリコンと金属の化合物層133上に形成された第3のコンタクト142と、
ゲート電極126上に形成された第4のコンタクト145と、
共通のコンタクト143に接続される出力配線147と、
第4のコンタクト145に接続される入力配線149と、
第2のコンタクト144に接続される第1の電源配線148と、
第3のコンタクト142に接続される第2の電源配線146と、
が形成される。
なお、共通のコンタクト143は、第1のシリコンと金属の化合物層135と、第3のシリコンと金属の化合物層134とにそれぞれ接続される物理的に別個のコンタクトとして形成してもよい。
第1のゲート絶縁膜125の周囲を取り囲むゲート電極126と、
島状シリコン層114の上部に配置された第1のp+型シリコン層131と、
島状シリコン層114の下部に配置された第2のp+型シリコン層122と、
でpMOS SGTが形成される。
ゲート電極126の周囲の一部を取り囲む第2のゲート絶縁膜125と、
第2のゲート絶縁膜125の周囲の一部に接する第2の弧状シリコン層113と、
第2の弧状シリコン層113の上部に配置された第1のn+型シリコン層129と、
第2の弧状シリコン層113の下部に配置された第2のn+型シリコン層120と、
でnMOSトランジスタが形成される。
Wp≒2Wnであることを特徴し、
第2の弧状シリコン層113のチャネル長をLnとし、島状シリコン層114のチャネル長をLpとしたとき、
Ln≒Lpであることを特徴とすること
により、
pMOSトランジスタのゲート幅は、nMOSトランジスタのゲート幅の二倍となり、
高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供することができる。
なお、Wp>Wn、かつ、Ln≒Lpとして設計することにより、pMOSトランジスタのゲート幅がnMOSトランジスタのゲート幅より大きい、高集積なSGTを用いたCMOSインバータ回路からなる半導体装置を提供してもよい。
第2のゲート絶縁膜125は、ゲート電極126と、第2のゲート絶縁膜125と、第2の弧状シリコン層113と、第1のn+型シリコン層129と、第2のn+型シリコン層120と、で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
ゲート電極125は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることにより、
nMOSトランジスタ、pMOSトランジスタをカットオフすることができる。
以上により、この発明に係る半導体装置の構造が形成される。
102.p型もしくはノンドープのシリコン層
103.レジスト
104.n型もしくはノンドープのシリコン層
105.酸化膜
106.窒化膜
107.レジスト
108.酸化膜
109.窒化膜
110.レジスト
111.レジスト
112.レジスト
113.第2の弧状シリコン層
114.島状シリコン層
115.p型もしくはノンドープのシリコン層
116.窒化膜
117.窒化膜サイドウォール
118.窒化膜サイドウォール
119.レジスト
120.n+型シリコン層
121.レジスト
122.p+型シリコン層
123.酸化膜
124.レジスト
125.ゲート絶縁膜、高誘電体膜
126.ゲート電極、金属
127.酸化膜
128.レジスト
129.n+型シリコン層
130.レジスト
131.p+型シリコン層
132.レジスト
133.シリコンと金属の化合物層
134.シリコンと金属の化合物層
135.シリコンと金属の化合物層
136.シリコンと金属の化合物層
137.層間膜
138.コンタクト孔
139.コンタクト孔
140.コンタクト孔
141.コンタクト孔
142.コンタクト
143.コンタクト
144.コンタクト
145.コンタクト
146.電源配線
147.出力配線
148.電源配線
149.入力配線
Claims (12)
- インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、
前記第2の半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層及び前記第1の第2導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置。 - インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層と、
前記第2の弧状半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の弧状半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層及び前記第1の第2導電型高濃度半導体層の上部に互いを接続する共通のコンタクトを有することを特徴とする半導体装置。 - インバータとして機能する第1のトランジスタと第2のトランジスタとを備えた半導体装置であって、
前記第1のトランジスタは、
島状半導体層と、
島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲を取り囲むゲート電極と、
前記島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
前記島状半導体層の下部に配置された第2の第1導電型高濃度半導体層とから構成されており、
前記第2のトランジスタは、
前記ゲート電極と、
前記ゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲の一部に接する第2の弧状半導体層と、
前記第2の弧状半導体層の上部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第1の第2導電型高濃度半導体層と、
前記第2の弧状半導体層の下部に配置され、前記第1導電型高濃度半導体層と反対の極性を有する第2の第2導電型高濃度半導体層とから構成されており、
前記第1の第1導電型高濃度半導体層の上に形成された第1の半導体と金属の化合物層と、
前記第2の第1導電型高濃度半導体層の水平方向に延びる延長部上に形成された第2の半導体と金属の化合物層と、
前記第1の第2導電型高濃度半導体層の上に形成された第3の半導体と金属の化合物層と、
前記第2の第2導電型高濃度半導体層の水平方向に延びる延長部上に形成された第4の半導体と金属の化合物層と、
前記第1の半導体と金属の化合物層及び
前記第3の半導体と金属の化合物層の上に形成された共通のコンタクトと、
前記共通のコンタクトに接続される出力配線とを有することを特徴とする半導体装置。 - さらに、
前記第2の半導体と金属の化合物層上に形成された第2のコンタクトと
前記第4の半導体と金属の化合物層上に形成された第3のコンタクトと、
前記ゲート電極上に形成された第4のコンタクトと、
前記共通のコンタクトに接続される出力配線と、
前記第4のコンタクトに接続される入力配線と、
前記第2のコンタクトに接続される第1の電源配線と、
前記第3のコンタクトに接続される第2の電源配線と、
を有することを特徴とする請求項3に記載の半導体装置。 - 前記第1の第1導電型高濃度半導体層は、第1のp+型半導体層であり、
前記第2の第1導電型高濃度半導体層は、第2のp+型半導体層であり、
前記第1の第2導電型高濃度半導体層は、第1のn+型半導体層であり、
前記第2の第2導電型高濃度半導体層は、第2のn+型半導体層であることを特徴とする請求項3又は4に記載の半導体装置。 - 前記第2の弧状半導体層の前記第2のゲート絶縁膜の周囲の一部に接する弧の長さをWnとし、前記島状半導体層の外周長をWpとしたとき、
Wp≒2Wnであることを特徴とする請求項2から5のいずれか1つに記載の半導体装置。 - 前記第2の弧状半導体層の前記第2のゲート絶縁膜の周囲の一部に接する弧の長さをWnとし、前記島状半導体層の外周長をWpとしたとき、
WpがWnより大きいことを特徴とする請求項2から5のいずれか1つに記載の半導体装置。 - 前記第2の弧状半導体層のチャネル長をLnとし、前記島状半導体層のチャネル長をLpとしたとき、
Ln≒Lpであることを特徴とする請求項2から7のいずれか1つに記載の半導体装置。 - 前記第1のゲート絶縁膜は、前記第1のゲート絶縁膜と、前記ゲート電極と、前記島状半導体層と、前記第1のp+型半導体層と、前記第2のp+型半導体層と、で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
前記第2のゲート絶縁膜は、前記ゲート電極と、前記第2のゲート絶縁膜と、前記第2の弧状半導体層と、前記第1のn+型半導体層と、前記第2のn+型半導体層と、で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
前記ゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項5から8のいずれか1つに記載の半導体装置。 - 前記半導体と金属の化合物層は、シリコンと金属の化合物層である請求項3から5のいずれか1つに記載の半導体装置。
- 前記島状半導体層は島状シリコン層であり、
前記第2の弧状半導体層は第2の弧状シリコン層であり、
前記n+型半導体層は、n+型シリコン層であり、
前記p+型半導体層は、p+型シリコン層であることを特徴とする請求項5から10のいずれか1つに記載の半導体装置。 - 前記島状シリコン層は、n型もしくはノンドープの島状シリコン層であり、
前記第2の弧状シリコン層は、p型もしくはノンドープの弧状シリコン層であることを特徴とする請求項11に記載の半導体装置。
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