JP2010283181A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1の島状半導体層の周囲上に少なくとも一部に接して第1のゲート絶縁膜が存在し、第1のゲート絶縁膜に第1のゲート電極の一面が接し、該第1のゲート電極の他面に第2のゲート絶縁膜が接し、第2のゲート絶縁膜に少なくとも第2の半導体層が接して、第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、を有することを特徴とするインバータを用いたSRAMにより、上記課題を解決する。
【選択図】図1
Description
102.p+型シリコン層
103.p型もしくはノンドープのシリコン層
104.レジスト
105.n型もしくはノンドープのシリコン層
106.n型もしくはノンドープのシリコン層
107.酸化膜
108.窒化膜
109〜112.レジスト
113〜116.窒化膜
117〜119.酸化膜
121.酸化膜
122〜125.酸化膜サイドウォール
126.窒化膜
127.窒化膜サイドウォール、窒化膜ハードマスク
128〜129.窒化膜サイドウォール
130.窒化膜サイドウォール、窒化膜ハードマスク
131〜136.レジスト
137.第1の島状シリコン層
138.第5の島状シリコン層
139.第6の島状シリコン層
140.第3の島状シリコン層
141.第2のシリコン層
142.第4のシリコン層
143〜144.p+型シリコン層
145.窒化膜
146〜151.窒化膜サイドウォール
152〜153.レジスト
154〜159.n+型シリコン層
160.レジスト
161〜164.p+型シリコン層
165.酸化膜
166.レジスト
167.high−K膜
168.金属
169.窒化膜
170〜173.レジスト
174〜177.窒化膜ハードマスク
178〜181.ゲート電極
182.窒化膜
183〜186.窒化膜サイドウォール
187〜190.ゲート絶縁膜、high−K膜
191〜194.レジスト
195.窒化膜、窒化膜サイドウォール
196〜205.シリコンと金属の化合物層
206.層間膜
207〜208.コンタクト孔
209〜210.コンタクト
211.層間膜
212〜219.コンタクト孔
220〜227.コンタクト
228〜235.第1メタル
236.層間膜
237.第1のインバータ
239.第1の選択トランジスタ
240.第2のインバータ
242.第2の選択トランジスタ
301〜318.出力端子
319〜336.インバータ
337〜354.選択トランジスタ
355〜372.入力端子
373〜390.コンタクト
391〜402.ゲート電極
403〜456.コンタクト
457〜494.第1メタル
495〜514.第1ビア
515〜531.第2メタル
532〜545.第2ビア
546〜554.第3メタル
555〜560.第4メタル
561〜566.第3ビア
Claims (13)
- 第1の島状半導体層の周囲上に少なくとも一部に接して第1のゲート絶縁膜が存在し、
第1のゲート絶縁膜に第1のゲート電極の一面が接し、
該第1のゲート電極の他面に第2のゲート絶縁膜が接し、
第2のゲート絶縁膜に少なくとも第2の半導体層が接して、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する一行一列目に配置される第1のインバータと、
第3の島状半導体層の周囲上に少なくとも一部に接して第3のゲート絶縁膜が存在し、
第3のゲート絶縁膜に第2のゲート電極の一面が接し、
該第2のゲート電極の他面に第4のゲート絶縁膜が接し、
第4のゲート絶縁膜に少なくとも第4の半導体層が接して、
第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する二行二列目に配置される第2のインバータと、
第5の島状半導体層の周囲上に少なくとも一部に接して第5のゲート絶縁膜が存在し、
第5のゲート絶縁膜に第3のゲート電極の一部が接し、
第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、
第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、
を有する一行二列目に配置される第1の選択トランジスタと、
第6の島状半導体層の周囲上に少なくとも一部に接して第6のゲート絶縁膜が存在し、
第6のゲート絶縁膜に第4のゲート電極の一部が接し、
第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、
第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、
を有する二行一列目に配置される第2の選択トランジスタと、
を有することを特徴とする半導体装置。 - 第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する一行一列目に配置される第1のインバータと、
第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、
第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する二行二列目に配置される第2のインバータと、
第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、
第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、
を有する一行二列目に配置される第1の選択トランジスタと、
第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、
第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、
を有する二行一列目に配置される第2の選択トランジスタと、
を有することを特徴とする半導体装置。 - 第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、
第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、
第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、
第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、
第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、
を有する一行一列目に配置される第1のインバータと、
第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、
第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、
第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、
第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、
第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、
を有する二行二列目に配置される第2のインバータと、
第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、
第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、
を有する一行二列目に配置される第1の選択トランジスタと、
第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、
第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、
を有する二行一列目に配置される第2の選択トランジスタと、
第2の第1導電型高濃度半導体層と第2の第2導電型高濃度半導体層と第8の第2導電型高濃度半導体層との下部に配置された第5の第1導電型高濃度半導体層と、
第4の第1導電型高濃度半導体層と第4の第2導電型高濃度半導体層と第6の第2導電型高濃度半導体層との下部に配置された第6の第1導電型高濃度半導体層と、
第2の第2導電型高濃度半導体層と第5の第1導電型高濃度半導体層の側壁の一部に形成された第1の半導体と金属の化合物層と、
第8の第2導電型高濃度半導体層と第5の第1導電型高濃度半導体層とに形成された第2の半導体と金属の化合物層と、
第4の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層の側壁の一部に形成された第3の半導体と金属の化合物層と、
第6の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層とに形成された第4の半導体と金属の化合物層と、
第1の第1導電型高濃度半導体層に形成された第5の半導体と金属の化合物層と、
第1の第2導電型高濃度半導体層に形成された第6の半導体と金属の化合物層と、
第3の第1導電型高濃度半導体層に形成された第7の半導体と金属の化合物層と、
第3の第2導電型高濃度半導体層に形成された第8の半導体と金属の化合物層と、
第5の第2導電型高濃度半導体層に形成された第9の半導体と金属の化合物層と、
第7の第2導電型高濃度半導体層に形成された第10の半導体と金属の化合物層と、
第1のゲート電極と第4の半導体と金属の化合物層を接続する第1のコンタクトと、
第2のゲート電極と第2の半導体と金属の化合物層を接続する第2のコンタクトと、
を有することを特徴とする半導体装置。 - 第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、
第1の島状半導体層の上部に配置された第1のp+型半導体層と、
第1の島状半導体層の下部に配置された第2のp+型半導体層と、
第2の半導体層の上部に配置された第1のn+型半導体層と、
第2の半導体層の下部に配置された第2のn+型半導体層と、
を有する一行一列目に配置される第1のインバータと、
第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、
第3の島状半導体層の上部に配置された第3のp+型半導体層と、
第3の島状半導体層の下部に配置された第4のp+型半導体層と、
第4の半導体層の上部に配置された第3のn+型半導体層と、
第4の半導体層の下部に配置された第4のn+型半導体層と、
を有する二行二列目に配置される第2のインバータと、
第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第5の島状半導体層の上部に配置された第5のn+型半導体層と、
第5の島状半導体層の下部に配置された第6のn+型半導体層と、
を有する一行二列目に配置される第1の選択トランジスタと、
第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第6の島状半導体層の上部に配置された第7のn+型半導体層と、
第6の島状半導体層の下部に配置された第8のn+型半導体層と、
を有する二行一列目に配置される第2の選択トランジスタと、
を有することを特徴とする半導体装置。 - 第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、
第1の島状半導体層の上部に配置された第1のp+型半導体層と、
第1の島状半導体層の下部に配置された第2のp+型半導体層と、
第2の半導体層の上部に配置された第1のn+型半導体層と、
第2の半導体層の下部に配置された第2のn+型半導体層と、
を有する一行一列目に配置される第1のインバータと、
第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、
第3の島状半導体層の上部に配置された第3のp+型半導体層と、
第3の島状半導体層の下部に配置された第4のp+型半導体層と、
第4の半導体層の上部に配置された第3のn+型半導体層と、
第4の半導体層の下部に配置された第4のn+型半導体層と、
を有する二行二列目に配置される第2のインバータと、
第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、
第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、
第5の島状半導体層の上部に配置された第5のn+型半導体層と、
第5の島状半導体層の下部に配置された第6のn+型半導体層と、
を有する一行二列目に配置される第1の選択トランジスタと、
第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、
第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、
第6の島状半導体層の上部に配置された第7のn+型半導体層と、
第6の島状半導体層の下部に配置された第8のn+型半導体層と、
を有する二行一列目に配置される第2の選択トランジスタと、
第2のp+型半導体層と第2のn+型半導体層と第8のn+型半導体層との下部に配置された第5のp+型半導体層と、
第4のp+型半導体層と第4のn+型半導体層と第6のn+型半導体層との下部に配置された第6のp+型半導体層と、
第2のn+型半導体層と第5のp+型半導体層の側壁の一部に形成された第1の半導体と金属の化合物層と、
第8のn+型半導体層と第5のp+型半導体層とに形成された第2の半導体と金属の化合物層と、
第4のn+型半導体層と第6のp+型半導体層の側壁の一部に形成された第3の半導体と金属の化合物層と、
第6のn+型半導体層と第6のp+型半導体層とに形成された第4の半導体と金属の化合物層と、
第1のp+型半導体層に形成された第5の半導体と金属の化合物層と、
第1のn+型半導体層に形成された第6の半導体と金属の化合物層と、
第3のp+型半導体層に形成された第7の半導体と金属の化合物層と、
第3のn+型半導体層に形成された第8の半導体と金属の化合物層と、
第5のn+型半導体層に形成された第9の半導体と金属の化合物層と、
第7のn+型半導体層に形成された第10の半導体と金属の化合物層と、
第1のゲート電極と第4の半導体と金属の化合物層を接続する第1のコンタクトと、
第2のゲート電極と第2の半導体と金属の化合物層を接続する第2のコンタクトと、
を有することを特徴とする半導体装置。 - 第2の半導体層の第2のゲート絶縁膜の周囲の一部に接する弧の長さをWn1とし、第1の島状半導体層の外周長をWp1としたとき、
Wp1≒2Wn1であることを特徴とする請求項4、5のうちいずれか一項に記載の半導体装置。 - 第4の半導体層の第4のゲート絶縁膜の周囲の一部に接する弧の長さをWn2とし、第3の島状半導体層の外周長をWp2としたとき、
Wp2≒2Wn2であることを特徴とする請求項4、5のうちいずれか一項に記載の半導体装置。 - 第2の半導体層のチャネル長をLn1とし、第1の島状半導体層のチャネル長をLp1としたとき、
Ln1≒Lp1であることを特徴とする請求項4、5のうちいずれか一項に記載の半導体装置。 - 第4の半導体層のチャネル長をLn2とし、第3の島状半導体層のチャネル長をLp2としたとき、
Ln2≒Lp2であることを特徴とする請求項4、5のうちいずれか一項に記載の半導体装置。 - 第1のゲート絶縁膜は、
第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、
第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、
第1の島状半導体層の上部に配置された第1のp+型半導体層と、
第1の島状半導体層の下部に配置された第2のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート絶縁膜は、
ゲート電極と、
第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、
第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、
第2の半導体層の上部に配置された第1のn+型半導体層と、
第2の半導体層の下部に配置された第2のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第1のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、
第3のゲート絶縁膜は、
第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、
第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、
第3の島状半導体層の上部に配置された第3のp+型半導体層と、
第3の島状半導体層の下部に配置された第4のp+型半導体層と、
で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第4のゲート絶縁膜は、
第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、
第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、
第4の半導体層の上部に配置された第3のn+型半導体層と、
第4の半導体層の下部に配置された第4のn+型半導体層と、
で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、
第2のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする請求項4乃至9のうちいずれか一項に記載の半導体装置。 - 半導体と金属の化合物層は、シリコンと金属の化合物層である請求項5に記載の半導体装置。
- 第1の島状半導体層は第1の島状シリコン層であり、
第3の島状半導体層は第3の島状シリコン層であり、
第5の島状半導体層は第5の島状シリコン層であり、
第6の島状半導体層は第6の島状シリコン層であり、
第2の半導体層は第2のシリコン層であり、
第4の半導体層は第4のシリコン層であり、
n+型半導体層は、n+型シリコン層であり、
p+型半導体層は、p+型シリコン層であることを特徴とする請求項4乃至11のうちいずれか一項に記載の半導体装置。 - 第1の島状シリコン層は第1のn型もしくはノンドープの島状シリコン層であり、
第3の島状シリコン層は第3のn型もしくはノンドープの島状シリコン層であり、
第5の島状シリコン層は第5のp型もしくはノンドープの島状シリコン層であり、
第6の島状シリコン層は第6のp型もしくはノンドープの島状シリコン層であり、
第2のシリコン層は第2のp型もしくはノンドープのシリコン層であり、
第4のシリコン層は第4のp型もしくはノンドープのシリコン層であることを特徴とする請求項12に記載の半導体装置。
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