JP5426032B2 - 半導体装置とその製造方法 - Google Patents

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Description

この発明は、半導体装置に関するものである。
半導体集積回路、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のSurrounding Gate Transistor（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。
また、ＳＧＴの製造方法は、柱状半導体層を形成後、ゲート導電膜を堆積し、平坦化し、ハードマスクを平坦化のストッパとし、エッチバックして所望の長さにし、その後、絶縁膜サイドウォールを形成し、ゲート配線をパターニングした後、ゲート導電膜をエッチングすることが、提案されている（特許文献４）。ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。この高集積かつ高性能で高い歩留まりを得るＳＧＴの製造方法によると、ＳＧＴのゲート電極の上面は、柱状半導体層の上面より低くなる。
一方で、ＣＭＯＳインバータを高集積化するため、島状半導体の周りにゲート電極を形成してＮＭＯＳトランジスタを構成し、更に、該ゲート電極のまわりに筒状半導体層を形成してＰＭＯＳトランジスタを構成したＣＭＯＳ構造が提案されている。（特許文献５）。特許文献５のＣＭＯＳ構造において、ゲート電極は、島状半導体と筒状半導体層に囲まれるため、ゲート電極に電圧を印加するために、ゲート電極と同一材料のゲート配線を筒状半導体層の上を通して配線している。従って、ゲート電極の上面は、特許文献５の図６にあるように、筒状半導体層の上面より高くなる。すなわち、上記特許文献４の製法を用いることが困難である。
また、スタティック型メモリセルにおいて、ドライバトランジスタの電流駆動力を、アクセストランジスタの電流駆動力の２倍とすることにより、動作安定性を確保することが知られている（非特許文献１）。
ＮＭＯＳ ＳＧＴのアクセストランジスタと、島状半導体層の周りにゲート電極を形成してＮＭＯＳ ＳＧＴドライバトランジスタを構成し、更に、該ゲート電極のまわりに筒状半導体層を形成してＰＭＯＳロードトランジスタを構成したＣＭＯＳ構造とでスタティック型メモリセルを構成しようとすると、動作安定性を確保するためにドライバトランジスタの電流駆動力を、アクセストランジスタの電流駆動力の２倍とすることを実現しようとすると、ゲート幅を２倍にしなければならないため、ＮＭＯＳ ＳＧＴドライバトランジスタを２本使用することとなる。すなわち、メモリセル面積が増大してしまう。
また、スタティック型メモリセルの微細化が進むと、寸法縮小により、記憶ノードに接続されるＭＯＳトランジスタのゲート容量や、拡散層容量が減少し、このとき外部からスタティック型メモリセルに放射線が照射されると、半導体基板内で放射線の飛程に沿って、電子正孔対が発生し、その電子正孔対の少なくとも一方がドレインを形成する拡散層に流れ込みデータの反転が生じ、正しいデータの保持ができなくなるというソフトエラー現象が生じる。このソフトエラー現象は、メモリセルの微細化が進むほど、記憶ノードに接続されるＭＯＳトランジスタのゲート容量や、拡散層容量の減少が、放射線で発生する電子正孔対に比し顕著になるため、近年微細化の進んだスタティック型メモリセルにおいて重大な問題となっている。そこで、スタティック型メモリセルの記憶ノードにキャパシタを形成し、記憶ノードに十分な電荷量を確保することでソフトエラーを回避し、動作安定性を確保することが報告されている（特許文献６）。
特開平２−７１５５６ 特開平２−１８８９６６ 特開平３−１４５７６１ 特開２００９−１８２３１７ 特開平３−２２５８７３ 特開２００８−２２７３４４
H. Kawasaki, M. Khater, M. Guillorn, N. Fuller, J. Chang, S. Kanakasabapathy, L. Chang, R. Muralidhar, K. Babich, Q. Yang, J. Ott, D. Klaus, E. Kratschmer, E. Sikorski, R. Miller, R. Viswanathan, Y. Zhang, J. Silverman, Q. Ouyang, A. Yagishita, M. Takayanagi, W. Haensch, and K. Ishimaru, "Demonstration of Highly Scaled FinFET SRAM Cells with High- κ /Metal Gate and Investigation of Characteristic Variability for the 32 nm node and beyond", IEDM, pp.237-240, 2008.
そこで、本発明は、ＳＧＴを用いた高集積なスタティック型メモリセルを提供すること、加えて、動作安定性を確保したスタティック型メモリセルを提供することを目的とする。
上記目的を達成するために、本発明の第１の観点のスタティック型メモリセルは、
第１の島状半導体の周囲上を取り囲む第１のゲート絶縁膜と、
第１のゲート絶縁膜に第１面が接した第１のゲート電極と、
第１の島状半導体の上部に配置された第１の第１導電型高濃度半導体と、
第１の島状半導体の下部に配置された第２の第１導電型高濃度半導体と、
で第１のドライバトランジスタを構成し、
第１のゲート電極の第２面に第１面が接した第２のゲート絶縁膜と、
第２のゲート絶縁膜の第２面の一部に接するように形成された、平面視で弧状である第１の弧状半導体と、
第１の弧状半導体の上部に配置された第１の第２導電型高濃度半導体と、
第１の弧状半導体の下部に配置された第２の第２導電型高濃度半導体と、
で第１のロードトランジスタを構成し、
第１のゲート電極から延在する第１のゲート電極と同一の材料からなる第１のゲート配線と、
を有する一行一列目に配置される第１のインバータと、
第２の島状半導体の周囲上を取り囲む第３のゲート絶縁膜と、
第３のゲート絶縁膜に第１面が接した第２のゲート電極と、
第２の島状半導体の上部に配置された第３の第１導電型高濃度半導体と、
第２の島状半導体の下部に配置された第４の第１導電型高濃度半導体と、
で第２のドライバトランジスタを構成し、
第２のゲート電極の第２面に第１面が接した第４のゲート絶縁膜の第２面の一部に接するように形成された、平面視で弧状である第２の弧状半導体と、
第２の弧状半導体の上部に配置された第３の第２導電型高濃度半導体と、
第２の弧状半導体の下部に配置された第４の第２導電型高濃度半導体と、
で第２のロードトランジスタを構成し、
第２のゲート電極から延在する第２のゲート電極と同一の材料からなる第２のゲート配線と、
を有する二行二列目に配置される第２のインバータと、
第３の島状半導体の周囲上に少なくとも一部に接した第５のゲート絶縁膜と、
第５のゲート絶縁膜に一部が接した第３のゲート電極と、
第３の島状半導体の上部に配置された第５の第１導電型高濃度半導体と、
第３の島状半導体の下部に配置された第６の第１導電型高濃度半導体と、
を有する一行二列目に配置される第２のアクセストランジスタと、
第４の島状半導体の周囲上に少なくとも一部に接した第６のゲート絶縁膜と、
第６のゲート絶縁膜に一部が接した第４のゲート電極と、
第４の島状半導体の上部に配置された第７の第１導電型高濃度半導体と、
第４の島状半導体の下部に配置された第８の第１導電型高濃度半導体と、
を有する二行一列目に配置される第１のアクセストランジスタと、
を有し、
第１のゲート配線の上面は、第１の第２導電型高濃度半導体の上端より低く、
第２のゲート配線の上面は、第３の第２導電型高濃度半導体の上端より低く、
第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さは、
第１のアクセストランジスタの第７の第１導電型高濃度半導体と第８の第１導電型高濃度半導体との間の長さと、第２のアクセストランジスタの第５の第１導電型高濃度半導体と第６の第１導電型高濃度半導体との間の長さより短いことを特徴とする。
また、第１の弧状半導体の弦の長さは、第１のゲート電極の直径よりも同じか短いことを特徴とし、第２の弧状半導体層の弦の長さは、第２のゲート電極の直径よりも同じか短いことを特徴とすることが好ましい。
また、第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さは、第１のロードトランジスタの第１の第２導電型高濃度半導体と第２の第２導電型高濃度半導体との間の長さと、第２のロードトランジスタの第３の第２導電型高濃度半導体と第４の第２導電型高濃度半導体との間の長さより短いことを特徴とすることが好ましい。
また、第１のアクセストランジスタの第７の第１導電型高濃度半導体と第８の第１導電型高濃度半導体との間の長さと、第２のアクセストランジスタの第５の第１導電型高濃度半導体と第６の第１導電型高濃度半導体との間の長さは、第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さの１．３倍から３倍の間であることを特徴とすることが好ましい。
また、第１のロードトランジスタの第１の第２導電型高濃度半導体と第２の第２導電型高濃度半導体との間の長さと、第２のロードトランジスタの第３の第２導電型高濃度半導体と第４の第２導電型高濃度半導体との間の長さは、第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さの１．３倍から３倍の間であることを特徴とすることが好ましい。
また、第１、第２、第３、第４のゲート電極の上端から下端までの長さは同じであることを特徴とすることが好ましい。
また、第１のドライバトランジスタの第２の第１導電型高濃度半導体の上端と、第２のドライバトランジスタの第４の第１導電型高濃度半導体の上端は、第１のアクセストランジスタの第８の第１導電型高濃度半導体の上端と、第２のアクセストランジスタの第６の第１導電型高濃度半導体の上端より高いことを特徴とすることが好ましい。
また、第１のドライバトランジスタの第１の第１導電型高濃度半導体の下端と、第２のドライバトランジスタの第３の第１導電型高濃度半導体の下端は、第１のアクセストランジスタの第７の第１導電型高濃度半導体の下端と、第２のアクセストランジスタの第５の第１導電型高濃度半導体の下端より低いことを特徴とすることが好ましい。
また、第１のドライバトランジスタの第２の第１導電型高濃度半導体の上端と、第２のドライバトランジスタの第４の第１導電型高濃度半導体の上端は、第１のアクセストランジスタの第８の第１導電型高濃度半導体の上端と、第２のアクセストランジスタの第６の第１導電型高濃度半導体の上端より高く、第１のドライバトランジスタの第１の第１導電型高濃度半導体の下端と、第２のドライバトランジスタの第３の第１導電型高濃度半導体の下端は、第１のアクセストランジスタの第７の第１導電型高濃度半導体の下端と、第２のアクセストランジスタの第５の第１導電型高濃度半導体の下端より低いことを特徴とすることが好ましい。
また、第１のアクセストランジスタの第４の島状半導体の周囲長と、第２のアクセストランジスタの第３の島状半導体の周囲長とが、第１のドライバトランジスタの第１の島状半導体の周囲長と、第２のドライバトランジスタの第２の島状半導体の周囲長より短いことを特徴とすることが好ましい。
また、第２のゲート絶縁膜が、第１の弧状半導体を取り囲み、第１のゲート電極が、第２のゲート絶縁膜を取り囲み、第４のゲート絶縁膜が、第２の弧状半導体を取り囲み、第２のゲート電極が、第４のゲート絶縁膜を取り囲むことを特徴とすることが好ましい。
また、第１の弧状半導体の弦の長さは、第１のゲート電極の直径よりも同じか短いことを特徴とし、第２の弧状半導体の弦の長さは、第２のゲート電極の直径よりも同じか短いことを特徴とすることが好ましい。
また、第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さは、第１のアクセストランジスタの第７の第１導電型高濃度半導体と第８の第１導電型高濃度半導体との間の長さと、第２のアクセストランジスタの第５の第１導電型高濃度半導体と第６の第１導電型高濃度半導体との間の長さより短いことを特徴とすることが好ましい。
また、第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さは、第１のロードトランジスタの第１の第２導電型高濃度半導体と第２の第２導電型高濃度半導体との間の長さと、第２のロードトランジスタの第３の第２導電型高濃度半導体と第４の第２導電型高濃度半導体との間の長さより短いことを特徴とすることが好ましい。
また、第１のアクセストランジスタの第７の第１導電型高濃度半導体と第８の第１導電型高濃度半導体との間の長さと、第２のアクセストランジスタの第５の第１導電型高濃度半導体と第６の第１導電型高濃度半導体との間の長さは、第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さの１．３倍から３倍の間であることを特徴とすることが好ましい。
また、第１のロードトランジスタの第１の第２導電型高濃度半導体と第２の第２導電型高濃度半導体との間の長さと、第２のロードトランジスタの第３の第２導電型高濃度半導体と第４の第２導電型高濃度半導体との間の長さは、第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さの１．３倍から３倍の間であることを特徴とすることが好ましい。
また、第１、第２、第３、第４のゲート電極の上端から下端までの長さは同じであることを特徴とすることが好ましい。
また、第１のドライバトランジスタの第２の第１導電型高濃度半導体の上端と、第２のドライバトランジスタの第４の第１導電型高濃度半導体の上端は、第１のアクセストランジスタの第８の第１導電型高濃度半導体の上端と、第２のアクセストランジスタの第６の第１導電型高濃度半導体の上端より高いことを特徴とすることが好ましい。
また、第１のドライバトランジスタの第１の第１導電型高濃度半導体の下端と、第２のドライバトランジスタの第３の第１導電型高濃度半導体の下端は、第１のアクセストランジスタの第７の第１導電型高濃度半導体の下端と、第２のアクセストランジスタの第５の第１導電型高濃度半導体の下端より低いことを特徴とすることが好ましい。
また、第１のドライバトランジスタの第２の第１導電型高濃度半導体の上端と、第２のドライバトランジスタの第４の第１導電型高濃度半導体の上端は、第１のアクセストランジスタの第８の第１導電型高濃度半導体の上端と、第２のアクセストランジスタの第６の第１導電型高濃度半導体の上端より高く、第１のドライバトランジスタの第１の第１導電型高濃度半導体の下端と、第２のドライバトランジスタの第３の第１導電型高濃度半導体の下端は、第１のアクセストランジスタの第７の第１導電型高濃度半導体の下端と、第２のアクセストランジスタの第５の第１導電型高濃度半導体の下端より低いことを特徴とすることが好ましい。
また、第１のアクセストランジスタの第４の島状半導体の周囲長と、第２のアクセストランジスタの第３の島状半導体の周囲長が、第１のドライバトランジスタの第１の島状半導体の周囲長と、第２のドライバトランジスタの第２の島状半導体の周囲長より短いことを特徴とすることが好ましい。
また、第１の島状半導体からなる第１のドライバトランジスタに加えて、平面視で弧状である第３の弧状半導体からなる第３のドライバトランジスタを有し、第２の島状半導体からなる第２のドライバトランジスタに加えて、平面視で弧状である第４の弧状半導体からなる第４のドライバトランジスタを有することを特徴とすることが好ましい。
また、上記目的を達成するためのスタティック型メモリセルの製造方法は、第１のドライバトランジスタの第２の第１導電型高濃度半導体と、第２のドライバトランジスタの第４の第１導電型高濃度半導体とを形成した後に、第１のアクセストランジスタの第８の第１導電型高濃度半導体と、第２のアクセストランジスタの第６の第１導電型高濃度半導体とを形成することを特徴とする。
また、上記目的を達成するためのスタティック型メモリセルの製造方法は、第１のドライバトランジスタの第１の第１導電型高濃度半導体と、第２のドライバトランジスタの第３の第１導電型高濃度半導体を形成するためのイオン注入のエネルギー量が、第１のアクセストランジスタの第７の第１導電型高濃度半導体と、第２のアクセストランジスタの第５の第１導電型高濃度半導体を形成するためのイオン注入のエネルギー量より高いことを特徴とする。
本発明によれば、ＮＭＯＳ ＳＧＴのアクセストランジスタと、島状半導体の周りにゲート電極を形成してＮＭＯＳ ＳＧＴドライバトランジスタを構成し、更に、該ゲート電極のまわりに平面視で弧状である弧状半導体を形成してＰＭＯＳロードトランジスタを構成したＣＭＯＳ構造とでスタティック型メモリセルを構成することで高集積なスタティック型メモリセルを提供することができる。また、第１のゲート配線の上面は、第１の第２導電型高濃度半導体の上端より低く、第２のゲート配線の上面は、第３の第２導電型高濃度半導体の上端より低くすることができるため、特許文献４の製法を使用することができ、ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。加えて、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることができ、動作安定性を確保したスタティック型メモリセルとその製造方法を提供することができる。
（ａ）は本発明の実施形態に係るスタティック型メモリセルの平面図である。（ｂ）は図１（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は図１（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルの平面図である。（ｂ）は図８（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は図８（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルのＸ−Ｘ’線での断面図である。（ｂ）は本発明の実施形態に係るスタティック型メモリセルのＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルの平面図である。（ｂ）は図１６（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は図１６（ａ）のＹ−Ｙ’線での断面図である。 （ａ）は本発明の実施形態に係るスタティック型メモリセルの平面図である。（ｂ）は図１７（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は図１７（ａ）のＹ−Ｙ’線での断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。 本発明の実施形態に係るスタティック型メモリセルの製造方法を説明するための断面図である。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態によって限定されるものではない。
図１に、本発明の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図１（ａ）は、平面図であり、図１（ｂ）は、Ｘ−Ｘ’断面図であり、図１（ｃ）は、Ｙ−Ｙ’断面図である。
図１に示すスタティック型メモリセルは、
第１の島状シリコン１４６の周囲上を取り囲む第１のゲート絶縁膜１０８と、第１のゲート絶縁膜１０８に第１面が接した第１のゲート電極１２３ａと、第１の島状シリコン１４６の上部に配置された第１のｎ＋型シリコン１１４と、第１の島状シリコン１４６の下部に配置された第２のｎ＋型シリコン１２０と、で第１のドライバトランジスタ１０２を構成し、
第１のゲート電極１２３ａの第２面に第１面が接した第２のゲート絶縁膜１０７と、第２のゲート絶縁膜１０７の第２面の一部に接するように形成された平面視で弧状である第１の弧状シリコン１４５と、第１の弧状シリコン１４５の上部に配置された第１のｐ＋型シリコン１１３と、第１の弧状シリコン１４５の下部に配置された第２のｐ＋型シリコン１１９と、で第１のロードトランジスタ１０１を構成し、
第１のゲート電極１２３ａから延在する第１のゲート電極と同一の材料からなる第１のゲート配線１２３ｂと、を有する一行一列目に配置される第１のインバータと、
第２の島状シリコンの周囲上を取り囲む第３のゲート絶縁膜１１１と、第３のゲート絶縁膜１１１に第１面が接した第２のゲート電極１２６ａと、第２の島状シリコンの上部に配置された第３のｎ＋型シリコン１１７と、第２の島状シリコンの下部に配置された第４のｎ＋型シリコン１２１と、で第２のドライバトランジスタ１０５を構成し、
第２のゲート電極１２６ａの第２面に第１面が接した第４のゲート絶縁膜１１２の第２面の一部に接するように形成された平面視で弧状である第２の弧状シリコンと、第２の弧状シリコンの上部に配置された第３のｐ＋型シリコン１１８と、第２の弧状シリコンの下部に配置された第４のｐ＋型シリコン１２２と、で第２のロードトランジスタ１０６を構成し、
第２のゲート電極１２６ａから延在する第２のゲート電極と同一の材料からなる第２のゲート配線１２６ｂと、を有する二行二列目に配置される第２のインバータと、
第３の島状シリコン１４７の周囲上に少なくとも一部に接した第５のゲート絶縁膜１０９と、第５のゲート絶縁膜１０９に一部が接した第３のゲート電極１２４ａと、第３の島状シリコン１４７の上部に配置された第５のｎ＋型シリコン１１５と、第３の島状シリコン１４７の下部に配置された第６のｎ＋型シリコン１２１と、を有する一行二列目に配置される第２のアクセストランジスタ１０３と、第４の島状シリコン２０１の周囲上に少なくとも一部に接した第６のゲート絶縁膜１１０と、第６のゲート絶縁膜１１０に一部が接した第４のゲート電極１２５ａと、第４の島状シリコン２０１の上部に配置された第７のｎ＋型シリコン１１６と、第４の島状シリコン２０１の下部に配置された第８のｎ＋型シリコン１２０と、を有する二行一列目に配置される第１のアクセストランジスタ１０４と、
を有し、
第１のゲート配線１２３ｂの上面は、第１のｐ＋型シリコン１１３の上端より低く、第２のゲート配線１２６ｂの上面は、第３のｐ＋型シリコン１１８の上端より低いことを特徴とする。
ＮＭＯＳ ＳＧＴのアクセストランジスタと、島状シリコンの周りにゲート電極を形成してＮＭＯＳ ＳＧＴドライバトランジスタを構成し、更に、該ゲート電極のまわりに弧状シリコンを形成してＰＭＯＳロードトランジスタを構成したＣＭＯＳ構造とでスタティック型メモリセルを構成することで高集積なスタティック型メモリセルを提供することができる。弧状シリコンは、島状シリコンの形状から自己整合工程を用いて作成することができるため、弧状シリコンと島状シリコンを近接させることができるからである。また、第１のゲート配線の上面は、第１のｐ＋型シリコンの上端より低く、第２のゲート配線の上面は、第３のｐ＋型シリコンの上端より低くすることができるため、特許文献４の製法を使用することができ、ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。
また、第１の弧状シリコン１４５の弦の長さ６０１は、第１のゲート電極１２３ａの直径６０２よりも同じか短く、第２の弧状シリコンの弦の長さ６０３は、第２のゲート電極１２６ａの直径６０４よりも同じか短くすることにより、第１のインバータと第２のインバータの最大幅が第１のゲート電極の直径及び第２のゲート電極の直径よりも同じか短いために、第１のインバータと第２のインバータの少なくとも列方向あるいは行方向の長さが第１のゲート電極の直径及び第２のゲート電極の直径より大きくなることはなく、ＳＲＡＭセルの縮小に効果が大きい。
第４のゲート電極１２５ａから延在する第４のゲート電極と同一の材料からなるゲート配線１２５ｂがあり、第３のゲート電極１２４ａから延在する第３のゲート電極と同一の材料からなるゲート配線１２４ｂがある。これらのゲート配線１２４ｂ、１２５ｂの上面も、第１のｐ＋型シリコン１１３の上端より低く、第３のｐ＋型シリコン１１８の上端より低い。そのため、特許文献４の製法を用いることができ、ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。
また、ｎ＋型シリコン１２０とｐ＋型シリコン１１９は、図１（ｂ）に示されるように、ゲート電極、ゲート配線がないところで隣接する。ゲート電極、ゲート配線がないところで隣接するため、ｎ＋型シリコン１２０とｐ＋型シリコン１１９は、シリサイド（図示なし）で接続される。特許文献５の図６では、その形状が筒状であるから、下部のｎ＋型シリコンとｐ＋型シリコンとをシリサイドで接続することは難しい。また、ｎ＋型シリコン１２１とｐ＋型シリコン１２２は、シリサイド（図示なし）で接続される。
また、ゲート配線１２３ｂとｎ＋型シリコン１２１は、コンタクト１２９で接続される。このコンタクト１２９の上面は、金属配線１３８、１３９の下面より低い位置にあることが望ましい。金属配線１３８、１３９の下面より低い位置にあることで、コンタクト１２９と金属配線１３８、１３９が断線するため、金属配線１３８、１３９を隣接することができるからである。また、ゲート配線１２６ｂとｎ＋型シリコン１２０は、コンタクト１３４で接続される。
また、ｐ＋型シリコン１１３上に、コンタクト１２７が形成される。コンタクト１２７は、隣接セルのｐ＋型シリコン上にも接続されることが望ましい。コンタクト数を減らすことができるからである。また、ｐ＋型シリコン１１８上にコンタクト１３６が形成される。
また、ｎ＋型シリコン１１４上に、コンタクト１２８が形成され、ｎ＋型シリコン１１７上に、コンタクト１３５が形成される。ｎ＋型シリコン１１５上にコンタクト１３０が形成され、ｎ＋型シリコン１１６上に、コンタクト１３３が形成される。また、ゲート配線１２４ｂ上に、コンタクト１３１が形成され、ゲート配線１２５ｂ上に、コンタクト１３２が形成される。
コンタクト１２７上には金属配線１３７が形成され、コンタクト１２８上には金属配線１３８が形成され、コンタクト１２９上には、金属配線１３９が形成され、コンタクト１３１上には、金属配線１４０が形成され、コンタクト１３２上には、金属配線１４１が形成され、コンタクト１３３上には、金属配線１４２が形成され、コンタクト１３５上には、金属配線１４３が形成され、コンタクト１３６上には、金属配線１４４が形成される。ここでは、コンタクト１２８と金属配線１３８は、コンタクトの上面積の半分で接続している。また、コンタクト１３０と金属配線１３９は、コンタクトの上面積の半分で接続している。このようにすることで、金属配線を密にすることができ、高集積化を可能とする。
素子の間には、素子分離膜１５０が形成され、ゲート電極、ゲート配線の下には、絶縁膜１５２、１５１、２０２が形成される。また、層間膜１５３が形成されている。
図２は、本発明の第２の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第１の実施形態の平面図（図１（ａ））と同じくなるので、本実施形態の平面図は省略してある。図２（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図２（ｂ）は、省略した平面図のＹ−Ｙ’断面である。
本実施形態において、第１のドライバトランジスタ１０２の第１のｎ＋型シリコン１１４と第２のｎ＋型シリコン１２０との間の長さと、第２のドライバトランジスタ１０５の第３のｎ＋型シリコン１１７と第４のｎ＋型シリコン１２１との間の長さは、第１のアクセストランジスタ１０４の第７のｎ＋型シリコン１１６と第８のｎ＋型シリコン１２０との間の長さと、第２のアクセストランジスタ１０３の第５のｎ＋型シリコン１１５と第６のｎ＋型シリコン１２１との間の長さより短い。
これにより、面積の増加無しに、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることができ、動作安定性を確保したスタティック型メモリセルを提供することができる。第２の実施形態では、ドライバトランジスタ１０２のゲート電極１２３ａとゲート配線１２３ｂの高さがゲート電極１２５ａ、１２４ａ、ゲート配線１２４ｂより低い。特許文献４の製法を用い、ハードマスクを平坦化のストッパとし、ゲート長をウェハ面内均一にした後、さらにゲート電極１２３ａ、ゲート配線１２３ｂのドライバトランジスタ近傍の部分をエッチングすることで、このような形状を形成できる。また、ドライバトランジスタのゲート長は、ロードトランジスタのゲート長より短くすることもできる。
図３は、本発明の第３の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第１及び第２の実施形態の平面図（図１（ａ））と同じくなるので、本実施形態の平面図は省略してある。図３（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図３（ｂ）は省略した平面図のＹ−Ｙ’断面である。
本実施形態において、第１のアクセストランジスタ１０４の第７のｎ＋型シリコン１１６と第８のｎ＋型シリコン１２０との間の長さと、第２のアクセストランジスタ１０３の第５のｎ＋型シリコン１１５と第６のｎ＋型シリコン１２１との間の長さは、第１のドライバトランジスタ１０２の第１のｎ＋型シリコン１１４と第２のｎ＋型シリコン１２０との間の長さと、第２のドライバトランジスタ１０５の第３のｎ＋型シリコン１１７と第４のｎ＋型シリコン１２１との間の長さの３倍である。また、ロードトランジスタのゲート長は、ドライバトランジスタのゲート長の３倍である。
図４は、本発明の第４の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第１乃至第３の実施形態の平面図（図１（ａ））と同じくなるので、本実施形態の平面図は省略してある。図４（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図４（ｂ）は省略した平面図のＹ−Ｙ’断面である。
本実施形態において、第１のアクセストランジスタ１０４の第７のｎ＋型シリコン１１６と第８のｎ＋型シリコン１２０との間の長さと、第２のアクセストランジスタ１０３の第５のｎ＋型シリコン１１５と第６のｎ＋型シリコン１２１との間の長さは、第１のドライバトランジスタ１０２の第１のｎ＋型シリコン１１４と第２のｎ＋型シリコン１２０との間の長さと、第２のドライバトランジスタ１０５の第３のｎ＋型シリコン１１７と第４のｎ＋型シリコン１２１との間の長さの１．３倍である。また、ロードトランジスタのゲート長は、ドライバトランジスタのゲート長の１．３倍である。
ドライバトランジスタのチャネル長を短くすればするほど動作安定性を確保できるようになるが、一方で短くすると、ショートチャネル効果がおこり、トランジスタをカットオフすることができなくなる。従って、求められる要求により適宜選べばよい。
図５は、本発明の第５の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第１乃至第４の実施形態の平面図（図１（ａ））と同じくなるので、本実施形態の平面図は省略してある。図５（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図５（ｂ）は省略した平面図のＹ−Ｙ’断面である。
本実施形態において、ゲート１２３ａ、１２４ａ、１２５ａ、１２６ａの物理ゲート長は同じである。ゲートの下端から上端までの長さ、すなわち物理ゲート長が同じであるから、島状シリコンを形成後、ゲート導電膜を堆積し、平坦化し、エッチバックして所望の長さにする前述のＳＧＴの製造方法を使用することができる。通常、チャネル長を短くするということは、物理ゲート長を短くすることであった。物理ゲート長を短くすると、ゲート容量が小さくなる。ゲート容量が小さくなると、ソフトエラーが発生し、動作安定性を確保できなくなる。
一方、図５は、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を２倍にしたにもかかわらず、ゲート容量は、小さくならない。すなわち、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の２倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。
また、第１のドライバトランジスタ１０２のｎ＋型シリコン１２０の上端と、第２のドライバトランジスタ１０５のｎ＋型シリコン１２１の上端は、第１のアクセストランジスタ１０４のｎ＋型シリコン１２０の上端と、第２のアクセストランジスタ１０３のｎ＋型シリコン１２１の上端より高い。このことにより、ドライバトランジスタ１０２、１０５は、ゲート電極１２３ａ、１２６ａとｎ＋型シリコン１２０、１２１間のオーバーラップ容量を大きくすることができる。ドライバトランジスタがカットオフしているときに、ゲート電極とｎ＋型シリコンとの間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる。
図６は、本発明の第６の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第１乃至第５の実施形態の平面図（図１（ａ））と同じくなるので、本実施形態の平面図は省略してある。図６（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図６（ｂ）は省略した平面図のＹ−Ｙ’断面である。
第１のドライバトランジスタ１０２のｎ＋型シリコン１１４の下端と、第２のドライバトランジスタ１０５のｎ＋型シリコン１１７の下端は、第１のアクセストランジスタ１０４のｎ＋型シリコン１１６の下端と、第２のアクセストランジスタ１０３のｎ＋型シリコン１１５の下端より低い。この実施形態でも、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を２倍にしたにもかかわらず、ゲート容量は、小さくならないので、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の２倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。
ただし、第５の実施形態（図５）のさらなる利点であった、ドライバトランジスタがカットオフしているときに、ゲート電極とｎ＋型シリコンとの間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる利点はない。ただし、記憶ノードが、トランジスタの上方にくるよう設計する場合には、さらにソフトエラーを回避する利点を持つこととなる。しかし、後に製造方法で述べるが、図５の形状を作成するには、ドライバトランジスタの島状シリコン下部のｎ＋型シリコンのためのイオン注入後、比較的長い熱処理を必要とする。ドライバトランジスタの島状シリコン上部のｎ＋型シリコンをイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のｎ＋型シリコンの下端をアクセストランジスタの島状シリコン上部のｎ＋型シリコンの下端より低いようにすることができる。すなわち、図５より熱処理を少なくすることができる。
図７は、本発明の第７の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第１乃至第５の実施形態の平面図（図１（ａ））と同じくなるので、本実施形態の平面図は省略してある。図７（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図７（ｂ）は省略した平面図のＹ−Ｙ’断面である。
第１のドライバトランジスタ１０２のｎ＋型シリコン１２０の上端と、第２のドライバトランジスタ１０５のｎ＋型シリコン１２１の上端は、第１のアクセストランジスタ１０４のｎ＋型シリコン１２０の上端と、第２のアクセストランジスタ１０３のｎ＋型シリコン１２１の上端より高く、第１のドライバトランジスタ１０２のｎ＋型シリコン１１４の下端と、第２のドライバトランジスタ１０５のｎ＋型シリコン１１７の下端は、第１のアクセストランジスタ１０４のｎ＋型シリコン１１６の下端と、第２のアクセストランジスタ１０３のｎ＋型シリコン１１５の下端より低い。
この実施形態でも、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保することができる。また、図５の利点であった、ソフトエラーを回避することもできる。ドライバトランジスタの島状シリコン下部のｎ＋型シリコンの拡散長さが短いため、図５の形状を作成するより少ない熱処理で形成できる。ドライバトランジスタの島状シリコン上部のｎ＋型シリコンをイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のｎ＋型シリコンの下端を、アクセストランジスタの島状シリコン上部のｎ＋型シリコンの下端より低いようにすることができる。すなわち、図５より熱処理を少なくすることができ、かつソフトエラーを回避することもできる。しかしながら、図５の形状と図６の形状と比べて製造工程が増える。
図８に、本発明の第８の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図８（ａ）は、平面図であり、図８（ｂ）は、Ｘ−Ｘ’断面図であり、図８（ｃ）は、Ｙ−Ｙ’断面図である。
図８において、第１のアクセストランジスタ１０４の第４の島状シリコン２０１の周囲長と、第２のアクセストランジスタ１０３の第３の島状シリコン１４７の周囲長とが、第１のドライバトランジスタ１０２の第１の島状シリコン１４６の周囲長と、第２のドライバトランジスタ１０５の第２の島状シリコンの周囲長より短い。これにより、面積の増加無しに、ドライバトランジスタのゲート幅を、アクセストランジスタのゲート幅より短くすることができ、動作安定性を確保したスタティック型メモリセルを提供することができる。
図９に、本発明の第９の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図９（ａ）は、平面図であり、図９（ｂ）は、Ｘ−Ｘ’断面図であり、図９（ｃ）は、Ｙ−Ｙ’断面図である。
図９において、第２のゲート絶縁膜１０７が、第１の弧状シリコン１４５を取り囲み、第１のゲート電極１２３ａが、第２のゲート絶縁膜１０７を取り囲み、第４のゲート絶縁膜１１２が、第２の弧状シリコンを取り込み、第２のゲート電極１２６ａが、第４のゲート絶縁膜１１２を取り囲んでいる。弧状シリコンをゲート電極が取り囲む構造となるため、ロードトランジスタのカットオフ特性がよくなる。また、ゲート電極の一部を除去する工程がなくなるため、製造工程を減らすことができる。ロードトランジスタの電流駆動力を少なくしたいときは、図１に示した実施形態を選べばよく、ロードトランジスタの電流駆動力を増やしたいときは、図９に示した実施形態をえらべばよい。
図１０は、本発明の第１０の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第９の実施形態の平面図（図９（ａ））と同じくなるので、本実施形態の平面図は省略してある。図１０（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図１０（ｂ）は省略した平面図のＹ−Ｙ’断面である。
第１のドライバトランジスタ１０２の第１のｎ＋型シリコン１１４と第２のｎ＋型シリコン１２０との間の長さと、第２のドライバトランジスタ１０５の第３のｎ＋型シリコン１１７と第４のｎ＋型シリコン１２１との間の長さは、第１のアクセストランジスタ１０４の第７のｎ＋型シリコン１１６と第８のｎ＋型シリコン１２０との間の長さと、第２のアクセストランジスタ１０３の第５のｎ＋型シリコン１１５と第６のｎ＋型シリコン１２１との間の長さより短い。これにより、面積の増加無しに、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることができ、動作安定性を確保したスタティック型メモリセルを提供することができる。図１０では、ドライバトランジスタ１０２のゲート電極１２３ａとゲート配線１２６ｂの高さがゲート電極１２５ａ、１２４ａ、ゲート配線１２４ｂより低い。特許文献４の製法を用い、ハードマスクを平坦化のストッパとし、ゲート長をウェハ面内均一にした後、さらにゲート電極１２３ａ、ゲート配線１２３ｂのドライバトランジスタ近傍の部分をエッチングすることで、このような形状を形成できる。また、ドライバトランジスタのゲート長は、ロードトランジスタのゲート長より短くすることもできる。
図１１は、本発明の第１１の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第９の実施形態の平面図（図９（ａ））と同じくなるので、本実施形態の平面図は省略してある。図１１（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図１１（ｂ）は省略した平面図のＹ−Ｙ’断面である。
第１のアクセストランジスタ１０４の第７のｎ＋型シリコン１１６と第８のｎ＋型シリコン１２０との間の長さと、第２のアクセストランジスタ１０３の第５のｎ＋型シリコン１１５と第６のｎ＋型シリコン１２１との間の長さは、第１のドライバトランジスタ１０２の第１のｎ＋型シリコン１１４と第２のｎ＋型シリコン１２０との間の長さと、第２のドライバトランジスタ１０５の第３のｎ＋型シリコン１１７と第４のｎ＋型シリコン１２１との間の長さの３倍である。また、ロードトランジスタのゲート長は、ドライバトランジスタのゲート長の３倍である。
図１２は、本発明の第１２実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第９の実施形態の平面図（図９（ａ））と同じくなるので、本実施形態の平面図は省略してある。図１２（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図１２（ｂ）は省略した平面図のＹ−Ｙ’断面である。
第１のアクセストランジスタ１０４の第７のｎ＋型シリコン１１６と第８のｎ＋型シリコン１２０との間の長さと、第２のアクセストランジスタ１０３の第５のｎ＋型シリコン１１５と第６のｎ＋型シリコン１２１との間の長さは、第１のドライバトランジスタ１０２の第１のｎ＋型シリコン１１４と第２のｎ＋型シリコン１２０との間の長さと、第２のドライバトランジスタ１０５の第３のｎ＋型シリコン１１７と第４のｎ＋型シリコン１２１との間の長さの１．３倍である。また、ロードトランジスタのゲート長は、ドライバトランジスタのゲート長の１．３倍である。
ドライバトランジスタのチャネル長を短くすればするほど動作安定性を確保できるようになるが、一方で短くすると、ショートチャネル効果がおこり、トランジスタをカットオフすることができなくなる。従って、求められる要求により適宜選べばよい。
図１３は、本発明の第１３の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第９の実施形態の平面図（図９（ａ））と同じくなるので、本実施形態の平面図は省略してある。図１３（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図１３（ｂ）は省略した平面図のＹ−Ｙ’断面である。
この実施形態では、ゲート１２３ａ、１２４ａ、１２５ａ、１２６ａの物理ゲート長を同じにしてある。ゲートの下端から上端までの長さ、すなわち物理ゲート長が同じであるから、島状シリコンを形成後、ゲート導電膜を堆積し、平坦化し、エッチバックして所望の長さにする前述のＳＧＴの製造方法を使用することができる。通常、チャネル長を短くするということは、物理ゲート長を短くすることであった。物理ゲート長を短くすると、ゲート容量が小さくなる。ゲート容量が小さくなると、ソフトエラーが発生し、動作安定性を確保できなくなる。
一方、図１３は、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を２倍にしたにもかかわらず、ゲート容量は、小さくならない。すなわち、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の２倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。
また、第１のドライバトランジスタ１０２のｎ＋型シリコン１２０の上端と、第２のドライバトランジスタ１０５のｎ＋型シリコン１２１の上端は、第１のアクセストランジスタ１０４のｎ＋型シリコン１２０の上端と、第２のアクセストランジスタ１０３のｎ＋型シリコン１２１の上端より高い。このことにより、ドライバトランジスタ１０２、１０５は、ゲート電極１２３ａ、１２６ａとｎ＋型シリコン１２０、１２１間のオーバーラップ容量を大きくすることができる。ドライバトランジスタがカットオフしているときに、ゲート電極とｎ＋型シリコンとの間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる。
図１４は、本発明の第１４の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第９の実施形態の平面図（図９（ａ））と同じくなるので、本実施形態の平面図は省略してある。図１４（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図１４（ｂ）は省略した平面図のＹ−Ｙ’断面である。
第１のドライバトランジスタ１０２のｎ＋型シリコン１１４の下端と、第２のドライバトランジスタ１０５のｎ＋型シリコン１１７の下端は、第１のアクセストランジスタ１０４のｎ＋型シリコン１１６の下端と、第２のアクセストランジスタ１０３のｎ＋型シリコン１１５の下端より低い。この形態でも、ドライバトランジスタのチャネル長のみを短くし、物理ゲート長が同じであるから、ドライバトランジスタの電流駆動力を２倍にしたにもかかわらず、ゲート容量は、小さくならないので、ドライバトランジスタの電流駆動力は、アクセストランジスタの電流駆動力の２倍とすることができ、動作安定性を確保し、さらにソフトエラーを回避し、動作安定性を確保することができる。
ただし、図１３のさらなる利点であった、ドライバトランジスタがカットオフしているときに、ゲート電極とｎ＋型シリコンとの間のオーバーラップ容量は、記憶ノードに寄生する寄生容量となり、オーバーラップ容量が大きいから、さらにソフトエラーを回避し、動作安定性を確保することができる利点はない。ただし、記憶ノードが、トランジスタの上方にくるよう設計する場合には、さらにソフトエラーを回避する利点を持つこととなる。しかし、後に製造方法で述べるが、図１３の形状を作成するには、ドライバトランジスタの島状シリコン下部のｎ＋型シリコンのためのイオン注入後、比較的長い熱処理を必要とする。
ドライバトランジスタの島状シリコン上部のｎ＋型シリコンをイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のｎ＋型シリコンの下端をアクセストランジスタの島状シリコン上部のｎ＋型シリコンの下端より低いようにすることができる。すなわち、図１３より熱処理を少なくすることができる。
図１５は、本発明の第１５の実施形態に係るスタティック型メモリセルの断面図である。本実施形態の平面図は、第９の実施形態の平面図（図９（ａ））と同じくなるので、本実施形態の平面図は省略してある。図１５（ａ）は、省略した平面図のＸ−Ｘ’断面であり、図１５（ｂ）は省略した平面図のＹ−Ｙ’断面である。
第１のドライバトランジスタ１０２のｎ＋型シリコン１２０の上端と、第２のドライバトランジスタ１０５のｎ＋型シリコン１２１の上端は、第１のアクセストランジスタ１０４のｎ＋型シリコン１２０の上端と、第２のアクセストランジスタ１０３のｎ＋型シリコン１２１の上端より高く、第１のドライバトランジスタ１０２のｎ＋型シリコン１１４の下端と、第２のドライバトランジスタ１０５のｎ＋型シリコン１１７の下端は、第１のアクセストランジスタ１０４のｎ＋型シリコン１１６の下端と、第２のアクセストランジスタ１０３のｎ＋型シリコン１１５の下端より低い。
この実施形態でも、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保することができる。また、図１３の利点であった、ソフトエラーを回避することもできる。ドライバトランジスタの島状シリコン下部のｎ＋型シリコンの拡散長さが短いため、図１３の形状を作成するより少ない熱処理で形成できる。ドライバトランジスタの島状シリコン上部のｎ＋型シリコンをイオン注入で形成するとき、注入のエネルギーを上げる、もしくは拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のｎ＋型シリコンの下端を、アクセストランジスタの島状シリコン上部のｎ＋型シリコンの下端より低いようにすることができる。すなわち、図１３より熱処理を少なくすることができ、かつソフトエラーを回避することもできる。しかしながら、図１３の形状と図１４の形状と比べて製造工程が増える。
図１６に、本発明の第１６の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図１６（ａ）は、平面図であり、図１６（ｂ）は、Ｘ−Ｘ’断面図であり、図１６（ｃ）は、Ｙ−Ｙ’断面図である。第１のアクセストランジスタ１０４の第４の島状シリコン２０１の周囲長と、第２のアクセストランジスタ１０３の第３の島状シリコン１４７の周囲長とが、第１のドライバトランジスタ１０２の第１の島状シリコン１４６の周囲長と、第２のドライバトランジスタ１０５の第２の島状シリコンの周囲長より短い。これにより、面積の増加無しに、ドライバトランジスタのゲート幅を、アクセストランジスタのゲート幅より短くすることができ、動作安定性を確保したスタティック型メモリセルを提供することができる。
図１７に、本発明の第１７の実施形態に係るスタティック型メモリセルの平面図と断面図を示す。図１７（ａ）は、平面図であり、図１７（ｂ）は、Ｘ−Ｘ’断面図であり、図１７（ｃ）は、Ｙ−Ｙ’断面図である。
本実施形態では、第１の島状シリコン１４６からなる第１のドライバトランジスタ１０２に加えて、平面視で弧状である第３の弧状シリコン３０７からなる第３のドライバトランジスタ３０１を有し、第２の島状シリコンからなる第２のドライバトランジスタ１０５に加えて、平面視で弧状である第４の弧状シリコンからなる第４のドライバトランジスタ３０２を有する。第３のドライバトランジスタ３０１をゲート絶縁膜３０５が取り囲み、弧状シリコン上部には、ｎ＋型シリコン３０３を有する。また、弧状シリコン下部には、ｎ＋型シリコン１２０を有する。第４のドライバトランジスタ３０２をゲート絶縁膜３０６が取り囲み、弧状シリコン上部には、ｎ＋型シリコン３０４を有する。また、弧状シリコン下部には、ｎ＋型シリコン１２１を有する。弧状シリコン分の面積増加となるが、弧状シリコンは、島状シリコンの形状から自己整合工程を用いて作成することができ、弧状シリコンと島状シリコンを近接させることができるため、弧状シリコンと島状シリコンを用いて、より大きいゲート幅を少ない面積で得ることができる。
以下に、本発明の第７の実施形態に係るスタティック型メモリセルの構造（図７）を形成するための製造工程の一例を、図１８〜図６２を参照して説明する。
図１８は、シリコン１４８上に、酸化膜１４９が形成され、その上に平面状シリコン１５４が形成され、窒化膜１５５が形成され、島状シリコンを形成するためのレジスト１５６、１５７が形成された状態を示している。
この状態から、図１９に示すように、窒化膜をエッチングし、窒化膜ハードマスク１５８、１５９を形成する。
続いて、図２０に示すように、酸化膜１６０を堆積する。
続いて、図２１に示すように、酸化膜をエッチングし、酸化膜サイドウォール１６１、１６２を形成する。この酸化膜サイドウォールの幅が、後に、島状シリコンと弧状シリコン層の間の幅となる。
続いて、図２２に示すように、窒化膜１６３を堆積する。
続いて、図２３に示すように、窒化膜をエッチングし、窒化膜サイドウォール１６４、１６５を形成する。この窒化膜サイドウォールは筒状となる。
続いて、図２４に示すように、筒状の窒化膜サイドウォールを弧状とするためのレジスト１６６、１６７を形成する。
続いて、図２５に示すように、窒化膜サイドウォール１６４、１６５をエッチングし、弧状の窒化膜サイドウォール１６４とする。
続いて、図２６に示すように、レジスト１６６、１６７を剥離する。
続いて、図２７に示すように、酸化膜サイドウォール１６１、１６２をエッチングする。島状シリコン形成のための窒化膜ハードマスク１５８、１５９、弧状シリコン形成のための窒化膜サイドウォール１６４が残存する。
続いて、図２８に示すように、平面状シリコン１５４をエッチングし、ロードトランジスタのための弧状シリコン５０１、ドライバトランジスタのための島状シリコン５０２、アクセストランジスタのための島状シリコン５０３を形成する。
続いて、図２９に示すように、酸化膜サイドウォール５０６、５０７を形成し、ドライバトランジスタの島状シリコン下部のｎ＋型シリコンを形成するためのレジスト５０４、５０５を形成する。
続いて、図３０に示すように、砒素を注入し、ｎ＋型シリコン１６９を形成する。
続いて、図３１に示すように、レジスト５０４、５０５を剥離し、酸化膜サイドウォール５０６、５０７を剥離し、一度目の熱処理を行う。
続いて、図３２に示すように、酸化膜サイドウォール１７０、１７１を形成し、アクセストランジスタの島状シリコン下部のｎ＋型シリコンを形成するためのレジスト１７２を形成する。
続いて、図３３に示すように、砒素を注入し、アクセストランジスタの島状シリコン下部にｎ＋型シリコン１６９を形成する。
続いて、図３４に示すように、レジスト１７２を剥離し、酸化膜サイドウォール１７０、１７１を剥離し、二度目の熱処理を行う。ドライバトランジスタの島状シリコンの下部のｎ＋型シリコンは、二回の熱処理を受けるため、ドライバトランジスタの島状シリコン下部のｎ＋型シリコンの上端は、アクセストランジスタの島状シリコン下部のｎ＋型シリコンの上端より高くなる。これにより、ドライバトランジスタのチャネル長は、アクセストランジスタのチャネル長より短くなり、動作安定性の確保をすることができる。
続いて、図３５に示すように、酸化膜サイドウォール１７３、１７４を形成し、ロードトランジスタの弧状シリコン下部のｐ＋型シリコンを形成するためのレジスト１７５を形成する。
続いて、図３６に示すように、ボロンを注入し、弧状シリコン下部のｐ＋型シリコン１１９を形成する。
続いて、図３７に示すように、レジスト１７５を剥離し、酸化膜サイドウォール１７３、１７４を剥離し、熱処理を行う。
続いて、図３８に示すように、酸化膜サイドウォール１７６、１７７を形成し、記憶ノード形成のためのレジスト１７８、１７９を形成する。酸化膜サイドウォールにより、弧状シリコンと島状シリコンの周囲に自己整合で記憶ノードが形成されることとなる。
続いて、図３９に示すように、ｎ＋型シリコン１６９、ｐ＋型シリコン１１９をエッチングし、ｎ＋型シリコン１２０、１２１、ｐ＋型シリコン１１９を形成する。
続いて、図４０に示すように、レジスト１７８、１７９を剥離し、酸化膜サイドウォール１７６、１７７を剥離する。
続いて、図４１に示すように、素子分離膜１５０を形成し、酸化膜１８０を形成する。
続いて、図４２に示すように、ゲート絶縁膜１０７、１０８、１０９を形成し、ゲート導電膜１８１を堆積し、窒化膜ハードマスク１５８、１５９をストッパとし、平坦化する。ハードマスクを平坦化のストッパとするため、ゲート長をウェハ面内均一にすることができる。
続いて、図４３に示すように、ゲート導電膜１８１をエッチバックし、所望の長さにする。
続いて、図４４に示すように、ゲート導電膜１８１の一部を除去するためのレジスト１８２を形成する。
続いて、図４５に示すように、ゲート導電膜１８１の一部をエッチングし除去する。
続いて、図４６に示すように、レジスト１８２を剥離する。
続いて、図４７に示すように、窒化膜サイドウォール１８３、１８４を形成する。酸化膜サイドウォールでもよいし、窒化膜、酸化膜を積層したサイドウォールでもよい。
続いて、図４８に示すように、ゲート配線形成のためのレジスト５０８、５０９を形成し、ゲート導電膜１８１をエッチングし、ゲート１２３、１２４を形成する。また、酸化膜１８０をエッチングし、絶縁膜１５２、１５１を形成する。
続いて、図４９に示すように、レジスト５０８、５０９を剥離する。
続いて、図５０に示すように、窒化膜ハードマスク１５８、１５９、窒化膜サイドウォール１６４、窒化膜サイドウォール１８３、１８４をエッチングして除去する。
続いて、図５１に示すように、窒化膜を堆積し、エッチングすることにより、窒化膜サイドウォール１８５、１８６、１８７を形成する。
続いて、図５２に示すように、ドライバトランジスタの島状シリコン上部のｎ＋型シリコンを形成するためのレジスト１８８を形成する。
続いて、図５３に示すように、砒素またはリンを注入し、ドライバトランジスタの島状シリコン上部のｎ＋型シリコン１１４を形成する。砒素を用いる場合はイオン注入のエネルギーを大きくすればよい。また、拡散長の長いリンを用いることで、ドライバトランジスタの島状シリコン上部のｎ＋型シリコンの下端を、アクセストランジスタの島状シリコン上部のｎ＋型シリコンの下端より低いようにすることができる。砒素を使用するか、リンを使用するかは適宜選べばよい。
続いて、図５４に示すように、レジスト１８８を剥離し、熱処理を行う。
続いて、図５５に示すように、アクセストランジスタの島状シリコン上部のｎ＋型シリコンを形成するためのレジスト１８９を形成する。
続いて、図５６に示すように、砒素を注入し、アクセストランジスタの島状シリコン上部のｎ＋型シリコン１１５を形成する。
続いて、図５７に示すように、レジスト１８９を剥離し、熱処理を行う。
続いて、図５８に示すように、ロードトランジスタの弧状シリコン上部のｐ＋型シリコンを形成するためのレジスト１９０を形成する。
続いて、図５９に示すように、ボロンを注入し、ロードトランジスタの弧状シリコン上部のｐ＋型シリコン１１３を形成する。
続いて、図６０に示すように、レジスト１９０を剥離し、熱処理を行う。
続いて、図示は無いがシリサイドを形成し、図６１に示すように、層間膜１５３を堆積し、平坦化し、エッチングをし、金属を堆積し、エッチバックすることで、ゲート配線１２３ｂとｎ＋型シリコン１２１とを接続するコンタクト１２９を形成する。
続いて、図６２に示すように、層間膜を堆積し、平坦化し、コンタクト１２７、１２８、１３０、１３１を形成し、金属配線１３７、１３８、１３９、１４０を形成する。
以上のように、ドライバトランジスタのチャネル長を、アクセストランジスタのチャネル長より短くすることで、動作安定性を確保するための製造方法が示された。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。

Claims (24)

  1. 第１の島状半導体の周囲上を取り囲む第１のゲート絶縁膜と、
    第１のゲート絶縁膜に第１面が接した第１のゲート電極と、
    第１の島状半導体の上部に配置された第１の第１導電型高濃度半導体と、
    第１の島状半導体の下部に配置された第２の第１導電型高濃度半導体と、
    で第１のドライバトランジスタを構成し、
    第１のゲート電極の第２面に第１面が接した第２のゲート絶縁膜と、
    第２のゲート絶縁膜の第２面の一部に接するように形成された、平面視で弧状である第１の弧状半導体と、
    第１の弧状半導体の上部に配置された第１の第２導電型高濃度半導体と、
    第１の弧状半導体の下部に配置された第２の第２導電型高濃度半導体と、
    で第１のロードトランジスタを構成し、
    第１のゲート電極から延在する第１のゲート電極と同一の材料からなる第１のゲート配線と、
    を有する一行一列目に配置される第１のインバータと、
    第２の島状半導体の周囲上を取り囲む第３のゲート絶縁膜と、
    第３のゲート絶縁膜に第１面が接した第２のゲート電極と、
    第２の島状半導体の上部に配置された第３の第１導電型高濃度半導体と、
    第２の島状半導体の下部に配置された第４の第１導電型高濃度半導体と、
    で第２のドライバトランジスタを構成し、
    第２のゲート電極の第２面に第１面が接した第４のゲート絶縁膜の第２面の一部に接するように形成された、平面視で弧状である第２の弧状半導体と、
    第２の弧状半導体の上部に配置された第３の第２導電型高濃度半導体と、
    第２の弧状半導体の下部に配置された第４の第２導電型高濃度半導体と、
    で第２のロードトランジスタを構成し、
    第２のゲート電極から延在する第２のゲート電極と同一の材料からなる第２のゲート配線と、
    を有する二行二列目に配置される第２のインバータと、
    第３の島状半導体の周囲上に少なくとも一部に接した第５のゲート絶縁膜と、
    第５のゲート絶縁膜に一部が接した第３のゲート電極と、
    第３の島状半導体の上部に配置された第５の第１導電型高濃度半導体と、
    第３の島状半導体の下部に配置された第６の第１導電型高濃度半導体と、
    を有する一行二列目に配置される第２のアクセストランジスタと、
    第４の島状半導体の周囲上に少なくとも一部に接した第６のゲート絶縁膜と、
    第６のゲート絶縁膜に一部が接した第４のゲート電極と、
    第４の島状半導体の上部に配置された第７の第１導電型高濃度半導体と、
    第４の島状半導体の下部に配置された第８の第１導電型高濃度半導体と、
    を有する二行一列目に配置される第１のアクセストランジスタと、
    を有し、
    第１のゲート配線の上面は、第１の第２導電型高濃度半導体の上端より低く、
    第２のゲート配線の上面は、第３の第２導電型高濃度半導体の上端より低く、
    第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さは、
    第１のアクセストランジスタの第７の第１導電型高濃度半導体と第８の第１導電型高濃度半導体との間の長さと、第２のアクセストランジスタの第５の第１導電型高濃度半導体と第６の第１導電型高濃度半導体との間の長さより短いことを特徴とする半導体装置。
  2. 第１の弧状半導体の弦の長さは、第１のゲート電極の直径よりも同じか短いことを特徴とし、
    第２の弧状半導体の弦の長さは、第２のゲート電極の直径よりも同じか短いことを特徴とする請求項１に記載の半導体装置。
  3. 第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さは、
    第１のロードトランジスタの第１の第２導電型高濃度半導体と第２の第２導電型高濃度半導体との間の長さと、第２のロードトランジスタの第３の第２導電型高濃度半導体と第４の第２導電型高濃度半導体との間の長さより短いことを特徴とする請求項１に記載の半導体装置。
  4. 第１のアクセストランジスタの第７の第１導電型高濃度半導体と第８の第１導電型高濃度半導体との間の長さと、第２のアクセストランジスタの第５の第１導電型高濃度半導体と第６の第１導電型高濃度半導体との間の長さは、
    第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さの１．３倍から３倍の間であることを特徴とする請求項１に記載の半導体装置。
  5. 第１のロードトランジスタの第１の第２導電型高濃度半導体と第２の第２導電型高濃度半導体との間の長さと、第２のロードトランジスタの第３の第２導電型高濃度半導体と第４の第２導電型高濃度半導体との間の長さは、
    第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さの１．３倍から３倍の間であることを特徴とする請求項１に記載の半導体装置。
  6. 第１、第２、第３、第４のゲート電極の上端から下端までの長さは同じであることを特徴とする請求項１に記載の半導体装置。
  7. 第１のドライバトランジスタの第２の第１導電型高濃度半導体の上端と、第２のドライバトランジスタの第４の第１導電型高濃度半導体の上端は、
    第１のアクセストランジスタの第８の第１導電型高濃度半導体の上端と、第２のアクセストランジスタの第６の第１導電型高濃度半導体の上端より高いことを特徴とする請求項６に記載の半導体装置。
  8. 第１のドライバトランジスタの第１の第１導電型高濃度半導体の下端と、第２のドライバトランジスタの第３の第１導電型高濃度半導体の下端は、
    第１のアクセストランジスタの第７の第１導電型高濃度半導体の下端と、第２のアクセストランジスタの第５の第１導電型高濃度半導体の下端より低いことを特徴とする請求項６に記載の半導体装置。
  9. 第１のドライバトランジスタの第２の第１導電型高濃度半導体の上端と、第２のドライバトランジスタの第４の第１導電型高濃度半導体の上端は、
    第１のアクセストランジスタの第８の第１導電型高濃度半導体の上端と、第２のアクセストランジスタの第６の第１導電型高濃度半導体の上端より高く、
    第１のドライバトランジスタの第１の第１導電型高濃度半導体の下端と、第２のドライバトランジスタの第３の第１導電型高濃度半導体の下端は、
    第１のアクセストランジスタの第７の第１導電型高濃度半導体の下端と、第２のアクセストランジスタの第５の第１導電型高濃度半導体の下端より低いことを特徴とする請求項６に記載の半導体装置。
  10. 第１のアクセストランジスタの第４の島状半導体の周囲長と、第２のアクセストランジスタの第３の島状半導体の周囲長とが、第１のドライバトランジスタの第１の島状半導体の周囲長と、第２のドライバトランジスタの第２の島状半導体の周囲長より短いことを特徴とする請求項１に記載の半導体装置。
  11. 第２のゲート絶縁膜が、第１の弧状半導体を取り囲み、
    第１のゲート電極が、第２のゲート絶縁膜を取り囲み、
    第４のゲート絶縁膜が、第２の弧状半導体を取り囲み、
    第２のゲート電極が、第４のゲート絶縁膜を取り囲むことを特徴とする請求項１に記載の半導体装置。
  12. 第１の弧状半導体の弦の長さは、第１のゲート電極の直径よりも同じか短いことを特徴とし、
    第２の弧状半導体の弦の長さは、第２のゲート電極の直径よりも同じか短いことを特徴とする請求項１１に記載の半導体装置。
  13. 第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さは、
    第１のアクセストランジスタの第７の第１導電型高濃度半導体と第８の第１導電型高濃度半導体との間の長さと、第２のアクセストランジスタの第５の第１導電型高濃度半導体と第６の第１導電型高濃度半導体との間の長さより短いことを特徴とする請求項１１に記載の半導体装置。
  14. 第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さは、
    第１のロードトランジスタの第１の第２導電型高濃度半導体と第２の第２導電型高濃度半導体との間の長さと、第２のロードトランジスタの第３の第２導電型高濃度半導体と第４の第２導電型高濃度半導体との間の長さより短いことを特徴とする請求項１１に記載の半導体装置。
  15. 第１のアクセストランジスタの第７の第１導電型高濃度半導体と第８の第１導電型高濃度半導体との間の長さと、第２のアクセストランジスタの第５の第１導電型高濃度半導体と第６の第１導電型高濃度半導体との間の長さは、
    第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さの１．３倍から３倍の間であることを特徴とする請求項１１に記載の半導体装置。
  16. 第１のロードトランジスタの第１の第２導電型高濃度半導体と第２の第２導電型高濃度半導体との間の長さと、第２のロードトランジスタの第３の第２導電型高濃度半導体と第４の第２導電型高濃度半導体との間の長さは、
    第１のドライバトランジスタの第１の第１導電型高濃度半導体と第２の第１導電型高濃度半導体との間の長さと、第２のドライバトランジスタの第３の第１導電型高濃度半導体と第４の第１導電型高濃度半導体との間の長さの１．３倍から３倍の間であることを特徴とする請求項１１に記載の半導体装置。
  17. 第１、第２、第３、第４のゲート電極の上端から下端までの長さは同じであることを特徴とする請求項１１に記載の半導体装置。
  18. 第１のドライバトランジスタの第２の第１導電型高濃度半導体の上端と、第２のドライバトランジスタの第４の第１導電型高濃度半導体の上端は、
    第１のアクセストランジスタの第８の第１導電型高濃度半導体の上端と、第２のアクセストランジスタの第６の第１導電型高濃度半導体の上端より高いことを特徴とする請求項１７に記載の半導体装置。
  19. 第１のドライバトランジスタの第１の第１導電型高濃度半導体の下端と、第２のドライバトランジスタの第３の第１導電型高濃度半導体の下端は、
    第１のアクセストランジスタの第７の第１導電型高濃度半導体の下端と、第２のアクセストランジスタの第５の第１導電型高濃度半導体の下端より低いことを特徴とする請求項１７に記載の半導体装置。
  20. 第１のドライバトランジスタの第２の第１導電型高濃度半導体の上端と、第２のドライバトランジスタの第４の第１導電型高濃度半導体の上端は、
    第１のアクセストランジスタの第８の第１導電型高濃度半導体の上端と、第２のアクセストランジスタの第６の第１導電型高濃度半導体の上端より高く、
    第１のドライバトランジスタの第１の第１導電型高濃度半導体の下端と、第２のドライバトランジスタの第３の第１導電型高濃度半導体の下端は、
    第１のアクセストランジスタの第７の第１導電型高濃度半導体の下端と、第２のアクセストランジスタの第５の第１導電型高濃度半導体の下端より低いことを特徴とする請求項１７に記載の半導体装置。
  21. 第１のアクセストランジスタの第４の島状半導体の周囲長と、第２のアクセストランジスタの第３の島状半導体の周囲長が、第１のドライバトランジスタの第１の島状半導体の周囲長と、第２のドライバトランジスタの第２の島状半導体の周囲長より短いことを特徴とする請求項１１に記載の半導体装置。
  22. 第１の島状半導体からなる第１のドライバトランジスタに加えて、
    平面視で弧状である第３の弧状半導体からなる第３のドライバトランジスタを有し、
    第２の島状半導体からなる第２のドライバトランジスタに加えて、
    平面視で弧状である第４の弧状半導体からなる第４のドライバトランジスタを有することを特徴とする請求項１１に記載の半導体装置。
  23. 第１のドライバトランジスタの第２の第１導電型高濃度半導体と、
    第２のドライバトランジスタの第４の第１導電型高濃度半導体とを形成した後に、
    第１のアクセストランジスタの第８の第１導電型高濃度半導体と、
    第２のアクセストランジスタの第６の第１導電型高濃度半導体とを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  24. 第１のドライバトランジスタの第１の第１導電型高濃度半導体と、第２のドライバトランジスタの第３の第１導電型高濃度半導体を形成するためのイオン注入のエネルギー量が、
    第１のアクセストランジスタの第７の第１導電型高濃度半導体と、第２のアクセストランジスタの第５の第１導電型高濃度半導体を形成するためのイオン注入のエネルギー量より高いことを特徴とする請求項８に記載の半導体装置の製造方法。
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WO2009060934A1 (ja) * 2007-11-07 2009-05-14 Nec Corporation 半導体装置及びその製造方法
US8378425B2 (en) * 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
WO2009095998A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置
WO2009122579A1 (ja) * 2008-04-03 2009-10-08 日本ユニサンティスエレクトロニクス株式会社 ６ｔ ｓｇｔ ｃｍｏｓ ｓｒａｍセルの安定性を改善する方法及び装置
JP2010245293A (ja) * 2009-04-06 2010-10-28 Renesas Electronics Corp 半導体装置及びその製造方法
JP5032532B2 (ja) * 2009-06-05 2012-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
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