そこで、4個の島状半導体を用いてSRAMを構成することにより、高集積なSGTを用いたSRAMからなる半導体装置を提供することを目的とする。
本発明の1態様では、第1の島状半導体層の周囲上に少なくとも一部に接して第1のゲート絶縁膜が存在し、第1のゲート絶縁膜に第1のゲート電極の一面が接し、該第1のゲート電極の他面に第2のゲート絶縁膜が接し、第2のゲート絶縁膜に少なくとも第2の半導体層が接して、第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲上に少なくとも一部に接して第3のゲート絶縁膜が存在し、第3のゲート絶縁膜に第2のゲート電極の一面が接し、該第2のゲート電極の他面に第4のゲート絶縁膜が接し、第4のゲート絶縁膜に少なくとも第4の半導体層が接して、第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲上に少なくとも一部に接して第5のゲート絶縁膜が存在し、第5のゲート絶縁膜に第3のゲート電極の一部が接し、第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲上に少なくとも一部に接して第6のゲート絶縁膜が存在し、第6のゲート絶縁膜に第4のゲート電極の一部が接し、第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、を有することを特徴とする半導体装置である。
また、本発明の好ましい態様では、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、を有することを特徴とする半導体装置である。
また、本発明の好ましい態様では、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、第2の第1導電型高濃度半導体層と第2の第2導電型高濃度半導体層と第8の第2導電型高濃度半導体層との下部に配置された第5の第1導電型高濃度半導体層と、第4の第1導電型高濃度半導体層と第4の第2導電型高濃度半導体層と第6の第2導電型高濃度半導体層との下部に配置された第6の第1導電型高濃度半導体層と、第2の第2導電型高濃度半導体層と第5の第1導電型高濃度半導体層の側壁の一部に形成された第1の半導体と金属の化合物層と、第8の第2導電型高濃度半導体層と第5の第1導電型高濃度半導体層とに形成された第2の半導体と金属の化合物層と、第4の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層の側壁の一部に形成された第3の半導体と金属の化合物層と、第6の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層とに形成された第4の半導体と金属の化合物層と、第1の第1導電型高濃度半導体層に形成された第5の半導体と金属の化合物層と、第1の第2導電型高濃度半導体層に形成された第6の半導体と金属の化合物層と、第3の第1導電型高濃度半導体層に形成された第7の半導体と金属の化合物層と、第3の第2導電型高濃度半導体層に形成された第8の半導体と金属の化合物層と、第5の第2導電型高濃度半導体層に形成された第9の半導体と金属の化合物層と、第7の第2導電型高濃度半導体層に形成された第10の半導体と金属の化合物層と、第1のゲート電極と第4の半導体と金属の化合物層を接続する第1のコンタクトと、第2のゲート電極と第2の半導体と金属の化合物層を接続する第2のコンタクトと、を有することを特徴とする半導体装置である。
また、本発明の好ましい態様では、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第1の島状半導体層の上部に配置された第1のp+型半導体層と、第1の島状半導体層の下部に配置された第2のp+型半導体層と、第2の半導体層の上部に配置された第1のn+型半導体層と、第2の半導体層の下部に配置された第2のn+型半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第3の島状半導体層の上部に配置された第3のp+型半導体層と、第3の島状半導体層の下部に配置された第4のp+型半導体層と、第4の半導体層の上部に配置された第3のn+型半導体層と、第4の半導体層の下部に配置された第4のn+型半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、第5の島状半導体層の上部に配置された第5のn+型半導体層と、第5の島状半導体層の下部に配置された第6のn+型半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、第6の島状半導体層の上部に配置された第7のn+型半導体層と、第6の島状半導体層の下部に配置された第8のn+型半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、を有することを特徴とする半導体装置である。
また、本発明の好ましい態様では、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第1の島状半導体層の上部に配置された第1のp+型半導体層と、第1の島状半導体層の下部に配置された第2のp+型半導体層と、第2の半導体層の上部に配置された第1のn+型半導体層と、第2の半導体層の下部に配置された第2のn+型半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第3の島状半導体層の上部に配置された第3のp+型半導体層と、第3の島状半導体層の下部に配置された第4のp+型半導体層と、第4の半導体層の上部に配置された第3のn+型半導体層と、第4の半導体層の下部に配置された第4のn+型半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、第5の島状半導体層の上部に配置された第5のn+型半導体層と、第5の島状半導体層の下部に配置された第6のn+型半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、第6の島状半導体層の上部に配置された第7のn+型半導体層と、第6の島状半導体層の下部に配置された第8のn+型半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、第2のp+型半導体層と第2のn+型半導体層と第8のn+型半導体層との下部に配置された第5のp+型半導体層と、第4のp+型半導体層と第4のn+型半導体層と第6のn+型半導体層との下部に配置された第6のp+型半導体層と、第2のn+型半導体層と第5のp+型半導体層の側壁の一部に形成された第1の半導体と金属の化合物層と、第8のn+型半導体層と第5のp+型半導体層とに形成された第2の半導体と金属の化合物層と、第4のn+型半導体層と第6のp+型半導体層の側壁の一部に形成された第3の半導体と金属の化合物層と、第6のn+型半導体層と第6のp+型半導体層とに形成された第4の半導体と金属の化合物層と、第1のp+型半導体層に形成された第5の半導体と金属の化合物層と、第1のn+型半導体層に形成された第6の半導体と金属の化合物層と、第3のp+型半導体層に形成された第7の半導体と金属の化合物層と、第3のn+型半導体層に形成された第8の半導体と金属の化合物層と、第5のn+型半導体層に形成された第9の半導体と金属の化合物層と、第7のn+型半導体層に形成された第10の半導体と金属の化合物層と、第1のゲート電極と第4の半導体と金属の化合物層を接続する第1のコンタクトと、第2のゲート電極と第2の半導体と金属の化合物層を接続する第2のコンタクトと、を有することを特徴とする半導体装置である。
また、本発明の好ましい態様では、第2の半導体層の第2のゲート絶縁膜の周囲の一部に接する弧の長さをWn1とし、第1の島状半導体層の外周長をWp1としたとき、Wp1≒2Wn1であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、第4の半導体層の第4のゲート絶縁膜の周囲の一部に接する弧の長さをWn2とし、第3の島状半導体層の外周長をWp2としたとき、Wp2≒2Wn2であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、第2の半導体層のチャネル長をLn1とし、第1の島状半導体層のチャネル長をLp1としたとき、Ln1≒Lp1であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、第4の半導体層のチャネル長をLn2とし、第3の島状半導体層のチャネル長をLp2としたとき、Ln2≒Lp2であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、第1のゲート絶縁膜は、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1の島状半導体層の上部に配置された第1のp+型半導体層と、第1の島状半導体層の下部に配置された第2のp+型半導体層と、で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、第2のゲート絶縁膜は、ゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第2の半導体層の上部に配置された第1のn+型半導体層と、第2の半導体層の下部に配置された第2のn+型半導体層と、で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、第1のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、第3のゲート絶縁膜は、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第3の島状半導体層の上部に配置された第3のp+型半導体層と、第3の島状半導体層の下部に配置された第4のp+型半導体層と、で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、第4のゲート絶縁膜は、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第4の半導体層の上部に配置された第3のn+型半導体層と、第4の半導体層の下部に配置された第4のn+型半導体層と、で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、第2のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
また、本発明の好ましい態様では、第1の島状半導体層は第1の島状シリコン層であり、第3の島状半導体層は第3の島状シリコン層であり、第5の島状半導体層は第5の島状シリコン層であり、第6の島状半導体層は第6の島状シリコン層であり、第2の半導体層は第2のシリコン層であり、第4の半導体層は第4のシリコン層であり、n+型半導体層は、n+型シリコン層であり、p+型半導体層は、p+型シリコン層であることを特徴とする前記記載の半導体装置である。
また、本発明の好ましい態様では、第1の島状シリコン層は第1のn型もしくはノンドープの島状シリコン層であり、第3の島状シリコン層は第3のn型もしくはノンドープの島状シリコン層であり、第5の島状シリコン層は第5のp型もしくはノンドープの島状シリコン層であり、第6の島状シリコン層は第6のp型もしくはノンドープの島状シリコン層であり、第2のシリコン層は第2のp型もしくはノンドープのシリコン層であり、第4のシリコン層は第4のp型もしくはノンドープのシリコン層であることを特徴とする前記記載の半導体装置である。
本発明では、第1の島状半導体層の周囲上に少なくとも一部に接して第1のゲート絶縁膜が存在し、第1のゲート絶縁膜に第1のゲート電極の一面が接し、該第1のゲート電極の他面に第2のゲート絶縁膜が接し、第2のゲート絶縁膜に少なくとも第2の半導体層が接して、第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲上に少なくとも一部に接して第3のゲート絶縁膜が存在し、第3のゲート絶縁膜に第2のゲート電極の一面が接し、該第2のゲート電極の他面に第4のゲート絶縁膜が接し、第4のゲート絶縁膜に少なくとも第4の半導体層が接して、第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲上に少なくとも一部に接して第5のゲート絶縁膜が存在し、第5のゲート絶縁膜に第3のゲート電極の一部が接し、第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲上に少なくとも一部に接して第6のゲート絶縁膜が存在し、第6のゲート絶縁膜に第4のゲート電極の一部が接し、第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第1の島状半導体層の上部に配置された第1の第1導電型高濃度半導体層と、第1の島状半導体層の下部に配置された第2の第1導電型高濃度半導体層と、第2の半導体層の上部に配置された第1の第2導電型高濃度半導体層と、第2の半導体層の下部に配置された第2の第2導電型高濃度半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第3の島状半導体層の上部に配置された第3の第1導電型高濃度半導体層と、第3の島状半導体層の下部に配置された第4の第1導電型高濃度半導体層と、第4の半導体層の上部に配置された第3の第2導電型高濃度半導体層と、第4の半導体層の下部に配置された第4の第2導電型高濃度半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、第5の島状半導体層の上部に配置された第5の第2導電型高濃度半導体層と、第5の島状半導体層の下部に配置された第6の第2導電型高濃度半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、第6の島状半導体層の上部に配置された第7の第2導電型高濃度半導体層と、第6の島状半導体層の下部に配置された第8の第2導電型高濃度半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、第2の第1導電型高濃度半導体層と第2の第2導電型高濃度半導体層と第8の第2導電型高濃度半導体層との下部に配置された第5の第1導電型高濃度半導体層と、第4の第1導電型高濃度半導体層と第4の第2導電型高濃度半導体層と第6の第2導電型高濃度半導体層との下部に配置された第6の第1導電型高濃度半導体層と、第2の第2導電型高濃度半導体層と第5の第1導電型高濃度半導体層の側壁の一部に形成された第1の半導体と金属の化合物層と、第8の第2導電型高濃度半導体層と第5の第1導電型高濃度半導体層とに形成された第2の半導体と金属の化合物層と、第4の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層の側壁の一部に形成された第3の半導体と金属の化合物層と、第6の第2導電型高濃度半導体層と第6の第1導電型高濃度半導体層とに形成された第4の半導体と金属の化合物層と、第1の第1導電型高濃度半導体層に形成された第5の半導体と金属の化合物層と、第1の第2導電型高濃度半導体層に形成された第6の半導体と金属の化合物層と、第3の第1導電型高濃度半導体層に形成された第7の半導体と金属の化合物層と、第3の第2導電型高濃度半導体層に形成された第8の半導体と金属の化合物層と、第5の第2導電型高濃度半導体層に形成された第9の半導体と金属の化合物層と、第7の第2導電型高濃度半導体層に形成された第10の半導体と金属の化合物層と、第1のゲート電極と第4の半導体と金属の化合物層を接続する第1のコンタクトと、第2のゲート電極と第2の半導体と金属の化合物層を接続する第2のコンタクトと、を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第1の島状半導体層の上部に配置された第1のp+型半導体層と、第1の島状半導体層の下部に配置された第2のp+型半導体層と、第2の半導体層の上部に配置された第1のn+型半導体層と、第2の半導体層の下部に配置された第2のn+型半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第3の島状半導体層の上部に配置された第3のp+型半導体層と、第3の島状半導体層の下部に配置された第4のp+型半導体層と、第4の半導体層の上部に配置された第3のn+型半導体層と、第4の半導体層の下部に配置された第4のn+型半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、第5の島状半導体層の上部に配置された第5のn+型半導体層と、第5の島状半導体層の下部に配置された第6のn+型半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、第6の島状半導体層の上部に配置された第7のn+型半導体層と、第6の島状半導体層の下部に配置された第8のn+型半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第1の島状半導体層の上部に配置された第1のp+型半導体層と、第1の島状半導体層の下部に配置された第2のp+型半導体層と、第2の半導体層の上部に配置された第1のn+型半導体層と、第2の半導体層の下部に配置された第2のn+型半導体層と、を有する一行一列目に配置される第1のインバータと、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第3の島状半導体層の上部に配置された第3のp+型半導体層と、第3の島状半導体層の下部に配置された第4のp+型半導体層と、第4の半導体層の上部に配置された第3のn+型半導体層と、第4の半導体層の下部に配置された第4のn+型半導体層と、を有する二行二列目に配置される第2のインバータと、第5の島状半導体層の周囲を取り囲む第5のゲート絶縁膜と、第5のゲート絶縁膜の周囲を取り囲む第3のゲート電極と、第5の島状半導体層の上部に配置された第5のn+型半導体層と、第5の島状半導体層の下部に配置された第6のn+型半導体層と、を有する一行二列目に配置される第1の選択トランジスタと、第6の島状半導体層の周囲を取り囲む第6のゲート絶縁膜と、第6のゲート絶縁膜の周囲を取り囲む第4のゲート電極と、第6の島状半導体層の上部に配置された第7のn+型半導体層と、第6の島状半導体層の下部に配置された第8のn+型半導体層と、を有する二行一列目に配置される第2の選択トランジスタと、第2のp+型半導体層と第2のn+型半導体層と第8のn+型半導体層との下部に配置された第5のp+型半導体層と、第4のp+型半導体層と第4のn+型半導体層と第6のn+型半導体層との下部に配置された第6のp+型半導体層と、第2のn+型半導体層と第5のp+型半導体層の側壁の一部に形成された第1の半導体と金属の化合物層と、第8のn+型半導体層と第5のp+型半導体層とに形成された第2の半導体と金属の化合物層と、第4のn+型半導体層と第6のp+型半導体層の側壁の一部に形成された第3の半導体と金属の化合物層と、第6のn+型半導体層と第6のp+型半導体層とに形成された第4の半導体と金属の化合物層と、第1のp+型半導体層に形成された第5の半導体と金属の化合物層と、第1のn+型半導体層に形成された第6の半導体と金属の化合物層と、第3のp+型半導体層に形成された第7の半導体と金属の化合物層と、第3のn+型半導体層に形成された第8の半導体と金属の化合物層と、第5のn+型半導体層に形成された第9の半導体と金属の化合物層と、第7のn+型半導体層に形成された第10の半導体と金属の化合物層と、第1のゲート電極と第4の半導体と金属の化合物層を接続する第1のコンタクトと、第2のゲート電極と第2の半導体と金属の化合物層を接続する第2のコンタクトと、を有することを特徴とする半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第2の半導体層の第2のゲート絶縁膜の周囲の一部に接する弧の長さをWn1とし、第1の島状半導体層の外周長をWp1としたとき、Wp1≒2Wn1であることを特徴とする前記記載の半導体装置により、pMOSトランジスタのゲート幅がnMOSトランジスタのゲート幅の二倍である、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第4の半導体層の第4のゲート絶縁膜の周囲の一部に接する弧の長さをWn2とし、第3の島状半導体層の外周長をWp2としたとき、Wp2≒2Wn2であることを特徴とする前記記載の半導体装置により、pMOSトランジスタのゲート幅がnMOSトランジスタのゲート幅の二倍である、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第2の半導体層のチャネル長をLn1とし、第1の島状半導体層のチャネル長をLp1としたとき、Ln1≒Lp1であることを特徴とする前記記載の半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第4の半導体層のチャネル長をLn2とし、第3の島状半導体層のチャネル長をLp2としたとき、Ln2≒Lp2であることを特徴とする前記記載の半導体装置により、高集積なSGTを用いたSRAMからなる半導体装置を提供することができる。
また、本発明では、第1のゲート絶縁膜は、第1の島状半導体層の周囲を取り囲む第1のゲート絶縁膜と、第1のゲート絶縁膜の周囲を取り囲む第1のゲート電極と、第1の島状半導体層の上部に配置された第1のp+型半導体層と、第1の島状半導体層の下部に配置された第2のp+型半導体層と、で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、第2のゲート絶縁膜は、ゲート電極と、第1のゲート電極の周囲の一部を取り囲む第2のゲート絶縁膜と、第2のゲート絶縁膜の周囲の一部に接する第2の半導体層と、第2の半導体層の上部に配置された第1のn+型半導体層と、第2の半導体層の下部に配置された第2のn+型半導体層と、で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、第1のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、第3のゲート絶縁膜は、第3の島状半導体層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極と、第3の島状半導体層の上部に配置された第3のp+型半導体層と、第3の島状半導体層の下部に配置された第4のp+型半導体層と、で構成されるpMOSトランジスタをエンハンスメント型とする絶縁膜であり、第4のゲート絶縁膜は、第2のゲート電極の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4の半導体層と、第4の半導体層の上部に配置された第3のn+型半導体層と、第4の半導体層の下部に配置された第4のn+型半導体層と、で構成されるnMOSトランジスタをエンハンスメント型とする絶縁膜であり、第2のゲート電極は、nMOSトランジスタとpMOSトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、pMOSトランジスタ、nMOSトランジスタともにエンハンスメント型とすることができる。
また、本発明の好ましい態様では、半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
この発明に係る半導体装置の平面図と断面構造をそれぞれ図1(a)、(b)、(c)に示す。図1(a)は平面図であり、図1(b)はX−X’断面図、図1(c)はY−Y’断面図である。
この実施例では、第1の島状シリコン層137の周囲を取り囲む第1のゲート絶縁膜187と、第1のゲート絶縁膜187の周囲を取り囲む第1のゲート電極178と、第1のゲート電極178の周囲の一部を取り囲む第2のゲート絶縁膜187と、第2のゲート絶縁膜の周囲の一部に接する第2のシリコン層141と、第1の島状シリコン層137の上部に配置された第1のp+型シリコン層161と、第1の島状シリコン層137の下部に配置された第2のp+型シリコン層162と、第2のシリコン層141の上部に配置された第1のn+型シリコン層154と、第2のシリコン層141の下部に配置された第2のn+型シリコン層156と、を有する一行一列目に配置される第1のインバータ237と、第3の島状シリコン層の周囲を取り囲む第3のゲート絶縁膜と、第3のゲート絶縁膜の周囲を取り囲む第2のゲート電極181と、第2のゲート電極181の周囲の一部を取り囲む第4のゲート絶縁膜と、第4のゲート絶縁膜の周囲の一部に接する第4のシリコン層と、第3の島状シリコン層の上部に配置された第3のp+型シリコン層と、第3の島状シリコン層の下部に配置された第4のp+型シリコン層と、第4のシリコン層の上部に配置された第3のn+型シリコン層と、第4のシリコン層の下部に配置された第4のn+型シリコン層と、を有する二行二列目に配置される第2のインバータ240と、第5の島状シリコン層138の周囲を取り囲む第5のゲート絶縁膜188と、第5のゲート絶縁膜188の周囲を取り囲む第3のゲート電極179と、第5の島状シリコン層138の上部に配置された第5のn+型シリコン層155と、第5の島状シリコン層138の下部に配置された第6のn+型シリコン層157と、を有する一行二列目に配置される第1の選択トランジスタ239と、第6の島状シリコン層139の周囲を取り囲む第6のゲート絶縁膜189と、第6のゲート絶縁膜189の周囲を取り囲む第4のゲート電極180と、第6の島状シリコン層139の上部に配置された第7のn+型シリコン層158と、第6の島状シリコン層139の下部に配置された第8のn+型シリコン層156と、を有する二行一列目に配置される第2の選択トランジスタ242と、第2のp+型シリコン層162と第2のn+型シリコン層156と第8のn+型シリコン層156との下部に配置された第5のp+型シリコン層143と、第4のp+型シリコン層と第4のn+型シリコン層と第6のn+型シリコン層157との下部に配置された第6のp+型シリコン層144と、第2のn+型シリコン層156と第5のp+型シリコン層143の側壁の一部に形成された第1のシリコンと金属の化合物層204と、第8のn+型シリコン層156と第5のp+型シリコン層143とに形成された第2のシリコンと金属の化合物層201と、第4のn+型シリコン層と第6のp+型シリコン層144の側壁の一部に形成された第3のシリコンと金属の化合物層205と、第6のn+型シリコン層157と第6のp+型シリコン層144とに形成された第4のシリコンと金属の化合物層198と、第1のp+型シリコン層161に形成された第5のシリコンと金属の化合物層197と、第1のn+型シリコン層154に形成された第6のシリコンと金属の化合物層196と、第3のp+型シリコン層に形成された第7のシリコンと金属の化合物層と、第3のn+型シリコン層に形成された第8のシリコンと金属の化合物層と、第5のn+型シリコン層155に形成された第9のシリコンと金属の化合物層199と、第7のn+型シリコン層158に形成された第10のシリコンと金属の化合物層200と、第1のゲート電極178と第4のシリコンと金属の化合物層198を接続する第1のコンタクト209と、第2のゲート電極181と第2のシリコンと金属の化合物層201を接続する第2のコンタクト210と、を有することを特徴とする半導体装置である。
第5のシリコンと金属の化合物層197上には、コンタクト221が形成される。第6のシリコンと金属の化合物層196上には、コンタクト220が形成される。第7のシリコンと金属の化合物層上には、コンタクト226が形成される。第8のシリコンと金属の化合物層上には、コンタクト227が形成される。第9のシリコンと金属の化合物層199上には、コンタクト222が形成される。第10のシリコンと金属の化合物層200上には、コンタクト225が形成される。第3のゲート電極179上には、コンタクト223が形成される。第4のゲート電極180上には、コンタクト224が形成される。
コンタクト220上には、第1メタル228が形成される。コンタクト221上には、第1メタル229が形成される。コンタクト222上には、第1メタル230が形成される。コンタクト223上には、第1メタル231が形成される。コンタクト224上には、第1メタル232が形成される。コンタクト225上には、第1メタル233が形成される。コンタクト226上には、第1メタル234が形成される。コンタクト227上には、第1メタル235が形成される。以上により、SRAMメモリセルが形成される。
第2のシリコン層の第2のゲート絶縁膜の周囲の一部に接する弧の長さをWn1とし、第1の島状シリコン層の外周長をWp1としたとき、Wp1≒2Wn1とすることにより、pMOSトランジスタのゲート幅をnMOSトランジスタのゲート幅の二倍とすることができる。また、このとき、第2のシリコン層のチャネル長をLn1とし、第1の島状シリコン層のチャネル長をLp1としたとき、Ln1≒Lp1であることが好ましい。
第4のシリコン層の第4のゲート絶縁膜の周囲の一部に接する弧の長さをWn2とし、第3の島状シリコン層の外周長をWp2としたとき、Wp2≒2Wn2とすることにより、pMOSトランジスタのゲート幅をnMOSトランジスタのゲート幅の二倍とすることができる。また、このとき、第4のシリコン層のチャネル長をLn2とし、第3の島状シリコン層のチャネル長をLp2としたとき、Ln2≒Lp2であることが好ましい。
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図2〜図65を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図2〜図65は、この発明に係る半導体装置の製造例を示している。
(a)は平面図、(b)はX−X’断面図、(c)はY−Y’断面図を示している。
図2を参照して、酸化膜101上に形成されたp型もしくはノンドープのシリコン層103に、ボロンを注入し、p+型シリコン層102を形成する。
図3を参照して、n型のシリコン層を形成するためのレジスト104を形成する。ノンドープを用いる場合、この工程は不要である。
図4を参照して、リンを注入し、n型もしくはノンドープのシリコン層105、106を形成する。ノンドープを用いる場合、この工程は不要である。
図5を参照して、レジスト104を剥離し、熱処理を行う。ノンドープを用いる場合、この工程は不要である。
図6を参照して、酸化膜107を堆積し、窒化膜108を堆積する。
図7を参照して、島状シリコン層形成のためのレジスト109、110、111、112を形成する。
図8を参照して、窒化膜108、酸化膜107をエッチングし、窒化膜113、114、115、116、酸化膜117、118、119を形成する。
図9を参照して、レジスト109、110、111、112を剥離する。
図10を参照して、酸化膜121を堆積する。
図11を参照して、酸化膜121をエッチングし、酸化膜サイドウォール122、123、124、125を形成する。
図12を参照して、窒化膜126を堆積する。
図13を参照して、窒化膜126をエッチングし、窒化膜サイドウォール127、128、129、130を形成する。
図14を参照して、レジスト131、132、133、134を形成する。
図15を参照して、窒化膜サイドウォール127、128、129、130をエッチングし、第2のシリコン層を形成するための窒化膜ハードマスク127、130を形成する。
図16を参照して、酸化膜サイドウォール122、123、124、125をエッチングする。
図17を参照して、レジスト131、132、133、134を剥離する。
図18を参照して、拡散層配線のためのレジスト135、136を形成する。
図19を参照して、シリコンをエッチングし、拡散層配線部を形成する。
図20を参照して、レジスト135、136を剥離する。
図21を参照して、酸化膜サイドウォール122、123、124、125をエッチングする。
図22を参照して、シリコンをエッチングし、第1の島状シリコン層137、第5の島状シリコン層138、第6の島状シリコン層139、第3の島状シリコン層140、第2のシリコン層141、第4のシリコン層142、p+型シリコン層143、144を形成する。
図23を参照して、窒化膜113、114、115、116、酸化膜117、118、119を剥離する。
図24を参照して、窒化膜145を堆積する。
図25を参照して、窒化膜をエッチングし、後のイオン注入時にチャネルを保護するための窒化膜サイドウォール146、147、148、149、150、151を形成する。
図26を参照して、n+型シリコン層形成のためのレジスト152、153を形成する。
図27を参照して、砒素を注入し、第1のn+型シリコン層154と、第2のn+型シリコン層156と、第3のn+型シリコン層159と、第4のn+型シリコン層157と、第5のn+型シリコン層155と、第6のn+型シリコン層157と、第7のn+型シリコン層158と、第8のn+型シリコン層156と、を形成する。
図28を参照して、レジスト152、153を剥離する。
図29を参照して、p+型シリコン層形成のためのレジスト160を形成する。
図30を参照して、ボロンを注入し、第1のp+型シリコン層161と、第2のp+型シリコン層162と、第3のp+型シリコン層163と、第4のp+型シリコン層164と、を形成する。
図31を参照して、レジスト152、153を剥離し、熱処理を行う。
図32を参照して、酸化膜165を堆積し、平坦化し、エッチバックを行い、第1のn+型シリコン層154と、第3のn+型シリコン層159と、第5のn+型シリコン層155と、第7のn+型シリコン層158と、第8のn+型シリコン層156と、第1のp+型シリコン層161と、第3のp+型シリコン層163と、を露出する。
図33を参照して、ゲート部を形成するためのレジスト166を形成する。
図34を参照して、ゲート部の酸化膜をエッチングする。
図35を参照して、レジスト152、153を剥離する。
図36を参照して、窒化膜148、149、150、151をエッチングする。
図37を参照して、high−K膜167を堆積し、TiNといった金属168を堆積する。
図38を参照して、窒化膜169を堆積する。
図39を参照して、ゲートパットのためのレジスト170、171、172、173を形成する。
図40を参照して、窒化膜169をエッチングし、窒化膜ハードマスク174、175、176、177を形成する。
図41を参照して、レジスト170、171、172、173を剥離する。
図42を参照して、金属168をエッチングし、ゲート電極178、179、180、181を形成する。
図43を参照して、窒化膜182を堆積する。
図44を参照して、窒化膜182をエッチングし、窒化膜サイドウォール183、184、185、186を形成する。
図45を参照して、high−K膜をエッチングし、high−K膜187、188、189、190を形成する。
図46を参照して、酸化膜をエッチングするためのレジスト191、192、193、194を形成する。
図47を参照して、酸化膜165をドライエッチングする。
図48を参照して、レジスト191、192、193、194を剥離する。
図49を参照して、酸化膜165をウエットエッチングする。
図50を参照して、窒化膜195を堆積する。
図51を参照して、窒化膜195をエッチングし、窒化膜サイドウォール195を形成する。
図52を参照して、酸化膜165をドライエッチングする。
図53を参照して、酸化膜165をウエットエッチングし、窒化膜146、147を露出する。
図54を参照して、窒化膜195をエッチングし、窒化膜146、147の一部をエッチングし、n+型シリコン層156及びp+型シリコン層143の側壁の一部、n+シリコン層157及びp+型シリコン層144の側壁の一部を露出する。
図55を参照して、ニッケルやコバルトといった金属を堆積し、熱処理を行い、未反応の金属膜を除去することにより、第2のn+型シリコン層156と第5のp+型シリコン層143の側壁の一部に形成された第1のシリコンと金属の化合物層204と、第8のn+型シリコン層156と第5のp+型シリコン層143とに形成された第2のシリコンと金属の化合物層201と、第4のn+型シリコン層と第6のp+型シリコン層144の側壁の一部に形成された第3のシリコンと金属の化合物層205と、第6のn+型シリコン層157と第6のp+型シリコン層144とに形成された第4のシリコンと金属の化合物層198と、第1のp+型シリコン層161に形成された第5のシリコンと金属の化合物層197と、第1のn+型シリコン層154に形成された第6のシリコンと金属の化合物層196と、第3のp+型シリコン層163に形成された第7のシリコンと金属の化合物層202と、第3のn+型シリコン層159に形成された第8のシリコンと金属の化合物層203と、第5のn+型シリコン層155に形成された第9のシリコンと金属の化合物層199と、第7のn+型シリコン層158に形成された第10のシリコンと金属の化合物層200と、が形成される。
図56を参照して、酸化膜といった層間膜206を形成する。
図57を参照して、ゲート電極178と、第4のシリコンと金属の化合物層198と接するようにコンタクト孔207を形成し、ゲート電極181と、第2のシリコンと金属の化合物層201と接するようにコンタクト孔208を形成する。
図58を参照して、タングステンといった金属を堆積し、コンタクト209、210を形成する。
図59を参照して、層間膜211を堆積する。
図60を参照して、ゲート電極179上にコンタクト孔212を形成し、ゲート電極180上にコンタクト孔213を形成する。
図61を参照して、第6のシリコンと金属の化合物層196上にコンタクト孔214を形成し、第8のシリコンと金属の化合物層203上にコンタクト孔215を形成する。
図62を参照して、第5のシリコンと金属の化合物層197、第9のシリコンと金属の化合物層199、第10のシリコンと金属の化合物層200、第7のシリコンと金属の化合物層202上にそれぞれ、コンタクト孔216、217、218、219を形成する。
図63を参照して、タングステンといった金属を堆積し、コンタクト220、221、222、223、224、225、226、227を形成する。
図64を参照して、コンタクト上に、第1メタル228、229、230、231、232、233、234、235を形成する。
図65を参照して、層間膜236を形成する。以上により、SRAMメモリセルが形成される。
以下に、この発明に係る半導体装置を3行3列に配置したものの一例を図66〜図72を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図66はこの発明に係る半導体装置を3行3列に配置したものを示している。図67はインバータ出力端子層を示している。図68はトランジスタ層を示している。図69はコンタクト層、第1メタル層を示している。図70は第1ビア(第1メタル−第2メタル間コンタクト)、第2メタル層を示している。図71は第2ビア(第2メタル−第3メタル間コンタクト)、第3メタル層を示している。図72は第3ビア(第3メタル−第4メタル間コンタクト)、第4メタル層を示している。
1行1列目にはインバータ319が配置される。1行2列目には選択トランジスタ337が配置される。2行1列目には選択トランジスタ340が配置される。2行2列目にはインバータ322が配置される。インバータ319と選択トランジスタ340は出力端子301で接続される。インバータ322と選択トランジスタ337は出力端子302で接続される。インバータ319の入力端子355は、コンタクト374を介して出力端子302と接続される。インバータ322の入力端子358は、コンタクト373を介して出力端子301と接続される。
1行4列目にはインバータ320が配置される。1行3列目には選択トランジスタ338が配置される。2行4列目には選択トランジスタ341が配置される。2行3列目にはインバータ323が配置される。インバータ323と選択トランジスタ338は出力端子303で接続される。インバータ320と選択トランジスタ341は出力端子304で接続される。インバータ323の入力端子359は、コンタクト376を介して出力端子304と接続される。インバータ320の入力端子356は、コンタクト375を介して出力端子303と接続される。
1行5列目にはインバータ321が配置される。1行6列目には選択トランジスタ339が配置される。2行5列目には選択トランジスタ342が配置される。2行6列目にはインバータ324が配置される。インバータ321と選択トランジスタ342は出力端子305で接続される。インバータ324と選択トランジスタ339は出力端子306で接続される。インバータ321の入力端子357は、コンタクト378を介して出力端子306と接続される。インバータ324の入力端子360は、コンタクト377を介して出力端子305と接続される。
選択トランジスタ340はゲート電極393を有する。選択トランジスタ337と選択トランジスタ338はゲート電極391を有する。選択トランジスタ341と選択トランジスタ342はゲート電極394を有する。選択トランジスタ339はゲート電極392を有する。
3行2列目にはインバータ325が配置される。3行1列目には選択トランジスタ343が配置される。4行2列目には選択トランジスタ346が配置される。4行1列目にはインバータ328が配置される。インバータ328と選択トランジスタ343は出力端子307で接続される。インバータ325と選択トランジスタ346は出力端子308で接続される。インバータ328の入力端子364は、コンタクト380を介して出力端子308と接続される。インバータ325の入力端子361は、コンタクト379を介して出力端子307と接続される。
3行3列目にはインバータ326が配置される。3行4列目には選択トランジスタ344が配置される。4行3列目には選択トランジスタ347が配置される。4行4列目にはインバータ329が配置される。インバータ326と選択トランジスタ347は出力端子309で接続される。インバータ329と選択トランジスタ344は出力端子310で接続される。インバータ326の入力端子362は、コンタクト382を介して出力端子310と接続される。インバータ329の入力端子365は、コンタクト381を介して出力端子309と接続される。
3行6列目にはインバータ327が配置される。3行5列目には選択トランジスタ345が配置される。4行6列目には選択トランジスタ348が配置される。4行5列目にはインバータ330が配置される。インバータ330と選択トランジスタ345は出力端子311で接続される。インバータ327と選択トランジスタ348は出力端子312で接続される。インバータ330の入力端子366は、コンタクト384を介して出力端子312と接続される。インバータ327の入力端子363は、コンタクト383を介して出力端子311と接続される。
選択トランジスタ343はゲート電極395を有する。選択トランジスタ346と選択トランジスタ347はゲート電極397を有する。選択トランジスタ344と選択トランジスタ345はゲート電極396を有する。選択トランジスタ348はゲート電極398を有する。
5行1列目にはインバータ331が配置される。5行2列目には選択トランジスタ349が配置される。6行1列目には選択トランジスタ352が配置される。6行2列目にはインバータ334が配置される。インバータ331と選択トランジスタ352は出力端子313で接続される。インバータ334と選択トランジスタ349は出力端子314で接続される。インバータ331の入力端子367は、コンタクト386を介して出力端子314と接続される。インバータ334の入力端子370は、コンタクト385を介して出力端子313と接続される。
5行4列目にはインバータ332が配置される。5行3列目には選択トランジスタ350が配置される。6行4列目には選択トランジスタ353が配置される。6行3列目にはインバータ335が配置される。インバータ335と選択トランジスタ350は出力端子315で接続される。インバータ332と選択トランジスタ353は出力端子316で接続される。インバータ335の入力端子371は、コンタクト388を介して出力端子316と接続される。インバータ332の入力端子368は、コンタクト387を介して出力端子315と接続される。
5行5列目にはインバータ333が配置される。5行6列目には選択トランジスタ351が配置される。6行5列目には選択トランジスタ354が配置される。6行6列目にはインバータ336が配置される。インバータ333と選択トランジスタ354は出力端子317で接続される。インバータ336と選択トランジスタ351は出力端子318で接続される。インバータ333の入力端子369は、コンタクト390を介して出力端子318と接続される。インバータ336の入力端子372は、コンタクト389を介して出力端子317と接続される。
選択トランジスタ352はゲート電極401を有する。選択トランジスタ349と選択トランジスタ350はゲート電極399を有する。選択トランジスタ353と選択トランジスタ354はゲート電極402を有する。選択トランジスタ351はゲート電極400を有する。
インバータ319のnMOSトランジスタ上にコンタクト403が配置され、インバータ319のpMOSトランジスタ上にコンタクト404が配置され、選択トランジスタ340上にコンタクト412が配置され、インバータ322のnMOSトランジスタ上にコンタクト414が配置され、インバータ322のpMOSトランジスタ上にコンタクト413が配置され、選択トランジスタ337上にコンタクト405が配置され、インバータ323のnMOSトランジスタ上にコンタクト414が配置され、インバータ323のpMOSトランジスタ上にコンタクト415が配置され、選択トランジスタ338上にコンタクト407が配置され、インバータ320のnMOSトランジスタ上にコンタクト409が配置され、インバータ320のpMOSトランジスタ上にコンタクト408が配置され、選択トランジスタ341上にコンタクト416が配置され、インバータ321のnMOSトランジスタ上にコンタクト409が配置され、インバータ321のpMOSトランジスタ上にコンタクト410が配置され、選択トランジスタ342上にコンタクト418が配置され、インバータ324のnMOSトランジスタ上にコンタクト420が配置され、インバータ324のpMOSトランジスタ上にコンタクト419が配置され、選択トランジスタ339上にコンタクト411が配置され、ゲート電極391上にコンタクト406が配置され、ゲート電極394上にコンタクト417が配置され、インバータ328のnMOSトランジスタ上にコンタクト430が配置され、インバータ328のpMOSトランジスタ上にコンタクト431が配置され、選択トランジスタ343上にコンタクト421が配置され、インバータ325のnMOSトランジスタ上にコンタクト423が配置され、インバータ325のpMOSトランジスタ上にコンタクト422が配置され、選択トランジスタ346上にコンタクト432が配置され、インバータ326のnMOSトランジスタ上にコンタクト423が配置され、インバータ326のpMOSトランジスタ上にコンタクト424が配置され、選択トランジスタ347上にコンタクト434が配置され、インバータ329のnMOSトランジスタ上にコンタクト436が配置され、インバータ329のpMOSトランジスタ上にコンタクト435が配置され、選択トランジスタ344上にコンタクト425が配置され、インバータ330のnMOSトランジスタ上にコンタクト436が配置され、インバータ330のpMOSトランジスタ上にコンタクト437が配置され、選択トランジスタ345上にコンタクト427が配置され、インバータ327のnMOSトランジスタ上にコンタクト429が配置され、インバータ327のpMOSトランジスタ上にコンタクト428が配置され、選択トランジスタ348上にコンタクト438が配置され、ゲート電極397上にコンタクト433が配置され、ゲート電極396上にコンタクト426が配置され、インバータ331のnMOSトランジスタ上にコンタクト439が配置され、インバータ331のpMOSトランジスタ上にコンタクト440が配置され、選択トランジスタ352上にコンタクト448が配置され、インバータ334のnMOSトランジスタ上にコンタクト450が配置され、インバータ334のpMOSトランジスタ上にコンタクト449が配置され、選択トランジスタ349上にコンタクト441が配置され、インバータ335のnMOSトランジスタ上にコンタクト450が配置され、インバータ335のpMOSトランジスタ上にコンタクト451が配置され、選択トランジスタ350上にコンタクト443が配置され、インバータ332のnMOSトランジスタ上にコンタクト445が配置され、インバータ332のpMOSトランジスタ上にコンタクト444が配置され、選択トランジスタ353上にコンタクト452が配置され、インバータ333のnMOSトランジスタ上にコンタクト445が配置され、インバータ333のpMOSトランジスタ上にコンタクト446が配置され、選択トランジスタ354上にコンタクト454が配置され、インバータ336のnMOSトランジスタ上にコンタクト456が配置され、インバータ336のpMOSトランジスタ上にコンタクト455が配置され、選択トランジスタ351上にコンタクト447が配置され、ゲート電極399上にコンタクト442が配置され、ゲート電極402上にコンタクト453が配置される。
コンタクト403に第1メタル457が接続され、コンタクト404に第1メタル458が接続され、コンタクト405に第1メタル459が接続され、コンタクト406に第1メタル460が接続され、コンタクト407に第1メタル461が接続され、コンタクト408に第1メタル462が接続され、コンタクト409に第1メタル463が接続され、コンタクト410に第1メタル464が接続され、コンタクト411に第1メタル465が接続され、コンタクト412、421に第1メタル466が接続され、コンタクト413、422に第1メタル467が接続され、コンタクト414、423に第1メタル468が接続され、コンタクト415、424に第1メタル469が接続され、コンタクト416、425に第1メタル470が接続され、コンタクト417に第1メタル471が接続され、コンタクト426に第1メタル472が接続され、コンタクト418、427に第1メタル473が接続され、コンタクト419、428に第1メタル474が接続され、コンタクト420、429に第1メタル475が接続され、コンタクト430、439に第1メタル476が接続され、コンタクト431、440に第1メタル477が接続され、コンタクト432、441に第1メタル478が接続され、コンタクト433に第1メタル479が接続され、コンタクト442に第1メタル480が接続され、コンタクト434、443に第1メタル481が接続され、コンタクト435、444に第1メタル482が接続され、コンタクト436、445に第1メタル483が接続され、コンタクト437、446に第1メタル484が接続され、コンタクト438、447に第1メタル485が接続され、コンタクト448に第1メタル486が接続され、コンタクト449に第1メタル487が接続され、コンタクト450に第1メタル488が接続され、コンタクト451に第1メタル489が接続され、コンタクト452に第1メタル490が接続され、コンタクト453に第1メタル491が接続され、コンタクト454に第1メタル492が接続され、コンタクト455に第1メタル493が接続され、コンタクト456に第1メタル494が接続される。
第1メタル460上に第1ビア495が配置され、第1メタル471上に第1ビア496が配置され、第1メタル466上に第1ビア497が配置され、第1メタル467上に第1ビア498が配置され、第1メタル468上に第1ビア499が配置され、第1メタル469上に第1ビア500が配置され、第1メタル470上に第1ビア501が配置され、第1メタル473上に第1ビア502が配置され、第1メタル474上に第1ビア503が配置され、第1メタル479上に第1ビア505が配置され、第1メタル472上に第1ビア504が配置され、第1メタル477上に第1ビア506が配置され、第1メタル478上に第1ビア507が配置され、第1メタル481上に第1ビア508が配置され、第1メタル482上に第1ビア509が配置され、第1メタル483上に第1ビア510が配置され、第1メタル484上に第1ビア511が配置され、第1メタル485上に第1ビア512が配置され、第1メタル480上に第1ビア513が配置され、第1メタル491上に第1ビア514が配置され、第1ビア495、496に第2メタル515が接続され、第1ビア497に第2メタル516が接続され、第1ビア498に第2メタル517が接続され、第1ビア499に第2メタル518が接続され、第1ビア500に第2メタル519が接続され、第1ビア501に第2メタル520が接続され、第1ビア502に第2メタル521が接続され、第1ビア503に第2メタル522が接続され、第1ビア505、504に第2メタル523が接続され、第1ビア506に第2メタル524が接続され、第1ビア507に第2メタル525が接続され、第1ビア508に第2メタル526が接続され、第1ビア509に第2メタル527が接続され、第1ビア510に第2メタル528が接続され、第1ビア511に第2メタル529が接続され、第1ビア512に第2メタル530が接続され、第1ビア513、514に第2メタル531が接続される。
第2メタル516上に第2ビア532が配置され、第2メタル517上に第2ビア533が配置され、第2メタル518上に第2ビア534が配置され、第2メタル519上に第2ビア535が配置され、第2メタル520上に第2ビア536が配置され、第2メタル521上に第2ビア537が配置され、第2メタル522上に第2ビア538が配置され、第2メタル524上に第2ビア539が配置され、第2メタル525上に第2ビア540が配置され、第2メタル526上に第2ビア541が配置され、第2メタル527上に第2ビア542が配置され、第2メタル528上に第2ビア543が配置され、第2メタル529上に第2ビア544が配置され、第2メタル530上に第2ビア545が配置され、第2ビア534に第3メタル546が接続され、第2ビア532に第3メタル549が接続され、第2ビア536に第3メタル550が接続され、第2ビア537に第3メタル551が接続され、第2ビア533、535、538、539、542、544に第3メタル547が接続され、第2ビア540に第3メタル552が接続され、第2ビア541に第3メタル553が接続され、第2ビア545に第3メタル554が接続され、第2ビア543に第3メタル548が接続される。
第3メタル549上に第3ビア561が配置され、第3メタル550上に第3ビア564が配置され、第3メタル551上に第3ビア565が配置され、第3メタル552上に第3ビア562が配置され、第3メタル553上に第3ビア563が配置され、第3メタル554上に第3ビア566が配置され、第3ビア561に第4メタル555が接続され、第3ビア562に第4メタル556が接続され、第3ビア563に第4メタル557が接続され、第3ビア564に第4メタル558が接続され、第3ビア565に第4メタル559が接続され、第3ビア566に第4メタル560が接続される。