WO2009095998A1 - 半導体記憶装置 - Google Patents

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WO2009095998A1
WO2009095998A1 PCT/JP2008/051301 JP2008051301W WO2009095998A1 WO 2009095998 A1 WO2009095998 A1 WO 2009095998A1 JP 2008051301 W JP2008051301 W JP 2008051301W WO 2009095998 A1 WO2009095998 A1 WO 2009095998A1
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transistor
column
row
nmos
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PCT/JP2008/051301
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English (en)
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Inventor
Fujio Masuoka
Shintaro Arai
Original Assignee
Unisantis Electronics (Japan) Ltd.
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Priority to JP2009551560A priority patent/JP5382939B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device formed of a static random access memory (SRAM).
  • SRAM static random access memory
  • a columnar semiconductor is formed on the surface of a semiconductor substrate, and a vertical gate transistor SGT (a gate having a gate formed so as to surround the columnar semiconductor layer on its side wall)
  • SGT a gate having a gate formed so as to surround the columnar semiconductor layer on its side wall
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2-188966
  • the drain, gate, and source are arranged in the vertical direction, the occupied area can be greatly reduced as compared with the conventional planar type transistor.
  • Bit lines (801a, 801b) are formed of N + diffusion layers
  • ground interconnection GND is formed of N + diffusion layers 802
  • power supply interconnections Vcc are formed of P + diffusion layers 803.
  • Access transistors (810a, 810b) for accessing the memory cell, driver transistors (811a, 811b) for driving the memory cell, and load transistors (812a, 812b) for supplying charge to the memory cell are provided on these diffusion layers.
  • the pillar-shaped silicon layer which comprises these is formed.
  • Gates (804a, 804b, 804c, 804d) are formed to surround these columnar silicon layers.
  • the storage node is formed of wiring layers (807a, 807b).
  • the above SRAM cell has the following problems in practice.
  • a small cell area can be realized when the power supply wiring 803 and the ground wiring 802 formed in the SRAM cell array are formed to about the minimum dimensions.
  • ground interconnection 802 are respectively formed of P + diffusion layer and N + diffusion layer, so when they are formed to the minimum dimension or so, they have very high resistance, and stable operation of the SRAM is impossible.
  • the dimensions of the power supply wiring 803 and the ground wiring 802 are increased in order to stably operate the SRAM, the SRAM cell area will increase.
  • the present invention has been made in view of the above circumstances, and it is an object of the present invention to realize an SRAM cell with a small area in a CMOS type 6T-SRAM using SGT and to realize an SRAM cell with a sufficient operation margin. .
  • a semiconductor memory device including a static memory cell in which six MOS transistors are arranged on an insulating film formed on a substrate, Each of the six MOS transistors is The source diffusion layer, the drain diffusion layer, and the columnar semiconductor layer are hierarchically arranged in the vertical direction on the insulating film formed on the substrate, and the columnar semiconductor layer is disposed between the source diffusion layer and the drain diffusion layer Gate is formed on the side wall of the columnar semiconductor layer, First and second NMOS access transistors for accessing a memory, first and second NMOS driver transistors for driving a storage node for holding data of a memory cell, and data of a memory cell Function as load transistors for the first and second PMOSs to supply The first NMOS access transistor, the first NMOS driver transistor and the first PMOS load transistor are arranged adjacent to one another, The second NMOS access transistor, the second NMOS driver transistor and the second PMOS load transistor are arranged adjacent to one another, Each first diffusion layer serving as a first storage no
  • Each second diffusion layer serving as a second storage node holding data in the second NMOS access transistor, the second NMOS driver transistor, and the second PMOS load transistor is disposed on the insulating film
  • a semiconductor memory device characterized in that the respective second diffusion layers are mutually connected via a second silicide layer formed on the surface of each of the second diffusion layers.
  • gate wirings extending from gates of the driver transistor and the load transistor formed on the diffusion layer functioning as the first storage node are connected by a common contact
  • Gate lines extending from the gates of the driver transistor and the load transistor formed on the diffusion layer functioning as two storage nodes are connected by a common contact.
  • the driver transistor formed on the diffusion layer functioning as the first storage node and each gate wiring extending from the gate of the load transistor are the second storage.
  • each of the gate interconnections connected by the common contact with the diffusion layer functioning as a node and extending from the gate of the driver transistor and load transistor formed on the diffusion layer functioning as the second storage node is the first Are connected by a common contact with the diffusion layer functioning as a storage node of
  • the peripheral lengths of the side walls of the pillar-shaped semiconductor layer forming the access transistor, the pillar-shaped semiconductor layer forming the driver transistor, and the pillar-shaped semiconductor layer forming the load transistor are read out. It is determined based on the operation margin at the time of writing and the operation margin at the time of writing.
  • At least one of the contacts formed on the gate wiring extending from the gate electrode of the first and second NMOS access transistors is an adjacent memory cell. And the contact formed on the gate interconnection extending from the gate electrode of the NMOS access transistor.
  • the columnar semiconductor layer is formed in a hexagonal lattice shape.
  • the six MOS transistors are arranged in three rows and two columns on the insulating film,
  • the first NMOS access transistors are arranged in a first row and a first column
  • the first PMOS load transistors are arranged in the second row and the first column
  • the first NMOS driver transistors are arranged in a third row and a first column
  • the second NMOS access transistors are arranged in a third row and a second column
  • the second PMOS load transistors are arranged in a second row and a second column
  • the driver transistors of the second NMOS are arranged in a first row and a second column.
  • the six MOS transistors are arranged in three rows and two columns on the insulating film,
  • the first NMOS access transistors are arranged in a first row and a first column
  • the first PMOS load transistors are arranged in the third row and the first column
  • the first NMOS driver transistors are arranged in a second row and a first column
  • the second NMOS access transistors are arranged in a third row and a second column
  • the second PMOS load transistors are arranged in a first row and a second column
  • the driver transistor of the second NMOS is arranged in the second row and the second column.
  • the six MOS transistors are arranged in three rows and two columns on the insulating film,
  • the first NMOS access transistors are arranged in a first row and a first column
  • the first PMOS load transistors are arranged in the third row and the first column
  • the first NMOS driver transistors are arranged in a second row and a first column
  • the second NMOS access transistors are arranged in a first row and a second column
  • the second PMOS load transistors are arranged in a third row and a second column
  • the driver transistor of the second NMOS is arranged in the second row and the second column.
  • the six MOS transistors are arranged in two rows and three columns on the insulating film,
  • the first NMOS access transistors are arranged in a first row and a first column
  • the first PMOS load transistors are arranged in a second row and a second column
  • the first NMOS driver transistors are arranged in a second row and a first column
  • the second NMOS access transistors are arranged in a second row and a third column
  • the second PMOS load transistors are arranged in a first row and a second column
  • the driver transistors of the second NMOS are arranged in the first row and the third column.
  • FIG. 1 shows an equivalent circuit diagram of a memory cell of a CMOS 6T-SRAM used in the present invention.
  • BL1 and BLB1 are bit lines
  • WL1 is a word line
  • Vcc1 is a power supply potential
  • Vss1 is a ground potential
  • Qn11 and Qn21 are access transistors for accessing memory cells
  • Qn31 and Qn41 are drivers for driving memory cells.
  • Transistors Qp11 and Qp21 denote load transistors for supplying charges to the memory cells
  • Qa and Qb denote storage nodes for storing data.
  • a read operation in the case where data of "L” is stored in storage node Qa and data of "H” is stored in storage node Qb will be described below as an example of the operation of the memory cell of FIG.
  • the bit lines BL1 and BLB1 are precharged to the "H” potential.
  • the word line WL1 becomes “H” after the completion of precharging, data reading starts.
  • access transistors Qn11 and Qn21 are turned on, and the potential of bit line BL1 which is at "H” is that driver transistor Qn31 is turned on since storage node Qb is at a value close to the potential of "H”.
  • the transistor Qn11 is discharged through the storage node Qa and the driver transistor Qn31 to approach the "L” potential.
  • bit line BLB1 is such that driver transistor Qn41 is off since storage node Qa is at a value close to the "L" potential, and discharge is not performed. Conversely, charge is supplied from load transistor Qp21. It remains close to the potential.
  • the potential difference between BL1 and BLB1 becomes a level that can be amplified by the sense amplifier, the data of the memory cell is amplified and output by activating the sense amplifier not shown but connected to the bit line. Ru.
  • FIG. 2 shows a layout of the SRAM memory cell in the first embodiment of the present invention.
  • unit cells UC shown in FIG. 2 are repeatedly arranged.
  • FIGS. 3a, 3b, 3c, and 3d respectively show cross-sectional structures along cut lines A-A ', B-B', C-C 'and D-D' in the layout diagram of FIG.
  • a planar silicon layer (2a, 2b) is formed on an insulating film such as a buried oxide film (BOX) 1 formed on a substrate, and the planar silicon layer (2a, 2b) is N + implanted by impurity implantation or the like.
  • the N + diffusion layer and the P + diffusion layer formed of the diffusion layer (3a, 3b, 5a, 5b) and the P + diffusion layer (4a, 4b) and formed in the same planar silicon layer are planar silicon layers (2a, 2b) Are connected to one another by silicide layers (13a, 13b) formed on the surface of.
  • the planar silicon layers (2a, 2b) function as storage nodes (Qa, Qb), respectively.
  • Qn11 and Qn21 are access transistors for accessing a memory cell that is an NMOS
  • Qn31 and Qn41 are driver transistors that drive a memory cell that is an NMOS
  • Qp11 and Qp21 are load transistors that supply charge to a memory cell that is a PMOS .
  • one unit cell UC includes transistors arranged in three rows and two columns on the buried oxide film layer 1. In the first column, an access transistor Qn11, a load transistor Qp11 and a driver transistor Qn31 are arranged from the top of the figure.
  • Diffusion layers 3a, 4a and 5a arranged in layers lower than Qn11, Qp11 and Qn31 function as a first storage node Qa.
  • a driver transistor Qn41, a load transistor Qp21, and an access transistor Qn21 are arranged from the top of the figure.
  • Diffusion layers 3b, 4b and 5b arranged in layers lower than Qn 41, Qp 21 and Qn 21 function as a second storage node Qb.
  • the SRAM cell array of this embodiment is configured by continuously arranging unit cells UC including such six transistors in the vertical direction of the figure.
  • Contact 10a formed on planar silicon layer 2a is connected to contact 11b formed on the gate interconnection extending from the gate electrodes of driver transistor Qn41 and load transistor Qp21 by node connection interconnection Na1, and planar silicon layer 2b is formed.
  • the contact 10b formed on the top is connected to the contact 11a formed on the gate interconnection extending from the gate electrodes of the driver transistor Qn31 and the load transistor Qp11 by the node connection interconnection Nb1.
  • a contact 6a formed in the upper part of access transistor Qn11 is connected to bit line BL1, and a contact 6b formed in the upper part of access transistor Qn21 is connected to bit line BLB1.
  • Contact 7a formed on the gate interconnection extending from the gate electrode of access transistor Qn11 and contact 7b formed on the gate interconnection extending from the gate electrode of access transistor Qn21 are connected to word line WL1.
  • the contacts (8a, 8b) formed on the top of the driver transistor (Qn31, Qn41) are respectively connected to the wiring layers (Vss1a, Vss1b) at ground potential, and the contacts (9a) formed on the top of the load transistor (Qp11, Qp21) , 9b) are connected to the wiring layer Vcc1 which is the power supply potential.
  • the word line wiring, the bit line wiring, the power supply potential wiring and the ground potential wiring are preferably higher than the node connection wiring, which is a wiring in each memory cell, in order to share the wiring of other memory cells. Connected in layers. Note that, as an example of the hierarchical wiring configuration described above, the node connection wiring (Na1), the node connection wiring (Nb1), and the ground potential wiring (Vss1a, Vss1b) is wired in a layer lower than the bit line (BL1, BLB1) and the line (Vcc1) of the power supply potential, and the word line (WL1) is formed from the bit line (BL1, BLB1) and the wire (Vcc1) of the power supply potential A configuration in which wiring is performed in the upper layer can be realized.
  • the N + implanted regions (24a, 24b) and the P + implanted region 25 are shown in FIG.
  • the pattern for forming the N + implantation regions (24a, 24b) and the P + implantation region 25 is formed by simple lines and spaces. Therefore, the influence of dimensional deviation and positional deviation is small, and the dimensional margin near the boundary between the N + implantation region and the P + implantation region can be minimized, and in the drawing, the longitudinal length of the SRAM cell This is effective in reducing (the length in the connection direction of each SRAM cell).
  • the shapes of the storage nodes and the gate interconnections shown in the layout of FIG. 2 are formed of only rectangular shapes, correction of the pattern shape by OPC (Optical Proximity Correction) is easy. , Layout suitable for realizing a small SRAM cell area.
  • the source and drain of each transistor constituting the SRAM are defined as follows.
  • the diffusion layer formed on the upper part of the columnar semiconductor layer connected to the ground voltage is defined as a source diffusion layer
  • the diffusion layer formed on the lower part of the columnar semiconductor layer is defined as a drain diffusion layer.
  • the diffusion layer formed on the top of the columnar semiconductor layer connected to the power supply voltage is defined as the source diffusion layer
  • the diffusion layer formed on the bottom of the columnar semiconductor layer is defined as the drain diffusion layer .
  • the diffusion layer formed in the upper part of the columnar semiconductor layer and the diffusion layer formed in the lower part both become the source or drain, but the diffusion formed for convenience in the upper part of the columnar semiconductor layer A layer is defined as a source diffusion layer, and a diffusion layer formed under the columnar semiconductor layer is defined as a drain diffusion layer.
  • planar silicon layers (2a, 2b) which are storage nodes, are formed on the buried oxide film layer (BOX) 1, and impurities are implanted into the planar silicon layers (2a, 2b).
  • the N + drain diffusion layer (3a, 5b) is formed. Since element isolation for separating the planar silicon layers (2a, 2b) can be formed only by separating the planar silicon layer 2 by etching, the number of steps required to form the element isolation is small, It is possible to form an element isolation of the minimum processing size.
  • Silicide layers (13a, 13b) are formed on the N + drain diffusion layers (3a, 5b).
  • a columnar silicon layer 21a constituting the access transistor Qn11 is formed on the N + drain diffusion layer 3a, and a columnar silicon layer 22b constituting the driver transistor Qn 41 is formed on the N + drain diffusion layer 3b.
  • a gate insulating film 17 and a gate electrode 18 are formed around each columnar silicon layer.
  • An N + source diffusion layer 14 is formed on the upper portion of the columnar silicon layer by impurity implantation or the like, and a silicide layer 15 is formed on the surface of the source diffusion layer.
  • Contact 6a formed on access transistor Qn11 is connected to bit line BL1
  • contact 7a formed on gate interconnection 16 extending from the gate of access transistor Qn11 is connected to word line WL1
  • driver transistor Qn41 is formed on The formed contact 8b is connected to the ground potential line Vss1.
  • planar silicon layers (2a, 2b), which are storage nodes, are formed on the buried oxide film layer (BOX) 1, and impurities are implanted into the planar silicon layers (2a, 2b).
  • the N + drain diffusion layer (3a, 5b) is formed.
  • Silicide layers (13a, 13b) are formed on the N + drain diffusion layer.
  • Contact 10a formed on drain diffusion layer 3a is formed on the boundary between N + drain diffusion layer 3a and P + drain diffusion layer 4a, and extends from the gate electrodes of driver transistor Qn41 and load transistor Qp21 through storage node connection interconnection Na1. It is connected to the contact 11b formed on the gate wiring 18d.
  • planar silicon layers (2a, 2b), which are storage nodes, are formed on the buried oxide film layer (BOX) 1, and impurities are implanted into the planar silicon layers (2a, 2b).
  • the P + source diffusion layers (4a, 4b) are formed, and the silicide layers (13a, 13b) are formed on the surface of the P + drain diffusion layer (4a, 4b).
  • a pillar-shaped silicon layer 23a constituting the load transistor Qp11 is formed on the P + drain diffusion layer 4a, and a pillar-shaped silicon layer 23b constituting the load transistor Qp 21 is formed on the P + drain diffusion layer 4b.
  • a gate insulating film 17 and a gate electrode 18 are formed around each of the columnar silicon layers.
  • a P + source diffusion layer 16 is formed on the upper portion of the pillar-shaped silicon layer by impurity implantation or the like, and a silicide layer 15 is formed on the surface of the source diffusion layer.
  • Contacts (9a, 9b) formed on load transistors (Qp11, Qp21) are both connected to power supply potential interconnection Vcc1 through the interconnection layer.
  • a planar silicon layer which is a storage node, is formed on the buried oxide film layer (BOX) 1, and the planar silicon layer is implanted with an impurity such as N + drain diffusion layer (3a, 5a). And the P + drain diffusion layer 4a are formed.
  • a silicide layer 13a is formed on the drain diffusion layer, and the N + drain diffusion layer (3a, 5a) and the P + drain diffusion layer 4a are directly connected by the silicide layer 13a. For this reason, there is no need to form an element for separating the N + drain diffusion layer and the P + drain diffusion layer, or a contact for connecting the N + drain diffusion layer and the P + drain diffusion layer, thereby reducing the memory cell area. It is effective.
  • a columnar silicon layer 21a forming access transistor Qn11 is formed on N + drain diffusion layer 3a
  • a columnar silicon layer 22a forming driver transistor Qn31 is formed on N + drain diffusion layer 5a
  • a load is formed on P + drain diffusion layer 4a.
  • a pillar-shaped silicon layer 23a constituting the transistor Qp11 is formed.
  • the N + drain diffusion layer 3a, the P + drain diffusion layer 4a and the N + drain diffusion layer 5a are directly connected by a silicide layer 13a formed on the surface of the planar silicon layer 2a.
  • a gate insulating film 17 and a gate electrode 18 are formed around each of the columnar silicon layers.
  • a source diffusion layer is formed on the upper portion of each columnar silicon layer by impurity implantation or the like, and a silicide layer 15 is formed on the surface of the source diffusion layer.
  • Contact 6a formed on access transistor Qn11 is connected to bit line BL1
  • contact 8a formed on driver transistor Qn31 is connected to power supply potential interconnection Vss1a
  • contact 9a formed on load transistor Qp11 is the power supply potential It is connected to the wiring Vcc1.
  • the gate electrodes of driver transistor Qn31 and load transistor Qp11 are connected to common contact 11a on gate interconnection 18c extending therefrom.
  • Contact 11a is connected to contact 10b formed on the drain diffusion layer of storage node 2b through storage node connection interconnection Nb1.
  • Contact 10a formed on the boundary between drain diffusion layers 3a and 4a is connected to contact 11b formed on gate interconnection 18d extending from the gate electrodes of driver transistor Qn41 and load transistor Qp21 through storage node connection interconnection Na1. .
  • the N + drain diffusion layer and the P + drain diffusion layer formed in the planar silicon layer (2a, 2b), which are storage nodes, are directly connected by the silicide layer formed in the planar silicon layer surface.
  • the access transistor, the driver transistor, and the drain diffusion layer of the load transistor are shared and function as a storage node of the SRAM. Therefore, there is no need to separate the N + source / drain diffusion layer and the P + source / drain diffusion layer, which are usually required for planar transistors, and it is sufficient to separate the two storage nodes of the SRAM. Therefore, a very small SRAM cell area can be realized.
  • the gate insulating film is formed of a high-k film such as HfO 2
  • the gate electrode is formed of a metal film such as TiN or TaN, or a laminated structure of a metal film and polysilicon partially silicided. Is preferred.
  • the channel portion of the columnar silicon layer is not doped with an impurity or has an impurity concentration of 1e-17 cm -3 or less. If the impurity concentration becomes higher than this, the characteristic variation of the transistor due to the statistical fluctuation of the impurity becomes large, and the SRAM operation margin such as the read margin is significantly deteriorated.
  • the threshold voltage of the transistor can be adjusted by adjusting the work function of the gate material, not the impurity concentration of the channel portion.
  • FIGS. 4 to 20 An example of a manufacturing method for forming the semiconductor device of the present invention will be described below with reference to FIGS. 4 to 20.
  • (a) is a plan view
  • (b) is a cross-sectional view taken along the line D-D '.
  • a mask 19 of silicon nitride film having a film thickness of about 50 nm to 100 nm is formed on the SOI substrate in which the SOI layer is formed to a film thickness of about 100 nm to 400 nm on the buried oxide film (BOX) 1.
  • patterns of columnar silicon layers (21a to 23a, 21b to 23b) are formed by lithography and etched to form columnar silicon layers (21a to 23a, 21b to 23b).
  • the diameter of the columnar silicon layer is about 5 to 50 nm, and the height is about 30 to 300 nm.
  • silicon is planarly formed on the bottom of the columnar semiconductor with a thickness of about 10 nm to 50 nm.
  • planar silicon layers are separated to form planar silicon layers (2a, 2b) to be storage nodes.
  • the element isolation can be formed only by isolating the planar silicon layer, the number of steps can be reduced, and the element isolation having the isolation width of the minimum processing dimension can be formed.
  • impurities are introduced into the N + implanted regions 24a and 24b and the P + implanted region 25 by ion implantation, respectively, to form a drain diffusion layer under the columnar silicon layer in the planar silicon layer.
  • a high-k film 17 such as HfO 2 is formed as a gate insulating film to a thickness of about 1 to 5 nm by a CVD method or an ALD method.
  • a gate conductive film 18 such as TiN or TaN is formed to a thickness of about 10 to 60 nm as a gate conductive film.
  • a silicon oxide film 31 is formed to bury the columnar silicon layers.
  • the silicon oxide film 31, the gate conductive film 18 on the top of the pillared silicon layer, and the High-k film 17 are polished by CMP to planarize the upper surface of the gate.
  • CMP the silicon nitride film mask 19 on top of the pillar-shaped silicon layer is used as a CMP stopper.
  • the CMP polishing amount can be controlled with good reproducibility.
  • the gate conductive film 18 and the silicon oxide film 31 are etched back to form a gate electrode on the side wall of the columnar silicon layer.
  • etching conditions are used such that the gate conductive film 18 and the silicon oxide film 31 are etched at the same rate as much as possible, and high selectivity to the silicon nitride film mask 19 is obtained.
  • a silicon nitride film is formed and etched back to form a silicon nitride film sidewall 32 on the top of the metal gate.
  • the silicon nitride film deposition amount and the etch back amount are set so that the silicon nitride film sidewall 32 remaining on the gate just covers the gate.
  • the gate of the portion covered with the nitride film sidewall is protected at the time of gate etching in a later step, so that the gate electrode can be formed in a self-aligned manner by the thickness of the gate conductive film.
  • the silicon oxide film 31 remaining on the metal gate is removed by wet etching.
  • a resist or multi-layered resist 33 is used to form a gate wiring pattern by lithography.
  • the high-k film under the gate bottom and under the gate is etched and removed.
  • gate interconnections (18a to 8d) are formed.
  • a silicon nitride film is formed on the top of the pillar-shaped silicon layer, and the upper surface of the gate is planarized by CMP, etching for determining the gate length, and formation of a nitride film sidewall for gate electrode protection.
  • the silicon nitride film mask 19 and the silicon nitride film sidewalls 32 are removed by wet processing.
  • etch back is performed to form a structure in which the side wall of the columnar silicon layer and the side wall of the gate electrode are covered with a silicon nitride film 34.
  • the high-k film 17 is covered with the silicon nitride film 34. Therefore, it is possible to prevent damage to the high-k film 7 due to wet processing and damage by impurity implantation in a later step.
  • the film thickness of the nitride film is too thin, damage to the high-k film 7 can not be completely prevented, and if it is too thick, the occupied area increases by the film thickness formed on the gate sidewall. It is necessary to select a suitable film thickness.
  • impurities are introduced into the N + implantation region and the P + implantation region by ion implantation or the like, respectively, to form source diffusion layers (14, 16) on top of the pillar-shaped silicon layer.
  • the source / drain diffusion layer is selectively silicided by sputtering metal such as Co or Ni and performing heat treatment to form silicide layers (13a, 13b) on the drain diffusion layer and A silicide layer 15 is formed on the source diffusion layer above the columnar silicon layer.
  • the silicon nitride film 34 covering the side walls of the pillar-shaped silicon layer and the gate electrode can suppress a drain-gate short and a source-gate short due to the silicide layer.
  • contacts (6a to 10a, 6b to 10b) are formed after forming a silicon oxide film which is an interlayer film.
  • the impurity distribution is set so that the drain diffusion layer (3a to 5a, 3b to 5b) at the bottom of the pillared silicon layer is formed up to the buried oxide film layer (BOX) 1. It is preferable to set the dimensions and impurity concentration of the pillar-shaped silicon layer so that the inside is completely depleted.
  • the inside of the columnar silicon layer becomes a floating body structure regardless of the operating state of the transistor, and further, columnar silicon as described above
  • the layer size and the impurity concentration By setting the layer size and the impurity concentration, the inside of the columnar silicon layer is completely depleted during transistor operation, so that the electric field inside the columnar silicon can be relaxed and mobility can be improved.
  • the bottom component of the drain diffusion layer capacitance is significantly reduced, and the total parasitic capacitance of the drain diffusion layer is reduced. You can also Although the impurities are diffused so as to completely cover the bottom of the columnar silicon layer in the sectional view of FIG. 3, there is no problem in operation even if the impurities do not completely cover the bottom of the columnar silicon layer.
  • the silicide layer (13a, 13b) on the drain diffusion layer does not reach the bottom of the planar silicon layer (2a, 2b). Since the resistance at the interface between the drain diffusion layer (3a to 5a, 3b to 5b) and the silicide layer (13a, 13b) is one of the main causes of the source-drain parasitic resistance of SGT, the resistance at the interface between the drain diffusion layer and the silicide layer The area is preferably as large as possible.
  • the silicide layer (13a, 13b) When the silicide layer (13a, 13b) is formed to the bottom of the planar silicon layer (2a, 2b), the drain diffusion layer (3a to 5a, 3b to 5b) and the bottom of the silicide layer (13a, 13b)
  • the interface area between the drain diffusion layer (3a to 5a, 3b to 5b) and the silicide layer (13a, 13b) is only the side surface of the silicide layer (13a, 13b), Decrease.
  • the film thickness of the silicide layers (13a, 13b) is about 10 nm to 30 nm
  • the film thickness of the planar silicon layers (2a, 2b) is that of the silicide layers (13a, 13b) for the above reasons.
  • the film thickness of the planar silicon layer 2 needs to be set thinner than 100 nm in order to stably etch the gate wiring to a desired shape and size.
  • the gate electrode around the pillar-shaped silicon layer be thin in that the minimum spacing of the SGT can be reduced, while the sheet resistance of the gate wiring does not affect the circuit.
  • the gate wiring film thickness is eventually set to about 10 nm to 50 nm.
  • the thickness of the silicide layer, the thickness of the planar silicon layer, and the thickness of the gate as described above are satisfied, an optimum structure can be realized.
  • FIG. 20 shows an SRAM cell layout of this embodiment.
  • the transistors arranged in the first column of unit cell UC in FIG. 20 in the SRAM cell array are the transistors arranged in the second column of the memory cell adjacent to the upper or lower side of the unit cell UC.
  • the transistors arranged in the second column of the unit cell UC have the same arrangement and the same arrangement as the transistors arranged in the first column of the memory cell adjacent to the upper or lower side of the unit cell UC. That is, on the upper side of the transistors Qn12, Qp12 and Qn32 arranged in the first column of the unit cell UC of FIG.
  • the same transistors as the transistors Qn42, Qp22 and Qn22 arranged in the second column are arranged in order from the top. Therefore, the access transistor is arranged adjacent to the upper side of the drawing of the access transistor Qn12, and the access transistor is arranged adjacent to the lower side of the drawing of the access transistor Q22.
  • the gate interconnection extending from the gate electrode of access transistor Qn12 is connected to the gate electrode of the access transistor of the memory cell adjacent on the upper side of the drawing, to word line (WL2).
  • Contacts (107a, 107b) can be shared on the gate line.
  • the contacts (107a, 107b) to the word line (WL2) are formed between the first storage node and the second storage node, but in the present embodiment, upper and lower SRAM cells are formed. Therefore, the space between storage nodes can be reduced, and the lateral length of the SRAM cell can be reduced in the drawing.
  • the above-described sharing of the contacts between the gate electrodes of the access transistors can be applied to the case where the transistors are arranged as in the first embodiment.
  • the gate wiring is extended from the gate electrode of access transistor Qn11 in FIG. 2 in the upper right direction in the figure, and the gate wiring is extended in the lower left direction from the gate electrode of the access transistor arranged in the upper right of Qn11.
  • the word line interconnection, the bit line interconnection, the interconnection of the power supply potential and the interconnection of the ground potential are preferably each for sharing with the interconnections of other memory cells. It is arranged in a layer higher than the node connection wiring which is a wiring in the memory cell.
  • the node connection wirings (Na 2, Nb 2) in the lower layer and the word line (WL 2) in the middle are selected so that the wirings do not contact the contacts which should not contact. It is possible to realize a configuration in which bit line interconnections (BL2 and BLB2), interconnections of power supply potential (Vcc2) and interconnections of ground potential (Vss2a and Vss2b) are interconnected in upper layers.
  • bit line interconnections BL2 and BLB2
  • Vcc2 interconnections of power supply potential
  • Vss2a and Vss2b ground potential
  • FIG. 21 shows the SRAM layout of this embodiment.
  • the present embodiment differs from the second embodiment in that the shape of the pillar-shaped silicon layer forming the driver transistor is different.
  • the drain current of the driver transistor is often set larger than that of the normal access transistor in order to secure an operation margin at the time of normal reading.
  • the drain current can be increased by making the diffusion layer width of the driver transistor larger than the diffusion layer width of the access transistor.
  • the diameter of the columnar silicon layer is made larger.
  • the drain current can be increased by increasing the circumferential length of the columnar silicon layer.
  • the read margin can be improved by making the diameter of the pillar-shaped silicon layer forming the driver transistor larger than that of the other pillar-shaped silicon layers as shown in FIG.
  • the shape of the pillar-shaped silicon layer is not limited to a circular shape, and the perimeter of the pillar-shaped silicon layer may be increased by forming it into an oval shape, a rectangular shape, or the like.
  • the diameter of the access transistor is increased to increase the drain current value of the access transistor, or to improve the write margin, the diameter of the load transistor is reduced to increase the drain current of the load transistor.
  • Various SRAM characteristics can be adjusted by changing the shapes of the access transistor, the driver transistor, and the load transistor, for example, by lowering the resistance relative to the transistor.
  • word line interconnections, bit line interconnections, interconnections of power supply potential, and interconnections of ground potential are desirably used in common with interconnections of other memory cells. It is arranged in a layer higher than the node connection wiring which is a wiring in the memory cell.
  • the hierarchical wiring configuration can realize, for example, the same configuration as that of the second embodiment.
  • the other points are the same as those of the second embodiment, and the description thereof will be omitted.
  • FIG. 22 shows the SRAM cell layout of this embodiment.
  • the second embodiment differs from the second embodiment in that the storage node and the gate line are connected by a common contact formed across the two in the present embodiment.
  • a planar silicon layer 302a which is a storage node, and gate interconnections extending from gate electrodes of driver transistor Qn44 and load transistor Qp24 are connected by a common contact 310a formed across them
  • a planar silicon layer 302b, which is a node, and gate interconnections extending from gate electrodes of driver transistor Qn34 and load transistor Qp14 are connected by a common contact 310b formed across the both.
  • the number of contacts in the SRAM cell can be reduced by connecting the gate and the storage node not by the wiring layer but by the contacts. Therefore, the cell area can be reduced by adjusting the arrangement of the columnar silicon layers and the contacts. can do.
  • word line interconnections, bit line interconnections, interconnections of power supply potential, and interconnections of ground potential are desirably used in common with interconnections of other memory cells. It is arranged in a layer higher than the node connection wiring which is a wiring in the memory cell, that is, in a layer higher than the contacts 310a and the contacts 310b.
  • the other points are the same as those of the second embodiment, and the description thereof will be omitted.
  • FIG. 23 shows an SRAM cell layout of this embodiment.
  • the present embodiment differs from the second embodiment in that the arrangement of the driver transistor and the load transistor is interchanged.
  • the driver transistor and the load transistor are interchanged, there is only one boundary between the N + implantation region and the P + implantation region (425a, 425b) crossing over the planar silicon layer (402a, 402b). Therefore, since there is only one place where the overlapping margin has to be secured near the boundary between the N + implantation region and the P + implantation region, it is possible to reduce the longitudinal length of the SRAM cell.
  • the N + implantation region and the P + implantation region are not simple lines and spaces, the P + implantation regions (425a and 425b) are rectangular groove patterns, and the N + implantation regions are P + implantation regions ( It becomes the pattern which inverted 425a, 425b). Therefore, accurate control of the resist pattern is required in patterning the implantation region.
  • the arrangement of the power supply wiring (Vcc5a, Vcc5b) and the ground wiring Vss5 is interchanged with that of the second embodiment as the arrangement of the driver transistor and the load transistor is interchanged.
  • word line interconnections As described in the first embodiment, word line interconnections, bit line interconnections, interconnections of power supply potential, and interconnections of ground potential are desirably used in common with interconnections of other memory cells. It is arranged in a layer higher than the node connection wiring which is a wiring in the memory cell.
  • the hierarchical wiring configuration can realize, for example, the same configuration as that of the second embodiment.
  • the other points are the same as those of the second embodiment, and the description thereof will be omitted.
  • FIG. 24 shows an SRAM cell layout of this embodiment.
  • the present embodiment differs from the second embodiment in that the arrangement of each transistor constituting the SRAM is different.
  • the arrangement of the transistors is changed, there is only one boundary between the N + implantation region 524 and the P + implantation region 525 crossing over the planar silicon layers (502a, 502b). Therefore, since there is only one place in the vicinity of the boundary between the N + implantation region and the P + implantation region where the overlapping margin has to be secured, it is possible to reduce the longitudinal length of the SRAM cell.
  • the N + implantation region 524 and the P + implantation region 525 are formed by simple lines and spaces.
  • a planar silicon layer 502a which is a storage node, and a gate interconnection extending from gate electrodes of driver transistor Qn46 and load transistor Qp26 are connected by contact 510a, and a planar silicon layer is a storage node.
  • the contact 510b formed on 502b is connected to the contact 511a by a node connection wiring Nb6 which is a first layer wiring.
  • Nb6 which is a first layer wiring.
  • driver transistors Qn36, Qn46
  • load transistors Qp16, Qp26
  • word line interconnections bit line interconnections, interconnections of power supply potential, and interconnections of ground potential are desirably used in common with interconnections of other memory cells. It is arranged in a layer higher than the node connection wiring which is a wiring in the memory cell.
  • the node connection wiring (Na6, Nb6) is a lower layer, the word line (WL6), the power supply potential wiring (Vcc6) and the ground potential wiring (Vss6) It is possible to realize a configuration in which bit line interconnections (BL6, BLB6) are wired in the upper layer in the layer of the highest rank.
  • FIG. 25 shows the SRAM cell layout of this embodiment.
  • the present embodiment is different from the other embodiments in that the columnar semiconductors are arranged in a hexagonal lattice so as to be arranged in the closest packing.
  • the columnar semiconductors By arranging the columnar semiconductors in this manner, the columnar semiconductors can be arranged in a balanced manner in the smallest area, and a small SRAM cell area can be designed.
  • the arrangement of each transistor is not limited to that of FIG. 25 and may be other arrangement.
  • word line interconnections, bit line interconnections, interconnections of power supply potential, and interconnections of ground potential are desirably used in common with interconnections of other memory cells. It is arranged in a layer higher than the node connection wiring which is a wiring in the memory cell. In this respect, the hierarchical wiring configuration can realize, for example, the same configuration as that of the second embodiment.
  • FIG. 26 shows the cell layout of this embodiment.
  • unit cells shown in FIG. 26 are repeatedly arranged.
  • FIGS. 27a, b, c and d show cross-sectional structures along cut lines A-A ', B-B', C-C 'and D-D' in the layout diagram of FIG.
  • FIG. The present embodiment differs from the other embodiments in that the layout of the planar silicon layer is L-shaped.
  • the patterning of the planar silicon layers (702a, 702b) which are storage nodes is easier to be rectangular as in the other embodiments.
  • the patterns forming the N + implant regions (724a, 724b) and the P + implant regions 725 are formed by simple lines and spaces.
  • the dimensional margin near the boundary between the N + implantation region (724 a, 724 b) and the P + implantation region 725 can be minimized, so that an SRAM cell with a small area can be designed.
  • the word line WL8 is wired in the horizontal direction
  • the bit lines (BL8, BLB8) are wired in the vertical direction.
  • the contacts (707a, 707b) to the gates of the access transistors connected from the bit lines are not shown in the figure, but can be made common with laterally adjacent memory cells.
  • Planar silicon layer 702a which is a storage node and gate interconnections extending from the gate electrodes of driver transistor Qn48 and load transistor Qp28 are connected by a common contact 710a formed across them, and planar silicon which is a storage node A layer 702b and gate wirings extending from gate electrodes of driver transistor Qn38 and load transistor Qp18 are connected by a contact 710b formed across the both.
  • word line interconnections, bit line interconnections, interconnections of power supply potential, and interconnections of ground potential are desirably used in common with interconnections of other memory cells.
  • the node connection wiring is a lower layer
  • the word line (WL8) and the ground potential wiring (Vss8a, Vss8b) are middle layers
  • BL8 bit line wiring
  • Vcc8 the wiring of the power supply potential in the upper layer
  • planar silicon layers (702a and 702b) which are storage nodes are formed on the buried oxide film layer 701, and the planar silicon layers (702a and 702b) are implanted with impurities, etc.
  • the N + drain diffusion layers (703a and 703b) and the P + drain diffusion layer 704b are respectively formed.
  • Silicide layers (713a, 713b) are formed on the surfaces of the drain diffusion layers (703a, 703b, 704b), and the N + diffusion layer 703b and the P + diffusion layer 704b are not shown in the figure, but are formed by the silicide layer 713b. It is connected.
  • a columnar silicon layer 721a forming access transistor Qn18 is formed on N + drain diffusion layer 703a
  • a columnar silicon layer 723b forming load transistor Qp28 is formed on P + drain diffusion layer 704b
  • a driver is formed on N + drain diffusion layer 703b.
  • a pillar-shaped silicon layer 722 b constituting the transistor Qn 48 is formed.
  • a gate insulating film 717 and a gate electrode 718 are formed around each columnar silicon layer.
  • a source diffusion layer (714, 716) is formed on the top of the pillar-shaped silicon layer by impurity implantation or the like, and a silicide layer 715 is formed on the surface of the source diffusion layer.
  • a contact 706a formed on access transistor Qn18 is connected to bit line BL8, a contact 707a formed on gate interconnection 718a extending from the gate electrode of access transistor Qn18 is connected to word line WL8, and load transistor Qp28 is formed.
  • Contact 708b formed in is connected to power supply potential line Vcc8, contact 709b formed on driver transistor Qn48 is connected to ground potential line Vss8, and gate electrodes of load transistor Qp28 and driver transistor Qn48 are connected to respective gate electrodes. They are connected to each other by the extending gate wiring 718d.
  • planar silicon layers (702a, 702b) which are storage nodes are formed on the buried oxide film layer 701, and impurity implantation into the planar silicon layers (702a, 702b) is performed.
  • N + drain diffusion layers (703a and 703b) are formed, and silicide layers (713a and 713b) are formed on the N + drain diffusion layer.
  • the drain diffusion layer 703a and the gate wiring 718f are connected by a common contact 710a formed across the both, and the drain diffusion layer 703b and the gate wiring 718e are connected by a common contact 710b formed across the both.
  • a planar silicon layer 702a which is a memory node, is formed on the buried oxide film layer 701, and an N + drain diffusion layer 703a is formed on the planar silicon layer 702a by impurity implantation or the like.
  • the silicide layer 713a is formed on the surface of the N + drain diffusion layer 703a.
  • a pillar-shaped silicon layer 721a constituting access transistor Qn18 and a pillar-shaped silicon layer 722a constituting driver transistor Qn38 are formed on N + drain diffusion layer 703a.
  • a gate insulating film 717 and a gate electrode 718 are formed around each columnar silicon layer.
  • N + source diffusion layer 714 is formed on the upper portion of the pillar-shaped silicon layer by impurity implantation or the like, and a silicide layer 715 is formed on the surface of the source diffusion layer.
  • a contact 706a formed on access transistor Qn18 is connected to bit line BL8, and a contact 709a formed on driver transistor Qn38 is connected to ground potential interconnection Vss8 through the interconnection layer.
  • P + drain diffusion layers (704b, 704a) are formed on the planar silicon layer which is a storage node on the buried oxide film layer 701.
  • a columnar silicon layer 723b constituting the load transistor Qp28 is formed on the drain diffusion layer 704b, and a columnar silicon layer 723a constituting the load transistor Qp18 is formed on the drain diffusion layer 704a.
  • a gate insulating film 717 and a gate electrode 718 are formed around each columnar silicon layer, a P + source diffusion layer 716 is formed on the upper portion of each columnar silicon layer by impurity implantation, etc., and a silicide layer 715 is formed on the surface of the source diffusion layer. Is formed.
  • Load transistor Qp28 and contacts (708b, 708a) formed on load transistor Qp18 are connected to power supply potential interconnection Vcc8.
  • the N + drain diffusion layer and the P + drain diffusion layer formed in the planar silicon layer which is a storage node are directly connected by the silicide layer formed in the planar silicon layer surface.
  • the drain diffusion layers of the access transistor, the driver transistor, and the load transistor are made common and function as a storage node of the SRAM. Therefore, there is no need to separate the N + source / drain diffusion layer and the P + source / drain diffusion layer, which are usually required for planar transistors, and it is sufficient to separate the two storage nodes of the SRAM. Therefore, a very small SRAM cell area can be realized.
  • the MOS transistor is formed of SGT in which the drain, the gate, and the source are arranged in the vertical direction, and embedded.
  • the N + source diffusion layer and the P + source diffusion layer formed on the planar silicon layer on the oxide film are directly connected by the silicide layer formed on their surface, and function as a storage node of the SRAM.
  • the element separation can be achieved simply by separating the two storage nodes of the SRAM. Since it is sufficient, a CMOS 6T-SRAM having a very small memory cell area can be realized.
  • FIG. 1 is a plan view of an SRAM according to a first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the SRAM of the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the SRAM of the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the SRAM of the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the SRAM of the first embodiment of the present invention.
  • It is process drawing which shows the manufacturing method of this invention to process order.
  • FIG. 7 is a plan view of an SRAM according to a second embodiment of the present invention.
  • FIG. 16 is a plan view of an SRAM according to a third embodiment of the present invention.
  • FIG. 16 is a plan view of an SRAM according to a fourth embodiment of the present invention.
  • FIG. 21 is a plan view of an SRAM according to a fifth embodiment of the present invention.
  • FIG. 16 is a plan view of an SRAM according to a sixth embodiment of the present invention.
  • FIG. 21 is a plan view of an SRAM according to a seventh embodiment of the present invention.
  • FIG. 21 is a plan view of an SRAM according to an eighth embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of an SRAM according to an eighth embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of an SRAM according to an eighth embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of an SRAM according to an eighth embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of an SRAM according to an eighth embodiment of the present invention.
  • FIG. 14A is a plan view and a cross-sectional view showing a conventional SRAM.
  • 611b, 711b Contact on gate wiring 13a, 13b, 15, 713a, 713b, 715: Silicide layer 14, 714: N + source diffusion layer 16, 716: P + source diffusion layer 17, 71 7: Gate insulating film 18, 718: Gate electrodes 18a, 18b, 18c, 18d, 718a, 718d, 718e, 18f: Gate wiring 19: Silicon nitride film mask 20: Planar silicon layers 21a, 21b, 721a, 721b: Access transistor columnar silicon layers 22a, 22b, 722a, 722b: driver transistor columnar silicon layers 23a, 23b, 723a, 723b: load transistor columnar silicon layers 24a, 124a, 224a, 324a, 524, 724a, 24b, 124b, 224b, 224b 724b: N + implanted region 25, 125, 225, 325, 425a, 425b, 525, 625a, 625b, 725: P + implante

Abstract

　縦型トランジスタＳＧＴで構成されたＣＭＯＳ型６Ｔ－ＳＲＡＭにおいて、小さいＳＲＡＭセル面積と安定した動作マージンを実現する。 　６個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するＭＯＳトランジスタは、埋め込み酸化膜上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、前記平面状シリコン層は第1の導電型を持つ第１の活性領域と第２の導電型を持つ第２の活性領域からなり、それらが平面状シリコン層表面に形成されたシリサイド層を通して互いに接続されることにより小さい面積のＳＲＡＭセルを実現する。

Description

半導体記憶装置
　本発明は半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）からなる半導体記憶装置に関する。
　半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１：特開平２－１８８９６６）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
　ＳＧＴを用いてＬＳＩ（大規模集積回路）を構成する場合、それらのキャッシュ用メモリとしてＳＧＴの組み合わせで構成されるＳＲＡＭを用いることが必須である。近年、ＬＳＩに搭載されるＳＲＡＭに対する大容量化の要求は非常に強いため、ＳＧＴを用いた場合にも小さいセル面積を持つＳＲＡＭを実現することが必須である。
　特許文献２（特開平７－９９３１１）の実施例に示された、ＳＧＴを用いて設計された６個のトランジスタにより構成されるＣＭＯＳ型６Ｔ－ＳＲＡＭの平面図を図２８（ａ）に断面図を図２８（ｂ）に示す。これらの図を参考にして、上記ＳＲＡＭについて説明する。ビット線（８０１ａ、８０１ｂ）はＮ＋拡散層で形成され、接地配線ＧＮＤはＮ＋拡散層８０２で形成され、電源配線ＶｃｃはＰ＋拡散層８０３で形成される。これらの拡散層の上にメモリセルにアクセスするためのアクセストランジスタ（８１０ａ、８１０ｂ）、メモリセルを駆動するためのドライバトランジスタ（８１１ａ、８１１ｂ）、メモリセルに電荷を供給するロードトランジスタ（８１２ａ、８１２ｂ）を構成する柱状シリコン層が形成される。これらの柱状シリコン層を取り囲むようにゲート（８０４ａ、８０４ｂ、８０４ｃ、８０４ｄ）が形成される。記憶ノードは配線層（８０７ａ、８０７ｂ）より構成される。上記ＳＲＡＭセルにおいては、ＳＲＡＭを構成する各トランジスタは柱状シリコン層上に縦方向にソース、ゲート、ドレインが形成されているため、小さいＳＲＡＭセルを設計することができる。
特開平２－１８８９６６ 特開平７－９９３１１（第５１項、図７５）
　しかしながら、上記ＳＲＡＭセルにおいては、実際には以下のような問題点がある。
　特許文献２のＳＲＡＭにおいては、ＳＲＡＭセルアレイ内に形成される電源配線８０３および接地配線８０２が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線８０３および接地配線８０２はそれぞれＰ＋拡散層およびＮ＋拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、ＳＲＡＭを安定動作させることは不可能である。逆にＳＲＡＭを安定動作させるために電源配線８０３および接地配線８０２の寸法を大きくすると、ＳＲＡＭセル面積が増加してしまう。
　本発明は上記の事情を鑑みてなされたもので、ＳＧＴを用いたＣＭＯＳ型６Ｔ－ＳＲＡＭにおいて面積の小さいＳＲＡＭセルを実現するとともに、十分な動作マージンを持つＳＲＡＭセルを実現することを目的とする。
　本発明によれば、６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
　前記６個のＭＯＳトランジスタの各々は、
　ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
　メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタとして機能し、
　第１のＮＭＯＳのアクセストランジスタ、第１のＮＭＯＳのドライバトランジスタ及び第１のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
　第２のＮＭＯＳのアクセストランジスタ、第２のＮＭＯＳのドライバトランジスタ及び第２のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
　第１のＮＭＯＳのアクセストランジスタ、第１のＮＭＯＳのドライバトランジスタ及び第１のＰＭＯＳのロードトランジスタにおいてデータを保持する第１の記憶ノードとして機能する各々の第１の拡散層を前記絶縁膜上に配置し、前記各々の第１の拡散層の表面に形成された第１のシリサイド層を介して前記各々の第１の拡散層を相互に接続し、
　第２のＮＭＯＳのアクセストランジスタ、第２のＮＭＯＳのドライバトランジスタ及び第２のＰＭＯＳのロードトランジスタにおいてデータを保持する第２の記憶ノードとして機能する各々の第２の拡散層を前記絶縁膜上に配置し、前記各々の第２の拡散層の表面に形成された第２のシリサイド層を介して前記各々の第２の拡散層を相互に接続したことを特徴とする半導体記憶装置が提供される。
　本発明の好ましい態様では、前記半導体装置において、前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続され、第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続される。また、別の態様では、前記半導体装置において、前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
　本発明の別の好ましい態様では、前記半導体装置において、アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層と、ロードトランジスタを形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定される。
　また、本発明の別の好ましい態様では、前記半導体装置において、第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つが、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
　更なる本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体層は、六方格子状に形成される。
　また、本発明によれば、前記半導体装置において、前記６個のＭＯＳトランジスタは、前記絶縁膜上に３行２列に配列され、
　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
　前記第１のＰＭＯＳのロードトランジスタは２行１列目に配列され、
　前記第１のＮＭＯＳのドライバトランジスタは３行１列目に配列され、
　前記第２のＮＭＯＳのアクセストランジスタは３行２列目に配列され、
　前記第２のＰＭＯＳのロードトランジスタは２行２列目に配列され、
　前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列される。
　また、前記半導体装置において、前記６個のＭＯＳトランジスタは、前記絶縁膜上に３行２列に配列され、
　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
　前記第１のＰＭＯＳのロードトランジスタは３行１列目に配列され、
　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
　前記第２のＮＭＯＳのアクセストランジスタは３行２列目に配列され、
　前記第２のＰＭＯＳのロードトランジスタは１行２列目に配列され、
　前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列される。
　また、前記半導体装置において、前記６個のＭＯＳトランジスタは、前記絶縁膜上に３行２列に配列され、
　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
　前記第１のＰＭＯＳのロードトランジスタは３行１列目に配列され、
　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
　前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
　前記第２のＰＭＯＳのロードトランジスタは３行２列目に配列され、
　前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列される。
　また、前記半導体装置において、前記６個のＭＯＳトランジスタは、前記絶縁膜上に２行３列に配列され、
　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
　前記第１のＰＭＯＳのロードトランジスタは２行２列目に配列され、
　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
　前記第２のＮＭＯＳのアクセストランジスタは２行３列目に配列され、
　前記第２のＰＭＯＳのロードトランジスタは１行２列目に配列され、
　前記第２のＮＭＯＳのドライバトランジスタは１行３列目に配列される。
　図１に本発明に用いたＣＭＯＳ型６Ｔ－ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｃｃ１は電源電位、Ｖｓｓ１は接地電位、Ｑｎ１１およびＱｎ２１はメモリセルにアクセスするためのアクセストランジスタ、Ｑｎ３１およびＱｎ４１はメモリセルを駆動するドライバトランジスタ、Ｑｐ１１およびＱｐ２１はメモリセルに電荷を供給するロードトランジスタ、ＱａおよびＱｂはデータを記憶するための記憶ノードを示している。
　以下に図１のメモリセルの動作の一例として、記憶ノードＱａに“Ｌ”のデータが、記憶ノードＱｂに“Ｈ”のデータが記憶されている場合の読み出し動作について説明する。読み出しを行う場合には、ビット線ＢＬ１およびＢＬＢ１が“Ｈ”電位にプリチャージされる。プリチャージ完了後にワード線ＷＬ１が“Ｈ”になることでデータの読み出しが開始する。このとき、アクセストランジスタＱｎ１１およびＱｎ２１がオンになり、“Ｈ”になっているビット線ＢＬ１の電位は、記憶ノードＱｂが“Ｈ”電位に近い値であるためドライバトランジスタＱｎ３１がオンになり、アクセストランジスタＱｎ１１から記憶ノードＱａ、ドライバトランジスタＱｎ３１を通してディスチャージされ、“Ｌ”電位に近づく。一方、ビット線ＢＬＢ１の電位は、記憶ノードＱａが“Ｌ”電位に近い値であるためにドライバトランジスタＱｎ４１はオフであり、ディスチャージされず、逆にロードトランジスタＱｐ２１より電荷が供給されるため “Ｈ”電位に近い値のままである。ＢＬ１とＢＬＢ１の電位差がセンスアンプによって増幅できるレベルになった時点で、図には示されていないがビット線に接続されているセンスアンプを起動することで、メモリセルのデータが増幅され出力される。
　図２に本発明の第１の実施例におけるＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２に示したユニットセルＵＣが繰り返し配置されている。図３ａ、ｂ、ｃ及びｄに、図２のレイアウト図のカットラインＡ－Ａ’、Ｂ－Ｂ’、Ｃ－Ｃ’及びＤ－Ｄ’における断面構造をそれぞれ示す。
　まず図２および図３を参考にして本発明のレイアウトについて説明する。
　基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層（２ａ、２ｂ）が形成され、上記平面状シリコン層（２ａ、２ｂ）は不純物注入等により、Ｎ＋拡散層（３ａ、３ｂ、５ａ、５ｂ）およびＰ＋拡散層（４ａ、４ｂ）から構成され、同一の平面状シリコン層に形成されるＮ＋拡散層とＰ＋拡散層は平面状シリコン層（２ａ、２ｂ）の表面に形成されるシリサイド層（１３ａ、１３ｂ）によって互いに接続される。平面状シリコン層（２ａ、２ｂ）はそれぞれ記憶ノード（Ｑａ、Ｑｂ）として機能する。Ｑｎ１１およびＱｎ２１はＮＭＯＳであるメモリセルにアクセスするためのアクセストランジスタ、Ｑｎ３１およびＱｎ４１はＮＭＯＳであるメモリセルを駆動するドライバトランジスタ、Ｑｐ１１およびＱｐ２１はＰＭＯＳであるメモリセルに電荷を供給するロードトランジスタである。
　本実施例では、１つのユニットセルＵＣは、埋め込み酸化膜層１上に３行２列に配列されたトランジスタを備えている。１列目には、図の上側からアクセストランジスタＱｎ１１、ロードトランジスタＱｐ１１及びドライバトランジスタＱｎ３１がそれぞれ配列されている。なお、Ｑｎ１１、Ｑｐ１１及びＱｎ３１の下位の層に配置される拡散層３ａ、４ａ及び５ａは、第1の記憶ノードＱａとして機能する。また、２列目には、図の上側からドライバトランジスタＱｎ４１、ロードトランジスタＱｐ２１、アクセストランジスタＱｎ２１がそれぞれ配列されている。なお、Ｑｎ４１、Ｑｐ２１及びＱｎ２１の下位の層に配置される拡散層３ｂ、４ｂ及び５ｂは、第２の記憶ノードＱｂとして機能する。本実施例のＳＲＡＭセルアレイは、このような６個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。
　平面状シリコン層２ａ上に形成されるコンタクト１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｎ４１およびロードトランジスタＱｐ２１のゲート電極より延在するゲート配線上に形成されるコンタクト１１ｂと接続され、平面状シリコン層２ｂ上に形成されるコンタクト１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｎ３１およびロードトランジスタＱｐ１１のゲート電極より延在するゲート配線上に形成されるコンタクト１１ａと接続される。アクセストランジスタＱｎ１１上部に形成されるコンタクト６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｎ２１上部に形成されるコンタクト６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱｎ１１のゲート電極から延在するゲート配線上に形成されるコンタクト７ａおよびアクセストランジスタＱｎ２１のゲート電極から延在するゲート配線上に形成されるコンタクト７ｂはワード線ＷＬ１に接続される。ドライバトランジスタ（Ｑｎ３１、Ｑｎ４１）上部に形成されるコンタクト（８ａ、８ｂ）は接地電位である配線層（Ｖｓｓ１ａ、Ｖｓｓ１ｂ）にそれぞれ接続され、ロードトランジスタ（Ｑｐ１１、Ｑｐ２１）上部に形成されるコンタクト（９ａ、９ｂ）は電源電位である配線層Ｖｃｃ１に接続される。
　ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
　なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ１）、ノード接続配線（Ｎｂ１）、及び接地電位の配線（Ｖｓｓ１ａ、Ｖｓｓ１ｂ）は、ビット線（ＢＬ１、ＢＬＢ１）及び電源電位の配線（Ｖｃｃ１）より下位の層で配線し、ワード線（ＷＬ１）は、ビット線（ＢＬ１、ＢＬＢ１）及び電源電位の配線（Ｖｃｃ１）より上位の層で配線する構成が実現可能である。
　図２にＮ＋注入領域（２４ａ、２４ｂ）およびＰ＋注入領域２５を示す。本実施例のＳＲＡＭセルアレイ領域においてはＮ＋注入領域（２４ａ、２４ｂ）およびＰ＋注入領域２５を形成するパターンは単純なライン＆スペースにより形成される。このため寸法ズレや位置合わせのズレの影響が小さく、Ｎ＋注入領域とＰ＋注入領域の境界付近の寸法のマージンを最小に抑えることができ、図面上で言えば、ＳＲＡＭセルの縦方向の長さ（各ＳＲＡＭセルの接続方向の長さ）の縮小に有効である。
　また、本実施例においては、図２のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、ＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ）によるパターン形状の補正が容易であり、小さいＳＲＡＭセル面積を実現するために適したレイアウトである。
　本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｎ３１、Ｑｎ４１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。ロードトランジスタ（Ｑｐ１１、Ｑｐ２１）については、電源電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタについては、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
　続いて、図３の断面構造を参照して本発明のＳＲＡＭの構造について説明する。図３ａに示されるように、埋め込み酸化膜層（ＢＯＸ）１上に記憶ノードである平面状シリコン層（２ａ、２ｂ）が形成され、上記平面状シリコン層（２ａ、２ｂ）には不純物注入等によりＮ＋ドレイン拡散層（３ａ、５ｂ）が形成されている。平面状シリコン層（２ａ、２ｂ）を分離するための素子分離は平面状シリコン層２をエッチングにより分離するだけで形成することができるので、素子分離を形成するために必要な工程数が少なく、最小加工寸法の素子分離を形成することができる。Ｎ＋ドレイン拡散層（３ａ、５ｂ）上にはシリサイド層（１３ａ、１３ｂ）が形成されている。Ｎ＋ドレイン拡散層３ａ上にアクセストランジスタＱｎ１１を構成する柱状シリコン層２１ａが形成され、Ｎ＋ドレイン拡散層３ｂ上にドライバトランジスタＱｎ４１を構成する柱状シリコン層２２ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜１７およびゲート電極１８が形成されている。柱状シリコン層上部にはＮ＋ソース拡散層１４が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１５が形成されている。アクセストランジスタＱｎ１１上に形成されるコンタクト６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｎ１１のゲートより延在するゲート配線１６上に形成されるコンタクト７ａはワード線ＷＬ１に接続され、ドライバトランジスタＱｎ４１上に形成されるコンタクト８ｂは接地電位配線Ｖｓｓ１に接続される。
　図３ｂに示されるように、埋め込み酸化膜層（ＢＯＸ）１上に記憶ノードである平面状シリコン層（２ａ、２ｂ）が形成され、上記平面状シリコン層（２ａ、２ｂ）には不純物注入等によりＮ＋ドレイン拡散層（３ａ、５ｂ）が形成されている。Ｎ＋ドレイン拡散層上にはシリサイド層（１３ａ、１３ｂ）が形成されている。ドレイン拡散層３ａ上に形成されるコンタクト１０ａはＮ＋ドレイン拡散層３ａとＰ＋ドレイン拡散層４ａの境界上に形成され、記憶ノード接続配線Ｎａ１を通じてドライバトランジスタＱｎ４１およびロードトランジスタＱｐ２１のゲート電極から延在するゲート配線１８ｄ上に形成されるコンタクト１１ｂに接続される。
　図３ｃに示されるように、埋め込み酸化膜層（ＢＯＸ）１上に記憶ノードである平面状シリコン層（２ａ、２ｂ）が形成され、上記平面状シリコン層（２ａ、２ｂ）には不純物注入等によりＰ＋ソース拡散層（４ａ、４ｂ）が形成され、Ｐ＋ドレイン拡散層（４ａ、４ｂ）表面にシリサイド層（１３ａ、１３ｂ）が形成されている。Ｐ＋ドレイン拡散層４ａ上にロードトランジスタＱｐ１１を構成する柱状シリコン層２３ａが形成され、Ｐ＋ドレイン拡散層４ｂ上にロードトランジスタＱｐ２１を構成する柱状シリコン層２３ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１７およびゲート電極１８が形成されている。柱状シリコン層上部にはＰ＋ソース拡散層１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１５が形成されている。ロードトランジスタ（Ｑｐ１１、Ｑｐ２１）上に形成されるコンタクト（９ａ、９ｂ）はともに配線層を通して電源電位配線Ｖｃｃ１に接続される。
　図３ｄに示されるように、埋め込み酸化膜層（ＢＯＸ）１上に記憶ノードである平面状シリコン層が形成され、上記平面状シリコン層には不純物注入等により、Ｎ＋ドレイン拡散層（３ａ、５ａ）およびＰ＋ドレイン拡散層４ａが形成される。ドレイン拡散層上にはシリサイド層１３ａが形成され、シリサイド層１３ａによってＮ＋ドレイン拡散層（３ａ、５ａ）とＰ＋ドレイン拡散層４ａは直接接続されている。このため、Ｎ＋ドレイン拡散層とＰ＋ドレイン拡散層を分離するための素子分離や、Ｎ＋ドレイン拡散層とＰ＋ドレイン拡散層を接続するためのコンタクトを形成する必要がないため、メモリセル面積の縮小に効果的である。
　Ｎ＋ドレイン拡散層３ａ上にアクセストランジスタＱｎ１１を構成する柱状シリコン層２１ａが形成され、Ｎ＋ドレイン拡散層５ａ上にドライバトランジスタＱｎ３１を構成する柱状シリコン層２２ａが形成され、Ｐ＋ドレイン拡散層４ａ上にロードトランジスタＱｐ１１を構成する柱状シリコン層２３ａが形成される。Ｎ＋ドレイン拡散層３ａとＰ＋ドレイン拡散層４ａとＮ＋ドレイン拡散層５ａは平面状シリコン層２ａの表面に形成されたシリサイド層１３ａにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１７およびゲート電極１８が形成されている。それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１５が形成されている。アクセストランジスタＱｎ１１上に形成されるコンタクト６ａはビット線ＢＬ１に接続され、ドライバトランジスタＱｎ３１上に形成されるコンタクト８ａは電源電位配線Ｖｓｓ１ａに接続され、ロードトランジスタＱｐ１１上に形成されるコンタクト９ａは電源電位配線Ｖｃｃ１に接続される。
　ドライバトランジスタＱｎ３１とロードトランジスタＱｐ１１のゲート電極は、それらから延在するゲート配線１８ｃ上で共通のコンタクト１１ａに接続される。コンタクト１１ａは、記憶ノード接続配線Ｎｂ１を通じて記憶ノード２ｂのドレイン拡散層上に形成されるコンタクト１０ｂに接続される。ドレイン拡散層３ａと４ａの境界上に形成されるコンタクト１０ａは記憶ノード接続配線Ｎａ１を通じてドライバトランジスタＱｎ４１およびロードトランジスタＱｐ２１のゲート電極から延在するゲート配線１８ｄ上に形成されるコンタクト１１ｂに接続される。
　本発明においては、記憶ノードである平面状シリコン層（２ａ、２ｂ）に形成されるＮ＋ドレイン拡散層とＰ＋ドレイン拡散層が平面状シリコン層表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ、ドライバトランジスタ、およびロードトランジスタのドレイン拡散層は共通化され、ＳＲＡＭの記憶ノードとして機能している。このため、通常プレーナー型トランジスタで必要となるＮ＋ソースドレイン拡散層とＰ＋ソースドレイン拡散層とを分離するための素子分離が必要なくなり、ＳＲＡＭの２つの記憶ノードを分離するだけの素子分離だけで十分であるため、非常に小さいＳＲＡＭセル面積を実現することができる。
　本発明においては、ゲート絶縁膜はＨｆＯ２などのＨｉｇｈ－ｋ膜で形成され、ゲート電極はＴｉＮやＴａＮなどの金属膜や、金属膜と一部がシリサイド化されたポリシリコンの積層構造で形成されることが好ましい。
　本発明においては、上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が１ｅ－１７ｃｍ-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的なゆらぎによるトランジスタの特性バラつきが大きくなり、読み出しマージン等のＳＲＡＭ動作マージンが著しく劣化してしまうためである。この場合、トランジスタのしきい値調整はチャネル部の不純物濃度ではなく、ゲート材料の仕事関数を調整することにより行うことができる。
　以下に本発明の半導体装置を形成するための製造方法の一例を図４～図２０を参照して説明する。各図において（ａ）は平面図、（ｂ）はＤ－Ｄ’間の断面図である。
　図４に示されるように、埋め込み酸化膜（ＢＯＸ）１上にＳＯＩ層が膜厚１００ｎｍ～４００ｎｍ程度形成されたＳＯＩ基板上に、膜厚５０ｎｍ～１００ｎｍ程度のシリコン窒化膜のマスク１９を成膜する。その後、柱状シリコン層（２１ａ～２３ａ、２１ｂ～２３ｂ）のパターンをリソグラフィーにより形成し、エッチングすることにより柱状シリコン層（２１ａ～２３ａ、２１ｂ～２３ｂ）を形成する。柱状シリコン層の直径は５～５０ｎｍ程度、高さは３０～３００ｎｍ程度である。このとき、柱状半導体底部にシリコンを平面状に１０ｎｍ～５０ｎｍ程度の厚さで形成しておく。
　図５に示されるように、平面状シリコン層を分離して、記憶ノードとなる平面状シリコン層（２ａ、２ｂ）を形成する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法の分離幅を持つ素子分離を形成することができる。
　図６に示されるように、Ｎ＋注入領域２４ａ、２４ｂおよびＰ＋注入領域２５にそれぞれイオン注入などにより不純物を導入し、平面状シリコン層に柱状シリコン層下部のドレイン拡散層を形成する。このときに、不純物は埋め込み酸化膜１まで到達し、さらに不純物は柱状シリコン層の底部を覆うように分布するように注入条件を調整することが好ましい。また、シリコン窒化膜１９により柱状シリコン層上部には不純物が導入されないようにする。
　図７に示されるように、ゲート絶縁膜としてＨｆO２などのＨｉｇｈ－ｋ膜１７をＣＶＤ法もしくはＡＬＤ法により１～５ｎｍ程度の厚さで成膜する。続いて、ゲート導電膜としてＴｉＮやＴａＮなどのゲート導電膜１８を１０～６０ｎｍ程度の厚さで成膜する。
　図８に示されるように、シリコン酸化膜３１を成膜して柱状シリコン層間を埋め込む。
　図９に示されるように、ＣＭＰによりシリコン酸化膜３１、柱状シリコン層上部のゲート導電膜１８、Ｈｉｇｈ－ｋ膜１７を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部のシリコン窒化膜マスク１９をＣＭＰのストッパーとして使用する。シリコン窒化膜マスク１９をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。
　図１０に示されるように、ゲート長を決定するために、ゲート導電膜１８およびシリコン酸化膜３１をエッチバックして、柱状シリコン層側壁のゲート電極を形成する。このときに、ゲート導電膜１８とシリコン酸化膜３１をなるべく同じレートでエッチングし、なおかつシリコン窒化膜マスク１９に対して高選択比を取るようなエッチング条件を使用する。
　図１１に示されるように、シリコン窒化膜を成膜して、エッチバックすることにより、メタルゲートの上部にシリコン窒化膜サイドウォール３２を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール３２がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートは後工程のゲートエッチング時に保護されるため、ゲート電極をゲート導電膜の膜厚分だけ自己整合的に形成することができる。
　図１２に示されるように、メタルゲート上に残存するシリコン酸化膜３１をウェットエッチにて除去する。
　図１３に示されるように、レジストまたは多層レジスト３３を用いて、リソグラフィーによりゲート配線パターンを形成する。
　図１４に示されるように、レジスト３３をマスクにして、ゲート底部およびゲート下のＨｉｇｈ－ｋ膜をエッチングし、除去する。これによりゲート配線（１８ａ～８ｄ）が形成される。上記のように、柱状シリコン層上部にシリコン窒化膜を形成しておき、ゲート上面をＣＭＰによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極を自己整合的に形成することができるため、ゲート膜厚を必要最小限に設定することができ、占有面積を縮小することができる。
　図１５に示されるように、シリコン窒化膜マスク１９およびシリコン窒化膜サイドウォール３２をウェット処理により除去する。
　図１６に示されるように、１０ｎｍ～５０ｎｍ程度のシリコン窒化膜を成膜後、エッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜３４で覆う構造にする。このような構造にすることにより、Ｈｉｇｈ－ｋ膜１７がシリコン窒化膜３４により覆われるので、後工程におけるＨｉｇｈ－ｋ膜７へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
　このとき、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ－ｋ膜７へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。
　図１７に示されるように、Ｎ＋注入領域およびＰ＋注入領域にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層（１４、１６）を形成する。
　図１８に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、ドレイン拡散層上のシリサイド層（１３ａ、１３ｂ）および柱状シリコン層上部のソース拡散層上のシリサイド層１５を形成する。
　ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜３４により、シリサイド層に起因するドレイン－ゲート間およびソース－ゲート間のショートを抑制することができる。
　図１９に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト（６ａ～１０ａ、６ｂ～１０ｂ）を形成する。
　本発明においては柱状シリコン層底部のドレイン拡散層（３ａ～５ａ、３ｂ～５ｂ）が埋め込み酸化膜層（ＢＯＸ）１まで形成されるように不純物分布を設定し、さらにトランジスタ動作時には、柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や不純物濃度を設定することが好ましい。上記のようにドレイン拡散層（３ａ～５ａ、３ｂ～５ｂ）の不純物分布を設定することにより、トランジスタの動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、さらに上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層（３ａ～５ａ、３ｂ～５ｂ）の不純物を埋め込み酸化膜１まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することもできる。なお、図３の断面図においては、不純物は柱状シリコン層の底部を完全に覆うように拡散されているが、不純物は完全に柱状シリコン層底部を覆っていなくても動作上問題ない。
　本実施例の構造において、各種寸法の定義方法についての一例を以下に示す。まず、ドレイン拡散層上のシリサイド層（１３ａ、１３ｂ）は平面状シリコン層（２ａ、２ｂ）の底部まで到達しないことが望ましい。ドレイン拡散層（３ａ～５ａ、３ｂ～５ｂ）とシリサイド層（１３ａ、１３ｂ）の界面の抵抗はＳＧＴのソースドレイン寄生抵抗の主要因の一つであるため、ドレイン拡散層とシリサイド層の界面の面積はなるべく大きいほうが好ましい。シリサイド層（１３ａ、１３ｂ）が平面状シリコン層（２ａ、２ｂ）の底部まで形成された場合には、シリサイド層（１３ａ、１３ｂ）の底面においてドレイン拡散層（３ａ～５ａ、３ｂ～５ｂ）との界面部がなくなってしまうので、ドレイン拡散層（３ａ～５ａ、３ｂ～５ｂ）とシリサイド層（１３ａ、１３ｂ）の界面の面積はシリサイド層（１３ａ、１３ｂ）の側面部のみになり、大幅に減少する。本実施例においてはシリサイド層（１３ａ、１３ｂ）の膜厚は１０ｎｍ～３０ｎｍ程度であるので、上記の理由により、平面状シリコン層（２ａ、２ｂ）の膜厚はシリサイド層（１３ａ、１３ｂ）の膜厚より厚く設定する必要がある。一方、平面状シリコン層２が厚すぎる場合には、ゲート配線のエッチング時に、平面状シリコン層（２ａ、２ｂ）の端部における埋め込み酸化膜層（ＢＯＸ）１との段差が大きくなり、ゲート配線を所望の形状および寸法にエッチングするのが困難になる。ゲート配線を所望の形状および寸法に安定してエッチングするためには、平面状シリコン層２の膜厚は１００ｎｍより薄く設定する必要がある。本実施例においては、柱状シリコン層の周囲のゲート電極は薄いほうがＳＧＴの最小間隔を小さくできる点において好ましく、一方、ゲート配線のシート抵抗が回路への支障を来たさないためには、最低でも１０ｎｍ程度の膜厚が必要であるため、結局ゲート配線膜厚は１０ｎｍ～５０ｎｍ程度に設定される。本実施例においては、上記のようなシリサイド層膜厚および平面状シリコン層膜厚、ゲート膜厚を満たす場合において、最適な構造を実現することができる。
　図２０に本実施例のＳＲＡＭセルレイアウトを示す。本実施例では、ＳＲＡＭセルアレイ内において図２０のユニットセルＵＣの１列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの２列目に配列されるトランジスタと配置構成が等しく、ユニットセルＵＣの２列目に配列されるトランジスタは、そのユニットセルＵＣの上側又は下側に隣接するメモリセルの１列目に配列されるトランジスタと配置構成が等しい。すなわち、図２０のユニットセルＵＣの一列目に配列されるトランジスタＱｎ１２、Ｑｐ１２、Ｑｎ３２の上側には、二列目に配列されるトランジスタＱｎ４２、Ｑｐ２２、Ｑｎ２２と同じトランジスタが上から順に配列される。したがって、アクセストランジスタＱｎ１２の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタＱ２２の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにＳＲＡＭセルを配置することで、アクセストランジスタＱｎ１２のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線（ＷＬ２）へのコンタクト（１０７ａ、１０７ｂ）をそのゲート配線上で共有することができる。実施例１においてはワード線（ＷＬ２）へのコンタクト（１０７ａ、１０７ｂ）は第１の記憶ノードと第２の記憶ノードとの間に形成されていたが、本実施例においては、上下のＳＲＡＭセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、ＳＲＡＭセルの横方向の長さの縮小が可能である。
　なお、上述したアクセストランジスタのゲート電極同士のコンタクトの共有化については、実施例１のようにトランジスタを配置した場合にも適用できる。例えば、図２のアクセストランジスタＱｎ１１のゲート電極からゲート配線を図の右斜め上方向に延在させ、そのゲート配線を、Ｑｎ１１の右斜め上に配置されたアクセストランジスタのゲート電極から左斜め下方向に延在させたゲート配線と接続し、接続されたゲート配線上でコンタクトを共有するように構成してもよい。このように、隣接したメモリセルのアクセストランジスタについて、ゲート電極同士を隣接して配置するように構成しさえすれば、ワード線へのコンタクトを共有化することは可能である。
　また、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ２、Ｎｂ２）を下位の層で、ワード線（WＬ２）を中位の層で、ビット線の配線（ＢＬ２、ＢＬＢ２）、電源電位の配線（Ｖｃｃ２）及び接地電位の配線（Ｖｓｓ２ａ、Ｖｓｓ２ｂ）を上位の層で配線する構成が実現可能である。
　これ以外の構成に関しては実施例１と同一であるので説明を省略する。
　図２１に本実施例のＳＲＡＭレイアウトを示す。本実施例において実施例２と異なる点は、ドライバトランジスタを形成する柱状シリコン層の形状が異なる点である。６Ｔ－ＳＲＡＭにおいては、通常読み出し時の動作マージンを確保するために、通常アクセストランジスタよりドライバトランジスタのドレイン電流を大きく設定することが多い。プレーナー型トランジスタの場合にはドライバトランジスタの拡散層幅をアクセストランジスタの拡散層幅より大きくすることによりドレイン電流を増加させることができるが、ＳＧＴを用いた場合には柱状シリコン層の直径を大きくして、柱状シリコン層の周囲長を増やすことによりドレイン電流を増加させることができる。図２１のようにドライバトランジスタを形成する柱状シリコン層の直径を他の柱状シリコン層より大きくすることにより、読み出しマージンを改善することができる。ただし、柱状シリコン層の寸法を大きくするとショートチャネル効果が発生しやすくなるため、注意が必要である。なお、柱状シリコン層の形状は円形のみでなく、楕円形や長方形などの形状にすることによって柱状シリコン層の周囲長を長くしてもよい。
　また、動作速度を上げるためにアクセストランジスタの直径を大きくしてアクセストランジスタのドレイン電流値を増加させたり、書き込みマージンを改善するためにロードトランジスタの直径を小さくしてロードトランジスタのドレイン電流を他のトランジスタに比べて相対的に低下させたりするなど、アクセストランジスタ、ドライバトランジスタ、ロードトランジスタのそれぞれの形状を変更することにより、各種ＳＲＡＭ特性を調整することができる。
　なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例２と同様の構成が実現可能である。
　これ以外の点に関しては実施例２に示す構成と同一であるので説明を省略する。
　図２２に本実施例のＳＲＡＭセルレイアウトを示す。本実施例において実施例２と異なる点は、本実施例においては記憶ノードとゲート配線が両者にまたがって形成される共通のコンタクトによって接続される点である。図２２を参照すると、記憶ノードである平面状シリコン層３０２ａと、ドライバトランジスタＱｎ４４およびロードトランジスタＱｐ２４のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト３１０ａにより接続され、記憶ノードである平面状シリコン層３０２ｂと、ドライバトランジスタＱｎ３４およびロードトランジスタＱｐ１４のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト３１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
　なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト３１０ａ及びコンタクト３１０ｂより上位の層に配置される。
　これ以外の点に関しては実施例２に示す構成と同一であるので説明を省略する。
　図２３に本実施例のＳＲＡＭセルレイアウトを示す。本実施例において実施例２と異なる点は、ドライバトランジスタとロードトランジスタの配置が入れ替わっている点である。本実施例においてはドライバトランジスタとロードトランジスタが入れ替わったために、平面状シリコン層（４０２ａ、４０２ｂ）上を横切るＮ＋注入領域とＰ＋注入領域（４２５ａ、４２５ｂ）の境界が一箇所しか存在しない。このため、Ｎ＋注入領域とＰ＋注入領域の境界付近において重ね合わせマージンを確保しなければならない箇所は一箇所しかないため、ＳＲＡＭセルの縦方向の長さを縮小することが可能である。ただし、実施例１のレイアウトのように、Ｎ＋注入領域およびＰ＋注入領域は単純なライン＆スペースではなく、Ｐ＋注入領域（４２５ａ、４２５ｂ）は長方形の溝パターンでありＮ＋注入領域はＰ＋注入領域（４２５ａ、４２５ｂ）を反転させたパターンになる。このため、注入領域をパターニングするにあたっては正確なレジストパターンの制御が要求される。
　本実施例においてはドライバトランジスタとロードトランジスタの配置を入れ替えたことに伴い、電源配線（Ｖｃｃ５ａ、Ｖｃｃ５ｂ）と接地配線Ｖｓｓ５の配置を実施例２の場合と入れ替えている。
　なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例２と同様の構成が実現可能である。
　これ以外の点に関しては実施例２に示す構成と同一であるので説明を省略する。
　図２４に本実施例のＳＲＡＭセルレイアウトを示す。本実施例において実施例２と異なる点は、ＳＲＡＭを構成する各トランジスタの配列が異なっている点である。本実施例においてはトランジスタの配列を変えたために、平面状シリコン層（５０２ａ、５０２ｂ）上を横切るＮ＋注入領域５２４とＰ＋注入領域５２５の境界線が一箇所しかない。このため、Ｎ＋注入領域とＰ＋注入領域の境界付近における重ね合わせマージンを確保しなければならない箇所は一箇所しかないため、ＳＲＡＭセルの縦方向の長さを縮小することが可能である。さらに実施例１と同様にＮ＋注入領域５２４およびＰ＋注入領域５２５は単純なライン＆スペースにより形成される。このため、Ｎ＋注入領域とＰ＋注入領域の境界付近の寸法のマージンを最小に抑えることができるため、実施例５の場合よりさらにＳＲＡＭセルの縦方向の長さの縮小が可能になる。また、アクセストランジスタとなる（Ｑｎ１６、Ｑｎ２６）が隣接しているため、これらのゲート電極に形成されるコンタクトを共通化することができる。
　図２４に示されるように、記憶ノードである平面状シリコン層５０２ａと、ドライバトランジスタＱｎ４６およびロードトランジスタＱｐ２６のゲート電極より延在するゲート配線がコンタクト５１０ａにより接続され、記憶ノードである平面状シリコン層５０２ｂ上に形成されるコンタクト５１０ｂは第１層配線であるノード接続配線Ｎｂ６によりコンタクト５１１ａと接続される。このように本実施例においては、ＳＲＡＭセルの配線方法が左右非対称であるため、ＳＲＡＭ特性も左右で非対称となる可能性がある。ＳＲＡＭ特性が左右非対称になると、ＳＲＡＭの動作マージンを劣化させるため、本実施例においては、ＳＲＡＭ特性の非対称性に注意する必要がある。
　本実施例においては、これまでの実施例とは異なりワード線ＷＬ６が横方向に配線され、ビット線（ＢＬ8、ＢＬＢ8）は縦方向に配線される。また、２個のドライバトランジスタ（Ｑｎ３６，Ｑｎ４６）と２個のロードトランジスタ（Ｑｐ１６、Ｑｐ２６）が同一列上に形成されているため、単純なレイアウトにて電源配線Ｖｃｃ６および接地配線Ｖｓｓ６に接続することができる。
　なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線（Ｎａ６、Ｎｂ６）を下位の層で、ワード線（WＬ６）、電源電位の配線（Ｖｃｃ６）及び接地電位の配線（Ｖｓｓ６）を中位の層で、ビット線の配線（ＢＬ６、ＢＬＢ６）を上位の層で配線する構成が実現可能である。
　図２５に本実施例のＳＲＡＭセルレイアウトを示す。本実施例においては柱状半導体が最密充填に配置されるように６方格子状に配列されている点で他の実施例とは異なる。このように柱状半導体を配置することにより柱状半導体を最も小さい面積にバランスよく配置することができ、小さいＳＲＡＭセル面積を設計することができる。各トランジスタの配列は図２５のものに限らず、他の配列にしてもよい。
　なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例２と同様の構成が実現可能である。
　図２６に本実施例のセルレイアウトを示す。ＳＲＡＭセルアレイ内においては図２６に示したユニットセルが繰り返し配置されている。図２７ａ、ｂ、ｃ及びｄに図２６のレイアウト図のカットラインＡ－Ａ’、B－B’、C－C’及びＤ－Ｄ’における断面構造をそれぞれ示す。
　まず図２６および図２７を参考にして本発明のレイアウトについて説明する。
　本実施例においては平面状シリコン層のレイアウトがＬ字型となっている点において他の実施例と異なる。記憶ノードである平面状シリコン層（７０２ａ、７０２ｂ）のパターニングに関しては他の実施例のように長方形であるほうが容易である。しかし、本実施例においては実施例５および実施例６と同様に平面状シリコン層（７０２ａ、７０２ｂ）を横切るＮ＋注入領域（７２４ａ、７２４ｂ）とＰ＋注入領域７２５の境界線が一箇所しかなく、さらにＮ＋注入領域（７２４ａ、７２４ｂ）およびＰ＋注入領域７２５を形成するパターンは単純なライン＆スペースにより形成される。このため、Ｎ＋注入領域（７２４ａ、７２４ｂ）とＰ＋注入領域７２５の境界付近の寸法のマージンを最小に抑えることができるため、小さい面積のＳＲＡＭセルを設計することができる。
　本実施例においては、ワード線ＷＬ８が横方向に配線され、ビット線（ＢＬ８、ＢＬＢ８）は縦方向に配線される。ビット線から接続されるアクセストランジスタのゲートへのコンタクト（７０７ａ、７０７ｂ）は図には示されていないが、横方向に隣接するメモリセルと共通化することができる。記憶ノードである平面状シリコン層７０２ａと、ドライバトランジスタＱｎ４８およびロードトランジスタＱｐ２８のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト７１０ａにより接続され、記憶ノードである平面状シリコン層７０２ｂと、ドライバトランジスタＱｎ３８およびロードトランジスタＱｐ１８のゲート電極より延在するゲート配線は両者にまたがって形成されるコンタクト７１０ｂにより接続される。
　なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト７０７ａ及びコンタクト７０７ｂより上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線を下位の層で、ワード線（WＬ８）及び接地電位の配線（Ｖｓｓ８ａ、Ｖｓｓ８ｂ）を中位の層で、ビット線の配線（ＢＬ８、ＢＬＢ８）及び電源電位の配線（Ｖｃｃ８）を上位の層で配線する構成が実現可能である。
　続いて、図２７の断面構造を参照して本発明のＳＲＡＭの構造について説明する。
　図２７（ａ）に示されるように、埋め込み酸化膜層７０１上に記憶ノードである平面状シリコン層（７０２ａ、７０２ｂ）が形成され、上記平面状シリコン層（７０２ａ、７０２ｂ）には不純物注入等によりＮ＋ドレイン拡散層（７０３ａ、７０３ｂ）およびＰ＋ドレイン拡散層７０４ｂがそれぞれ形成されている。
　ドレイン拡散層（７０３ａ、７０３ｂ、７０４ｂ）表面にはシリサイド層（７１３ａ、７１３ｂ）が形成されており、Ｎ＋拡散層７０３ｂとＰ＋拡散層７０４ｂは、図には示されていないが、シリサイド層７１３ｂにより接続されている。Ｎ＋ドレイン拡散層７０３ａ上にアクセストランジスタＱｎ１８を構成する柱状シリコン層７２１ａが形成され、Ｐ＋ドレイン拡散層７０４ｂ上にロードトランジスタＱｐ２８を構成する柱状シリコン層７２３ｂが形成され、Ｎ＋ドレイン拡散層７０３ｂ上にドライバトランジスタＱｎ４８を構成する柱状シリコン層７２２ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜７１７およびゲート電極７１８が形成されている。柱状シリコン層上部にはソース拡散層（７１４、７１６）が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層７１５が形成されている。アクセストランジスタＱｎ１８上に形成されるコンタクト７０６ａはビット線ＢＬ８に接続され、アクセストランジスタＱｎ１８のゲート電極より延在するゲート配線７１８ａ上に形成されるコンタクト７０７ａはワード線ＷＬ８に接続され、ロードトランジスタＱｐ２８上に形成されるコンタクト７０８ｂは電源電位配線Ｖｃｃ８に接続され、ドライバトランジスタＱｎ４８上に形成されるコンタクト７０９ｂは接地電位配線Ｖｓｓ８に接続され、ロードトランジスタＱｐ２８およびドライバトランジスタＱｎ４８のゲート電極はそれぞれのゲート電極より延在するゲート配線７１８ｄにより互いに接続される。
　図２７（ｂ）に示されるように、埋め込み酸化膜層７０１上に記憶ノードである平面状シリコン層（７０２ａ、７０２ｂ）が形成され、上記平面状シリコン層（７０２ａ、７０２ｂ）には不純物注入等によりＮ＋ドレイン拡散層（７０３ａ、７０３ｂ）が形成されており、Ｎ＋ドレイン拡散層上にはシリサイド層（７１３ａ、７１３ｂ）が形成されている。ドレイン拡散層７０３ａおよびゲート配線７１８ｆは両者にまたがって形成される共通のコンタクト７１０ａによって接続され、ドレイン拡散層７０３ｂおよびゲート配線７１８ｅは両者にまたがって形成される共通のコンタクト７１０ｂによって接続される。
　図２７（ｃ）に示されるように、埋め込み酸化膜層７０１上に記憶ノードである平面状シリコン層７０２ａが形成され、上記平面状シリコン層７０２ａには不純物注入等によりＮ＋ドレイン拡散層７０３ａが形成され、Ｎ＋ドレイン拡散層７０３ａ表面にシリサイド層７１３ａが形成されている。Ｎ＋ドレイン拡散層７０３ａ上にアクセストランジスタＱｎ１８を構成する柱状シリコン層７２１ａ、およびドライバトランジスタＱｎ３８を構成する柱状シリコン層７２２ａが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜７１７およびゲート電極７１８が形成されている。柱状シリコン層上部にはＮ＋ソース拡散層７１４が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層７１５が形成されている。アクセストランジスタＱｎ１８上に形成されるコンタクト７０６ａはビット線ＢＬ８に接続され、ドライバトランジスタＱｎ３８上に形成されるコンタクト７０９ａは配線層を通して接地電位配線Ｖｓｓ８に接続される。
　図２７（ｄ）に示されるように、埋め込み酸化膜層７０１上に記憶ノードである平面状シリコン層にはＰ＋ドレイン拡散層（７０４ｂ、７０４ａ）が形成される。ドレイン拡散層７０４ｂ上にはロードトランジスタＱｐ２８を構成する柱状シリコン層７２３ｂが形成され、ドレイン拡散層７０４ａ上にはロードトランジスタＱｐ１８を構成する柱状シリコン層７２３ａが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜７１７およびゲート電極７１８が形成され、それぞれの柱状シリコン層上部にはＰ＋ソース拡散層７１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層７１５が形成されている。ロードトランジスタＱｐ２８およびロードトランジスタＱｐ１８上に形成されるコンタクト（７０８ｂ、７０８ａ）は電源電位配線Ｖｃｃ８に接続される。
　本実施例においてもこれまでの実施例と同様に、記憶ノードである平面状シリコン層に形成されるＮ＋ドレイン拡散層とＰ＋ドレイン拡散層が平面状シリコン層表面に形成されるシリサイド層で直接接続されることにより、アクセストランジスタ、ドライバトランジスタ、およびロードトランジスタのドレイン拡散層は共通化され、ＳＲＡＭの記憶ノードとして機能している。このため、通常プレーナー型トランジスタで必要となるＮ＋ソースドレイン拡散層とＰ＋ソースドレイン拡散層とを分離するための素子分離が必要なくなり、ＳＲＡＭの２つの記憶ノードを分離するだけの素子分離だけで十分であるため、非常に小さいＳＲＡＭセル面積を実現することができる。
　以上説明したように、本発明によれば６個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記ＭＯＳトランジスタがドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴで形成され、埋め込み酸化膜上の平面状シリコン層上に形成されるＮ＋ソース拡散層とＰ＋ソース拡散層がそれらの表面に形成されるシリサイド層により直接接続され、ＳＲＡＭの記憶ノードとして機能する。このため、通常プレーナー型トランジスタで必要となるＮ＋ソースドレイン拡散層とＰ＋ソースドレイン拡散層とを分離するための素子分離が必要なくなり、素子分離としては、ＳＲＡＭの２つの記憶ノードを分離するだけで十分であるため、非常に小さいメモリセル面積を持つＣＭＯＳ型６Ｔ－ＳＲＡＭを実現することができる。
本発明の第１の実施例のＳＲＡＭを示す等価回路である。 本発明の第１の実施例のＳＲＡＭ平面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の第１の実施例のＳＲＡＭの断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の第２の実施例のＳＲＡＭ平面図である。 本発明の第３の実施例のＳＲＡＭ平面図である。 本発明の第４の実施例のＳＲＡＭ平面図である。 本発明の第５の実施例のＳＲＡＭ平面図である。 本発明の第６の実施例のＳＲＡＭ平面図である。 本発明の第７の実施例のＳＲＡＭ平面図である。 本発明の第８の実施例のＳＲＡＭ平面図である。 本発明の第８の実施例のＳＲＡＭ断面図である。 本発明の第８の実施例のＳＲＡＭ断面図である。 本発明の第８の実施例のＳＲＡＭ断面図である。 本発明の第８の実施例のＳＲＡＭ断面図である。 従来のＳＲＡＭを示す平面図および断面図である。
符号の説明
１０１、２０１、３０１、４０１、５０１、６０１、７０１：埋め込み酸化膜
２ａ、１０２ａ、２０２ａ、３０２ａ、４０２ａ、５０２ａ、６０２ａ、７０２ａ、２ｂ、１０２ｂ、２０２ｂ、３０２ｂ、４０２ｂ、５０２ｂ、６０２ｂ、７０２ｂ：平面状シリコン層
３ａ、１０３ａ、２０３ａ、３０３ａ、４０３ａ、５０３ａ、６０３ａ、７０３ａ、３ｂ、１０３ｂ、２０３ｂ、３０３ｂ、４０３ｂ、５０３ｂ、６０３ｂ、７０３ｂ：Ｎ＋ドレイン拡散層
４ａ、１０４ａ、２０４ａ、３０４ａ、４０４ａ、５０４ａ、６０４ａ、７０４ａ、４ｂ、１０４ｂ、２０４ｂ、３０４ｂ、４０４ｂ、５０４ｂ、６０４ｂ、７０４ｂ：Ｐ＋ドレイン拡散層
５ａ、１０５ａ、２０５ａ、３０５ａ、４０５ａ、５０５ａ、６０５ａ、５ｂ、１０５ｂ、２０５ｂ、３０５ｂ、４０５ｂ、５０５ｂ、６０５ｂ：Ｎ＋ドレイン拡散層
６ａ、１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、６０６ａ、７０６ａ、６ｂ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ、６０６ｂ、７０６ｂ：アクセストランジスタソース拡散層上コンタクト
７ａ、１０７ａ、２０７ａ、３０７ａ、４０７ａ、５０７ａ、６０７ａ、７０７ａ、７ｂ、１０７ｂ、２０７ｂ、３０７ｂ、４０７ｂ、５０７ｂ、６０７ｂ、７０７ｂ：アクセストランジスタワード配線上コンタクト
８ａ、１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ、７０８ａ、８ｂ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ、６０８ｂ、７０８ｂ：ロードトランジスタソース拡散層上コンタクト
９ａ、１０９ａ、２０９ａ、３０９ａ、４０９ａ、５０９ａ、６０９ａ、７０９ａ、９ｂ、１０９ｂ、２０９ｂ、３０９ｂ、４０９ｂ、５０９ｂ、６０９ｂ、７０９ｂ：ドライバトランジスタソース拡散層上コンタクト
１０ａ、１１０ａ、２１０ａ、３１０ａ、４１０ａ、５１０ａ、６１０ａ、７１０ａ、１０ｂ、１１０ｂ、２１０ｂ、３１０ｂ、４１０ｂ、５１０ｂ、６１０ｂ、７１０ｂ：平面シリコン層上コンタクト
１１ａ、１１１ａ、２１１ａ、３１１ａ、４１１ａ、５１１ａ、６１１ａ、７１１ａ、１１ｂ、１１１ｂ、２１１ｂ、３１１ｂ、４１１ｂ、５１１ｂ、６１１ｂ、７１１ｂ：ゲート配線上コンタクト
１３ａ、１３ｂ、１５、７１３ａ、７１３ｂ、７１５：シリサイド層
１４、７１４：Ｎ＋ソース拡散層
１６、７１６：Ｐ＋ソース拡散層
１７、７１７：ゲート絶縁膜
１８、７１８：ゲート電極
１８ａ、１８ｂ、１８ｃ、１８ｄ、７１８ａ、７１８ｄ、７１８ｅ、１８ｆ、：ゲート配線
１９：シリコン窒化膜マスク
２０：平面状シリコン層
２１ａ、２１ｂ、７２１ａ、７２１ｂ：アクセストランジスタ柱状シリコン層
２２ａ、２２ｂ、７２２ａ、７２２ｂ：ドライバトランジスタ柱状シリコン層
２３ａ、２３ｂ、７２３ａ、７２３ｂ：ロードトランジスタ柱状シリコン層
２４ａ、１２４ａ、２２４ａ、３２４ａ、５２４、７２４ａ、２４ｂ、１２４ｂ、２２４ｂ、３２４ｂ、７２４ｂ：Ｎ＋注入領域
２５、１２５、２２５、３２５、４２５ａ、４２５ｂ、５２５、６２５ａ、６２５ｂ、７２５：Ｐ＋注入領域
３１：シリコン酸化膜
３２：サイドウォール窒化膜
３３：レジスト
３４：シリコン窒化膜
Ｑａ、Ｑｂ：記憶ノード
Ｑｎ１１、Ｑｎ２１、Ｑｎ１２、Ｑｎ２２、Ｑｎ１３、Ｑｎ２３、Ｑｎ１４、Ｑｎ２４、Ｑｎ１５、Ｑｎ２５、Ｑｎ１６、Ｑｎ２６、Ｑｎ１７、Ｑｎ２７、Ｑｎ１８、Ｑｎ２８：アクセストランジスタ
Ｑｎ３１、Ｑｎ４１、Ｑｎ３２、Ｑｎ４２、Ｑｎ３３、Ｑｎ４３、Ｑｎ３４、Ｑｎ４４、Ｑｎ３５、Ｑｎ４５、Ｑｎ３６、Ｑｎ４６、Ｑｎ３７、Ｑｎ４７、Ｑｎ３８、Ｑｎ４８：ドライバトランジスタ
Ｑｐ１１、Ｑｐ２１、Ｑｐ１２、Ｑｐ２２、Ｑｐ１３、Ｑｐ２３、Ｑｐ１４、Ｑｐ２４、Ｑｐ１５、Ｑｐ２５、Ｑｐ１６、Ｑｐ２６、Ｑｐ１７、Ｑｐ２７、Ｑｐ１８、Ｑｐ２８：ロードトランジスタ
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬ８、ＢＬＢ１、ＢＬＢ２、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ６、ＢＬＢ７、ＢＬＢ８：ビット線
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８：ワード線
Ｖｃｃ１、Ｖｃｃ２、Ｖｃｃ３、Ｖｃｃ４、Ｖｃｃ５ａ、Ｖｃｃ５ｂ、Ｖｃｃ６、Ｖｃｃ７、Ｖｃｃ８：電源線
Ｖｓｓ１ａ、Ｖｓｓ１ｂ、Ｖｓｓ２ａ、Ｖｓｓ２ｂ、Ｖｓｓ３ａ、Ｖｓｓ３ｂ、Ｖｓｓ４ａ、Ｖｓｓ４ｂ、Ｖｓｓ５、Ｖｓｓ６、Ｖｓｓ７ａ、Ｖｓｓ７ｂ、Ｖｓｓ８ａ、Ｖｓｓ８ｂ：接地線

Claims (11)

  1. 　６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
    　前記６個のＭＯＳトランジスタの各々は、
    　ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
    　メモリにアクセスするための第１及び第２のＮＭＯＳのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第１及び第２のＰＭＯＳのロードトランジスタとして機能し、
    　第１のＮＭＯＳのアクセストランジスタ、第１のＮＭＯＳのドライバトランジスタ及び第１のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
    　第２のＮＭＯＳのアクセストランジスタ、第２のＮＭＯＳのドライバトランジスタ及び第２のＰＭＯＳのロードトランジスタは、互いに隣接して配列され、
    　第１のＮＭＯＳのアクセストランジスタ、第１のＮＭＯＳのドライバトランジスタ及び第１のＰＭＯＳのロードトランジスタにおいてデータを保持する第１の記憶ノードとして機能する各々の第１の拡散層を前記絶縁膜上に配置し、前記各々の第１の拡散層の表面に形成された第１のシリサイド層を介して前記各々の第１の拡散層を相互に接続し、
    　第２のＮＭＯＳのアクセストランジスタ、第２のＮＭＯＳのドライバトランジスタ及び第２のＰＭＯＳのロードトランジスタにおいてデータを保持する第２の記憶ノードとして機能する各々の第２の拡散層を前記絶縁膜上に配置し、前記各々の第２の拡散層の表面に形成された第２のシリサイド層を介して前記各々の第２の拡散層を相互に接続したことを特徴とする半導体記憶装置。
  2. 　前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続され、第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続されることを特徴とする請求項１に記載の半導体記憶装置。
  3. 　アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層と、ロードトランジスタを形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定されることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 　第１及び第２のＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＮＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項１又は２に記載の半導体記憶装置。
  5. 　前記柱状半導体層は、六方格子状に形成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
  6. 　前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
    　前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項１に記載の半導体記憶装置。
  7. 　前記６個のＭＯＳトランジスタは、前記絶縁膜上に３行２列に配列され、
    　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
    　前記第１のＰＭＯＳのロードトランジスタは２行１列目に配列され、
    　前記第１のＮＭＯＳのドライバトランジスタは３行１列目に配列され、
    　前記第２のＮＭＯＳのアクセストランジスタは３行２列目に配列され、
    　前記第２のＰＭＯＳのロードトランジスタは２行２列目に配列され、
    　前記第２のＮＭＯＳのドライバトランジスタは１行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
  8. 　前記６個のＭＯＳトランジスタは、前記絶縁膜上に３行２列に配列され、
    　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
    　前記第１のＰＭＯＳのロードトランジスタは３行１列目に配列され、
    　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
    　前記第２のＮＭＯＳのアクセストランジスタは３行２列目に配列され、
    　前記第２のＰＭＯＳのロードトランジスタは１行２列目に配列され、
    　前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
  9. 　前記６個のＭＯＳトランジスタは、前記絶縁膜上に３行２列に配列され、
    　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
    　前記第１のＰＭＯＳのロードトランジスタは３行１列目に配列され、
    　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
    　前記第２のＮＭＯＳのアクセストランジスタは１行２列目に配列され、
    　前記第２のＰＭＯＳのロードトランジスタは３行２列目に配列され、
    　前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
  10. 　前記第１及び第２のＮＭＯＳのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項９に記載の半導体記憶装置。
  11. 　前記６個のＭＯＳトランジスタは、前記絶縁膜上に２行３列に配列され、
    　前記第１のＮＭＯＳのアクセストランジスタは１行１列目に配列され、
    　前記第１のＰＭＯＳのロードトランジスタは２行２列目に配列され、
    　前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
    　前記第２のＮＭＯＳのアクセストランジスタは２行３列目に配列され、
    　前記第２のＰＭＯＳのロードトランジスタは１行２列目に配列され、
    　前記第２のＮＭＯＳのドライバトランジスタは１行３列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
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