JP5715209B2 - 半導体記憶装置 - Google Patents
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Description
特許文献2のSRAMにおいては、SRAMセルアレイ内に形成される電源配線803および接地配線802が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線803および接地配線802はそれぞれP+拡散層およびN+拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、SRAMを安定動作させることは不可能である。逆にSRAMを安定動作させるために電源配線803および接地配線802の寸法を大きくすると、SRAMセル面積が増加してしまう。
前記6個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタとして機能し、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタは、互いに隣接して配列され、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタにおいてデータを保持する第1の記憶ノードとして機能する各々の第1の拡散層を前記絶縁膜上に配置し、前記各々の第1の拡散層の表面に形成された第1のシリサイド層を介して前記各々の第1の拡散層を相互に接続し、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタにおいてデータを保持する第2の記憶ノードとして機能する各々の第2の拡散層を前記絶縁膜上に配置し、前記各々の第2の拡散層の表面に形成された第2のシリサイド層を介して前記各々の第2の拡散層を相互に接続したことを特徴とする半導体記憶装置が提供される。
本発明の好ましい態様では、前記半導体装置において、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続され、第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続される。また、別の態様では、前記半導体装置において、前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
本発明の別の好ましい態様では、前記半導体装置において、アクセストランジスタを形成する柱状半導体層と、ドライバトランジスタを形成する柱状半導体層と、ロードトランジスタを形成する柱状半導体層の側壁の周囲長は、読み出し時の動作マージン及び書き込み時の動作マージンに基づいて決定される。
また、本発明の別の好ましい態様では、前記半導体装置において、第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つが、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
更なる本発明の別の好ましい態様では、前記半導体装置において、前記柱状半導体層は、六方格子状に形成される。
また、本発明によれば、前記半導体装置において、前記6個のMOSトランジスタは、前記絶縁膜上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行1列目に配列され、
前記第1のNMOSのドライバトランジスタは3行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列される。
また、前記半導体装置において、前記6個のMOSトランジスタは、前記絶縁膜上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
また、前記半導体装置において、前記6個のMOSトランジスタは、前記絶縁膜上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のPMOSのロードトランジスタは3行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列される。
また、前記半導体装置において、前記6個のMOSトランジスタは、前記絶縁膜上に2行3列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行2列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行3列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行3列目に配列される。
基板上に形成された埋め込み酸化膜層(BOX)1などの絶縁膜上に平面状シリコン層(2a、2b)が形成され、上記平面状シリコン層(2a、2b)は不純物注入等により、N+拡散層(3a、3b、5a、5b)およびP+拡散層(4a、4b)から構成され、同一の平面状シリコン層に形成されるN+拡散層とP+拡散層は平面状シリコン層(2a、2b)の表面に形成されるシリサイド層(13a、13b)によって互いに接続される。平面状シリコン層(2a、2b)はそれぞれ記憶ノード(Qa、Qb)として機能する。Qn11およびQn21はNMOSであるメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はNMOSであるメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はPMOSであるメモリセルに電荷を供給するロードトランジスタである。
本実施例では、1つのユニットセルUCは、埋め込み酸化膜層1上に3行2列に配列されたトランジスタを備えている。1列目には、図の上側からアクセストランジスタQn11、ロードトランジスタQp11及びドライバトランジスタQn31がそれぞれ配列されている。なお、Qn11、Qp11及びQn31の下位の層に配置される拡散層3a、4a及び5aは、第1の記憶ノードQaとして機能する。また、2列目には、図の上側からドライバトランジスタQn41、ロードトランジスタQp21、アクセストランジスタQn21がそれぞれ配列されている。なお、Qn41、Qp21及びQn21の下位の層に配置される拡散層3b、4b及び5bは、第2の記憶ノードQbとして機能する。本実施例のSRAMセルアレイは、このような6個のトランジスタを備えたユニットセルUCを図の上下方向に連続的に配列することにより構成される。
平面状シリコン層2a上に形成されるコンタクト10aはノード接続配線Na1によりドライバトランジスタQn41およびロードトランジスタQp21のゲート電極より延在するゲート配線上に形成されるコンタクト11bと接続され、平面状シリコン層2b上に形成されるコンタクト10bはノード接続配線Nb1によりドライバトランジスタQn31およびロードトランジスタQp11のゲート電極より延在するゲート配線上に形成されるコンタクト11aと接続される。アクセストランジスタQn11上部に形成されるコンタクト6aはビット線BL1に接続され、アクセストランジスタQn21上部に形成されるコンタクト6bはビット線BLB1に接続される。アクセストランジスタQn11のゲート電極から延在するゲート配線上に形成されるコンタクト7aおよびアクセストランジスタQn21のゲート電極から延在するゲート配線上に形成されるコンタクト7bはワード線WL1に接続される。ドライバトランジスタ(Qn31、Qn41)上部に形成されるコンタクト(8a、8b)は接地電位である配線層(Vss1a、Vss1b)にそれぞれ接続され、ロードトランジスタ(Qp11、Qp21)上部に形成されるコンタクト(9a、9b)は電源電位である配線層Vcc1に接続される。
ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na1)、ノード接続配線(Nb1)、及び接地電位の配線(Vss1a、Vss1b)は、ビット線(BL1、BLB1)及び電源電位の配線(Vcc1)より下位の層で配線し、ワード線(WL1)は、ビット線(BL1、BLB1)及び電源電位の配線(Vcc1)より上位の層で配線する構成が実現可能である。
また、本実施例においては、図2のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、OPC(Optical Proximity Correction)によるパターン形状の補正が容易であり、小さいSRAMセル面積を実現するために適したレイアウトである。
N+ドレイン拡散層3a上にアクセストランジスタQn11を構成する柱状シリコン層21aが形成され、N+ドレイン拡散層5a上にドライバトランジスタQn31を構成する柱状シリコン層22aが形成され、P+ドレイン拡散層4a上にロードトランジスタQp11を構成する柱状シリコン層23aが形成される。N+ドレイン拡散層3aとP+ドレイン拡散層4aとN+ドレイン拡散層5aは平面状シリコン層2aの表面に形成されたシリサイド層13aにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜17およびゲート電極18が形成されている。それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。アクセストランジスタQn11上に形成されるコンタクト6aはビット線BL1に接続され、ドライバトランジスタQn31上に形成されるコンタクト8aは電源電位配線Vss1aに接続され、ロードトランジスタQp11上に形成されるコンタクト9aは電源電位配線Vcc1に接続される。
ドライバトランジスタQn31とロードトランジスタQp11のゲート電極は、それらから延在するゲート配線18c上で共通のコンタクト11aに接続される。コンタクト11aは、記憶ノード接続配線Nb1を通じて記憶ノード2bのドレイン拡散層上に形成されるコンタクト10bに接続される。ドレイン拡散層3aと4aの境界上に形成されるコンタクト10aは記憶ノード接続配線Na1を通じてドライバトランジスタQn41およびロードトランジスタQp21のゲート電極から延在するゲート配線18d上に形成されるコンタクト11bに接続される。
このとき、窒化膜の膜厚は薄すぎると、High−k膜7へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜34により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。
なお、上述したアクセストランジスタのゲート電極同士のコンタクトの共有化については、実施例1のようにトランジスタを配置した場合にも適用できる。例えば、図2のアクセストランジスタQn11のゲート電極からゲート配線を図の右斜め上方向に延在させ、そのゲート配線を、Qn11の右斜め上に配置されたアクセストランジスタのゲート電極から左斜め下方向に延在させたゲート配線と接続し、接続されたゲート配線上でコンタクトを共有するように構成してもよい。このように、隣接したメモリセルのアクセストランジスタについて、ゲート電極同士を隣接して配置するように構成しさえすれば、ワード線へのコンタクトを共有化することは可能である。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na2、Nb2)を下位の層で、ワード線(WL2)を中位の層で、ビット線の配線(BL2、BLB2)、電源電位の配線(Vcc2)及び接地電位の配線(Vss2a、Vss2b)を上位の層で配線する構成が実現可能である。
これ以外の構成に関しては実施例1と同一であるので説明を省略する。
また、動作速度を上げるためにアクセストランジスタの直径を大きくしてアクセストランジスタのドレイン電流値を増加させたり、書き込みマージンを改善するためにロードトランジスタの直径を小さくしてロードトランジスタのドレイン電流を他のトランジスタに比べて相対的に低下させたりするなど、アクセストランジスタ、ドライバトランジスタ、ロードトランジスタのそれぞれの形状を変更することにより、各種SRAM特性を調整することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト310a及びコンタクト310bより上位の層に配置される。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
本実施例においてはドライバトランジスタとロードトランジスタの配置を入れ替えたことに伴い、電源配線(Vcc5a、Vcc5b)と接地配線Vss5の配置を実施例2の場合と入れ替えている。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
図24に示されるように、記憶ノードである平面状シリコン層502aと、ドライバトランジスタQn46およびロードトランジスタQp26のゲート電極より延在するゲート配線がコンタクト510aにより接続され、記憶ノードである平面状シリコン層502b上に形成されるコンタクト510bは第1層配線であるノード接続配線Nb6によりコンタクト511aと接続される。このように本実施例においては、SRAMセルの配線方法が左右非対称であるため、SRAM特性も左右で非対称となる可能性がある。SRAM特性が左右非対称になると、SRAMの動作マージンを劣化させるため、本実施例においては、SRAM特性の非対称性に注意する必要がある。
本実施例においては、これまでの実施例とは異なりワード線WL6が横方向に配線され、ビット線(BL8、BLB8)は縦方向に配線される。また、2個のドライバトランジスタ(Qn36,Qn46)と2個のロードトランジスタ(Qp16、Qp26)が同一列上に形成されているため、単純なレイアウトにて電源配線Vcc6および接地配線Vss6に接続することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線(Na6、Nb6)を下位の層で、ワード線(WL6)、電源電位の配線(Vcc6)及び接地電位の配線(Vss6)を中位の層で、ビット線の配線(BL6、BLB6)を上位の層で配線する構成が実現可能である。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
本実施例においては平面状シリコン層のレイアウトがL字型となっている点において他の実施例と異なる。記憶ノードである平面状シリコン層(702a、702b)のパターニングに関しては他の実施例のように長方形であるほうが容易である。しかし、本実施例においては実施例5および実施例6と同様に平面状シリコン層(702a、702b)を横切るN+注入領域(724a、724b)とP+注入領域725の境界線が一箇所しかなく、さらにN+注入領域(724a、724b)およびP+注入領域725を形成するパターンは単純なライン&スペースにより形成される。このため、N+注入領域(724a、724b)とP+注入領域725の境界付近の寸法のマージンを最小に抑えることができるため、小さい面積のSRAMセルを設計することができる。
本実施例においては、ワード線WL8が横方向に配線され、ビット線(BL8、BLB8)は縦方向に配線される。ビット線から接続されるアクセストランジスタのゲートへのコンタクト(707a、707b)は図には示されていないが、横方向に隣接するメモリセルと共通化することができる。記憶ノードである平面状シリコン層702aと、ドライバトランジスタQn48およびロードトランジスタQp28のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト710aにより接続され、記憶ノードである平面状シリコン層702bと、ドライバトランジスタQn38およびロードトランジスタQp18のゲート電極より延在するゲート配線は両者にまたがって形成されるコンタクト710bにより接続される。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト707a及びコンタクト707bより上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線を下位の層で、ワード線(WL8)及び接地電位の配線(Vss8a、Vss8b)を中位の層で、ビット線の配線(BL8、BLB8)及び電源電位の配線(Vcc8)を上位の層で配線する構成が実現可能である。
図27(a)に示されるように、埋め込み酸化膜層701上に記憶ノードである平面状シリコン層(702a、702b)が形成され、上記平面状シリコン層(702a、702b)には不純物注入等によりN+ドレイン拡散層(703a、703b)およびP+ドレイン拡散層704bがそれぞれ形成されている。
ドレイン拡散層(703a、703b、704b)表面にはシリサイド層(713a、713b)が形成されており、N+拡散層703bとP+拡散層704bは、図には示されていないが、シリサイド層713bにより接続されている。N+ドレイン拡散層703a上にアクセストランジスタQn18を構成する柱状シリコン層721aが形成され、P+ドレイン拡散層704b上にロードトランジスタQp28を構成する柱状シリコン層723bが形成され、N+ドレイン拡散層703b上にドライバトランジスタQn48を構成する柱状シリコン層722bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜717およびゲート電極718が形成されている。柱状シリコン層上部にはソース拡散層(714、716)が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層715が形成されている。アクセストランジスタQn18上に形成されるコンタクト706aはビット線BL8に接続され、アクセストランジスタQn18のゲート電極より延在するゲート配線718a上に形成されるコンタクト707aはワード線WL8に接続され、ロードトランジスタQp28上に形成されるコンタクト708bは電源電位配線Vcc8に接続され、ドライバトランジスタQn48上に形成されるコンタクト709bは接地電位配線Vss8に接続され、ロードトランジスタQp28およびドライバトランジスタQn48のゲート電極はそれぞれのゲート電極より延在するゲート配線718dにより互いに接続される。
2a、102a、202a、302a、402a、502a、602a、702a、2b、102b、202b、302b、402b、502b、602b、702b:平面状シリコン層
3a、103a、203a、303a、403a、503a、603a、703a、3b、103b、203b、303b、403b、503b、603b、703b:N+ドレイン拡散層
4a、104a、204a、304a、404a、504a、604a、704a、4b、104b、204b、304b、404b、504b、604b、704b:P+ドレイン拡散層
5a、105a、205a、305a、405a、505a、605a、5b、105b、205b、305b、405b、505b、605b:N+ドレイン拡散層
6a、106a、206a、306a、406a、506a、606a、706a、6b、106b、206b、306b、406b、506b、606b、706b:アクセストランジスタソース拡散層上コンタクト
7a、107a、207a、307a、407a、507a、607a、707a、7b、107b、207b、307b、407b、507b、607b、707b:アクセストランジスタワード配線上コンタクト
8a、108a、208a、308a、408a、508a、608a、708a、8b、108b、208b、308b、408b、508b、608b、708b:ロードトランジスタソース拡散層上コンタクト
9a、109a、209a、309a、409a、509a、609a、709a、9b、109b、209b、309b、409b、509b、609b、709b:ドライバトランジスタソース拡散層上コンタクト
10a、110a、210a、310a、410a、510a、610a、710a、10b、110b、210b、310b、410b、510b、610b、710b:平面シリコン層上コンタクト
11a、111a、211a、311a、411a、511a、611a、711a、11b、111b、211b、311b、411b、511b、611b、711b:ゲート配線上コンタクト
13a、13b、15、713a、713b、715:シリサイド層
14、714:N+ソース拡散層
16、716:P+ソース拡散層
17、717:ゲート絶縁膜
18、718:ゲート電極
18a、18b、18c、18d、718a、718d、718e、18f、:ゲート配線
19:シリコン窒化膜マスク
20:平面状シリコン層
21a、21b、721a、721b:アクセストランジスタ柱状シリコン層
22a、22b、722a、722b:ドライバトランジスタ柱状シリコン層
23a、23b、723a、723b:ロードトランジスタ柱状シリコン層
24a、124a、224a、324a、524、724a、24b、124b、224b、324b、724b:N+注入領域
25、125、225、325、425a、425b、525、625a、625b、725:P+注入領域
31:シリコン酸化膜
32:サイドウォール窒化膜
33:レジスト
34:シリコン窒化膜
Qa、Qb:記憶ノード
Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn25、Qn16、Qn26、Qn17、Qn27、Qn18、Qn28:アクセストランジスタ
Qn31、Qn41、Qn32、Qn42、Qn33、Qn43、Qn34、Qn44、Qn35、Qn45、Qn36、Qn46、Qn37、Qn47、Qn38、Qn48:ドライバトランジスタ
Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25、Qp16、Qp26、Qp17、Qp27、Qp18、Qp28:ロードトランジスタ
BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BLB1、BLB2、BLB3、BLB4、BLB5、BLB6、BLB7、BLB8:ビット線
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8:ワード線
Vcc1、Vcc2、Vcc3、Vcc4、Vcc5a、Vcc5b、Vcc6、Vcc7、Vcc8:電源線
Vss1a、Vss1b、Vss2a、Vss2b、Vss3a、Vss3b、Vss4a、Vss4b、Vss5、Vss6、Vss7a、Vss7b、Vss8a、Vss8b:接地線
Claims (11)
- 6個のMOSトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタの各々は、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタとして機能し、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタの各々における第1の拡散層、柱状半導体層及び第2の拡散層とは、
第1の拡散層、柱状半導体層及び第2の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第1の拡散層と前記第2の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタの第3の拡散層、柱状半導体層及び第4の拡散層とは、第3の拡散層、柱状半導体層及び第4の拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第3の拡散層と前記第4の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタの第5の拡散層、柱状半導体層及び第6の拡散層とは、
第5の拡散層、柱状半導体層及び第6拡散層が、基板上に形成された絶縁膜上に垂直方向に階層的に配置され、前記柱状半導体層は前記第5の拡散層と前記第6の拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタは、互いに隣接して配列され、
データを保持する第1の記憶ノードとして機能する、第1のNMOSのアクセストランジスタの第1の拡散層、第1のNMOSのドライバトランジスタの第3の拡散層、及び第1のPMOSのロードトランジスタの第5の拡散層を前記柱状半導体層より下かつ前記絶縁膜上に配置し、
第1のNMOSのアクセストランジスタの前記第1の拡散層、第1のNMOSのドライバトランジスタの前記第3の拡散層及び第1のPMOSのロードトランジスタの前記第5の拡散層の各々の表面に形成された第1のシリサイド層を介して、第1のNMOSのアクセストランジスタの前記第1の拡散層、第1のNMOSのドライバトランジスタの前記第3の拡散層及び第1のPMOSのロードトランジスタの前記第5の拡散層を相互に接続し、
データを保持する第2の記憶ノードとして機能する、第2のNMOSのアクセストランジスタの第1の拡散層、第2のNMOSのドライバトランジスタの第3の拡散層、及び第2のPMOSのロードトランジスタの第5の拡散層を前記柱状半導体層より下かつ前記絶縁膜上に配置し、
第2のNMOSのアクセストランジスタの前記第1の拡散層、第2のNMOSのドライバトランジスタの前記第3の拡散層及び第2のPMOSのロードトランジスタの前記第5の拡散層の各々の表面に形成された第2のシリサイド層を介して、第2のNMOSのアクセストランジスタの前記第1の拡散層、第2のNMOSのドライバトランジスタの前記第3の拡散層及び第2のPMOSのロードトランジスタの前記第5の拡散層を相互に接続したことを特徴とする半導体記憶装置。 - 前記第1の記憶ノードとして機能する拡散層上に形成される第1のNMOSのドライバトランジスタおよび第1のPMOSのロードトランジスタのゲートより延在する第1のゲート配線が共通の第1のコンタクトにより接続され、第2の記憶ノードとして機能する拡散層上に形成される第2のNMOSのドライバトランジスタおよび第2のPMOSのロードトランジスタのゲートより延在する第2のゲート配線が共通の第2のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。
- 第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、第1及び第2のPMOSのロードトランジスタを形成する柱状半導体層の側壁の周囲長より長いことを特徴とする請求項1に記載の半導体記憶装置。
- 第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層を楕円形状に形成することにより、前記第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層の側壁の周囲長を第1及び第2のPMOSのロードトランジスタを形成する柱状半導体層の側壁の周囲長より長くすることを特徴とする請求項1に記載の半導体記憶装置。
- 第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、第1及び第2のNMOSのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より長いことを特徴とする請求項1に記載の半導体記憶装置。
- 第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層を楕円形状に形成することにより、前記第1及び第2のNMOSのドライバトランジスタを形成する柱状半導体層の側壁の周囲長を第1及び第2のNMOSのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より長くすることを特徴とする請求項1に記載の半導体記憶装置。
- 第1及び第2のPMOSのロードトランジスタを形成する柱状半導体層の側壁の周囲長は、第1及び第2のNMOSのアクセストランジスタを形成する柱状半導体層の側壁の周囲長より短いことを特徴とする請求項1に記載の半導体記憶装置。
- 第1及び第2のNMOSのアクセストランジスタのゲート電極よりそれぞれ延在する第3及び第4のゲート配線上にそれぞれ形成される第3及び第4のコンタクトの少なくとも1つを、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項1に記載の半導体記憶装置。
- 前記柱状半導体層は、六方格子状に形成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の記憶ノードとして機能する拡散層上に形成される第1のNMOSのドライバトランジスタおよび第1のPMOSのロードトランジスタのゲートより延在する第5のゲート配線が、前記第2の記憶ノードとして機能する拡散層と第1の共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成される第2のNMOSのドライバトランジスタおよび第2のPMOSのロードトランジスタのゲートより延在する各々の第6のゲート配線が、前記第1の記憶ノードとして機能する拡散層と第2の共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記6個のMOSトランジスタは、前記絶縁膜上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のPMOSのロードトランジスタは3行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。
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