KR102603854B1 - 주상 반도체 장치와, 그 제조 방법 - Google Patents

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Abstract

SRAM 셀에 있어서, 상단의 Si 주열 (6a ∼ 6e) 의 선택 SGT 의 Si 기둥 (6a) 은, X 방향의 좌단에 있다. 하단의 Si 주열 (6f ∼ 6j) 의 선택 SGT 의 Si 기둥 (6j) 는 우단에 있다. 평면에서 보았을 때, 컨택트홀 (47a) 의 Y 방향으로 신연한 폭 중에 하단의 Si 기둥 (6g) 이 존재한다. 그리고, 평면에서 보았을 때, 컨택트홀 (47b) 의 Y 방향으로 신연한 폭 중에 상단의 Si 기둥 (6d) 이 존재한다. 상단에 있어서, 부하 SGT 와 구동 SGT 의 게이트 전극인 TiN 층 (40b) 이, Si 기둥 (6c, 6d, 6e) 간에 있어서, 수직 방향에 있어서의 게이트 영역 전체의 측면에서 접하여 형성되어 있다. 동일하게, 하단에 있어서, 부하 SGT 와 구동 SGT 의 게이트 전극인 TiN 층 (40c) 이, Si 기둥 (6f, 6g, 6h) 간에 있어서, 수직 방향에 있어서의 게이트 영역 전체의 측면에서 접하여 형성되어 있다.

Description

주상 반도체 장치와, 그 제조 방법
본 발명은 주상 (柱狀) 반도체 장치와, 그 제조 방법에 관한 것이다.
최근, LSI (Large Scale Integration) 에 3 차원 구조 트랜지스터가 사용되고 있다. 그 중에서, 주상 반도체 장치인 SGT (Surrounding Gate Transistor) 는, 고집적인 반도체 장치를 제공하는 반도체 소자로서 주목받고 있다. 또, SGT 를 갖는 반도체 장치의 추가적인 고집적화, 고성능화가 요구되고 있다.
통상적인 플레이너형 MOS 트랜지스터에서는, 채널이 반도체 기판의 상표면을 따른 수평 방향으로 연장된다. 이에 대해, SGT 의 채널은, 반도체 기판의 상표면에 대해 수직인 방향으로 연장된다 (예를 들어, 특허문헌 1, 비특허문헌 1 을 참조). 이 때문에, SGT 는 플레이너형 MOS 트랜지스터와 비교하여, 반도체 장치의 고밀도화가 가능하다.
도 9 에, N 채널 SGT 의 모식 구조도를 나타낸다. P 형 또는 i 형 (진성형) 의 도전형을 갖는 Si 기둥 (120) (이하, 실리콘 반도체 기둥을 「Si 기둥」 이라고 칭한다.) 내의 상하의 위치에, 일방이 소스가 되는 경우에, 타방이 드레인이 되는 N+ 층 (121a, 121b) (이하, 도너 불순물을 고농도로 포함하는 반도체 영역을 「N+ 층」 이라고 칭한다.) 이 형성되어 있다. 이 소스, 드레인이 되는 N+ 층 (121a, 121b) 간의 Si 기둥 (120) 의 부분이 채널 영역 (122) 이 된다. 이 채널 영역 (122) 을 둘러싸도록 게이트 절연층 (123) 이 형성되어 있다. 이 게이트 절연층 (123) 을 둘러싸도록 게이트 도체층 (124) 이 형성되어 있다. SGT 에서는, 소스, 드레인이 되는 N+ 층 (121a, 121b), 채널 영역 (122), 게이트 절연층 (123), 게이트 도체층 (124) 이, 전체적으로 주상으로 형성된다. 이 때문에, 평면에서 보았을 때, SGT 의 점유 면적은, 플레이너형 MOS 트랜지스터의 단일 소스 또는 드레인 N+ 층의 점유 면적에 상당한다. 그 때문에, SGT 를 갖는 회로 칩은, 플레이너형 MOS 트랜지스터를 갖는 회로 칩과 비교하여, 추가적인 칩 사이즈의 축소화를 실현할 수 있다.
도 10 에, SRAM 셀 (Static Random Access Memory) 회로도를 나타낸다. 본 SRAM 셀 회로는 2 개의 인버터 회로를 포함하고 있다. 1 개의 인버터 회로는 부하 트랜지스터로서의 P 채널 SGT_Pc1 과, 구동 트랜지스터로서의 N 채널 SGT_Nc1 로 구성되어 있다. 또 하나의 인버터 회로는 부하 트랜지스터로서의 P 채널 SGT_Pc2 와, 구동 트랜지스터로서의 N 채널 SGT_Nc2 로 구성되어 있다. P 채널 SGT_Pc1 의 게이트와 N 채널 SGT_Nc1 의 게이트가 접속되어 있다. P 채널 SGT_Pc2 의 드레인과 N 채널 SGT_Nc2 의 드레인이 접속되어 있다. P 채널 SGT_Pc2 의 게이트와 N 채널 SGT_Nc2 의 게이트가 접속되어 있다. P 채널 SGT_Pc1 의 드레인과 N 채널 SGT_Nc1 의 드레인이 접속되어 있다.
도 10 에 나타내는 바와 같이, P 채널 SGT_Pc1, Pc2 의 소스는 전원 단자 (Vdd) 에 접속되어 있다. 그리고, N 채널 SGT_Nc1, Nc2 의 소스는 그라운드 단자 (Vss) 에 접속되어 있다. 선택 N 채널 SGT_SN1, SN2 가 2 개의 인버터 회로의 양측에 배치되어 있다. 선택 N 채널 SGT_SN1, SN2 의 게이트는 워드선 단자 (WLt) 에 접속되어 있다. 선택 N 채널 SGT_SN1 의 소스, 드레인은 N 채널 SGT_Nc1, P 채널 SGT_Pc1 의 드레인과 비트선 단자 (BLt) 에 접속되어 있다. 선택 N 채널 SGT_SN2 의 소스, 드레인은 N 채널 SGT_Nc2, P 채널 SGT_Pc2 의 드레인과 반전 비트선 단자 (BLRt) 에 접속되어 있다. 이와 같이 SRAM 셀을 갖는 회로는, 2 개의 P 채널 SGT_Pc1, Pc2 와, 4 개의 N 채널 SGT_Nc1, Nc2, SN1, SN2 로 이루어지는 합계 6 개의 SGT 로 구성되어 있다 (예를 들어, 특허문헌 2 를 참조). 또, 구동용 트랜지스터를 복수개, 병렬 접속시켜, SRAM 회로의 고속화를 도모할 수 있다. 통상, SRAM 의 메모리 셀을 구성하는 SGT 는, 각각, 상이한 반도체 기둥에 형성되어 있다. SRAM 셀 회로의 고집적화는, 어떻게 하여, 복수개의 SGT 로 이루어지는 SRAM 셀 면적을 작게 할 것인가이다.
일본 공개특허공보 평2-188966호 미국 특허출원공개 제2010/0219483호 명세서
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka : IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573 - 578 (1991) C. Y. Ting, V. J. Vivalda, and H. G. Schaefer : "Study of planarized sputter-deposited SiO2", J. Vac. Sci. Technol. 15(3), p.p.1105 - 1112, May/June (1978) A. Raley, S. Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, et al. : "Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications" Proc. Of SPIE Vol.9782, 2016
SGT 를 사용한 SRAM 회로의 고집적화가 요구되고 있다.
본 발명의 관점에 관련된 주상 반도체 장치의 제조 방법은,
기판 상에 6 개 또는 8 개의 SGT (Surrounding Gate Transistor) 로 1 개의 셀 영역을 구성하는 SRAM (Static Random Access Memory) 회로의 형성에 있어서,
반도체층 상에, 제 1 재료층을 형성하는 공정과,
상기 셀 영역에 있어서, 상기 제 1 재료층 상에, 평면에서 보았을 때, 제 1 방향으로, 서로 평행하고, 또한 분리된 4 개 또는 5 개의 띠상의 제 1 마스크 재료층을 형성하는 공정과,
　상기 띠상의 제 1 마스크 재료층의 하방, 또는 상방에, 상기 셀 영역에 있어서, 평면에서 보았을 때, 상기 제 1 방향에 직교하고, 또한 서로 평행하며, 또한 분리된 2 개의 띠상의 제 2 마스크 재료층이 형성된 상태에서,
상기 띠상의 제 1 마스크 재료층과, 상기 띠상의 제 2 마스크 재료층이 중첩된 부분에, 상기 제 1 재료층과, 상기 띠상의 제 1 마스크 재료층과, 상기 띠상의 제 2 마스크 재료층의 일부 또는 전부로 이루어지는 제 3 마스크 재료층을 형성하는 공정과,
상기 제 3 마스크 재료층을 마스크로, 상기 반도체층을 에칭하여, 제 1 선 상에 늘어선 제 1 세트의 반도체 기둥과, 상기 제 1 선에 평행한 제 2 선 상에 늘어선 제 2 세트의 반도체 기둥을 형성하는 공정과,
상기 제 1 세트의 반도체 기둥 내의 상기 제 1 선 상의 일방의 단 (端) 에, 제 1 반도체 기둥이 있고, 상기 제 2 세트의 반도체 기둥 내의 상기 제 2 선 상에 있고, 또한 상기 일방의 단과 반대의 단에, 제 2 반도체 기둥이 있고, 상기 제 1 선과 직교하는 상기 제 1 반도체 기둥의 중심을 지나는 제 1 중심선과, 상기 제 2 선이 교차하는 점에 중심을 갖는 제 3 반도체 기둥이 있고, 상기 제 2 선과 직교하는 상기 제 2 반도체 기둥의 중심을 지나는 제 2 중심선과, 상기 제 1 선이 교차하는 점에 중심을 갖는 제 4 반도체 기둥이 있고, 상기 제 1 선 상에 중심을 갖고, 또한 상기 제 4 반도체 기둥에 이웃한 제 5 반도체 기둥이 있고, 상기 제 2 선 상에 중심을 갖고, 또한 상기 제 3 반도체 기둥에 이웃한 제 6 반도체 기둥이 있는 배치로 형성되고,
평면에서 보았을 때, 상기 제 6 반도체 기둥의 상기 제 1 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 폭 중에, 상기 제 1 세트의 반도체 기둥이 없는 제 1 반도체 기둥 부재 영역이 있고, 상기 제 5 반도체 기둥의 상기 제 2 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 폭 중에, 상기 제 2 세트의 반도체 기둥이 없는 제 2 반도체 기둥 부재 영역이 있는 배치로 형성되고,
　상기 제 1 세트의 반도체 기둥과, 상기 제 2 세트의 반도체 기둥을 둘러싸서 게이트 절연층을 형성하는 공정과,
　상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 상기 게이트 절연층을 둘러싸서, 연결된 제 1 게이트 도체층과, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의 상기 게이트 절연층을 둘러싸서 연결된 제 2 게이트 절연층과, 상기 제 1 반도체 기둥의 상기 게이트 절연층을 둘러싼 제 3 게이트 도체층과, 상기 제 2 반도체 기둥의 상기 게이트 절연층을 둘러싼 제 4 게이트 도체층을 형성하는 공정과,
상기 제 1 세트의 반도체 기둥의, 저부에 연결되어 형성한 제 1 불순물 영역과, 상기 제 1 게이트 도체층을 접속하는 제 1 컨택트홀을, 상기 제 1 반도체 기둥 부재 영역 상에 형성하고, 상기 제 2 세트의 반도체 기둥의, 저부에 연결되어 형성한 제 2 불순물 영역과, 상기 제 2 게이트 도체층을 접속하는 제 2 컨택트홀을, 상기 제 2 반도체 기둥 부재 영역 상에 형성하고,
상기 제 1 게이트 도체층이, 수직 방향에 있어서, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 제 1 채널 영역의 측면 전체에서 접하고, 상기 제 2 게이트 도체층이, 수직 방향에 있어서, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의 제 2 채널 영역의 측면 전체에서 접하여 형성되어 있는
것을 특징으로 한다.
상기 제조 방법은,
상기 제 1 세트의 반도체 기둥과, 상기 제 2 세트의 반도체 기둥을 형성함과 동시에, 상기 제 1 반도체 부재 영역과, 상기 제 2 반도체 부재 영역에, 제 7 반도체 기둥과, 제 8 반도체 기둥을 형성하고, 그 후에, 상기 제 7 반도체 기둥과, 상기 제 8 반도체 기둥을 제거하여, 상기 제 1 반도체 기둥 부재 영역과, 상기 제 2 반도체 기둥 부재 영역을 형성하는
것이 바람직하다.
상기 제조 방법은,
상기 제 1 반도체 기둥 부재 영역과, 상기 제 2 반도체 기둥 부재 영역의, 상기 제 1 재료층, 상기 띠상의 제 1 마스크 재료층, 상기 띠상의 제 2 마스크 재료층 중 어느 것, 또는 전부를, 상기 제 1 세트의 반도체 기둥과, 상기 제 2 세트의 반도체 기둥의 형성 공정 전에 제거하여, 상기 제 1 반도체 기둥 부재 영역과, 상기 제 2 반도체 기둥 부재 영역을 형성하는
것이 바람직하다.
상기 제조 방법은,
상기 띠상의 제 1 마스크 재료층을 형성하는 공정에 있어서,
상기 제 1 재료층 상에, 평면에서 보았을 때, 상기 제 1 방향에 직교한 방향으로 연장되고, 제 1 띠상 재료층을, 그 정부 (頂部) 상에 갖는 제 2 띠상 재료층을 형성하는 공정과,
전체를 덮어, 아래에서부터 제 2 재료층과, 제 3 재료층을 형성하는 공정과,
상기 제 2 재료층과, 상기 제 3 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
평활화된 상기 제 2 재료층의 정부에, 평활화된 상기 제 3 재료층과, 상기 제 1 띠상 재료층의 측면에 끼워진 제 3 띠상 재료층을 형성하는 공정과,
평활화된 상기 제 3 재료층을 제거하는 공정과,
상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층을 마스크로 하여, 상기 제 2 재료층을 에칭하여, 상기 제 2 띠상 재료층의 양측 측면에 접한, 제 4 띠상 재료층을 형성하는 공정과,
전체를 덮어, 아래에서부터 제 4 재료층과, 제 5 재료층을 형성하는 공정과,
상기 제 4 재료층과, 상기 제 5 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
평활화된 상기 제 4 재료층의 정부에, 평활화된 상기 제 5 재료층과, 상기 제 3 띠상 재료층의 측면에 끼워진 제 5 띠상 재료층을 형성하는 공정과,
상기 제 5 재료층을 제거하는 공정과,
상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층과, 상기 제 5 띠상 재료층을 마스크로 하여, 상기 제 4 재료층을 에칭하여, 상기 제 4 띠상 재료층의 측면에 접한, 제 6 띠상 재료층을 형성하는 공정과,
상기 제 3 띠상 재료층과, 상기 제 4 띠상 재료층을 제거하는 공정을 적어도 갖는
것이 바람직하다.
상기 제조 방법은,
상기 제 3 띠상 재료층을 형성하는 공정에 있어서,
상기 제 1 띠상 재료층과, 평활화된 상기 제 3 재료층을 마스크로 하여, 상기 제 2 재료층의 정부를 에칭하여, 제 1 오목부를 형성하는 공정과,
상기 제 1 오목부를 메우고, 또한 그 상면 위치를 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 3 띠상 재료층을 형성하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
상기 제 5 띠상 재료층을 형성하는 공정에 있어서,
상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층과, 상기 제 5 재료층을 마스크로 하여, 상기 제 4 재료층의 정부를 에칭하여, 제 2 오목부를 형성하는 공정과,
상기 제 2 오목부를 메우고, 또한 그 상면 위치를 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 5 띠상 재료층을 형성하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
상기 띠상의 제 3 마스크 재료층을 형성하는 공정에 있어서,
평면에서 보았을 때, 상기 제 1 방향으로 연장된 제 8 띠상 재료층을, 그 정부 상에 갖고 제 9 띠상 재료층을 형성하는 공정과,
전체를 덮어, 아래에서부터 제 6 재료층과, 제 7 재료층을 형성하는 공정과,
상기 제 6 재료층과, 상기 제 7 재료층의 상면 위치가, 상기 제 8 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
상기 제 8 띠상 재료층과, 상기 제 7 재료층을 마스크로 하여, 평활화된 상기 제 6 재료층의 정부를 에칭하여, 제 3 오목부를 형성하는 공정과,
상기 제 3 오목부를 메우고, 또한 그 상면 위치를 상기 제 8 띠상 재료층의 상면 위치와 동일하게 하는 제 10 띠상 재료층을 형성하는 공정과,
상기 제 7 재료층을 제거하는 공정과,
상기 제 8 띠상 재료층과, 상기 제 10 띠상 재료층을 마스크로 하여, 상기 제 6 재료층을 에칭하여, 상기 제 9 띠상 재료층의 양측 측면에 접한, 제 11 띠상 재료층을 형성하는 공정과,
상기 제 8 띠상 재료층과, 상기 제 9 띠상 재료층을 제거하는 공정을 갖고,
상기 제 10 띠상 재료층과, 상기 제 11 띠상 재료층에 의해, 상기 띠상의 제 3 마스크 재료층을 형성하는
것이 바람직하다.
상기 제조 방법은,
평면에서 보았을 때, 상기 제 2 띠상 재료층과, 상기 제 4 띠상 재료층 중 어느 일방의 폭을, 다른 일방의 폭보다 크게 형성하는
것이 바람직하다.
상기 제조 방법은,
상기 띠상의 제 1 마스크 재료층을 형성하는 공정에 있어서,
상기 제 1 방향으로, 서로 평행한, 2 개의 띠상의 제 5 마스크 재료층과, 띠상의 제 6 마스크 재료층을 형성하는 공정과,
상기 띠상의 제 5 마스크 재료층의 양측에 접하고, 평면에서 보았을 때 동일한 폭을 갖는 띠상의 제 7 마스크 재료층을 형성하고, 상기 띠상의 제 7 마스크 재료층의 형성과 동시에, 상기 띠상의 제 6 마스크 재료층의 양측에 접하고, 평면에서 보았을 때 동일한 폭을 갖는 띠상의 제 8 마스크 재료층을 형성하는 공정과,
상기 띠상의 제 5 마스크 재료층과, 상기 띠상의 제 6 마스크 재료층을 제거하는 공정을 갖고,
상기 띠상의 제 7 마스크 재료층과, 상기 띠상의 제 8 마스크 재료층이, 평면에서 보았을 때, 떨어져서 형성되고,
상기 띠상의 제 7 마스크 재료층과, 상기 띠상의 제 8 마스크 재료층에 의해 상기 띠상의 제 1 마스크 재료층이 형성되는
것이 바람직하다.
상기 제조 방법은,
상기 띠상의 제 2 마스크 재료층을 형성하는 공정에 있어서,
상기 제 1 방향으로, 서로 평행한, 2 개의 띠상의 제 9 마스크 재료층과, 띠상의 제 10 마스크 재료층을 형성하는 공정과,
상기 띠상의 제 9 마스크 재료층의 양측에 접하고, 평면에서 보았을 때 동일한 폭을 갖는 띠상의 제 11 마스크 재료층을 형성하고, 상기 띠상의 제 11 마스크 재료층의 형성과 동시에, 상기 띠상의 제 10 마스크 재료층의 양측에 접하고, 평면에서 보았을 때 동일한 폭을 갖는 띠상의 제 12 마스크 재료층을 형성하는 공정과,
상기 띠상의 제 11 마스크 재료층과, 상기 띠상의 제 12 마스크 재료층 사이와, 양측에, 평면에서 보았을 때 동일한 폭의 띠상의 제 13 마스크 재료층을 형성하는 공정과,
상기 띠상의 제 11 마스크 재료층과, 상기 띠상의 제 12 마스크 재료층을 제거하는 공정을 갖고,
상기 띠상의 제 9 마스크 재료층과, 상기 띠상의 제 10 마스크 재료층과, 상기 띠상의 제 11 마스크 재료층과, 상기 띠상의 제 12 마스크 재료층 사이에 형성된 상기 띠상의 제 13 마스크 재료층에 의해 상기 띠상의 제 1 마스크 재료층이 형성되는
것이 바람직하다.
상기 제조 방법은,
평면에서 보았을 때, 상기 띠상의 제 11 마스크 재료층과, 상기 띠상의 제 12 마스크 재료층 사이의 폭이, 상기 띠상의 제 9 마스크 재료층과, 상기 띠상의 제 10 마스크 재료층의 폭과 상이하게 형성되는
것이 바람직하다.
상기 제조 방법은,
상기 기판 상에, 평면에서 보았을 때, 상기 SRAM 회로와 떨어져 있는 1 개의 로직 회로 영역의 형성에 있고,
상기 제 1 방향으로 신연 (伸延) 하는 제 1 선, 또는 상기 제 1 선에 직교하는 방향으로, 상기 제 7 반도체 기둥과, 제 8 반도체 기둥과, 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의 형성에 병행한 공정을 실시하여, 상기 제 7 반도체 기둥과, 상기 제 8 반도체 기둥의 간격, 혹은 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의 간격과 동일한 간격을 갖고, 서로 이웃한 제 11 반도체 기둥과, 제 12 반도체 기둥을 형성하는 공정과,
상기 제 11 반도체 기둥과, 상기 제 12 반도체 기둥을 둘러싼 제 3 게이트 도체층이, 수직 방향에 있어서, 상기 제 11 반도체 기둥과, 상기 제 12 반도체 기둥의 제 3 채널 영역의 측면 전체에서 접하고 있는
것이 바람직하다.
상기 제조 방법은,
상기 띠상의 제 2 마스크 재료층을 형성하는 공정과 병행하여, 상기 제 1 방향으로 신연하는 제 1 선, 또는 상기 제 1 선에 직교하는 방향으로, 적어도 4 개의 제 12 띠상 재료층을 형성하는 공정과,
상기 제 1 제거 영역을 형성하는 공정에 병행하고, 평면에서 보았을 때, 상기 제 12 띠상 재료층의 적어도 1 개의 영역에 반도체 기둥을 형성하지 않는 영역을 형성하는 공정과,
평면에서 보았을 때, 상기 반도체 기둥을 형성하지 않는 영역에, 상기 제 3 게이트 도체층, 또는 제 11 반도체 기둥과, 제 12 반도체 기둥의 저부에 연결된 제 5 불순물 영역과, 배선 도체층을 접속하기 위한 제 3 컨택트홀을 형성하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
상기 제 1 컨택트홀이, 평면에서 보았을 때, 상기 제 6 반도체 기둥의, 상기 제 1 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 폭 중에, 적어도 일부가 중첩되고, 또한 상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥 사이에 있고,
상기 제 2 컨택트홀이, 평면에서 보았을 때, 상기 제 5 반도체 기둥의, 상기 제 2 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 폭 중에, 적어도 일부가 중첩되고, 상기 제 2 반도체 기둥과, 상기 제 6 반도체 기둥 사이에 있는
것이 바람직하다.
상기 제조 방법은,
상기 제 1 세트의 반도체 기둥의, 각각의 저부에 연결된 상기 제 1 불순물 영역을 연결하는 제 1 접속 영역과, 상기 제 2 세트의 반도체 기둥의, 각각의 저부에 연결된 상기 제 2 불순물 영역을 연결하는 제 2 접속 영역이 금속층, 합금층, 또는 도너 또는 억셉터 불순물 원자를 포함한 반도체층에 의해 형성되는
것이 바람직하다.
본 발명의 제 2 관점에 관련된 주상 반도체 장치는,
기판 상에, 평면에서 보았을 때, 제 1 선 상에 3 개 또는 4 개 늘어선 제 1 세트의 SGT (Surrounding Gate Transistor) 와, 상기 제 1 선 상에 평행한 제 2 선 상에 3 개 또는 4 개 늘어선 제 2 세트의 SGT 로 1 개의 셀을 구성하는 SGT 로 이루어지는 SRAM (Static Random Access Memory) 회로에 있어서,
상기 제 1 세트의 SGT 내의 상기 제 1 선 상의 일방의 단에, 제 1 선택 SGT 가 상기 기판 상의 제 1 반도체 기둥에 있고,
상기 제 2 세트의 SGT 내의 상기 제 2 선 상에 있고, 또한 상기 일방의 단과 반대의 단에, 제 2 선택 SGT 가 상기 기판 상의 제 2 반도체 기둥에 있고,
상기 제 1 선과 직교하는 상기 제 1 반도체 기둥의 중심을 지나는 제 1 중심선과, 상기 제 2 선이 교차하는 점에 중심을 갖는 구동용 또는 부하용의 제 3 SGT 의 제 3 반도체 기둥과,
상기 제 2 선과 직교하는 상기 제 2 반도체 기둥의 중심을 지나는 제 2 중심선과, 상기 제 1 선이 교차하는 점에 중심을 갖는 구동용 또는 부하용의 제 4 SGT 의 제 4 반도체 기둥과,
상기 제 1 선 상에 중심을 갖고, 또한 상기 제 4 반도체 기둥에 이웃한 구동용, 또는 부하용의 제 5 SGT 의 제 5 반도체 기둥과,
상기 제 2 선 상에 중심을 갖고, 또한 상기 제 3 반도체 기둥에 이웃한 구동용, 또는 부하용의 제 6 SGT 의 제 6 반도체 기둥과,
연결된 상기 제 3 SGT 와, 상기 제 6 SGT 의 제 1 게이트 도체층이, 수직 방향에 있어서, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 제 1 채널 영역 전체의 측면에서 접속되어 있고,
평면에서 보았을 때, 상기 제 6 반도체 기둥의, 상기 제 1 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 폭 중에, 적어도 일부가 중첩되고, 상기 제 1 반도체 기둥과, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의 각각의 저부에 접속된 제 1 불순물 영역과, 상기 제 1 게이트 도체층을 전기적으로 접속하기 위한 제 1 컨택트홀과,
연결된 상기 제 4 SGT 와, 상기 제 5 SGT 의 제 2 게이트 도체층이, 수직 방향에 있어서, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의 제 2 채널 영역 전체의 측면에서 접속되어 있고,
평면에서 보았을 때, 상기 제 5 반도체 기둥의, 상기 제 2 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 폭 중에, 적어도 일부가 중첩되고, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 각각의 저부에 접속된 제 2 불순물 영역과, 상기 제 2 게이트 도체층을 전기적으로 접속하기 위한 제 2 컨택트홀을 가지고 있는
것을 특징으로 한다.
상기 주상 반도체 장치는,
상기 제 1 세트의 SGT 와, 상기 제 2 세트의 SGT 가 각각 3 개의 상기 SGT 로 이루어지는 상기 SRAM 회로에 있어서,
상기 제 3 SGT 가 구동용이면, 상기 제 4 SGT 가 구동용이고, 상기 제 5 SGT 와, 상기 제 6 SGT 가 부하용이고,
또, 제 3 SGT 가 부하용이면, 상기 제 4 SGT 가 부하용이고, 상기 제 5 SGT 와, 상기 제 6 SGT 가 구동용인
것이 바람직하다.
상기 주상 반도체 장치는,
상기 제 1 세트의 SGT 와, 상기 제 2 세트의 SGT 가 각각 4 개의 SGT 로 이루어지는 상기 SRAM 회로에 있어서,
상기 제 4 반도체 기둥, 또는 제 5 반도체 기둥에 이웃하고 있고, 또한 그 중심이, 상기 제 1 선 상에 있는 제 7 SGT 의 제 7 반도체 기둥과,
상기 제 3 반도체 기둥, 또는 제 6 반도체 기둥에 이웃하고 있고, 또한 그 중심이, 상기 제 2 선 상에 있는 제 8 SGT 의 제 8 반도체 기둥과,
상기 제 7 SGT 가 구동용이면, 상기 제 8 SGT 가 구동용이고,
또는 상기 제 7 SGT 가 부하용이면, 상기 제 8 SGT 가 부하용이고,
연결된 상기 제 3 SGT 와, 상기 제 6 SGT 와, 상기 제 8 SGT 의 제 3 게이트 도체층이, 수직 방향에 있어서, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥, 상기 제 8 SGT 의 제 3 채널 영역 전체의 측면에서 접속되어 있고,
평면에서 보았을 때, 상기 제 1 중심선에 평행한, 상기 제 3 반도체 기둥, 상기 제 6 반도체 기둥, 상기 제 8 반도체 기둥 중 한가운데에 있는 반도체 기둥의 2 개의 외주 접선의 내측을 연장한 폭 중에, 상기 제 1 반도체 기둥과, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 7 반도체 기둥의 저부에 접속된 제 3 불순물 영역과, 상기 제 3 게이트 도체층을 접속하는 제 3 컨택트홀과,
연결된 상기 제 4 SGT 와, 상기 제 5 SGT 와, 상기 제 7 SGT 의 제 4 게이트 도체층이, 수직 방향에 있어서, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥, 상기 제 7 SGT 의 제 4 채널 영역 전체의 측면에서 접속되어 있고,
평면에서 보았을 때, 상기 제 1 중심선에 평행한, 상기 4 반도체 기둥, 상기 제 5 반도체 기둥, 제 7 반도체 기둥 중 한가운데에 있는 반도체 기둥의 2 개의 외주 접선의 내측을 연장한 폭 중에, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥과, 상기 제 8 반도체 기둥의 저부에 접속된 제 4 불순물 영역과, 상기 제 4 게이트 도체층을 접속하는 제 4 컨택트홀을 갖는
것이 바람직하다.
상기 주상 반도체 장치는,
평면에서 보았을 때, 상기 제 1 컨택트홀의 상기 제 1 선과 직교한 중심선은, 상기 제 1 반도체 기둥의 중심과, 상기 제 5 반도체 기둥의 중심의 중간점으로부터, 편방으로 어긋나 있고,
평면에서 보았을 때, 상기 제 2 컨택트홀의 상기 제 2 선과 직교한 중심선은, 상기 제 2 반도체 기둥의 중심과, 상기 제 6 반도체 기둥의 중심의 중간점으로부터, 상기 편방과 반대 방향으로 어긋나고,
상기 제 1 컨택트홀의 중심선의 상기 제 1 선 상에서의 어긋남과, 상기 제 2 컨택트홀의 중심선의 상기 제 2 선 상에서의 어긋남이 동일한 길이인
것이 바람직하다.
상기 주상 반도체 장치는,
상기 기판 상의, 상기 SRAM 회로와 떨어져 있는 1 개의 회로 영역의 로직 회로에 있고,
상기 제 1 선과 동일한 방향, 또는 상기 제 1 선에 직교하는 방향으로, 적어도, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 동일한 간격을 갖는 제 9 반도체 기둥과, 제 10 반도체 기둥을 갖고,
상기 제 9 반도체 기둥에 형성되는 제 9 SGT 와, 상기 제 10 반도체 기둥에 형성되는 제 10 SGT 의, 서로 연결된 제 5 게이트 도체층이, 수직 방향에 있어서, 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의 제 3 채널 영역 전체의 측면에서 접속되어 있는
것이 바람직하다.
상기 주상 반도체 장치는,
평면에서 보았을 때, 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의 형상이 원형상, 직사각형상, 또는 타원상인
것이 바람직하다.
상기 주상 반도체 장치는,
평면에서 보았을 때, 상기 1 개의 회로 영역의, 상기 제 1 선과 동일한 방향, 또는 상기 제 1 선에 직교하는 방향으로, 연결되어 제 2 회로 영역이 있고,
상기 제 1 선과 동일한 방향, 또는 상기 제 1 선에 직교하는 방향으로, 적어도, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 동일한 간격을 갖는 제 11 반도체 기둥과, 제 12 반도체 기둥을 갖고,
상기 제 11 반도체 기둥에 형성되는 제 11 SGT 와, 상기 제 12 반도체 기둥에 형성되는 제 12 SGT 의, 서로 연결된 제 6 게이트 도체층이, 수직 방향에 있어서, 상기 제 11 반도체 기둥과, 상기 제 12 반도체 기둥의 제 4 채널 영역 전체의 측면에서 접속되어 있는
것이 바람직하다.
상기 주상 반도체 장치는,
상기 제 1 세트의 반도체 기둥의, 각각의 저부에 연결된 상기 제 1 불순물 영역을 연결하는 제 1 접속 영역과, 상기 제 2 세트의 반도체 기둥의, 각각의 저부에 연결된 상기 제 2 불순물 영역을 연결하는 제 2 접속 영역이 금속층, 합금층, 또는 도너 또는 억셉터 불순물 원자를 포함한 반도체층에 의해 형성되는
것이 바람직하다.
본 발명에 의하면, 고밀도의 주상 반도체 장치가 실현된다.
도 1a 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1b 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1c 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1d 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1e 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1f 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1g 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1h 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1i 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1j 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1k 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1l 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1m 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1n 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1o 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1p 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1q 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1r 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1s 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1t 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1u 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1v 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1w 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1x 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1y 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1z 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1xx 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1yy 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2a 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2b 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2c 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2d 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2e 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2f 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3a 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3b 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4a 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4b 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4c 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5a 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5b 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5c 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5d 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5e 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 6a 는, 본 발명의 제 6 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 6b 는, 본 발명의 제 6 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 6c 는, 본 발명의 제 6 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 7a 는, 본 발명의 제 7 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 7b 는, 본 발명의 제 7 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 7c 는, 본 발명의 제 7 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 7d 는, 본 발명의 제 7 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 8a 는, 본 발명의 제 8 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 8b 는, 본 발명의 제 8 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 9 는, 종래예의 SGT 를 나타내는 모식 구조도이다.
도 10 은, 종래예의 SGT 를 사용한 SRAM 셀 회로도이다.
이하, 본 발명의 실시형태에 관련된 주상 반도체 장치의 제조 방법에 대해, 도면을 참조하면서 설명한다.
(제 1 실시형태)
이하, 도 1a ∼ 도 1yy 를 참조하면서, 본 발명의 제 1 실시형태에 관련된 SGT 를 갖는 SRAM 회로의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도를 나타낸다.
도 1a 에 나타내는 바와 같이, P 층 기판 (1) 상에 N 층 (2) 을 에피텍셜 결정 성장법에 의해 형성한다. 그리고, N 층 (2) 의 표층에 N+ 층 (3) 과 P+ 층 (4, 5) 을 이온 주입법에 의해 형성한다. 그리고, i 층 (진성형 Si 층) (6) 을 형성한다. 그리고, 예를 들어, SiO2 층, 산화알루미늄 (Al2O3, 이후 AlO 라고 칭한다) 층, SiO2 층으로 이루어지는 마스크 재료층 (7) 을 형성한다. 또한, i 층 (6) 은 도너 또는 억셉터 불순물을 소량으로 포함하는 N 형, 또는 P 형의 Si 로 형성되어도 된다. 그리고, 질화실리콘 (SiN) 층 (8) 을 퇴적한다. 그리고, SiO2 층으로 이루어지는 마스크 재료층 (9) 을 퇴적한다. 그리고, SiN 층으로 이루어지는 마스크 재료층 (10) 을 퇴적한다.
다음으로 도 1b 에 나타내는 바와 같이, 리소그래피법에 의해 형성한 평면에서 보았을 때 Y 방향으로 신연한 띠상 레지스트층 (도시 생략) 을 마스크로 하여, 마스크 재료층 (10) 을 에칭한다. 이로써, 평면에서 보았을 때 Y 방향으로 신연한 띠상 마스크 재료층 (10a) 을 형성한다. 또한, 이 띠상 마스크 재료층 (10a) 을 등방성 에칭함으로써, 띠상 마스크 재료층 (10a) 의 폭을, 레지스트층의 폭보다 가늘어지도록 형성해도 된다. 이로써, 리소그래피법으로 형성할 수 있는 최소의 레지스트층의 폭보다 작은 폭을 갖는 띠상 마스크 재료층 (10a) 을 형성할 수 있다. 그리고, 띠상 마스크 재료층 (10a) 을 에칭 마스크로 하여, 마스크 재료층 (9) 을, 예를 들어 RIE (Reactive Ion Etching) 에 의해, 에칭하여 띠상 마스크 재료층 (9a) 을 형성한다. 등방 에칭에 의해 형성한 띠상 마스크 재료층 (10a) 의 단면은 저부의 폭이, 정부의 폭보다 큰 사다리꼴상이 되는 데에 대해, 띠상 마스크 재료층 (9a) 의 단면은 RIE 에 의해 에칭되므로, 직사각형상이 된다. 이 직사각형 단면은, 띠상 마스크 재료층 (9a) 을 마스크로 한, 에칭 패턴의 정밀도 향상으로 연결된다.
다음으로, 도 1c 에 나타내는 바와 같이, 띠상 마스크 재료층 (9a) 을 마스크로 하여, SiN 층 (8) 을, 예를 들어 RIE 법에 의해 에칭하여, 띠상 SiN 층 (8a) 을 형성한다. 전술한 띠상 마스크 재료층 (10a) 은, SiN 층 (8) 의 에칭 전에 제거해도 되고, 또는 잔존시켜도 된다.
다음으로, 도 1d 에 나타내는 바와 같이, 전체적으로, ALD (Atomic Layered Deposition) 법에 의해 SiGe 층 (12) 과, SiO2 층 (13) 을 마스크 재료층 (7), 띠상 SiN 층 (8a), 띠상 마스크 재료층 (9a) 을 덮어 형성한다. 이 경우, SiGe 층 (12) 의 단면은 정부에서 라운드 (R1) 를 발생시킨다. 이 라운드 (R1) 는 띠상 SiN 층 (8a) 보다 상부가 되도록 형성하는 것이 바람직하다.
다음으로, 도 1e 에 나타내는 바와 같이, 전체를, 예를 들어 플로우 CVD (Flow Chemical Vapor Deposition) 법에 의한 SiO2 층 (도시 생략) 으로 덮고, 그리고, CMP (Chemical Mechanical Polishing) 에 의해, 상표면 위치가 띠상 마스크 재료층 (9a) 상표면 위치가 되도록 SiO2 층 (13) 과, SiGe 층 (12) 을 연마하여, SiO2 층 (13a), SiGe 층 (12a, 12b) 을 형성한다. 이 경우, SiGe 층 (12a, 12b) 의 정부 측면은 수직인 것이 바람직하다. 이를 위해서는, SiO2 층 (13) 과, SiGe 층 (12) 의 연마 공정에 있어서, 도 1d 에 있어서의 SiGe 층 (12) 정부의 라운드 (R1) 가 제거되어 있는 것이 바람직하다.
다음으로, 도 1f 에 나타내는 바와 같이, SiO2 층 (13), 띠상 마스크 재료층 (9a) 을 마스크로 하여, SiGe 층 (12a, 12b) 의 정부를 에칭하여 오목부 (14a, 14b) 를 형성한다. 이 오목부 (14a, 14b) 의 저부 위치는, 마스크 재료층 (9a) 의 하부 위치에 있도록, 그리고, SiGe 층 (12a, 12b) 의 정부의 라운드 (R1) 가 에칭되는 것이 바람직하다. SiO2 층과, SiGe 층 (12) 의 연마 공정에 있어서, 도 1d 에 있어서의 SiGe 층 (12) 정부의 라운드 (R) 가 제거됨으로써, 외주 측면이 수직인 오목부 (14a, 14b) 가 형성된다.
다음으로, 도 1g 에 나타내는 바와 같이, 전체적으로 SiN 층 (도시 생략) 을 피복하고, 전체를 CMP 법에 의해, 상표면 위치가 마스크 재료층 (9a) 상표면 위치가 되도록 SiN 층을 연마한다. 이로써, 띠상 마스크 재료층 (9a) 의 양측에, 평면에서 보았을 때 SiGe 층 (12a, 12b) 의 정부 형상과 동일한 형상을 갖는 띠상 마스크 재료층 (15a, 15b) 이 형성된다.
그리고, 도 1h 에 나타내는 바와 같이, SiO2 층 (13) 을 제거한다.
다음으로, 도 1i 에 나타내는 바와 같이, 띠상 마스크 재료층 (9a, 15a, 15b) 을 마스크로 하여, SiGe 층 (12a, 12b) 을 에칭하여, 띠상 SiGe 층 (12aa, 12ab) 을 형성한다. 이 경우, 평면에서 보았을 때, 띠상 SiGe 층 (12aa) 과, 띠상 SiGe 층 (12ab) 의 폭은 동일해진다.
다음으로, 도 1j 에 나타내는 바와 같이, 전체를 덮어, ALD 법에 의한 SiN 층 (16) 과, FCVD 법에 의한 SiO2 층 (13b) 을 형성한다. 이 경우, 도 1d 와 동일하게, SiN 층 (16) 의 정부에 발생하는 라운드 (R2) 는, 띠상 마스크 재료층 (9a) 보다 상부에 있는 것이 바람직하다.
다음으로, 이 SiO2 층 (13b) 과, SiN 층 (16) 의 상표면 위치가, 마스크 재료층 (9a) 의 상면 위치와 동일해지도록 연마한다. 그리고, 도 1e, 도 1f 와 동일한 공정을 실시하여, 도 1k 에 나타내는 바와 같이, SiN 층 (16A, 16B) 상에 있고, 또한 띠상 마스크 재료층 (15a, 15b) 과, SiO2 층 (13ba) 에 끼워진 오목부 (14A, 14B) 를 형성한다.
도 1l 에 나타내는 바와 같이, 띠상 SiGe 층 (12aa, 12ab) 의 양측 측면에 접한, 띠상 SiN 층 (16a, 16b) 과, 띠상 마스크 재료층 (15a, 15b) 의 양측 측면에 접한 띠상 마스크 재료층 (17a, 17b) 을 형성한다.
다음으로, ALD 법에 의해, 전체를 덮어 SiGe 층 (도시 생략) 을 형성한다. 그리고, 전체를 덮어 SiO2 층 (도시 생략) 을 형성한다. 그리고, 이 SiO2 층과, SiGe 층의 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상면 위치와 동일해지도록 연마한다. 그리고, 도 1e ∼ 도 1i 와 동일한 공정을 실시하여, 도 1m 에 나타내는 바와 같이, 띠상 SiN 층 (16a, 16b) 의 양측 측면에 접한, 띠상 SiGe 층 (18a, 18b) 과, 띠상 마스크 재료층 (17a, 17b) 의 양측 측면에 접한 띠상 마스크 재료층 (19a, 19b) 을 형성한다.
다음으로, ALD 법에 의해, 전체를 덮어 SiN 층 (도시 생략) 을 형성한다. 그리고, 전체를 덮어 SiO2 층 (도시 생략) 을 형성한다. 그리고, 이 SiO2 층과, SiN 층의 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상면 위치와 동일해지도록 연마한다. 그리고, 도 1e ∼ 도 1i 와 동일한 공정을 실시하여, 도 1n 에 나타내는 바와 같이, 띠상 SiGe 층 (18a, 18b) 의 양측 측면에 접한, 띠상 SiN 층 (20a, 20b) 과, 띠상 마스크 재료층 (19a, 19b) 의 양측 측면에 접한 띠상 마스크 재료층 (21a, 21b) 을 형성한다.
다음으로, 띠상 마스크 재료층 (15a, 15b, 19a, 19b) 과, 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 을 에칭에 의해 제거한다. 이로써, 도 1o 에 나타내는 바와 같이, 마스크 재료층 (7) 상에, 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 과, 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 상의 마스크 재료층 (9a, 17a, 17b, 21a, 21b) 이 형성된다.
다음으로, 전체적으로 SiO2 층 (도시 생략) 을 피복한다. 그리고, 도 1p 에 나타내는 바와 같이, CMP 법에 의해, SiO2 층의 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상표면 위치가 되도록 연마하여, SiO2 층 (22) 을 형성한다. 그리고, 전체적으로 SiN 층 (24) 과 SiGe 층 (도시 생략) 을 형성한다. 그리고, X 방향으로 신연한 SiN 층에 의한 띠상 마스크 재료층 (26) 을 형성한다. 그리고, 리소그래피법과 RIE 법에 의해 형성한 띠상 마스크 재료층 (26) 을 마스크로 하여 SiGe 층을 에칭하여, X 방향으로 신연한 띠상 SiGe 층 (25) 을 형성한다.
다음으로, 도 1c ∼ 도 1i 와 동일한 공정을 실시함으로써, 도 1q 에 나타내는 바와 같이, 띠상 SiGe 층 (25) 의 양측 측면에 접한, SiN 층에 의한 띠상 마스크 재료층 (28a, 28b) 과, 띠상 마스크 재료층 (26) 의 양측 측면에 접한 띠상 마스크 재료층 (27a, 27b) 을 형성한다.
다음으로, 도 1r 에 나타내는 바와 같이, 띠상 마스크 재료층 (26) 과, 띠상 SiGe 층 (25) 을 제거하여, SiN 층 (24) 상에, 평면에서 보았을 때, X 방향으로 신연한 띠상 마스크 재료층 (28a, 28b) 과, 띠상 마스크 재료층 (28a, 28b) 상의 띠상 마스크 재료층 (27a, 27b) 을 형성한다.
다음으로, 도 1s 에 나타내는 바와 같이, 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 을 마스크로 하여 SiN 층 (24), 띠상 마스크 재료층 (9a, 17a, 17b, 21a, 21b, 8a, 16a, 16b, 20a, 20b) 과, SiO2 층 (22) 을 에칭한다. 이로써, 띠상 마스크 재료층 (27a, 28a) 의 아래에, 띠상 SiN 층 (24a) 과, 평면에서 보았을 때, 정방형상의 마스크 재료층 (21aa, 21ba, 17aa, 17ba, 9aa) 과, 정방형상 마스크 재료층 (21aa, 21ba, 17aa, 17ba, 9aa) 의 아래에 위치하는 정방형상의 마스크 재료층 (20aa, 20ba, 16aa, 16ba, 8aa) 이 형성된다. 동일하게, 띠상 마스크 재료층 (27b, 28b) 의 아래에, 띠상 SiN 층 (24b) 과, 평면에서 보았을 때, 정방형상의 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab) 과, 정방형상 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab) 의 아래에 위치하는 정방형상의 마스크 재료층 (20ba (도시 생략), 20bb (도시 생략), 16ba (도시 생략), 16bb (도시 생략), 8ab) 이 형성된다. 또, 동시에, 띠상 SiN 층 (24a) 의 아래에 있고 띠상 마스크 재료층 (21aa, 21ba, 17aa, 17ba, 9aa, 20aa, 20ba, 16aa, 16ba, 8aa) 사이에, SiO2 층 (22a) 이 형성된다. 동일하게, 띠상 SiN 층 (24b) 의 아래에 있고 띠상 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab, 20ba, 20bb, 16ba, 16bb, 8ab) 사이에, SiO2 층 (22b) (도시 생략) 이 형성된다.
다음으로, 도 1t 에 나타내는 바와 같이, 띠상 마스크 재료층 (27a, 27b, 28a, 28b), 띠상 SiN 층 (24a, 24b), SiO2 층 (22a, 22b) 을 제거한다. 이로써, 마스크 재료층 (7) 상에, 평면에서 보았을 때 정방형상의 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ba) 과, 정방형상 SiN 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 이 형성된다.
다음으로, 정방형상 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방형상 SiN 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 을 마스크로 하여 마스크 재료층 (7) 을 RIE 법에 의해 에칭한다. 그리고, 정방형상 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방형상 SiN 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 을 제거한다. 이로써, 도 1u 에 나타내는 바와 같이, i 층 (6) 상에 마스크 재료층 (7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j) 을 형성한다. 예를 들어, 마스크 재료층 (7) 의 RIE 에칭 전에, 정방형상 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방형상 SiN 층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 의 편방, 또는 양방을 가벼운 등방성 에칭을 한다. 이로써, 평면에서 보았을 때의 마스크 재료층 (7a ∼ 7j) 의 형상을 원형으로 한다.
다음으로, 도 1v 에 나타내는 바와 같이, 마스크 재료층 (7a ∼7j) 을 마스크로 하여, i 층 (6) 을 에칭하여, N+ 층 (3) 과, P+ 층 (4) 상에, Si 기둥 (6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j) 을 형성한다.
다음으로, FCVD 법으로 SiO2 층 (도시 생략) 을 피복하고, 그 후에 CMP 법에 의해, 표면 위치가 마스크 재료층 (7a ∼7j) 의 정부 위치가 되도록 연마한다. 그리고, 리소그래피법과, RIE 에칭법에 의해, 마스크 재료층 (7b, 7i) 과, Si 기둥 (6b, 6i) 을 제거한다. 그리고, FCVD 법으로 형성한 SiO2 층을 제거한다. 이로써, 도 1w 에 나타내는 바와 같이, N+ 층 (3) 과, P+ 층 (4, 5) 상에, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 이 형성된다.
다음으로, 도 1x 에 나타내는 바와 같이, 마스크 재료층 (7a ∼ 7j) (마스크 재료층 (7b, 7i) 은 없다) 측면을 둘러싼 마스크 재료층 (30a, 30b, 30c, 30d) 과, Si 기둥 (6a ∼ 6j) (Si 기둥 (6b, 6i) 은 없다) 의 측면을 둘러싼 마스크 재료층 (31a, 31b, 31c, 31d) (도시 생략) 을 형성한다. 그리고, 전체적으로 FCVD 법으로 SiO2 층 (도시 생략) 을 피복하고, 그 후에 CMP 법에 의해, 표면 위치가 마스크 재료층 (7a ∼ 7j) (마스크 재료층 (7b, 7i) 은 없다) 의 정부 위치가 되도록 연마한다. 그리고, 이 평활면 상에, 평면에서 보았을 때 Si 기둥 (6a, 6c, 6d, 6e) 에 연결된, 예를 들어 SiO2 층에 의한, 띠상 마스크 재료층 (33a) 과, Si 기둥 (6f, 6g, 6h, 6j) 에 연결된, 예를 들어 SiO2 층에 의한, 띠상 마스크 재료층 (33b) 을 형성한다. 그리고, 마스크 재료층 (30a, 30b, 30c, 30d, 7a ∼ 7j, 33a, 33b) 을 마스크로 하여, RIE 에 의해, SiO2 층, N+ 층 (3), P+ 층 (4, 5), N 층 (2), P 층 (1) 을 에칭한다. 이로써, Si 기둥 (6a, 6c, 6d, 6e) 의 하부에 있고, 또한 P 층 (1) 상에, N 층 (2a) 과, N+ 층 (3a, 3b), P+ 층 (4a) 에 의한 Si 주대 (柱臺) (5a) 가 형성된다. 동일하게, Si 기둥 (6f, 6g, 6h, 6j) 의 하부에 있고, 또한 P 층 (1) 상에, N 층 (2b) 과, N+ 층 (3c (도시 생략), 3d (도시 생략)), P+ 층 (4b) 에 의한 Si 주대 (5b) 가 형성된다. 그리고, 마스크 재료층 (33a) 의 아래에 있고, Si 기둥 (6a, 6c) 사이에 SiO2 층 (32a) 이 형성된다. 동일하게, 마스크 재료층 (33b) 의 아래에 있고, Si 기둥 (6h, 6j) 사이에 SiO2 층 (32b) (도시 생략) 이 형성된다.
다음으로, 도 1y 에 나타내는 바와 같이, 마스크 재료층 (33a, 33b), SiO2 층 (32a, 32b), 마스크 재료층 (30a, 30b, 30c, 30d, 31a, 31b, 31c, 31d) 을 제거한다.
다음으로, 도 1z 에 나타내는 바와 같이, N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 4b), N 층 (2a, 2b) 의 외주부와, P 층 기판 (1) 상에 SiO2 층 (34) 을 형성한다. 그리고, ALD 법에 의해, 전체를 덮어, HfO2 층 (도시 생략), TiN 층 (도시 생략), SiO2 층 (도시 생략) 을 형성한다. 이 경우, Si 기둥 (6c, 6d, 6e) 간의 TiN 층은 측면끼리에서 접촉하고 있다. 동일하게, Si 기둥 (6f, 6g, 6h) 간의 TiN 층은 측면끼리에서 접촉하고 있다. 그리고, CMP 법에 의해, HfO2 층, TiN 층, SiO2 층의 상면 위치가, 마스크 재료층 (7a ∼ 7j) 의 상면 위치가 되도록 연마한다. 그리고, RIE 법에 의해, SiO2 층을 에치 백 에칭한다. 그리고, 이 SiO2 층을 마스크로 하여, TiN 층과 HfO2 층을, 상면 위치가 Si 기둥 (6a ∼ 6j) 의 상부 위치가 되도록 에칭한다. 그리고, CVD 법에 의해, 전체를 덮어, SiN 층 (도시 생략) 을 형성한다. 그리고, CMP 법에 의해, 상표면 위치가 마스크 재료층 (7a ∼ 7j) 의 상표면 위치가 되도록, SiN 층을 연마한다. 이로써, Si 기둥 (6a ∼ 6j) 의 정부 외주에, 평면에서 보았을 때 등폭의 SiN 층 (37a, 37b, 37c, 37d) 이 형성된다.
그리고, 마스크 재료층 (7a ∼ 7j) 의 상면에, 평면에서 보았을 때, Si 기둥 (6a, 6d, 6g, 6j) 에 접하는 마스크 재료층 (38a, 38b, 38c, 38d) 을 형성한다. 그리고, 마스크 재료층 (7a ∼ 7j, 37a, 37b, 37c, 37d, 38a, 38b, 38c, 38d) 을 마스크로 하여, 평면에서 보았을 때, 마스크 재료층 (37a, 37b, 37c, 37d) 의 외주부에 있는 SiO2 층과, TiN 층을 에칭한다. 이로써, Si 기둥 (6a) 의 외주부에 연결되는 TiN 층 (40a) 과, Si 기둥 (6c, 6d, 6e) 의 외주부에 연결되는 TiN 층 (40b) 과, Si 기둥 (6f, 6g, 6h) 의 외주부에 연결되는 TiN 층 (40c) 과, Si 기둥 (6j) 의 외주부에 연결되는 TiN 층 (40d) (도시 생략) 이 형성된다. 마스크 재료층 (38a, 38b, 38c, 38d) 의 아래에도, TiN 층 (도시 생략) 이 형성된다. 그리고, 마스크 재료층 (38a ∼ 38d, 37a ∼ 37d, 7a ∼ 7j) 을 제거한다. TiN 층 (40a, 40b, 40c, 40d) 은 SGT 의 게이트 도체층이다. 이 게이트 도체층은, SGT 의 임계값 전압의 설정에 기여하는 층이고, 단층 또는 복수층으로 이루어지는 게이트 도체 재료층으로 형성해도 된다. 이 게이트 도체 재료층은, Si 기둥 (6c, 6d, 6e) 간, 및 Si 기둥 (6f, 6g, 6h) 간의 측면 전체에 접하여 형성된다. 또한, 게이트 도체 재료층의 퇴적에 계속해서, 예를 들어 텅스텐 (W) 층을 퇴적하고, 도 1z 에 나타내는 공정을 실시함으로써, 마스크 재료층 (38a, 38b, 38c, 38d) 의 아래에, 배선 도체층으로서의 W 층이 형성된다. 이 W 층은 다른 도체 재료층이어도 된다.
다음으로, 도 1xx 에 나타내는 바와 같이, 전체를 SiO2 층 (도시 생략) 으로 덮고, 그 후에 CMP 법에 의해, SiO2 층을 상표면 위치가 Si 기둥 (6a ∼ 6j) 의 정부의 상표면 위치가 되도록 연마한다. 그리고, SiO2 층의 상부를 RIE 법에 의해, 그 상표면 위치가 TiN 층 (40a ∼ 40d) 정부 위치까지 에칭한다. 그리고, Si 기둥 (6a ∼ 6j) 의 정부 외주부에 SiN 층 (42) 을 형성한다.
그리고, Si 기둥 (6c, 6h) 의 정부를 SiO2 층 (도시 생략) 으로 덮은 후, 선택 에피텍셜 결정 성장법에 의해 도너 불순물을 포함한 N+ 층 (43a) 을 Si 기둥 (6a) 의 정부를 둘러싸서 형성한다. 동시에 Si 기둥 (6d) 의 정부를 덮은 N+ 층 (43c) 과, Si 기둥 (6e) 의 정부를 덮은 N+ 층 (43d) (도시 생략) 과, Si 기둥 (6f) 의 정부를 덮은 N+ 층 (43e) (도시 생략) 과, Si 기둥 (6g) 의 정부를 덮은 N+ 층 (43f) (도시 생략) 과, Si 기둥 (6j) 의 정부를 덮은 N+ 층 (43h) (도시 생략) 을 형성한다. 그리고, Si 기둥 (6c, 6h) 의 정부를 덮은 SiO2 층을 제거한다. 그리고, Si 기둥 (6a, 6d, 6e, 6f, 6g, 6j) 을 덮어, SiO2 층 (도시 생략) 을 형성한다. 그리고, 선택 에피텍셜 결정 성장법에 의해 억셉터 불순물을 포함한 P+ 층 (43b, 43g) 을 Si 기둥 (6c, 6h) 의 정부를 둘러싸서 형성한다. 그리고, 열처리에 의해, N+ 층 (43a, 43c, 43d, 43e, 43f, 43h) 의 도너 불순물을 Si 기둥 (6a, 6d, 6e, 6f, 6g, 6j) 의 정부에 확산시켜, N+ 층 (44a, 44c, 44d, 44e (도시 생략), 44f (도시 생략), 44h (도시 생략)) 을 형성한다. 동시에, P+ 층 (43b, 43g) 으로부터 억셉터 불순물을 확산시켜, P+ 층 (44b, 44g) 을 형성한다.
다음으로, 도 1yy 에 나타내는 바와 같이, 전체를 덮어 상표면이 평탄한 SiO2 층 (46) 을 형성한다. 그리고, N+ 층 (3a) 과 P+ 층 (4a) 의 경계면 상과, TiN 층 (40b) 상에 형성한 컨택트홀 (47a) 을 개재하여 접속 배선 금속층 (C1) 을 형성한다. 동시에, N+ 층 (3d) 과 P+ 층 (4b) 의 경계면 상과, TiN 층 (40b) 상에 형성한 컨택트홀 (47b)(도시 생략) 을 개재하여 접속 배선 금속층 (C2) (도시 생략) 을 형성한다. 전체를 덮어 상표면이 평탄한 SiO2 층 (48) 을 형성한다. 그리고, TiN 층 (40a, 40d) 상에 형성한 컨택트홀 (49a, 49b) 을 개재하여, 워드 배선 금속층 (WL) 을 형성한다. 전체를 덮어 상표면이 평탄한 SiO2 층 (50) 을 형성한다. 그리고, N+ 층 (43c, 43d) 상에 형성한 컨택트홀 (51a, 51b) 을 개재하여, 그라운드 배선 금속층 (Vss1) 을 형성한다. 동시에, N+ 층 (43e, 43f) 상에 형성한 컨택트홀 (51c, 51d) 을 개재하여, 그라운드 배선 금속층 (Vss2) 을 형성한다. 그리고, 전체를 덮어 상표면이 평탄한 SiO2 층 (52) 을 형성한다. 그리고, P+ 층 (43b, 43g) 상에 형성한 컨택트홀 (53a, 53b) 을 개재하여 전원 배선 금속층 (Vdd) 을 형성한다. 그리고, 전체를 덮어 상표면이 평탄한 SiO2 층 (54) 을 형성한다. 그리고, N+ 층 (43a, 43h) 상에 형성한 컨택트홀 (55a, 55b) 을 개재하여 비트 출력 배선 금속층 (BL), 반전 비트 출력 배선 금속층 (RBL) 을 형성한다. 이로써, P 층 기판 (1) 상에 SRAM 셀 회로가 형성된다. 본 SRAM 회로에서는, Si 기둥 (6c, 6h) 에 부하 SGT 가 형성되고, Si 기둥 (6d, 6e, 6f, 6g) 에 구동 SGT 가 형성되고, Si 기둥 (6a, 6j) 에 선택 SGT 가 형성되어 있다.
도 1yy 에 나타내는 바와 같이, 1 개의 SRAM 셀 영역에 있어서, X 방향으로 차례로 늘어선 선택 SGT (제 1 선택 SGT) 의 Si 기둥 (6a) (제 1 반도체 기둥), 부하 SGT (제 7 SGT) 의 Si 기둥 (6c) (제 7 반도체 기둥), 구동 SGT (제 5 SGT) 의 Si 기둥 (6d) (제 5 반도체 기둥), 구동 SGT (제 4 SGT) 의 Si 기둥 (6e) (제 4 반도체 기둥) 으로 이루어지는 제 1 Si 주열 (柱列) 과, 구동 SGT (제 3 SGT) 의 Si 기둥 (6f) (제 3 반도체 기둥), 구동 SGT (제 6 SGT) 의 Si 기둥 (6g) (제 6 반도체 기둥), 부하 SGT (제 8 SGT) 의 Si 기둥 (6h) (제 8 반도체 기둥), 선택 SGT (제 2 선택 SGT) 의 Si 기둥 (6j) (제 2 반도체 기둥) 으로 이루어지는 제 2 Si 주열이 Y 방향으로 평행하게 늘어서 형성되어 있다. 그리고, Y 방향의 1 개의 선 상에 Si 기둥 (6a) 과, Si 기둥 (6f) 의 중심이 있고, 동일하게 Y 방향의 1 개의 선 상에 Si 기둥 (6c) 과, Si 기둥 (6h) 의 중심이 있고, 동일하게 Y 방향의 1 개의 선 상에 Si 기둥 (6e) 과, Si 기둥 (6j) 의 중심이 있다. Si 기둥 (6g) 의 외주의, Y 방향과 평행한 2 개의 접선 사이에 끼워진 제 1 띠 영역 상 중에, 적어도 일부가 중첩되고, Si 기둥 (6a) 의 하부 불순물 영역 N+ 층 (3a), Si 기둥 (6c) 의 하부 불순물 영역 P+ 층 (4a) 과, 게이트 TiN 층 (40c) 을 연결하는 컨택트홀 (47a) (제 1 컨택트홀) 이 형성되어 있다. 그리고, Si 기둥 (6d) 의 외주의, Y 방향과 평행한 2 개의 접선 사이에 끼워진 제 2 띠 영역 중에, 적어도 일부가 중첩되고, Si 기둥 (6h) 의 하부 불순물 영역 P+ 층 (4b), Si 기둥 (6j) 의 하부 불순물 영역 N+ 층 (3d) 과, 게이트 TiN 층 (40b) 을 연결하는 컨택트홀 (47b) (제 2 컨택트홀) 이 형성되어 있다.
또한, 본 실시형태에서 설명한 SRAM 회로에 있어서는, 구동 SGT 는, 병렬 접속된 2 개의 SGT (Si 기둥 (6d, 6e) 와, Si 기둥 (6f, 6g) 에 형성된 SGT) 로 형성되어 있다. 이에 대해, 회로 설계 요구에 의해, 구동 SGT 는 1 개의 SGT 로 형성하고, 부하 SGT 를 병렬 접속한 2 개의 SGT 로 형성해도 된다. 또, 구동 SGT 와 부하 SGT 의, 평면에서 보았을 때의 위치를 바꾸어도 SRAM 셀 동작상 문제 없다. 상기로부터, 셀 내의 SGT 의 배치와 구조에는 하기에 나타내는 특징이 제공된다.
[특징 1]
본 실시형태의, 평면에서 보았을 때, 상단의 Si 주열 (6a, 6c, 6d, 6e) 의 선택 SGT 의 Si 기둥 (6a) 은, X 방향의 좌단에 있다. 그리고, 하단의 Si 주열 (6f, 6g, 6h, 6j) 의 선택 SGT 의 Si 기둥 (6j) 은 우단에 있다.
[특징 2]
상단의 N+ 층 (3a), P+ 층 (4a), 게이트 TiN 층 (40c) 을 접속하기 위한 컨택트홀 (47a) 이, 선택 SGT 와, 부하 SGT, 또는 구동 SGT 중 어느 것의 사이에 있다. 동일하게, 하단의 N+ 층 (3d), P+ 층 (4b), 게이트 TiN 층 (40c) 을 접속하기 위한 컨택트홀 (47a) 이, 선택 SGT 와, 부하 SGT, 또는 구동 SGT 중 어느 것의 사이에 있다.
[특징 3]
평면에서 보았을 때, 컨택트홀 (47a) 의 Y 방향으로 신연한 폭 중에, 하단의 Si 기둥 (6g) 이 존재한다. 그리고, 평면에서 보았을 때, 컨택트홀 (47b) 의 Y 방향으로 신연한 폭 중에, 상단의 Si 기둥 (6d) 이 존재한다.
[특징 4]
상단에 있어서, 부하 SGT 와 구동 SGT 의 게이트 전극인 TiN 층 (40b) 이, Si 기둥 (6c, 6d, 6e) 간에 있어서, 수직 방향에 있어서의 게이트 영역 전체의 측면에서 접하여 형성되어 있다. 동일하게, 하단에 있어서, 부하 SGT 와 구동 SGT 의 게이트 전극인 TiN 층 (40c) 이, Si 기둥 (6f, 6g, 6h) 간에 있어서, 수직 방향에 있어서의 게이트 영역 전체의 측면에서 접하여 형성되어 있다.
또한, 도 1p ∼ 도 1s 에 있어서 서술한 바와 같이, Y 방향으로 신연한 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b) 에 직교하고, X 방향으로 신연한 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 을, 띠상 SiN 재료층 (8a, 16a, 16b, 20a, 20b) 을 형성한 것과 동일한 방법에 의해 형성하였다. 이로써, X 방향, Y 방향 모두, 고정밀도로, 또한 고밀도로, Si 기둥 (6a ∼ 6j) 이 형성된다. 그리고, 본 실시형태의 설명에서는, 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b) 을 형성한 후에, 띠상 마스크 재료층 (28a, 28b) 을 형성하였다. 이에 대해, 띠상 마스크 재료층 (28a, 28b) 을 형성한 후에, 띠상 SiN 재료층 (8a, 16a, 16b, 20a, 20b) 을 형성하는 공정에서도, 동일하게 고정밀도로, 또한 고밀도로 Si 기둥 (6a ∼ 6j) 을 형성할 수 있다. 또, 설계에 있어서, Y 방향으로 여유가 있는 경우에는, 본 방법을 사용하지 않고, 마스크 재료층을 전체면에 형성한 후에, 리소그래피법과 RIE 에칭법에 의해, 직접 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 을 형성해도 된다. 또, X 방향으로 여유가 있는 경우에는, 본 방법을 사용하지 않고, 마스크 재료층을 전체면에 형성한 후에, 리소그래피법과 RIE 에칭법에 의해, 직접 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b), 또는 띠상 마스크 재료층 (9a, 17a, 17b, 21a, 21b) 을 형성해도 된다.
또, Y 방향으로 신연한 띠상 SiN 재료층 (8a, 16a, 16b, 20a, 20b) 을 띠상 마스크 재료층 (9a, 17a, 17b, 21a, 21b) 을 사용하지 않는 SADP (Self Aligned Double Patterning, 예를 들어 비특허문헌 3 을 참조), SAQP (Self Aligned Quadruple Patterning, 예를 들어 비특허문헌 3 을 참조) 를 사용하여 형성해도 된다. 동일하게, 띠상 SiGe 층 (12aa, 12ab, 18a, 18b), 띠상 마스크 재료층 (28a, 28b) 의 형성도 SADP 또는 SAQP 를 사용하여 형성해도 된다.
또, 도 1v, 도 1w 에서 설명한 바와 같이, Si 기둥 (6b, 6i) 을 형성한 후에, 이들 Si 기둥 (6b, 6i) 을 제거하여, 컨택트홀 (47a, 47b) 형성 영역을 만들었다. 이에 대해, 도 1t 에 있어서의 정방형상 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ba) 과, 정방형상 SiN 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 을 형성한 후에, 정방형상 마스크 재료층 (17aa, 17bb), 정방형상 SiN 재료층 (16aa, 16bb) 을 제거함으로써, 컨택트홀 (47a, 47b) 형성 영역을 만들 수 있다. 또, 도 1u 에 있어서의 마스크 재료층 (7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j) 을 형성한 후에, 마스크 재료층 (7b, 7i) 을 제거함으로써, 컨택트홀 (47a, 47b) 형성 영역을 만들 수 있다. 상기와 같이, 본 실시형태에서 설명한 방법 이외에도 있다. 이 이외의 방법에 의해, 컨택트홀 (47a, 47b) 형성 영역을 만들어도 된다.
또, 도 1yy 에 나타내는 바와 같이, Si 기둥 (6a ∼ 6e) 의 하부에, SGT 의 소스 또는 드레인이 되는 N+ 층 (3a ∼ 3d), P+ 층 (4a, 4d) 이 Si 주대 (5a, 5b) 상에서 연결되어 형성되었다. 이에 대해, N+ 층 (3a ∼ 3d), P+ 층 (4a, 4b) 은, Si 기둥 (6a ∼ 6e) 의 저부에 있고, 또한 N+ 층 (3a, 3b), P+ 층 (4a) 사이를 금속층, 합금층을 개재하여 연결해도 된다. 또, N+ 층 (3a ∼ 3d), P+ 층 (4a, 4b) 은, Si 기둥 (6a ∼ 6e) 의 저부 측면에 접속하여 형성해도 된다. 상기와 같이, SGT 의 소스, 또는 드레인이 되는 N+ 층 (3a, 3b), P+ 층 (4a) 은, Si 기둥의 저부의 내부, 또는 측면 외측에 접하고, 그 외주에 형성되어 있어도 된다. 그리고, 각각이 다른 도체 재료로 전기적으로 연결되어 있어도 된다.
제 1 실시형태의 제조 방법에 의하면, 다음과 같은 8 개의 특징이 얻어진다.
[특징 1]
본 실시형태에서는, 도 1w 에 나타낸 바와 같이, 형성한 Si 기둥 (6b, 6i) 을 제거하였다. 그리고, 평면에서 보았을 때, Si 기둥 (6b) 을 제거한 영역에, N+ 층 (3a) 과, P+ 층 (4a) 과, 게이트 TiN 층 (40c) 을 접속하는 접속 배선 금속층 (C1) 을 형성하기 위한 컨택트홀 (47a) 을 형성하였다. 동일하게, Si 기둥 (6i) 을 제거한 영역에, N+ 층 (3d) 과, P+ 층 (4b) 과, 게이트 TiN 층 (40b) 과, 접속 배선 금속층 (C2) 을 접속하기 위한 컨택트홀 (47b) 을 형성하였다. 이로써, X 방향에 있어서, 게이트 TiN 층 (40b) 이 연결된 Si 기둥 (6c, 6d, 6e) 간과, 게이트 TiN 층 (40c) 이 연결된 Si 기둥 (6f, 6g, 6h) 간의 거리를 가능한 한 짧게 하여, 컨택트홀 (C1, C2) 을 형성하기 위한 영역을 형성할 수 있었다. 이로써 SRAM 셀의 X 방향에 있어서의 길이를 작게 할 수 있었다. 그리고, 평면에서 보았을 때, 컨택트홀 (C1, C2) 을 Si 기둥 (6a, 6c) 간과, Si 기둥 (6h, 6j) 간의 영역에 형성할 수 있음으로써, SRAM 셀의 Y 방향에 있어서의 길이를 작게 할 수 있다. 이로써, SRAM 셀의 고집적화가 도모된다.
[특징 2]
종래의 SGT 를 사용한 SRAM 셀에서는, 평면에서 보았을 때, Si 기둥 저부에 연결되는 N+ 층과 P+ 층을 연결하는 컨택트홀의 Y 방향의 연장 상에는 Si 기둥은 형성되어 있지 않다 (예를 들어, 비특허문헌 2 참조). 이에 대해, 본 실시형태에서는, 1 개의 SRAM 셀 영역에 있어서, 컨택트홀 (47a) 의 Y 방향의 연장 상에는, Si 기둥 (6g) 이 존재하고 있고, 동일하게 컨택트홀 (47b) 의 Y 방향의 연장 상에는, Si 기둥 (6d) 이 존재하고 있다. 이로써, X 방향의 SRAM 셀의 길이를 작게 할 수 있다. 이것은, SRAM 셀의 고집적화로 연결된다.
[특징 3]
본 실시형태에서는, 도 1z 에 나타내는 바와 같이, Si 기둥 (6c, 6d, 6e) 과, Si 기둥 (6f, 6g, 6h) 의 외주에 연결된 게이트 TiN 층 (40b, 40c) 은, Si 기둥 (6c, 6d, 6e) 간과, Si 기둥 (6f, 6g, 6h) 간의 게이트 부분의 측면 전체에서 접촉하고 있다. 한편, Si 기둥 (6a, 6j) 의 게이트 TiN 층 (40a, 40d) 은 독립적으로 형성되어 있다. 게이트 TiN 층 (40b, 40c) 은, Si 기둥 (7c, 7d, 7e) 간과, Si 기둥 (7f, 7g, 7h) 간의 게이트 부분의 측면 전체에서 접촉하고 있는 것은, Si 기둥 (6c, 6d, 6e) 간과, Si 기둥 (6f, 6g, 6h) 간의 거리를, 게이트 HfO2 층 (35) 의 두께와, 게이트 TiN 층 (40b, 40c) 의 두께를 더한 2 배의 두께까지 짧게 할 수 있는 것을 나타내고 있다. 그리고, 도 1w 에서 나타낸 바와 같이, Si 기둥 (6b, 6i) 을 제거함으로써, 게이트 TiN 층 (40a, 40d) 을 게이트 TiN 층 (40b, 40c) 으로부터 떼어서 형성할 수 있다. 이것은, 도 1w 에 나타내는 바와 같이, 평면에서 보았을 때, 고밀도로 Si 기둥 (6a ∼ 6j) 을 형성한 후에, Si 기둥 (7b, 7i) 을 제거하여, 평면에서 보았을 때 Si 기둥이 없는 영역을 형성한 것에 의한다. 이로써, 평면에서 보았을 때, 제거한 Si 기둥 (6b, 6i) 의 영역 상에, 컨택트홀 (47a, 47b) 을 형성할 수 있다. 이로써, SRAM 셀의 고밀도화가 도모된다.
[특징 4]
본 실시형태에서는, 도 1v 에 나타낸 바와 같이, 1 개의 SRAM 셀 영역에 10 개의 Si 기둥 (6a ∼ 6j) 이 형성되었다. 이 중, X 방향에 있어서, 1 열의 Si 기둥 (6c, 6h) 을 형성하기 위한 띠상 SiN 층 (8a) 의 형성에만 리소그래피법을 사용하였다. 다른 8 개의 Si 기둥 (6c, 6h 를 제외한 6a ∼ 6j) 을 형성하기 위한 띠상 SiGe 층 (12aa, 12ab, 18a, 18b), 띠상 SiN 층 (16a, 16b, 20a, 20b) 은 ALD 법으로 형성되고, 리소그래피법을 사용하지 않는다. ALD 법에서는, 재료층을 1 원자층, 또는 1 분자층마다 잘 제어하여 퇴적할 수 있다. 이로써, 평면에서 보았을 때, 띠상 SiGe 층 (12aa, 12ab, 18a, 18b), 띠상 SiN 층 (16a, 16b, 20a, 20b) 의 두께를, 설계로부터의 요구에 따라, 고정밀도로, 또한 좁게 할 수 있다. 이로써, Si 기둥 (7a ∼ 7j) 간의 거리와, Si 기둥 (7a ∼7j) 간의 직경을 리소그래피의 제약 없이, 고정밀도로, 또한 작게 할 수 있다. 이로써, SRAM 셀의 고집적화가 도모된다.
[특징 5]
동일하게, 도 1k, 도 1l 에 나타낸 바와 같이, ALD 법으로 형성한 띠상 SiN 층 (16a, 16b) 과, 이 띠상 SiN 층 (16a, 16b) 상에, 띠상 SiN 층 (16a, 16b) 의 정부 형상을 그대로 잔존시킨 형상을 갖는 띠상 마스크 재료층 (17a, 17b) 을 형성하였다. 이 띠상 마스크 재료층 (17a, 17b) 을 마스크로 하여 SiN 층 (16A, 16B) 을 에칭함으로써, RIE 에칭시의, 평면에서 보았을 때의 가공 치수의 편차로 연결되는 SiN 층 (16A, 16B) 측면의 에칭이 억제되므로, Si 기둥 (7a ∼ 7j) 의 평면에서 보았을 때의 직경을 리소그래피의 제약 없이 고정밀도로, 또한 작게 할 수 있다. 이로써, 리소그래피에 의한 셀 고집적화에 대한 제한을 없애고, 셀 설계를 실시할 수 있다. 이로써, SRAM 셀의 고정밀도화, 또한 고집적화가 도모된다.
[특징 6]
셀 고집적화가 진행되면, Si 기둥 (6a ∼ 6j) 의 평면에서 보았을 때의 직경과, Si 기둥 (6a ∼ 6j) 간 거리의 양방의 고정밀도화와 고밀도화가 요구된다. 이에 대해, 본 실시형태에서는, 예를 들어 도 1d ∼ 도 1o 에 나타낸 바와 같이, X 방향 단면에 있어서, 띠상 SiN 층 (8a) 의 양측면에, 형성되는 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 과, 띠상 SiN 층 (16a, 16b, 20a, 20b) 의 양방을, 고정밀도로 또한 좁게 형성할 수 있다. 띠상 SiN 층 (16a, 16b, 20a, 20b) 의 두께의 고정밀도화는, Si 기둥 (6a ∼ 6j) 의 직경의 고정밀도화로 연결된다. 그리고, 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 의 두께의 고정밀도화는, Si 기둥 (6a ∼ 6j) 간 거리의 고정밀도화로 연결된다. 이로써, SRAM 셀의 고정밀도화와 고집적화가 도모된다.
[특징 7]
띠상 마스크 재료층 (15a, 15b, 17a, 17b) 은, SiGe 층 (12a, 12b), SiN 층 (16A, 16B) 의 RIE 법에 의해 에칭시에, 에칭 이온이 닿아 있는 부분이, 낮은 에칭 속도이지만 에칭된다. 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 이, 예를 들어 저변이 상변보다 긴 사다리꼴상이면, 에칭 중에 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 의 저변 부분이 에칭된다. 이로써, 평면에서 보았을 때의 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 의 마스크층단 (端) 의 위치가 에칭 시간과 함께 변화한다. 이로써, 띠상 SiGe 층 (12aa, 12ab), 띠상 SiN 층 (16a, 16b) 을, 단면에서 보았을 때, 직사각형상으로 형성하는 것을 곤란하게 한다. 이에 대해, 본 실시형태에서는, 띠상 SiN 층 (8a), 띠상 마스크 재료층 (9a) 의 양측에, 수직 방향으로 동일한 두께를 갖는 SiGe 층 (12a, 12b), SiN 층 (16A, 16B) 을 형성하였다. 그리고, SiGe 층 (12a, 12b), SiN 층 (16A, 16B) 의 정부 형상을 그대로 잔존시킨 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 을 형성하였다. 이로써, 단면이 직사각형상인 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 이 형성된다. 또한, 단면이 직사각형상인 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 을 마스크로, SiGe 층 (12a, 12b), SiN 층 (16A, 16B) 을 에칭함으로써, 단면이 직사각형상인 띠상 SiGe 층 (12aa, 12ab), 띠상 SiN 층 (16a, 16b) 이 형성된다. 이로써, SRAM 셀의 고정밀도화와, 고집적화가 도모된다.
[특징 8]
예를 들어, 도 1e ∼ 도 1i 에 나타내는 바와 같이, 띠상 SiGe 층 (12aa, 12ab) 의 에칭 마스크인 띠상 마스크 재료층 (15a, 15b) 에 있어서, 띠상 SiN 층 (8a), 띠상 마스크 재료층 (9a) 을 덮어, ALD 법에 의해 SiGe 층 (12) 을 퇴적시켰다. 그리고, SiO2 층 (도시 생략) 을 퇴적시켰다. 그리고, CMP 법에 의해, SiO2 층과, SiGe 층 (12) 을, 그 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상표면 위치가 되도록 연마하였다. 이 연마에 의해, SiGe 층 (12) 의 상부 라운드 (R1) 를 제거하였다. 이 상부 라운드 (R1) 의 제거에 의해, 오목부 (14a, 14b) 의 형상은, SiGe 층 (12a, 12b) 의 양측면의 띠상 마스크 재료층 (9a) 과, SiO2 층 (13) 의 측면 형상을 따라, 또한 수직 방향으로 등폭의 띠상 SiGe 층 (12a, 12b) 의 형상을 따라 형성된다. 이 때문에, 오목부 (14a, 14b) 의 단면 형상은, 거의 직사각형상으로 형성된다. 이로써, 띠상 마스크 재료층 (15a, 15b) 의 단면 형상을, 수직 방향에 있어서, 등폭의 형상이 유지되고, 전체를 보면, 거의 직사각형상이 된다. 이것은, RIE 법에 의해 띠상 마스크 재료층 (15a, 15b) 을 마스크로 하여 SiGe 층 (12a) 을 에칭함으로써 형성한 띠상 SiGe 층 (12aa, 12ab) 을, 평면에서 보았을 때, 단면에서 보았을 때 모두 고정밀도로 형성할 수 있는 것을 나타내고 있다. 동일하게 하여, 띠상 SiN 층 (16a, 16b, 20a, 20b), 띠상 SiGe 층 (18a, 18b) 을 고정밀도로 형성할 수 있다.
(제 2 실시형태)
이하, 도 2a ∼ 도 2f 를 참조하면서, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 SRAM 회로의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 2a 에 나타내는 바와 같이, 도 1c 에 나타낸 띠상 SiN 층 (8a), 마스크 재료층 (9a) 대신에, 맨 처음에 띠상 마스크 재료층 (61) 을 에칭 마스크로 하여 형성한 띠상 SiGe 층 (60) 을 형성한다.
그리고, 도 1d ∼ 도 1m 에서 나타낸 동일한 공정을 실시한다. 이로써, 도 2b 에 나타내는 바와 같이, 정부 상에 띠상 마스크 재료층 (61) 을 갖는 띠상 SiGe 층 (60) 의 양측에, 등폭의, 정부 상에 띠상 마스크 재료층 (63a, 63b) 을 갖는 띠상 SiN 층 (62a, 62b) 이 형성된다. 그리고, 띠상 SiN 층 (62a, 62b) 의 양측에, 등폭의, 정부에 띠상 마스크 재료층 (65a, 65b) 을 갖는 띠상 SiGe 층 (64a, 64b) 이 형성된다. 그리고, 띠상 SiGe 층 (64a, 64b) 의 양측에, 정부에 띠상 마스크 재료층 (67a, 67b) 을 갖는 띠상 SiN 층 (66a, 66b) 을 형성한다.
다음으로, 도 1n ∼ 도 1t 에서 나타낸 동일한 공정을 실시한다. 이로써, 도 2c 에 나타내는 바와 같이, 마스크 재료층 (7) 상에, 평면에서 보았을 때, 정부 상에 정방형상 마스크 재료층 (71a, 71b, 71c, 71d, 71e, 71f, 71g, 71h) 을 갖는 정방형상 SiN 층 (70a, 70b, 70c, 70d, 70e (도시 생략), 70f (도시 생략), 70g, 70h (도시 생략)) 이 형성된다.
다음으로, 도 1u , 도 1v 와 동일한 공정을 실시한다. 이로써, 도 2d 에 나타내는 바와 같이, N+ 층 (3c), P+ 층 (4c, 4d) 상에 정부 상에 마스크 재료층 (72a, 72b, 72c, 72d, 72e, 72f, 72g, 72h) 을 갖는 Si 기둥 (73a, 73b, 73c, 73d, 73e (도시 생략), 73f (도시 생략), 73g, 73h (도시 생략)) 이 형성된다.
다음으로, 도 2e 에 나타내는 바와 같이, 마스크 재료층 (72b, 72g), Si 기둥 (73b, 73g) 을 제거한다.
다음으로, 도 1z ∼ 도 1yy 와 동일한 공정을 실시한다. 이로써, 도 2f 에 나타내는 바와 같이, Si 기둥 (73a, 73c, 73d) 의 아래에, N 층 (2ca), N+ 층 (3ca, 3cb), P+ 층 (4ca) 이 형성된다. 동일하게, Si 기둥 (73e, 73f, 73h) 의 아래에, N 층 (2cb), N+ 층 (3da (도시 생략), 3db (도시 생략)), P+ 층 (4cb) 이 형성된다. 그리고, Si 기둥 (73a ∼ 73h) 을 둘러싸서, 게이트 절연층인 HfO2 층 (75) 이 형성된다. 그리고, HfO2 층 (75) 을 둘러싸서 게이트 TiN 층 (76a, 76b, 76c (도시 생략), 76d (도시 생략)) 을 형성한다. 그리고, Si 기둥 (73a, 73d, 73e, 73h) 의 정부 상에, N+ 층 (78a, 78c, 78d (도시 생략), 78f (도시 생략)) 과, Si 기둥 (73a, 73d, 73e, 73h) 의 정부에 N+ 층 (77a, 77c, 77d (도시 생략), 77e (도시 생략)) 을 형성한다. 동일하게, Si 기둥 (73c, 73f) 의 정부 상에 P+ 층 (78b, 78e (도시 생략)) 을, 그리고 정부에 P+ 층 (77b, 77e (도시 생략)) 을 형성한다. 그리고, N+ 층 (3ca), P+ 층 (4ca) 경계 상과, 게이트 TiN 층 (76c) 상에 형성한 컨택트홀 (80a) 을 개재하여, 형성한 금속층 (도시 생략) 에 의해, N+ 층 (3ca), P+ 층 (4ca) 과, 게이트 TiN 층 (76c) 의 접속을 실시한다. 동시에, N+ 층 (3db), P+ 층 (4cb) 경계 상과, 게이트 TiN 층 (76b) 상에 형성한 컨택트홀 (80b) 을 개재하여, 형성한 금속층 (도시 생략) 에 의해, N+ 층 (3db), P+ 층 (4cb) 과, 게이트 TiN 층 (76b) 의 접속을 실시한다. 그리고, 게이트 TiN 층 (76a) 상에 형성한 컨택트홀 (81a) 과, 게이트 TiN 층 (76d) 상에 형성한 컨택트홀 (81b) 을 개재하여, 게이트 TiN 층 (76a, 76d) 과, 워드 배선 금속층 (WL) 이 접속된다. 그리고, P+ 층 (78b, 78e) 상에 형성한 컨택트홀 (82a, 82b) 을 개재하여, P+ 층 (78b, 78e) 과 전원 배선 금속층 (Vdd) 이 접속된다. 그리고, 컨택트홀 (83a) 을 개재하여, N+ 층 (78c) 과 그라운드 배선 금속층 (Vss1) 이 접속된다. 동시에, 컨택트홀 (83b) 을 개재하여, N+ 층 (78d) 과 그라운드 배선 금속층 (Vss2) 이 접속된다. 그리고, 컨택트홀 (84a) 을 개재하여, N+ 층 (78a) 과 반전 비트 배선 금속층 (RBL) 이 접속된다. 동시에, 컨택트홀 (84b) 을 개재하여, N+ 층 (78f) 과 비트 배선 금속층 (BL) 이 접속된다. 이로써, P 층 기판 (1) 상에 6 개의 SGT 로 이루어지는 SRAM 셀이 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
[특징 1]
제 1 실시형태에서는, 도 1m 에 나타낸 바와 같이, 마스크 재료층 (7) 상에 형성한 5 개의 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 을 사용하여 8 개의 SGT 로 이루어지는 SRAM 셀을 형성하였다. 이에 대해, 본 실시형태에서는, 도 2b 에 나타나도록, 4 개의 띠상 SiN 층 (62a, 62b, 66a, 66b) 을 사용하여, 6 개의 SGT 로 이루어지는 SRAM 셀을 형성할 수 있다. 이로써, 공정의 간략화가 도모된다.
[특징 2]
본 실시형태에서는, 제 1 실시형태와 동일하게, Si 기둥 (73c, 73d) 과, Si 기둥 (73e, 73f) 의 외주에 연결된 게이트 TiN 층 (76b, 76c) 은, Si 기둥 (73c, 73d) 간과, Si 기둥 (73e, 73f) 간에서 게이트 부분의 측면 전체에서 접촉하고 있다. 한편, Si 기둥 (73a, 73h) 에서는, 게이트 TiN 층 (76a, 76d) 은 독립적으로 형성된다. 이와 같이, 게이트 TiN 층 (76b, 76c) 이, Si 기둥 (73c, 73d) 간과, Si 기둥 (73e, 73f) 간의 측면 전체에서 접촉하고 있는것은, Si 기둥 (73c, 73d) 사이와, Si 기둥 (73e, 73f) 사이의 거리를, 게이트 HfO 층 (75) 과, 게이트 TiN 층 (76b, 76c) 을 더한 두께의 2 배까지 짧게 할 수 있는 것을 나타내고 있다. 이로써, SRAM 셀의 고집적화가 도모된다.
[특징 3]
평면에서 보았을 때의 띠상 SiGe 층 (60) 의 폭을 다르게 함으로써, 도 2f 에 나타낸, 컨택트홀 (80a, 80b) 을 형성하기 위한, Si 기둥 (73a, 73c) 간, 및 Si 기둥 (73f, 73h) 간의 거리를 최적으로 할 수 있다. 컨택트홀 (80a, 80b) 을 형성하기 위한 영역에 여유가 있는 경우에는, 띠상 SiGe 층 (60) 의 폭을 작게 한다. 또, 컨택트홀 (80a, 80b) 을 형성하기 위한 영역에 여유가 없는 경우에는, 띠상 SiGe 층 (60) 의 폭을 크게 한다. 이와 같이, 띠상 SiGe 층 (60) 의 폭을, 컨택트홀 (80a, 80b) 의 형성의 난이 (難易) 에 맞추어 바꿈으로써, 최적인 SRAM 셀의 고집적화가 도모된다.
(제 3 실시형태)
이하, 도 3a, 도 3b 를 참조하면서, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 SRAM 회로의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a ∼ 도 1q 까지의 공정을 실시한다. 그리고, 도 3a 에 나타내는 바와 같이, 리소그래피법과 RIE 에칭에 의해, 평면에서 보았을 때, 도 1q 에 있어서의 SiN 층 (16a) 상의 영역의 띠상 마스크 재료층 (27a, 28a) 을 제거하여, 정부 상에 띠상 마스크 재료층 (27A, 27B) 을 갖는 띠상 SiN 층 (28A, 28B) 을 형성한다. 동시에, 평면에서 보았을 때, SiN 층 (16b) 상의 띠상 마스크 재료층 (27b, 28b) 을 제거하여, 정부에 띠상 마스크 재료층 (27C, 27D) 을 갖는 띠상 SiN 층 (28C, 28D) (도시 생략) 을 형성한다.
다음으로, 도 1s, 도 1t 에 나타낸 공정을 실시함으로써, 도 3b 에 나타내는 바와 같이, 마스크 재료층 (7) 상에, 평면에서 보았을 때 정방형상 마스크 재료층 (21aa, 21ba, 21ab, 21bb, 17ba, 17ab, 9aa, 9ab) 과, 정방형상 마스크 재료층 (20aa, 20ab, 20ba (도시 생략), 20bb (도시 생략), 16ab, 8aa, 8ab) 이 형성된다. 이 경우, 도 1s 에 있어서의 SiN 층 (16aa, 16bb), 마스크 재료층 (17aa, 17bb) 이 없다. 그리고, 도 1x ∼ 도 1yy 까지의 공정을 실시함으로써, 제 1 실시형태와 동일한 구조를 갖는 SRAM 셀이 P 층 기판 (1) 상에 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
[특징 1]
제 1 실시형태에서는, Si 기둥 (6b, 6i), 마스크 재료층 (7b, 7i) 을 형성한 후에, 이 Si 기둥 (6b, 6i), 마스크 재료층 (7b, 7i) 을 제거하였다. 이 경우, 수직 방향으로 높이가 있는 Si 기둥 (6b, 6i) 을, 에칭 종점의 위치가, 다른 Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 저부와 위치와 동일해지도록, 잘 제어하여 에칭하여 제거해야 한다. 이에 대해, 본 실시형태에서는, 제 1 실시형태에 있어서의 도 1q 에 나타낸 최상면에 있는 마스크 재료층 (27a, 27b, 28a, 28b) 을 에칭하면 된다. 이 경우, 에칭 종점은, 에칭 스토퍼인 마스크 재료층 (7) 이 되어, 제 1 실시형태와 같은 에칭 종점의 위치에 관한 제어성의 문제가 없다.
[특징 2]
제 1 실시형태에서는, 도 1v, 도 1w 에서 설명한 바와 같이, Si 기둥 (6a ∼ 6j) 을 형성한 후에, Si 기둥 (6b, 6i) 을 제거하여, 컨택트홀 (47a, 47b) 형성 영역을 만들었다. 이에 대해, 도 1t 에 있어서의 정방형상 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ba) 과, 정방형상 SiN 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 을 형성한 후에, 정방형상 마스크 재료층 (17aa, 17bb), 정방형상 SiN 재료층 (16aa, 16bb) 을 제거함으로써, 컨택트홀 (47a, 47b) 형성 영역을 만들 수 있다. 또, 도 1u 에 있어서의 마스크 재료층 (7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j) 을 형성한 후에, 마스크 재료층 (7b, 7i) 을 제거함으로써, 컨택트홀 (47a, 47b) 형성 영역을 만들 수 있다. 이들의 방법에 비해, 본 실시형태에서는, 띠상 마스크 재료층 (27a, 27b) 형성 후에, 리소그래피법과 RIE 에칭에 의해, 컨택트홀 (47a, 47b) 형성 영역 상의 띠상 마스크 재료층 (27a, 27b), 띠상 마스크 재료층 (28a, 28b) 을 제거하고 있는 데에 특징이 있다.
(제 4 실시형태)
이하, 도 4a ∼ 도 4c 를 참조하면서, 본 발명의 제 4 실시형태에 관련된 SGT 를 사용한 SRAM 회로의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a 에서 나타낸 공정을 실시한 후, 마스크 재료층 (7) 상에, 전체적으로 SiGe 층 (도시 생략) 과 마스크 재료층 (도시 생략) 을 형성한다. 그리고, 리소그래피법과 RIE 에칭법에 의해, 도 4a 에 나타내는 바와 같이, 평면에서 보았을 때, Y 방향으로 신연한 2 개의 띠상 마스크 재료층 (90a, 90b) 을 형성한다. 그리고, 띠상 마스크 재료층 (90a, 90b) 을 마스크로 하여, SiGe 층을 RIE 에칭하여, Y 방향으로 신연한 띠상 SiGe 층 (91a, 91b) 을 형성한다.
다음으로, 전체적으로 SiN 층 (도시 생략) 을 ALD 법에 의해 형성한다. 그리고, 도 1d ∼ 도 1i 까지의 공정을 실시하여, 도 4b 에 나타내는 바와 같이, 띠상 마스크 재료층 (90a, 90b) 의 양측에 형성된 띠상 마스크 재료층 (91aa, 91ab, 91ba, 91bb) 과, 이 띠상 마스크 재료층 (91aa, 91ab, 91ba, 91bb) 의 아래에 있고, 또한 SiGe 층 (91a, 91b) 의 양측 측면에 접한 띠상 SiN 층 (92aa, 92ab, 92ba, 92bb) 을 형성한다. 띠상 마스크 재료층 (91ab) 과 띠상 마스크 재료층 (91ba) 은 떨어져서 형성한다. 동일하게, 띠상 SiN 층 (92ab) 과 띠상 SiN 층 (92ba) 은 떨어져서 형성된다.
다음으로, 도 4c 에 나타내는 바와 같이, 띠상 마스크 재료층 (90a, 90b) 과, 띠상 SiGe 층 (91a, 91b) 을 제거한다. 이로써, 마스크 재료층 (7) 상에, 평면에서 보았을 때 Y 방향으로 신연한 띠상 마스크 재료층 (91aa, 91ab, 91ba, 91bb) 과, 띠상 SiN 층 (92aa, 92ab, 92ba, 92bb) 이 형성된다. 그리고, 도 2c ∼ 도 2f 의 공정을 실시함으로써, 도 2f 와 동일한 6 개의 SGT 로 이루어지는 SRAM 셀이 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
[특징 1]
제 2 실시형태에서는, 띠상 SiGe 층 (60) 의 양측에, 3 회의 반복 띠상 기둥 형성 공정을 실시하여, 띠상 SiN 층 (62a, 62b, 66a, 66b), 띠상 SiGe 층 (64a, 64b) 을 형성하였다. 이에 대해, 본 실시형태에서는, 동시에 형성한 띠상 SiGe 층 (91a, 91b) 의 양측에, 1 회의 띠상 재료층 형성 공정만으로, 띠상 SiN 층 (92aa, 92ab, 92ba, 92bb) 을 형성하였다. 이로써 공정의 간이화가 도모된다.
[특징 2]
평면에서 보았을 때의 띠상 SiN 층 (92ab, 92ba) 간의 폭을, 띠상 SiGe 층 (91a, 91b) 의 폭과 다르게 함으로써, 도 2f 에 나타낸, 컨택트홀 (80a, 80b) 을 형성하기 위한, Si 기둥 (73a, 73c) 간, 및 Si 기둥 (73f, 73h) 간의 거리를 최적으로 할 수 있다. 컨택트홀 (80a, 80b) 을 형성하기 위한 영역에 여유가 있는 경우에는, 띠상 SiN 층 (92ab, 92ba) 간의 폭을, 띠상 SiGe 층 (91a, 91b) 의 폭보다 좁게 한다. 또, 컨택트홀 (80a, 80b) 을 형성하기 위한 영역에 여유가 없는 경우에는, 띠상 SiN 층 (92ab, 92ba) 간의 폭을, 띠상 SiGe 층 (91a, 91b) 의 폭보다 크게 한다. 이와 같이, 띠상 SiN 층 (92ab, 92ba) 간의 폭을, 컨택트홀 (80a, 80b) 의 형성의 난이에 맞추어 바꿈으로써, 최적인 SRAM 셀의 고집적화가 도모된다.
(제 5 실시형태)
이하, 도 5a ∼ 도 5e 를 참조하면서, 본 발명의 제 5 실시형태에 관련된 SGT 로직 회로의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
예를 들어, 마이크로 프로세서 장치에서는, 동일한 반도체 칩 상에, SRAM 회로와, 로직 회로가 형성되어 있다. 제 2 실시형태에서는, SRAM 셀 영역에 Y 방향으로 신연한 4 개의 정부에 띠상 마스크 재료층 (63a, 63b, 67a, 67b) 을 갖는 띠상 SiN 층 (62a, 62b, 66a, 66b) 이 형성되었다. 동일하게, 제 4 실시형태에서는, SRAM 셀 영역에 Y 방향으로 신연한 4 개의, 정부에 띠상 마스크 재료층 (91aa, 91ab, 91ba, 91bb) 을 갖는, 띠상 SiN 층 (92aa, 92ab, 92ba, 92bb) 이 형성되었다. 이들을 형성함과 동시에, 로직 회로 영역에, 도 5a 에 나타내는 바와 같이, 동일하게 정부에 띠상 마스크 재료층 (94aa, 94ab, 94ba, 94bb) 을 갖는, 띠상 SiN 층 (95aa, 95ab, 95ba, 95bb) 을 형성한다.
다음으로, 도 5b 에 나타내는 바와 같이, 띠상 마스크 재료층 (94aa), 띠상 SiN 층 (95aa) 을 제거한다.
다음으로, 도 5c 에 나타내는 바와 같이, 평면에서 보았을 때, 띠상 마스크 재료층 (94ab, 94ba, 94bb) 과, 띠상 SiN 층 (95ab, 95ba, 95bb) 의 상하 부분을 제거하여, 정부에 띠상 마스크 재료층 (94AB, 94BA, 94BB) 을 갖는, 띠상 SiN 층 (95AB, 95BA, 95BB) 을 형성한다.
다음으로, 띠상 마스크 재료층 (94AB, 94BA, 94BB) 과, 띠상 SiN 층 (95AB, 95BA, 95BB) 을 마스크로 마스크 재료층 (7) 을 에칭하여, 띠상 마스크 재료층 (7A, 7B, 7C) 을 형성한다. 그리고, 도 5d 에 나타내는 바와 같이, 띠상 마스크 재료층 (94AB, 94BA, 94BB) 과, 띠상 SiN 층 (95AB, 95BA, 95BB) 과, 띠상 마스크 재료층 (7A, 7B, 7C) 중 어느 것, 또는 전체층을 마스크로 하여, i 층 (6) 과, P+ 층 (93) 의 상부를 에칭하여, 띠상 Si 기둥 (97a, 97b, 97c) 을 형성한다. 다음으로, 제 2 실시형태, 및 제 4 실시형태의 공정에 평행하게, P 층 기판 (1) 상에, 평면에서 보았을 때, 띠상 Si 기둥 (97a, 97b, 97c) 을 둘러싸서, P 층 기판 (1), N 층 (2A), P+ 층 (93a) 으로 이루어지는 Si 주대 (96) 를 형성한다.
다음으로, 도 5e 에 나타내는 바와 같이, 제 2 실시형태, 및 제 4 실시형태의 공정에 평행하게, Si 주대 (96) 와 띠상 Si 기둥 (97a, 97b, 97c) 의 저부를 둘러싼 SiO2 층 (34) 과, Si 기둥 (97a, 97b, 97c) 의 측면을 둘러싼 게이트 HfO2 층 (75) 과, 게이트 HfO2 층 (75) 의 측면을 둘러싼 게이트 TiN 층 (100) 과, 게이트 TiN 층 (100) 을 둘러싼 SiO2 층 (41) 과, SiO2 층 (41) 상에 있고, 또한 Si 기둥 (97a, 97b, 97c) 의 정부의 외주를 둘러싼 SiN 층 (42) 과, Si 기둥 (97a, 97b, 97c) 의 정부에 있는 P+ 층 (102a, 102b, 102c) 과, P+ 층 (102a, 102b, 102c) 상에 있는 P+ 층 (101a, 101b, 101c) 과, P+ 층 (101a, 101b, 101c) 을 덮은 SiO2 층 (46, 50) 과, SiO2 층 (50) 으로부터 P+ 층 (93a) 상면에 연결되는 컨택트홀 (103b) 과, SiO2 층 (50) 으로부터 게이트 TiN 층 (100) 상면에 연결되는 컨택트홀 (103a) 과, SiO2 층 (50) 으로부터 P+ 층 (101a, 101b, 101c) 상면에 연결되는 컨택트홀 (103c, 103d, 103e) 과, 컨택트홀 (103a) 을 개재하여, 게이트 TiN 층 (100) 에 연결되는 게이트 배선 금속층 (G) 과, 컨택트홀 (103b) 을 개재하여, P+ 층 (93a) 과 연결되는 드레인 배선 금속층 (D) 과, 컨택트홀 (103c, 103d, 103e) 을 개재하여 P+ 층 (101a, 101b, 101c) 과 연결되는 소스 배선 금속층 (S) 과, 이 위에 SiO2 층 (52, 54) 이 형성된다. 이로써, SRAM 회로와 동시에, 동일 P 층 기판 (1) 상의 로직 회로 영역에 3 개의 SGT 가 병렬 접속된 회로가 형성된다. 컨택트홀 (103a, 103b) 은, 평면에서 보았을 때, 제거한 띠상 마스크 재료층 (94aa), 띠상 SiN 층 (95aa) 의 영역에 형성한다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
[특징 1]
본 실시형태에서는, 띠상 Si 기둥 (97a, 97b, 97c) 에 형성된 SGT 의 게이트 TiN 층 (100) 이 측면 전체에서 접촉하도록 형성되어 있다. 이 경우, 게이트 TiN 층 (100) 은, 그 두께를, 게이트층으로서 기능하는 최소까지 얇게 해 두면, 3 개의 띠상 Si 기둥 (97a, 97b, 97c) 에 형성된 3 개의 SGT 는, 세밀하게 형성되게 된다. 그리고, 이 세밀한 3 개의 SGT 를 형성하기 위해서, 평면에서 보았을 때, 제거한 띠상 마스크 재료층 (94aa), 띠상 SiN 층 (95aa) 의 영역이, 게이트 배선 금속층 (G), 드레인 배선 금속층 (D) 과의 접속을 위한 컨택트홀 (103a, 103b) 형성 영역으로서 유효하게 이용된다. 이로써, 고밀도의 로직 SGT 회로가 형성된다.
[특징 2]
본 실시형태에 있어서의 고밀도 로직 회로에 있어서의 띠상 Si 기둥 (97a, 97b, 97c) 형성을 포함한 대부분의 공정을, 제 2 실시형태와, 제 4 실시형태에서 설명한 공정과 동일하게 할 수 있다. 이로써, 동일 P 층 기판 (1) 상에, 고밀도의 SRAM 회로와 고밀도의 로직 회로를, 동시에, 또한 적은 공정으로 형성할 수 있다. 또한, 본 실시형태의 설명에서는, 로직 회로의 게이트 HfO2 층 (75) 과, 게이트 TiN 층 (100) 을, SRAM 회로와 동일한 재료층을 사용하여 설명하였다. 이에 대해, 로직 회로와, SRAM 회로의 동작 최적화를 위해, 로직 회로의 게이트 HfO2 층 (75) 과, 게이트 TiN 층 (100) 을 SRAM 회로와 바꾸어도 된다. 이 변경에 의해 공정수의 증가는, 전체의 공정수에서 보면, 비용 증가에 대한 영향은 적다.
[특징 3]
본 실시형태의 설명에서는, 1 개의 회로 영역에, Y 방향으로 신연한 4 개의 띠상 마스크 재료층 (94aa, 94ab, 94ba, 94bb) 을 정부 상에 갖는 띠상 SiN 층 (95aa, 95ab, 95ba, 95bb) 을 형성했지만, 이 회로 영역에 X 방향에 인접하고, 동일하게 Y 방향으로 신연한 4 개의 띠상 마스크 재료층을 정부 상에 갖는 띠상 SiN 층을 형성할 수 있다. 이로써, Y 방향으로 신연한 8 개의 띠상 마스크 재료층을 정부 상에 갖는 띠상 SiN 층으로 이루어지는 새로운 회로 영역을 형성할 수 있다. 이 새로운 회로 영역 중에서, 제거하는 띠상 마스크 재료층, 띠상 SiN 층을 선택함으로써, 새로운 고밀도의 로직 회로를 형성할 수 있다. 동일하게, Y 방향으로도 회로 영역을 넓힘으로써 새로운 고밀도 로직 회로를 형성할 수 있다.
[특징 4]
본 실시형태의 설명에서는, 1 개의 회로 영역에, Y 방향으로 신연한 4 개의 띠상 마스크 재료층 (94aa, 94ab, 94ba, 94bb) 을 정부 상에 갖는 띠상 SiN 층 (95aa, 95ab, 95ba, 95bb) 을 형성했지만, X 방향으로 신연한 4 개의 띠상 마스크 재료층 (94aa, 94ab, 94ba, 94bb) 을 정부 상에 갖는 띠상 SiN 층 (95aa, 95ab, 95ba, 95bb) 을 형성하여 로직 회로를 형성할 수 있다. 이러한 점은, 회로 설계의 자유도를 크게 할 수 있어, 로직 회로 영역의 고집적화로 연결된다.
(제 6 실시형태)
이하, 도 6a ∼ 도 6c 를 참조하면서, 본 발명의 제 6 실시형태에 관련된 SGT 를 사용한 인버터 회로의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
로직 회로 영역에, 도 5a 에 나타낸 바와 같이, 정부에 띠상 마스크 재료층 (94aa, 94ab, 94ba, 94bb) 을 갖는, 띠상 SiN 층 (95aa, 95ab, 95ba, 95bb) 을 형성한다 (Y 방향으로 평행하게 늘어놓아 형성해도 된다). 그리고, 도 6a 에 나타내는 바와 같이, 띠상 마스크 재료층 (94ab), 띠상 SiN 층 (95ab) 을 제거한다. 도 5a 에 있어서의 P+ 층 (93) 은, 평면에서 보았을 때, 띠상 SiN 층 (95aa) 과 SiN 층 (95ba) 의 중간에 경계를 가지고, SiN 층 (95aa) 측에 띠상 N+ 층 (93aa) 이 형성되고, SiN 층 (95ba, 95bb) 측에 띠상 P+ 층 (93bb) 이 형성되어 있다.
다음으로, 도 5d 에서 설명한 동일한 공정을 실시하여, 도 6b 에 나타내는 바와 같이, 띠상 마스크 재료층 (7D, 7B, 7C) 을 정부에 갖는 띠상 Si 기둥 (97d, 97b, 97c) 과, 평면에서 보았을 때, 띠상 Si 기둥 (97d, 97b, 97c) 을 둘러싸서, P 층 기판 (1), N 층 (2A), N+ 층 (93A), P+ 층 (93B) 으로 이루어지는 Si 주대 (96a) 를 형성한다.
다음으로, 도 6c 에 나타내는 바와 같이, 제 2 실시형태, 및 제 4 실시형태의 공정에 평행하게, Si 주대 (96a) 와 띠상 Si 기둥 (97d, 97b, 97c) 의 저부를 둘러싼, SiO2 층 (34) 과, Si 기둥 (97d, 97b, 97c) 의 측면을 둘러싼 게이트 HfO2 층 (105) 과, 게이트 HfO2 층 (105) 의 측면을 둘러싼 게이트 TiN 층 (106) 과, 게이트 TiN 층 (106) 을 둘러싼 SiO2 층 (41) 과, SiO2 층 (41) 상에 있고, 또한 Si 기둥 (97d, 97b, 97c) 의 정부의 외주를 둘러싼 SiN 층 (42) 과, Si 기둥 (97d, 97b, 97c) 의 정부에 있는 N+ 층 (107a), P+ 층 (107b, 107c) 과, N+ 층 (107a), P+ 층 (107b, 107c) 상에 있는 N+ 층 (108a), P+ 층 (108b, 108c) 과, N+ 층 (108a), P+ 층 (108b, 108c) 을 덮은 SiO2 층 (46, 50) 과, SiO2 층 (50) 으로부터 N+ 층 (93A) 과 P+ 층 (93B) 의 경계 상면에 연결되는 컨택트홀 (109c) 과, SiO2 층 (50) 으로부터 게이트 TiN 층 (106) 상면에 연결되는 컨택트홀 (109b) 과, SiO2 층 (50) 으로부터 N+ 층 (108a) 상면에 연결되는 컨택트홀 (109a) 과, P+ 층 (108b, 108c) 상면에 연결되는 컨택트홀 (109d, 109e) 과, 컨택트홀 (109b) 을 개재하여, 게이트 TiN 층 (106) 에 연결되는 입력 배선 금속층 (Vin) 과, 컨택트홀 (109c) 을 개재하여, N+ 층 (93A), P+ 층 (93B) 과 연결되는 출력 배선 금속층 (Vout) 과, 컨택트홀 (109a) 을 개재하여 N+ 층 (108a) 과 연결되는 그라운드 배선 금속층 (Vss) 과, 컨택트홀 (109d, 109e) 을 개재하여 P+ 층 (108b, 108c) 과 연결되는 전원 배선 금속층 (Vdd) 과, 이 위에 SiO2 층 (52, 54) 이 형성된다. 또한, Si 기둥 (97b, 97c) 간의 게이트 TiN 층 (106) 은, 수직 방향에 있어서, 게이트 영역 측면의 전체에서 접하여 형성된다. 이로써, SRAM 회로와 동시에, 동일 P 층 기판 (1) 상의 로직 회로 영역에, 3 개의 SGT 에 의한 인버터 회로가 형성된다. 컨택트홀 (109a, 109c) 은, 평면에서 보았을 때, 제거한 띠상 마스크 재료층 (94ab), 띠상 SiN 층 (95ab) 의 영역에 형성한다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
[특징 1]
본 실시형태에서는, 띠상 Si 기둥 (97b, 97c) 에 형성된 SGT 의 게이트 TiN 층 (106) 이 측면 전체에서 접촉하도록 형성되어 있다. 이 경우, 게이트 TiN 층 (106) 은, 그 두께를, 게이트층으로서 기능하는 최소까지 얇게 해 두면, 2 개의 띠상 Si 기둥 (97b, 97c) 에 형성된 2 개의 SGT 는 세밀하게 형성되게 된다. 게다가, 이 세밀한 2 개의 SGT 를 형성하기 위해서, 평면에서 보았을 때, 제거한 띠상 마스크 재료층 (94ab), 띠상 SiN 층 (95ab) 의 영역이, 출력 배선 금속층 (Vout) 과의 접속을 위한 컨택트홀 (109c) 과, 입력 배선 금속층 (Vin) 의 접속을 위한 컨택트홀 (109b) 의 형성 영역으로서 유효하게 이용된다. 이로써, 고밀도의 인버터 SGT 회로가 형성된다.
[특징 2]
본 실시형태에 있어서의 고밀도 인버터 회로에 있어서의 띠상 Si 기둥 (97d, 97b, 97c) 형성을 포함하여, 대부분의 공정을, 제 2 실시형태와, 제 4 실시형태에서 설명한 SRAM 회로를 형성하는 공정과 동일하게 할 수 있다. 이로써, 동일 P 층 기판 (1) 상에, 고밀도의 SRAM 회로와 고밀도의 인버터 회로를, 동시에, 또한 적은 공정으로 형성할 수 있다. 또한, 본 실시형태의 설명에서는, 인버터 회로의 게이트 HfO2 층 (105) 과, 게이트 TiN 층 (106) 을, SRAM 회로와 동일한 재료층을 사용하여 설명하였다. 이에 대해, 인버터 회로와, SRAM 회로의 동작 최적화를 위하여, 인버터 회로의 게이트 HfO2 층 (105) 과, 게이트 TiN 층 (106) 을 SRAM 회로와 바꾸어도 된다. 이 변경에 의해 공정수의 증가는, 전체의 공정수에서 보면, 비용 증가에 대한 영향은 적다.
[특징 3]
제 5 실시형태와의 차이는, Si 주대 (96a) 의 N+ 층 (93A), P+ 층 (93B) 과, 제거하는 띠상 마스크 재료층 (94ab), 띠상 SiN 층 (95ab) 을 바꾼 것뿐이다. 이러한 점은, 동일한 P 층 기판 (1) 상에, 고밀도의 SRAM 회로와, 3 개의 SGT 가 병렬 접속한 고밀도 SGT 와, 고밀도 인버터 SGT 회로를 동시에 형성하는 것을 나타내고 있다.
[특징 4]
본 실시형태의 설명에서는, 구동용으로서, 병렬 접속한 2 개의 N 채널 SGT 를 사용한 경우에 대해 설명했지만, 띠상 마스크 재료층 (94ba), 띠상 SiN 층 (96ba) 을 제거하는 방법에 의해, 부하용으로 2 개의 P 채널 SGT 를 병렬 접속한 고밀도 인버터 회로를 동시에 형성할 수 있다.
[특징 5]
본 실시형태의 설명에서는, 1 개의 회로 영역에, Y 방향으로 신연한 4 개의 띠상 마스크 재료층 (94aa, 94ab, 94ba, 94bb) 을 정부 상에 갖는 띠상 SiN 층 (95aa, 95ab, 95ba, 95bb) 을 형성했지만, 이 회로 영역에 X 방향에 인접하고, 동일하게 Y 방향으로 신연한 4 개의 띠상 마스크 재료층을 정부 상에 갖는 띠상 SiN 층을 형성할 수 있다. 이로써, Y 방향으로 신연한 8 개의 띠상 마스크 재료층을 정부 상에 갖는 띠상 SiN 층으로 이루어지는 새로운 회로 영역을 형성할 수 있다. 이 새로운 회로 영역 중에서, 제거하는 띠상 마스크 재료층, 띠상 SiN 층을 선택함으로써, 새로운 고밀도의 로직 회로를 형성할 수 있다. 동일하게, Y 방향으로도 회로 영역을 넓힘으로써 새로운 고밀도 로직 회로를 형성할 수 있다.
(제 7 실시형태)
이하, 도 7a ∼ 도 7d 를 참조하면서, 본 발명의 제 7 실시형태에 관련된 SGT 를 사용한 SRAM 회로의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a 에서 나타낸 공정을 실시한 후, 마스크 재료층 (7) 상에, 전체적으로 SiN 층 (도시 생략) 과 마스크 재료층 (도시 생략) 을 형성한다. 그리고, 리소그래피법과 RIE 에칭법에 의해, 도 7a 에 나타내는 바와 같이, 평면에서 보았을 때, Y 방향으로 신연한 2 개의 띠상 마스크 재료층 (115a, 115b) 을 형성한다. 그리고, 띠상 마스크 재료층 (115a, 115b) 을 마스크로 하여, SiN 층을 RIE 에칭하여, Y 방향으로 신연한 띠상 SiN 층 (116a, 116b) 을 형성한다.
다음으로, 전체적으로 SiGe 층 (도시 생략) 을 ALD 법에 의해 형성한다. 그리고, 도 1d ∼ 도 1i 까지의 공정을 실시하여, 도 7b 에 나타내는 바와 같이, 띠상 마스크 재료층 (115a, 115b) 의 양측에 형성한 띠상 마스크 재료층 (117aa, 117ab, 117ba, 117bb) 과, 이 띠상 마스크 재료층 (117aa, 117ab, 117ba, 117bb) 의 아래에 있고, 또한 SiN 층 (116a, 116b) 의 양측 측면에 접한 띠상 SiGe 층 (118aa, 118ab, 118ba, 118bb) 을 형성한다. 띠상 마스크 재료층 (117ab) 과 띠상 마스크 재료층 (117ba) 은 떨어져서 형성한다. 동일하게, 띠상 SiGe 층 (118ab) 과 띠상 SiGe 층 (118ba) 은 떨어져서 형성된다.
다음으로, 도 7c 에 나타내는 바와 같이, 도 1n 에서 설명한 동일한 방법을 사용하여, 띠상 마스크 재료층 (117aa, 117bb) 의 외측에, 띠상 마스크 재료층 (119a, 119c) 을 형성한다. 동시에, 띠상 마스크 재료층 (117ab, 117ba) 사이에 띠상 마스크 재료층 (119b) 이 형성된다. 그리고, 띠상 마스크 재료층 (119a, 119b, 119c) 의 아래에 띠상 SiN 층 (120a, 120b, 120c) 을 형성한다. 이 경우, 띠상 SiN 층 (120b) 의 폭과, 띠상 SiN 층 (116a, 116b) 의 폭과, 띠상 SiN 층 (120a, 120c) 의 폭을 동일하게 하는 것이 바람직하다.
다음으로, 도 7d 에 나타내는 바와 같이, 띠상 마스크 재료층 (117aa, 117ab, 117ba, 117bb), 띠상 SiGe 층 (118aa, 118ab, 118ba, 118bb) 을 제거한다. 이로써, 마스크 재료층 (7) 상에, 평면에서 보았을 때 Y 방향으로 신연한 띠상 마스크 재료층 (115a, 115b, 119a, 119b, 119c) 과, 띠상 SiN 층 (116a, 116b, 120a, 120b, 120c) 이 형성된다. 그리고, 도 1p ∼ 도 1yy 의 공정을 실시함으로써, 도 1yy 와 동일한 8 개의 SGT 로 이루어지는 SRAM 셀이 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
제 1 실시형태에서는, 띠상 SiN 층 (8a) 의 양측에, 4 회의 반복 띠상 기둥 형성 공정을 실시하여, 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b), 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 을 형성하였다. 이에 대해, 본 실시형태에서는, 동시에 형성한 띠상 SiN 층 (116a, 116b) 의 양측에, 2 회의 띠상 재료층 형성 공정만으로, 띠상 SiN 층 (116a, 116b, 120a, 120b, 120c) 을 형성하였다. 이로써 공정의 간이화가 도모된다.
(제 8 실시형태)
이하, 도 8a, 도 8b 를 참조하면서, 본 발명의 제 8 실시형태에 관련된 SGT 를 사용한 SRAM 회로의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a ∼ 도 1c 의 공정을 실시하여, 띠상 마스크 재료층 (9a), 띠상 SiN 층 (8a) 보다 폭이 넓은, 띠상 마스크 재료층 (9AA), 띠상 SiN 층 (8AA) 을 마스크 재료층 (7) 상에 형성한다. 그리고, 이후, 도 1d ∼ 도 1n 까지의 공정을 실시한다. 이로써, 도 8a 에 나타내는 바와 같이, 띠상 마스크 재료층 (9AA), 띠상 SiN 층 (8AA) 의 양측에, 띠상 마스크 재료층 (15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 과, 띠상 SiGe 층 (12aa, 12ab, 18a, 18b), 띠상 SiN 층 (16a, 16b, 20a, 20b) 이 마스크 재료층 (7) 상에 형성된다.
그리고, 도 1o 으로부터 도 1w 의 공정을 실시함으로써, 도 8b 에 나타내는 바와 같이, 평면에서 보았을 때, Si 기둥 (7a, 7d, 7e, 7f, 7g, 7j) 이 원형상인 데에 대해, Si 기둥 (7CC, 7HH) 은 타원 형상 또는 세장 (細長) 형상이 된다. 그리고, 이후, 도 1x ∼ 도 1yy 까지의 공정을 실시함으로써 P 층 기판 (1) 상에 SRAM 셀을 형성할 수 있다. 이 경우, Si 기둥 (7CC, 7HH) 의 단면 면적이, Si 기둥 (7a, 7d, 7e, 7f, 7g, 7j) 의 단면 면적보다 커진다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
[특징 1]
부하 SGT 가 형성되는 Y 방향으로 늘어선 Si 기둥 (7CC, 7HH) 의 단면 면적은, 구동, 및 선택 SGT 를 형성하는 Si 기둥 (7a, 7d, 7e, 7f, 7g, 7j) 의 단면 면적을 용이하게 보다 크게 할 수 있기 때문에, 부하 SGT 에 흐르는 전류를 크게 할 수 있다. 이로써, SRAM 셀의 동작 마진을 크게 할 수 있다. 또, 동일하게, 구동 SGT 를 형성하는 Si 기둥 (7d, 7g) 의 평면에서 본 형상을 타원 형상 또는 세장 형장으로 하고, 단면 면적을 크게 하여, 구동 전류를 크게 할 수 있다. 이와 같이, 지정된 Si 기둥의 단면을 타원 형상 또는 세장 형장으로 함으로써, 용이하게 셀 면적의 증가를 억제하여, 성능 향상을 할 수 있다.
[특징 2]
동일하게, 도 2 에서 나타낸 제 2 실시형태에 대해서도, 동일하게 Si 기둥 (73c, 73f) 에 형성하는 부하 SGT 에 흐르는 전류를 크게 할 수 있다. 동일하게, Si 기둥 (73a, 73d, 73e, 73h) 에도 적용할 수 있다. 도 4 에서 나타낸 제 4 실시형태에 대해서도 동일하게 적용할 수 있다. 상기에 공통되는 것은, 동시에 형성되는 Y 방향으로 연장되는, Si 기둥을 형성하기 위한 띠상 마스크 재료층의 폭을 바꿈으로써, Si 기둥의 평면에서 본 형상을, 설계 요구에 따라, 원형상, 타원상, 또는 세장 형상으로 할 수 있다. 이것은, 다른 실시형태에도 적용할 수 있다.
또한, 본 발명에 관련된 실시형태에서는, 1 개의 반도체 기둥에 1 개의 SGT 를 형성했지만, 2 개 이상을 형성하는 회로 형성에 있어서도, 본 발명을 적용할 수 있다.
또, 제 1 실시형태에 있어서, 마스크 재료층 (7) 은 SiO2 층, 산화알루미늄 (Al2O3, 이후 AlO 라고 칭한다) 층, SiO2 층으로 형성하였다. 그리고, 질화실리콘 (SiN) 층 (8) 을 퇴적하였다. 그리고, SiO2 층으로 이루어지는 마스크 재료층 (9) 을 퇴적하였다. 그리고, SiN 층으로 이루어지는 마스크 재료층 (10) 을 퇴적하였다. 이들 마스크 재료층 (7, 9, 10), SiN 층 (8) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 유기 재료 또는 무기 재료를 포함하는 다른 재료층을 사용해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 도 1d 에 나타낸 바와 같이, 전체적으로, ALD 법에 의해 SiGe 층 (12) 을 띠상 마스크 재료층 (7, 8a, 9a) 을 덮어 형성하였다. 이 SiGe 층 (12) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 유기 재료 또는 무기 재료를 포함하는 다른 재료층을 사용해도 된다. 이러한 점은, 띠상 SiGe 층 (18a, 18b) 에 있어서도 동일하다. 또, 띠상 SiGe 층 (12aa, 12ab) 과, 띠상 SiGe 층 (18a, 18b) 의 재료 모체는 동일하지 않아도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서의 띠상 마스크 재료층 (15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 과, 띠상 마스크 재료층 (16a, 16b, 20a, 20b) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 유기 재료 또는 무기 재료를 포함하는 다른 재료층을 사용할 수 있다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 띠상 마스크 재료층 (9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 의 각각의 상표면과, 저부의 위치가, 동일하도록 형성했지만, 본 발명의 목적에 맞는다면, 각각의 상표면과, 저부의 위치가 수직 방향으로 상이해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 띠상 마스크 재료층 (9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 의 두께, 및 형상은, CMP 에 의한 연마, 및 RIE 에칭, 세정에 따라 변화한다. 이 변화는, 본 발명의 목적에 맞는 정도 내이면 문제 없다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 도 1q ∼ 도 1s 에 나타내는 SiO2 층 (22), SiN 층 (24), 띠상 SiGe 층 (25), SiN 층에 의한 띠상 마스크 재료층 (26), 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 유기 재료 또는 무기 재료를 포함하는 재료층을 사용할 수 있다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, Si 기둥 (6b, 6i) 을 제거하였다. 이와 같이, 회로 설계에 맞추어, 형성한 Si 기둥 (6a ∼ 6j) 중 어느 것을, 리소그래피법과, 에칭에 의해 제거해도 된다. SRAM 셀 회로 이외의 회로에 있어서도, 한 번 형성한 Si 기둥을, 회로 설계에 맞추어 제거할 수 있다. 또, 제 4 실시형태와 같이, 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 의, 평면에서 보았을 때의, 임의의 영역을 에칭하여, Si 기둥 (6a ∼ 6j) 중 어느 것을 형성하지 않을 수 있다. 본 실시형태가 제공하는 방법은, SRAM 셀 회로 이외의 회로 형성에 적용할 수 있다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1z 에 나타낸 바와 같이, 게이트 금속층으로서, TiN 층 (40a, 40b, 40c, 40d) 을 사용하였다. 이 TiN 층 (40a, 40b, 40c, 40d) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 재료층을 사용할 수 있다. TiN 층 (40a, 40b, 40c, 40d) 은, 적어도 원하는 일함수를 갖는 단층 또는 복수층의 금속층 등의 도체층으로 형성할 수 있다. 이 외측에, 예를 들어 W 층 등의 다른 도전층을 형성해도 된다. 이 경우, W 층은 게이트 금속층을 연결하는 금속 배선층의 역할을 실시한다. W 층 이외에 단층, 또는 복수층의 금속층을 사용해도 된다. 또, 게이트 절연층으로서, HfO2 층 (35) 을 사용하고, 게이트 재료층으로서 TiN 층 (40a, 40b, 40c, 40d) 을 사용했지만, 각각을 단층 또는 복수층으로 이루어지는 다른 재료층을 사용해도 되는 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
본 실시형태에 있어서의 X 방향과 Y 방향은 직교하고 있을 필요는 없다. 회로로서의 기능을 만족시키는 것이면, X 방향과 Y 방향이 직각보다 어긋나 있어도 된다.
제 5 실시형태에서는, 평면에서 보았을 때, 직사각형상의 띠상 Si 기둥 (97a, 97b, 97c) 을 형성하였다. 띠상 Si 기둥 (97a, 97b, 97c) 의 평면에서 보았을 때의 형상은, 원형, 타원, 정방형 등의 다른 형상이어도 된다. 제 6 실시형태에 있어서도 동일하다. 또, 회로 영역에 의해, 이들의 형상은, 회로 설계의 요구에 따라, 임의의 형상을 선택해도 된다. 동일하게, 제 1 실시형태에 있어서의 SRAM 셀에 있어서의 Si 기둥 (6a ∼ 6j) 의 평면에서 보았을 때의 형상도, 원형 뿐만 아니라 타원이어도 된다. 이 타원도, 그 장축 및 단축이 X 방향 및 Y 방향에 일치하고 있지 않아도 된다. 또, 로직 회로 설계에 따라, 로직 회로 영역에, 평면에서 본 형상이 상이한 Si 기둥이 혼재되어 형성되어도 된다. 이들의 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, Si 기둥 (6a ∼ 6j) 의 저부에 접속하여 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 4b) 을 형성하였다. N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 4b) 상면에 금속, 실리사이드 등의 합금층을 형성해도 된다. 또, Si 기둥 (6a ∼ 6j) 의 저부의 외주에 예를 들어 에피텍셜 결정 성장법에 의해 형성한 도너, 또는 억셉터 불순물 원자를 포함한 P+ 층, 또는 N+ 층을 형성하여 SGT 의 소스, 또는 드레인 불순물 영역을 형성해도 된다. 이 경우, 에피텍셜 결정 성장법으로 형성된 N+ 층 또는 P+ 층에 접한 Si 기둥 내부에 N+ 층 또는 P+ 층이 형성되어 있어도 되고, 형성되어 있지 않아도 된다. 또는, 이들 P+ 층, N+ 층에 접하고, P 층 기판 (1) 에 평행하게 신연한 금속층, 또는 합금층을 형성해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1xx 에 나타낸 바와 같이, 선택 에피텍셜 결정 성장법을 사용하여, N+ 층 (43a, 43c, 43d, 43e, 43f, 43h), P+ 층 (43b, 43g) 을 형성하였다. 그리고, 열확산에 의해 Si 기둥 (6a ∼ 6j) 의 정부에 N+ 층 (44a, 44c, 44d, 44e, 44f, 44h), P+ 층 (44b, 44g) 을 형성하였다. 선택 에피텍셜 결정 성장법에 의해 형성한 N+ 층 (43a, 43c, 43d, 43e, 43f, 43h), P+ 층 (43b, 43g) 은 단결정층이므로, 열확산에 의한 Si 기둥 (6a ∼ 6j) 의 정부에 형성된 N+ 층 (44a, 44c, 44d, 44e, 44f, 44h), P+ 층 (44b, 44g) 이 없어도, SGT 의 소스, 또는 드레인이 된다. 상기와 같이, Si 기둥 (6a ∼ 6j) 의 정부, 또는 저부에 접속된 N+ 층, P+ 층의 형성 방법은, 소스 또는 드레인으로서의 기능을 얻는 것이면, 여기서 기재한 방법 이외의 방법으로 형성해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1xx 에 나타낸, N+ 층 (43a, 43c, 43d, 43e, 43f, 43h), P+ 층 (43b, 43g) 의 형성을 선택 에피텍셜 결정 성장법에 의해 실시하였다. 이들 N+ 층 (43a, 43c, 43d, 43e, 43f, 43h), P+ 층 (43b, 43g) 의 형성을, 통상적인 에피텍셜 결정 성장법을 실시하고, 그 후에 리소그래피법과 에칭에 의해 형성해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, P 층 기판 (1) 상에 SGT 를 형성했지만, P 층 기판 (1) 대신에 SOI (Silicon On Insulator) 기판을 사용해도 된다. 또는, 기판으로서의 역할을 실시하는 것이면 다른 재료 기판을 사용해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, Si 기둥 (6a 내지 6j) 의 상하에, 동일한 극성의 도전성을 갖는 N+ 층 (44a, 44c, 44d, 44f, 44h), P+ 층 (44b, 44g) 과 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 4b) 을 사용하여, 소스, 드레인을 구성하는 SGT 에 대해 설명했지만, 극성이 상이한 소스, 드레인을 갖는 터널형 SGT 에 대해서도, 본 발명을 적용할 수 있다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 게이트 HfO2 층 (35), 게이트 TiN 층 (40a, 40b, 40c, 40d) 을 형성한 후에, N+ 층 (43a, 43c, 43d, 43e, 43f, 44a, 44c, 44d, 44e, 44f, 44h), P+ 층 (43b, 43g, 44b, 44g) 을 형성하였다. 이에 대해, N+ 층 (43a, 43c, 43d, 43e, 43f, 44a, 44c, 44d, 44e, 44f, 44h), P+ 층 (43b, 43g, 44b, 44g) 을 형성한 후에, 게이트 HfO2 층 (35), 게이트 TiN 층 (40a, 40b, 40c, 40d) 을 형성해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 상기 각 실시형태에서는, 채널, 소스, 드레인 등의 반도체 영역으로서 Si (실리콘) 를 사용한 예에 대해 설명하였다. 그러나 이것에 한정되지 않고, 본 발명의 기술 사상은, SiGe 와 같이 Si 를 포함한 반도체 재료, 또는 Si 이외의 반도체 재료를 사용한 주상 반도체 장치에도 적용 가능하다.
또, 제 1 실시형태에서는, Si 기둥 (6a ∼ 6j) 은 단체의 Si 층으로 형성했지만, 수직 방향에 있어서 상이한 반도체 모체로 이루어지는 반도체층을 적층하여 SGT 의 채널을 형성해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 세로형 NAND 형 플래시 메모리 회로에서는, 반도체 기둥을 채널로 하고, 이 반도체 기둥을 둘러싼 터널 산화층, 전하 축적층, 층간 절연층, 제어 도체층으로 구성되는 메모리 셀이 복수단, 수직 방향으로 형성된다. 이들 메모리 셀의 양단의 반도체 기둥에는, 소스에 대응하는 소스선 불순물층과, 드레인에 대응하는 비트선 불순물층이 있다. 또, 1 개의 메모리 셀에 대해, 그 양측의 메모리 셀의 일방이 소스라면, 타방이 드레인의 역할을 실시한다. 이와 같이, 세로형 NAND 형 플래시 메모리 회로는 SGT 회로의 하나이다. 따라서, 본 발명은 NAND 형 플래시 메모리 회로와의 혼재 회로에 대해서도 적용할 수 있다.
본 발명은, 본 발명의 광의의 정신과 범위를 일탈하는 일 없이, 여러 가지 실시형태 및 변형이 가능하게 되는 것이다. 또, 상기 서술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것이고, 본 발명의 범위를 한정하는 것은 아니다. 상기 실시예 및 변형예는 임의로 조합할 수 있다. 또한, 필요에 따라 상기 실시형태의 구성 요건의 일부를 제외해도 본 발명의 기술 사상의 범위 내가 된다.
본 발명에 관련된 주상 반도체 장치의 제조 방법에 의하면, 고밀도의 주상 반도체 장치가 얻어진다.
1 P 층 기판
1a SiO2 기판
2, 2a, 2b, 2A N 층
3, 3a, 3b, 3c, 3d, 43a, 43c, 43d, 43e, 43f, 43g, 43h, 44a, 44c, 44d, 44e, 44f, 44g, 44h, 66a, 66c, 66d, 66f, 93A, 107a, 108a N+ 층
3A, 3B, 93aa 띠상 N+ 층
4A, 93bb 띠상 P+ 층
4, 4a, 4c, 4d, 5, 5a, 43b, 43g, 44b, 44g, 66b, 66e, 93a, 93B, 101a, 101b, 101c, 102a, 102b, 102c, 107b, 107c, 108b, 108c P+ 층
6 i 층
7, 8, 9, 10, 26, 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j, 30a, 30b, 30c, 30d, 31a, 31b, 31c, 31d, 38a, 38b, 38c, 38d, 60a, 60b, 60c, 60d, 60e, 60f 마스크 재료층
7A, 7B, 7C, 7CC, 7HH, 9a, 10a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b, 26, 27a, 27b, 27A, 27B, 27C, 27D, 28a, 28b, 33a, 33b, 15A, 15B, 17A, 17B, 81, 83a, 83b, 85a, 85b, 87a, 87b, 90a, 90b, 91aa, 91ab, 91ba, 91bb, 94aa, 94ab, 94ba, 94bb, 94AB, 94BA, 94BB, 115a, 115b, 117aa, 117ab, 117ba, 117bb, 119a, 119b, 119c 띠상 마스크 재료층
9Aa, 9Ab, 17Aa, 17Ab, 17Ba, 17Bb 정방형상 마스크 재료층
8, 16, 16A, 16B, 24, 42 SiN 층
8a, 16a, 16b, 16A, 16B, 20a, 20b, 24a, 24b, 82a, 82b, 86a, 86b, 92aa, 92ab, 92ba, 92bb, 95aa, 95AB, 95BA, 95BB, 116a, 116b, 120a, 120b, 120c 띠상 SiN 층
8Aa, 8Ab, 16AA, 16AB, 16BA, 16BB 정방형상 SiN 층
12, 12a, 12b, 18a, 18b SiGe 층
12aa, 12ab, 18a, 18b, 25, 12Aa, 12Ab, 80, 91a, 91b, 118aa, 118ab, 118ba, 118bb 띠상 SiGe 층
6a, 6b, 6c, 6C, 6d, 6e, 6f, 6g, 6h, 6H, 6g, 6j, 73a, 73b, 73c, 73d, 73e, 73f, 73g, 73h Si 기둥
97a, 97b, 97c 띠상 Si 기둥
5a, 5b, 96, 96a Si 주대
13, 13a, 13b, 13ba, 22, 22a, 22b, 32a, 32b, 34, 46, 48, 50, 52, 54 SiO2 층
R1, R2 라운드
14a, 14b, 14A, 14B, 106 오목부
8aa, 8ab, 9aa, 9ab, 16aa, 16ba, 16bb, 17aa, 17ba, 17bb, 20aa, 20ba, 20bb, 21aa, 21ba, 21bb 정방형상 마스크 재료층
6a, 6b, 6c, 6d, 6e, 6f, 6h, 6i, 6j, 61a, 61b, 61c, 61d, 61e, 60f, 61a, 61b, 61c, 61d, 61e, 61f Si 기둥
35, 63, 75, 105 HfO2 층
40a, 40b, 40c, 40d, 65a, 65b, 65c, 65d, 100, 106 TiN 층
47a, 47b, 49a, 49b, 51a, 51b, 51c, 51d, 53a, 53b, 55a, 55b, 69a, 69b, 71a, 71b, 73a, 73b, 74a, 74b, 103a, 103b, 103c, 103d, 103e, 109a, 109b, 109c, 109d, 109e 컨택트홀
WL 워드 배선 금속층
BL 비트 배선 금속층
RBL 반전 비트 배선 금속층
Vss1, Vss2 그라운드 배선 금속층
Vdd 전원 배선 금속층
C1, C2 접속 배선 금속층
D 드레인 배선 금속층
S 소스 배선 금속층
G 게이트 배선 금속층
Vdd 전원 배선 금속층
Vss 그라운드 배선 금속층
Vin 입력 배선 금속층
Vout 출력 배선 금속층

Claims (29)

  1. 기판 상에, 6 개 또는 8 개의 SGT (Surrounding Gate Transistor) 로 1 개의 셀 영역을 구성하는 SRAM (Static Random Access Memory) 회로의 형성에 있어서,
    반도체층 상에, 제 1 재료층을 형성하는 공정과,
    상기 셀 영역에 있어서, 상기 제 1 재료층 상에, 평면에서 보았을 때, 제 1 방향으로, 서로 평행하고, 또한 분리된 4 개 또는 5 개의 띠상의 제 1 마스크 재료층을 형성하는 공정과,
    상기 띠상의 제 1 마스크 재료층의 하방, 또는 상방에, 상기 셀 영역에 있어서, 평면에서 보았을 때, 상기 제 1 방향에 직교하고, 또한 서로 평행하며, 또한 분리된 2 개의 띠상의 제 2 마스크 재료층이 형성된 상태에서,
    상기 띠상의 제 1 마스크 재료층과, 상기 띠상의 제 2 마스크 재료층이 중첩된 부분에, 상기 제 1 재료층과, 상기 띠상의 제 1 마스크 재료층과, 상기 띠상의 제 2 마스크 재료층의, 일부 또는 전부로 이루어지는 제 3 마스크 재료층을 형성하는 공정과,
    상기 제 3 마스크 재료층을 마스크로, 상기 반도체층을 에칭하여, 제 1 선 상에 늘어선 제 1 세트의 반도체 기둥과, 상기 제 1 선에 평행한 제 2 선 상에 늘어선 제 2 세트의 반도체 기둥을 형성하는 공정과,
    상기 제 1 세트의 반도체 기둥 내의 상기 제 1 선 상의 일방의 단에, 제 1 반도체 기둥이 있고, 상기 제 2 세트의 반도체 기둥 내의 상기 제 2 선 상에 있고, 또한 상기 일방의 단과 반대의 단에, 제 2 반도체 기둥이 있고, 상기 제 1 선과 직교하는 상기 제 1 반도체 기둥의 중심을 지나는 제 1 중심선과, 상기 제 2 선이 교차하는 점에 중심을 갖는 제 3 반도체 기둥이 있고,
    상기 제 2 선과 직교하는 상기 제 2 반도체 기둥의 중심을 지나는 제 2 중심선과, 상기 제 1 선이 교차하는 점에 중심을 갖는 제 4 반도체 기둥이 있고, 상기 제 1 선 상에 중심을 갖고, 또한 상기 제 4 반도체 기둥에 이웃한 제 5 반도체 기둥이 있고, 상기 제 2 선 상에 중심을 갖고, 또한 상기 제 3 반도체 기둥에 이웃한 제 6 반도체 기둥이 있는 배치로 형성되고,
    평면에서 보았을 때, 상기 제 6 반도체 기둥의, 상기 제 1 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 제 1 띠 영역 중에, 적어도 일부가 중첩되고, 상기 제 1 세트의 반도체 기둥이 없는 제 1 반도체 기둥 부재 영역이 있고, 상기 제 5 반도체 기둥의, 상기 제 2 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 제 2 띠 영역 중에, 적어도 일부가 중첩되고, 상기 제 2 세트의 반도체 기둥이 없는 제 2 반도체 기둥 부재 영역이 있는 배치로 형성되고,
    상기 제 1 세트의 반도체 기둥과, 상기 제 2 세트의 반도체 기둥을 둘러싸서 게이트 절연층을 형성하는 공정과,
    상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 상기 게이트 절연층을 둘러싸서, 연결된 제 1 게이트 도체층과, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의 상기 게이트 절연층을 둘러싸서 연결된 제 2 게이트 도체층과, 상기 제 1 반도체 기둥의 상기 게이트 절연층을 둘러싼 제 3 게이트 도체층과, 상기 제 2 반도체 기둥의 상기 게이트 절연층을 둘러싼 제 4 게이트 도체층을 형성하는 공정과,
    상기 제 1 세트의 반도체 기둥의, 저부에 연결되어 형성한 제 1 불순물 영역과, 상기 제 1 게이트 도체층을 접속하는 제 1 컨택트홀을, 상기 제 1 반도체 기둥 부재 영역 상에 형성하고, 상기 제 2 세트의 반도체 기둥의, 저부에 연결되어 형성한 제 2 불순물 영역과, 상기 제 2 게이트 도체층을 접속하는 제 2 컨택트홀을, 상기 제 2 반도체 기둥 부재 영역 상에 형성하고,
    상기 제 1 게이트 도체층이, 수직 방향에 있어서, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의, 제 1 채널 영역의 측면 전체에서 접하고, 상기 제 2 게이트 도체층이, 수직 방향에 있어서, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의, 제 2 채널 영역의 측면 전체에서 접하여 형성되어 있는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    8 개의 상기 SGT 에 의해 1 개의 셀 영역을 구성하는 상기 SRAM 회로를 형성하는 공정에 있어서,
    평면에서 보았을 때, 상기 제 1 방향으로, 서로 평행하고, 또한 분리된 5 개의 상기 띠상의 제 1 마스크 재료층 내의 중앙의 1 개의 중앙 띠상 제 1 마스크 재료층과, 상기 제 1 방향에 직교하고, 또한 서로 평행하며, 또한 분리된 2 개의 상기 띠상의 제 2 마스크 재료층이 중첩된 2 개의 중첩 영역에, 상기 제 1 반도체 기둥, 상기 제 2 반도체 기둥, 상기 제 3 반도체 기둥, 상기 제 4 반도체 기둥, 상기 제 5 반도체 기둥, 상기 제 6 반도체 기둥의 형성과 동일한 공정에 의해, 제 7 반도체 기둥과, 제 8 반도체 기둥을 형성하는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 세트의 반도체 기둥과, 상기 제 2 세트의 반도체 기둥을 형성함과 동시에, 상기 제 1 반도체 기둥 부재 영역과, 상기 제 2 반도체 기둥 부재 영역에, 제 9 반도체 기둥과, 제 10 반도체 기둥을 형성하고, 그 후에, 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥을 제거하여, 상기 제 1 반도체 기둥 부재 영역과, 상기 제 2 반도체 기둥 부재 영역을 형성하는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 기둥 부재 영역과, 상기 제 2 반도체 기둥 부재 영역의, 상기 제 1 재료층, 상기 띠상의 제 1 마스크 재료층, 상기 띠상의 제 2 마스크 재료층 중 어느 것, 또는 전부를, 상기 제 1 세트의 반도체 기둥과, 상기 제 2 세트의 반도체 기둥의 형성 공정 전에 제거하여, 상기 제 1 반도체 기둥 부재 영역과, 상기 제 2 반도체 기둥 부재 영역을 형성하는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 띠상의 제 1 마스크 재료층을 형성하는 공정에 있어서,
    상기 제 1 재료층 상에, 평면에서 보았을 때, 상기 제 1 방향에 직교한 방향으로 연장되고, 제 1 띠상 재료층을, 그 정부 상에 갖는 제 2 띠상 재료층을 형성하는 공정과,
    전체를 덮어, 아래에서부터 제 2 재료층과, 제 3 재료층을 형성하는 공정과,
    상기 제 2 재료층과, 상기 제 3 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
    평활화된 상기 제 2 재료층의 정부에, 평활화된 상기 제 3 재료층과, 상기 제 1 띠상 재료층의 측면에 끼워진 제 3 띠상 재료층을 형성하는 공정과,
    평활화된 상기 제 3 재료층을 제거하는 공정과,
    상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층을 마스크로 하여, 상기 제 2 재료층을 에칭하여, 상기 제 2 띠상 재료층의 양측 측면에 접한, 제 4 띠상 재료층을 형성하는 공정과,
    전체를 덮어, 아래에서부터 제 4 재료층과, 제 5 재료층을 형성하는 공정과,
    상기 제 4 재료층과, 상기 제 5 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
    평활화된 상기 제 4 재료층의 정부에, 평활화된 상기 제 5 재료층과, 상기 제 3 띠상 재료층의 측면에 끼워진 제 5 띠상 재료층을 형성하는 공정과,
    상기 제 5 재료층을 제거하는 공정과,
    상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층과, 상기 제 5 띠상 재료층을 마스크로 하여, 상기 제 4 재료층을 에칭하여, 상기 제 4 띠상 재료층의 측면에 접한, 제 6 띠상 재료층을 형성하는 공정과,
    상기 제 3 띠상 재료층과, 상기 제 4 띠상 재료층을 제거하는 공정을 적어도 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 3 띠상 재료층을 형성하는 공정에 있어서,
    상기 제 1 띠상 재료층과, 평활화된 상기 제 3 재료층을 마스크로 하여, 상기 제 2 재료층의 정부를 에칭하여, 제 1 오목부를 형성하는 공정과,
    상기 제 1 오목부를 메우고, 또한 그 상면 위치를 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 3 띠상 재료층을 형성하는 공정을 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 5 띠상 재료층을 형성하는 공정에 있어서,
    상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층과, 상기 제 5 재료층을 마스크로 하여, 상기 제 4 재료층의 정부를 에칭하여, 제 2 오목부를 형성하는 공정과,
    상기 제 2 오목부를 메우고, 또한 그 상면 위치를 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 5 띠상 재료층을 형성하는 공정을 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 띠상의 제 2 마스크 재료층을 형성하는 공정에 있어서,
    평면에서 보았을 때, 상기 제 1 방향으로 연장된 제 8 띠상 재료층을, 그 정부 상에 갖는 제 9 띠상 재료층을 형성하는 공정과,
    전체를 덮어, 아래에서부터 제 6 재료층과, 제 7 재료층을 형성하는 공정과,
    상기 제 6 재료층과, 상기 제 7 재료층의 상면 위치가, 상기 제 8 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
    상기 제 8 띠상 재료층과, 상기 제 7 재료층을 마스크로 하여, 평활화된 상기 제 6 재료층의 정부를 에칭하여, 제 3 오목부를 형성하는 공정과,
    상기 제 3 오목부를 메우고, 또한 그 상면 위치를 상기 제 8 띠상 재료층의 상면 위치와 동일하게 하는 제 10 띠상 재료층을 형성하는 공정과,
    상기 제 7 재료층을 제거하는 공정과,
    상기 제 8 띠상 재료층과, 상기 제 10 띠상 재료층을 마스크로 하여, 상기 제 6 재료층을 에칭하여, 상기 제 9 띠상 재료층의 양측 측면에 접한, 제 11 띠상 재료층을 형성하는 공정과,
    상기 제 8 띠상 재료층과, 상기 제 9 띠상 재료층을 제거하는 공정을 갖고,
    상기 제 10 띠상 재료층과, 상기 제 11 띠상 재료층에 의해, 상기 띠상의 제 2 마스크 재료층을 형성하는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  9. 제 5 항에 있어서,
    평면에서 보았을 때, 상기 제 2 띠상 재료층과, 상기 제 4 띠상 재료층 중 어느 일방의 폭을, 다른 일방의 폭보다 크게 형성하는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 띠상의 제 1 마스크 재료층을 형성하는 공정에 있어서,
    상기 제 1 방향으로, 서로 평행한, 2 개의 띠상의 제 5 마스크 재료층과, 띠상의 제 6 마스크 재료층을 형성하는 공정과,
    상기 띠상의 제 5 마스크 재료층의 양측에 접하고, 평면에서 보았을 때 동일한 폭을 갖는 띠상의 제 7 마스크 재료층을 형성하고, 상기 띠상의 제 7 마스크 재료층의 형성과 동시에, 상기 띠상의 제 6 마스크 재료층의 양측에 접하고, 평면에서 보았을 때 동일한 폭을 갖는 띠상의 제 8 마스크 재료층을 형성하는 공정과,
    상기 띠상의 제 5 마스크 재료층과, 상기 띠상의 제 6 마스크 재료층을 제거하는 공정을 갖고,
    상기 띠상의 제 7 마스크 재료층과, 상기 띠상의 제 8 마스크 재료층이, 평면에서 보았을 때, 떨어져서 형성되고,
    상기 띠상의 제 7 마스크 재료층과, 상기 띠상의 제 8 마스크 재료층에 의해 상기 띠상의 제 1 마스크 재료층이 형성되는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 띠상의 제 1 마스크 재료층을 형성하는 공정에 있어서,
    상기 제 1 방향으로, 서로 평행한, 2 개의 띠상의 제 9 마스크 재료층과, 띠상의 제 10 마스크 재료층을 형성하는 공정과,
    상기 띠상의 제 9 마스크 재료층의 양측에 접하고, 평면에서 보았을 때 동일한 폭을 갖는 띠상의 제 11 마스크 재료층을 형성하고, 상기 띠상의 제 11 마스크 재료층의 형성과 동시에, 상기 띠상의 제 10 마스크 재료층의 양측에 접하고, 평면에서 보았을 때 동일한 폭을 갖는 띠상의 제 12 마스크 재료층을 형성하는 공정과,
    상기 띠상의 제 11 마스크 재료층과, 상기 띠상의 제 12 마스크 재료층 사이와, 양측에, 평면에서 보았을 때 동일한 폭의 띠상의 제 13 마스크 재료층을 형성하는 공정과,
    상기 띠상의 제 11 마스크 재료층과, 상기 띠상의 제 12 마스크 재료층을 제거하는 공정을 갖고,
    상기 띠상의 제 9 마스크 재료층과, 상기 띠상의 제 10 마스크 재료층과, 상기 띠상의 제 13 마스크 재료층에 의해 상기 띠상의 제 1 마스크 재료층이 형성되는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    평면에서 보았을 때, 상기 띠상의 제 11 마스크 재료층과, 상기 띠상의 제 12 마스크 재료층 사이의 폭이, 상기 띠상의 제 9 마스크 재료층과, 상기 띠상의 제 10 마스크 재료층의 폭과 상이하게 형성되는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 기판 상에, 평면에서 보았을 때, 상기 SRAM 회로와 떨어져 있는 1 개의 로직 회로 영역의 형성에 있고,
    상기 제 1 방향으로 신연하는 제 1 선, 또는 상기 제 1 선에 직교하는 방향으로, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 6 반도체 기둥의 형성에 병행한 공정을 실시하여, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 간격, 혹은 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의 간격과 동일한 간격을 갖고, 서로 이웃한 적어도 2 개의 제 9 반도체 기둥과, 제 10 반도체 기둥을 형성하는 공정과,
    상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥을 둘러싼 제 3 게이트 도체층이, 수직 방향에 있어서, 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의 제 3 채널 영역의 측면 전체에서 접하고 있는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 띠상의 제 1 마스크 재료층을 형성하는 공정과 병행하여, 상기 제 1 방향으로 신연하는 제 1 선, 또는 상기 제 1 선에 직교하는 방향으로, 적어도 3 개의 제 3 띠상의 마스크 재료층을 형성하는 공정과,
    상기 제 1 반도체 기둥 부재 영역, 상기 제 2 반도체 기둥 부재 영역을 형성하는 공정에 병행하고, 평면에서 보았을 때, 상기 제 3 띠상 재료층의 적어도 1 개의 영역에 반도체 기둥을 형성하지 않는 제 3 반도체 기둥 부재 영역을 형성하는 공정과,
    평면에서 보았을 때, 상기 제 3 반도체 기둥 부재 영역에, 상기 제 3 게이트 도체층과, 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의, 저부에 연결된 제 3 불순물 영역의 적어도 일방과 접속하기 위한 제 3 컨택트홀을 형성하는 공정을 갖는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 1 세트의 반도체 기둥의, 각각의 저부에 연결된 상기 제 1 불순물 영역을 연결하는 제 1 접속 영역과, 상기 제 2 세트의 반도체 기둥의, 각각의 저부에 연결된 상기 제 2 불순물 영역을 연결하는 제 2 접속 영역이 금속층, 합금층, 또는 도너 혹은 억셉터 불순물 원자를 포함한 반도체층에 의해 형성되는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제 3 불순물 영역을 연결하는 제 3 접속 영역이 금속층, 합금층, 또는 도너 혹은 억셉터 불순물 원자를 포함한 반도체층에 의해 형성되는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의 평면에서 보았을 때의 형상이, 원형상, 타원상, 또는 세장 형상으로 형성되는 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  18. 제 1 항에 있어서,
    상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥을 제 1 세트로 하고, 상기 제 5 반도체 기둥과, 상기 제 6 반도체 기둥을 제 2 세트로 하며,
    상기 제 1 세트와, 제 2 세트의 평면 형상이 원형, 또는 상기 제 1 선 방향으로 장변을 갖는 타원상, 또는 세장 형상인 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  19. 제 2 항에 있어서,
    상기 제 7 반도체 기둥과, 상기 제 8 반도체 기둥의 평면 형상이, 원형, 또는 상기 제 1 선 방향으로 장변을 갖는 타원상, 또는 세장 형상인 것을 특징으로 하는 주상 반도체 장치의 제조 방법.
  20. 기판 상에, 평면에서 보았을 때, 제 1 선 상에 3 개 또는 4 개 늘어선 제 1 세트의 SGT (Surrounding Gate Transistor) 와, 상기 제 1 선 상에 평행한 제 2 선 상에 3 개 또는 4 개 늘어선 제 2 세트의 SGT 로 1 개의 셀을 구성하는 SGT 로 이루어지는 SRAM (Static Random Access Memory) 회로에 있어서,
    상기 제 1 세트의 SGT 내의 상기 제 1 선 상의 일방의 단에, 제 1 선택 SGT 가 상기 기판 상의 제 1 반도체 기둥에 있고,
    상기 제 2 세트의 SGT 내의 상기 제 2 선 상에 있고, 또한 상기 일방의 단과 반대의 단에, 제 2 선택 SGT 가 상기 기판 상의 제 2 반도체 기둥에 있고,
    상기 제 1 선과 직교하는 상기 제 1 반도체 기둥의 중심을 지나는 제 1 중심선과, 상기 제 2 선이 교차하는 점에 중심을 갖는 구동용 또는 부하용의 제 3 SGT 의 제 3 반도체 기둥과,
    상기 제 2 선과 직교하는 상기 제 2 반도체 기둥의 중심을 지나는 제 2 중심선과, 상기 제 1 선이 교차하는 점에 중심을 갖는 구동용 또는 부하용의 제 4 SGT 의 제 4 반도체 기둥과,
    상기 제 1 선 상에 중심을 갖고, 또한 상기 제 4 반도체 기둥에 이웃한 구동용, 또는 부하용의 제 5 SGT 의 제 5 반도체 기둥과,
    상기 제 2 선 상에 중심을 갖고, 또한 상기 제 3 반도체 기둥에 이웃한 구동용, 또는 부하용의 제 6 SGT 의 제 6 반도체 기둥과,
    연결된 상기 제 3 SGT 와, 상기 제 6 SGT 의 제 1 게이트 도체층이, 수직 방향에 있어서, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 제 1 채널 영역 전체의 측면에서 접속되어 있고,
    평면에서 보았을 때, 상기 제 6 반도체 기둥의, 상기 제 1 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 제 1 띠 영역 중에, 적어도 일부가 중첩되고, 상기 제 1 반도체 기둥과, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의 각각의 저부에 접속된 상기 제 1 선 상으로 연장된 제 1 불순물 영역과, 상기 제 1 게이트 도체층을 전기적으로 접속하기 위한 제 1 컨택트홀과,
    연결된 상기 제 4 SGT 와, 상기 제 5 SGT 의 제 2 게이트 도체층이, 수직 방향에 있어서, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의 제 2 채널 영역 전체의 측면에서 접속되어 있고,
    평면에서 보았을 때, 상기 제 5 반도체 기둥의, 상기 제 2 중심선에 평행한 2 개의 외주 접선의 내측을 연장한 제 2 띠 영역 중에, 적어도 일부가 중첩되고, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 각각의 저부에 접속된 상기 제 2 선 상으로 연장된 제 2 불순물 영역과, 상기 제 2 게이트 도체층을 전기적으로 접속하기 위한 제 2 콘택트홀을 갖고,
    평면에서 보았을 때, 상기 제 1 게이트 도체층이, 상기 제 1 띠 영역에 적어도 중첩되고, 상기 제 1 선을 향하여 돌출되며, 상기 제 2 게이트 도체층이, 상기 제 2 띠 영역에 적어도 중첩되고, 상기 제 2 선을 향하여 돌출되어 있는 것을 특징으로 하는 주상 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 1 세트의 SGT 와, 상기 제 2 세트의 SGT 가 각각 3 개의 상기 SGT 로 이루어지는 상기 SRAM 회로에 있어서,
    상기 제 3 SGT 가 구동용이면, 상기 제 4 SGT 가 구동용이고, 상기 제 5 SGT 와, 상기 제 6 SGT 가 부하용이고,
    또, 제 3 SGT 가 부하용이면, 상기 제 4 SGT 가 부하용이고, 상기 제 5 SGT 와, 상기 제 6 SGT 가 구동용인 것을 특징으로 하는 주상 반도체 장치.
  22. 제 20 항에 있어서,
    상기 제 1 세트의 SGT 와, 상기 제 2 세트의 SGT 가 각각 4 개의 SGT 로 이루어지는 상기 SRAM 회로에 있어서,
    제 5 반도체 기둥과, 상기 제 1 컨택트홀 사이에 있고, 또한 그 중심이, 상기 제 1 선 상에 있는 제 7 SGT 의 제 7 반도체 기둥과,
    제 6 반도체 기둥과, 상기 제 2 컨택트홀 사이에 있고, 또한 그 중심이, 상기 제 2 선 상에 있는 제 8 SGT 의 제 8 반도체 기둥과,
    상기 제 7 반도체 기둥의 중심과, 상기 제 8 반도체 기둥의 중심이 상기 제 1 중심선과 평행한 제 3 중심선 상에 있고,
    상기 제 7 SGT 가 구동용이면, 상기 제 8 SGT 가 구동용이고,
    또는, 상기 제 7 SGT 가 부하용이면, 상기 제 8 SGT 가 부하용이고,
    연결된 상기 제 3 SGT 와, 상기 제 6 SGT 와, 상기 제 8 SGT 의 제 3 게이트 도체층이, 수직 방향에 있어서, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥과, 상기 제 8 SGT 의 제 3 채널 영역 전체의 측면에서 접속되어 있고,
    연결된 상기 제 4 SGT 와, 상기 제 5 SGT 와, 상기 제 7 SGT 의 제 4 게이트 도체층이, 수직 방향에 있어서, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 7 SGT 의 제 4 채널 영역 전체의 측면에서 접속되어 있고,
    상기 제 1 반도체 기둥과, 상기 제 4 반도체 기둥과, 상기 제 5 반도체 기둥의, 각각의 저부에 접속된 상기 제 1 불순물 영역에 연결된, 상기 제 7 반도체 기둥의 저부에 접속된 제 3 불순물 영역과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의, 각각의 저부에 접속된 상기 제 2 불순물 영역에 연결된, 상기 제 8 반도체 기둥의 저부에 접속된 제 4 불순물 영역을 갖는 것을 특징으로 하는 주상 반도체 장치.
  23. 제 22 항에 있어서,
    평면에서 보았을 때, 상기 제 1 컨택트홀의 상기 제 1 선과 직교한 중심선은, 상기 제 1 반도체 기둥의 중심과, 상기 제 5 반도체 기둥의 중심의 중간점으로부터, 편방으로 어긋나 있고,
    평면에서 보았을 때, 상기 제 2 컨택트홀의 상기 제 2 선과 직교한 중심선은, 상기 제 2 반도체 기둥의 중심과, 상기 제 6 반도체 기둥의 중심의 중간점으로부터, 상기 편방과 반대 방향으로 어긋나고,
    상기 제 1 컨택트홀의 중심선의 상기 제 1 선 상에서의 어긋남과, 상기 제 2 컨택트홀의 중심선의 상기 제 2 선 상에서의 어긋남이 동일한 길이인 것을 특징으로 하는 주상 반도체 장치.
  24. 제 20 항에 있어서,
    상기 기판 상의, 상기 SRAM 회로와 떨어져 있는 1 개의 회로 영역의 로직 회로에 있고,
    상기 제 1 선과 동일한 방향, 또는 상기 제 1 선에 직교하는 방향으로, 적어도, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 동일한 간격을 갖는 제 9 반도체 기둥과, 제 10 반도체 기둥을 갖고,
    상기 제 9 반도체 기둥에 형성되는 제 9 SGT 와, 상기 제 10 반도체 기둥에 형성되는 제 10 SGT 의, 서로 연결된 제 5 게이트 도체층이, 수직 방향에 있어서, 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의 제 3 채널 영역 전체의 측면에서 접속되어 있는 것을 특징으로 하는 주상 반도체 장치.
  25. 제 24 항에 있어서,
    평면에서 보았을 때, 상기 제 9 반도체 기둥과, 상기 제 10 반도체 기둥의 형상이, 원형상, 직사각형상, 또는 타원상인 것을 특징으로 하는 주상 반도체 장치.
  26. 제 24 항에 있어서,
    평면에서 보았을 때, 상기 1 개의 회로 영역의, 상기 제 1 선과 동일한 방향, 또는 상기 제 1 선에 직교하는 방향으로, 연결되어 제 2 회로 영역이 있고,
    상기 제 1 선과 동일한 방향, 또는 상기 제 1 선에 직교하는 방향으로, 적어도, 상기 제 3 반도체 기둥과, 상기 제 6 반도체 기둥의 동일한 간격을 갖는 제 11 반도체 기둥과, 제 12 반도체 기둥을 갖고,
    상기 제 11 반도체 기둥에 형성되는 제 11 SGT 와, 상기 제 12 반도체 기둥에 형성되는 제 12 SGT 의, 서로 연결된 제 6 게이트 도체층이, 수직 방향에 있어서, 상기 제 11 반도체 기둥과, 상기 제 12 반도체 기둥의 제 4 채널 영역 전체의 측면에서 접속되어 있는 것을 특징으로 하는 주상 반도체 장치.
  27. 제 20 항에 있어서,
    상기 제 1 세트의 반도체 기둥의, 각각의 저부에 연결된 상기 제 1 불순물 영역을 연결하는 제 1 접속 영역과, 상기 제 2 세트의 반도체 기둥의, 각각의 저부에 연결된 상기 제 2 불순물 영역을 연결하는 제 2 접속 영역이 금속층, 합금층, 또는 도너 혹은 억셉터 불순물 원자를 포함한 반도체층에 의해 형성되는 것을 특징으로 하는 주상 반도체 장치.
  28. 제 20 항에 있어서,
    상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥을 제 1 세트로 하고, 상기 제 5 반도체 기둥과, 상기 제 6 반도체 기둥을 제 2 세트로 하며,
    상기 제 1 세트와, 제 2 세트의 평면 형상이, 원형, 또는 상기 제 1 선 방향으로 장변을 갖는 타원상, 또는 세장 형상인 것을 특징으로 하는 주상 반도체 장치.
  29. 제 22 항에 있어서,
    상기 제 7 반도체 기둥과, 상기 제 8 반도체 기둥의 평면 형상이, 원형, 또는 상기 제 1 선 방향으로 장변을 갖는 타원상, 또는 세장 형상인 것을 특징으로 하는 주상 반도체 장치.
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