CN113678242B - 柱状半导体装置及其制造方法 - Google Patents

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Abstract

在SRAM单元中，上段的Si柱列(6a至6e)的选择SGT的Si柱(6a)位于X方向的左端。下段的Si柱列(6f至6j)的选择SGT的Si柱(6j)位于右端。于俯视观察时，接触孔(47a)的朝Y方向延伸的宽度中，存在有下段的Si柱(6g)。另外，于俯视观察时，接触孔(47b)的朝Y方向延伸的宽度中，存在有上段的Si柱(6d)。在上段中，属于负载SGT与驱动SGT的栅极电极的TiN层(40b)，在Si柱(6c、6d、6e)间，于垂直方向上的栅极区域整体的侧面邻接地形成。同样地，在下段，属于负载SGT与驱动SGT的栅极电极的TiN层(40c)，在Si柱(6f、6g、6h)间，于垂直方向上的栅极区域整体的侧面邻接地形成。

Description

柱状半导体装置及其制造方法
技术领域
本发明是关于一种柱状半导体装置及其制造方法。
背景技术
近年来，已于LSI(Large Scale Integration，大型集成电路)中使用了三维结构晶体管(transistor)。其中，属于柱状半导体装置的SGT(Surrounding Gate Transistor，环绕闸晶体管)，作为提供高集积度的半导体装置的半导体元件而受到瞩目。此外，具有SGT的半导体装置的更进一步的高集积化、高性能化也受到要求。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金属氧化物半导体)晶体管中，其通道(channel)朝沿着半导体基板的上表面的水平方向延伸。相对于此，SGT的通道是朝相对于半导体基板的上表面为垂直的方向延伸(例如，参照专利文献1、非专利文献1)。因此，相比于平面型MOS晶体管，SGT可达成半导体装置的高密度化。
图9显示N通道SGT的示意结构图。在具有P型或i型(本征型)导电型的Si柱120(以下，将硅半导体柱称为”Si柱”)内的上下的位置，形成有当一方成为源极(source)时另一方成为汲极(drain)的N+层121a、121b(以下，将含有高浓度供体(donor)杂质的半导体区域称为”N+层”)。成为此源极、汲极的N+层121a、121b间的Si柱120的部分即成为通道区域122。栅极绝缘层123以包围此通道区域122的方式形成。栅极导体层124以包围此栅极绝缘层123的方式形成。在SGT中，由成为源极、汲极的N+层121a、121b、通道区域122、栅极绝缘层123、栅极导体层124整体形成为柱状。因此，于俯视观察时，SGT的占有面积，相当于平面型MOS晶体管的单一源极或汲极N+层的占有面积。因此，具有SGT的电路芯片(chip)，相比于具有平面型MOS晶体管的电路芯片(chip)，能够实现芯片(chip)尺寸更进一步的缩小化。
图10显示SRAM(Static Random Access Memory，静态随机存取内存)单元(cell)电路图。本SRAM单元电路包含二个反相器(inverter)电路。一个反相器电路是由作为负载晶体管的P通道SGT_Pc1、及作为驱动晶体管的N通道SGT_Nc1所构成。另一个反相器电路是由作为负载晶体管的P通道SGT_Pc2、及作为驱动晶体管的N通道SGT_Nc2所构成。P通道SGT_Pc1的栅极与N通道SGT_Nc1的栅极连接着。P通道SGT_Pc2的汲极与N通道SGT_Nc2的汲极连接着。P通道SGT_Pc2的栅极与N通道SGT_Nc2的栅极连接着。P通道SGT_Pc1的汲极与N通道SGT_Nc1的汲极连接着。
如图10所示，P通道SGT_Pc1、Pc2的源极连接于电源端子Vdd。另外，N通道SGT_Nc1、Nc2的源极连接于接地(ground)端子Vss。选择N通道SGT_SN1、SN2配置于二个反相器电路的两侧。选择N通道SGT_SN1、SN2的栅极连接于字符(word)线端子WLt。选择N通道SGT_SN1的源极、汲极连接于N通道SGT_Nc1、P通道SGT_Pc1的汲极与位元(bit)线端子BLt。选择N通道SGT_SN2的源极、汲极连接于N通道SGT_Nc2、P通道SGT_Pc2的汲极与反转位元线端子BLRt。如此，具有SRAM单元的电路，是由二个P通道SGT_Pc1、Pc2、及四个N通道SGT_Nc1、Nc2、SN1、SN2所组成的合计共六个SGT所构成(例如，参照专利文献2)。此外，使驱动用晶体管并联连接多个，可谋求SRAM电路的高速化。通常，构成SRAM的内存单元的SGT，是分别形成于不同的半导体柱。SRAM单元电路的高集积化，在于如何将由多个SGT所构成的SRAM单元面积缩小。
[现有技术文献]
[专利文献]
专利文献1：日本特开平2-188966号公报
专利文献2：美国专利申请公开第2010/0219483号说明书
[非专利文献]
非专利文献1：Hiroshi Takato,Kazumasa Sunouchi,Naoko Okabe,AkihiroNitayama,Katsuhiko Hieda,Fumio Horiguchi,and Fujio Masuoka:IEEE Transactionon Electron Devices,Vol.38,No.3,pp.573-578(1991)
非专利文献2：C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:“Study ofplanarized sputter-deposited SiO2“，J.Vac.Sci.Technol.15(3)，p.p.1105-1112，May/June(1978)
非專利文獻3：A.Raley,S.Thibaut,N.Mohanty,K.Subhadeep,S.Nakamura,etal.:“Self-aligned quadruple patterning integration using spacer on spacer pitchsplitting at the resist level for sub-32nm pitch applications”Proc.Of SPIEVol.9782,2016。
发明内容
[发明所欲解决的技术问题]
对于使用了SGT的SRAM电路有高集积化的需求。
[用以解决问题的手段]
本发明的一形态的柱状半导体装置的制造方法在基板上形成由六个或八个SGT(环绕栅极晶体管)构成一个单元区域的SRAM(静态随机存取内存)电路；该制造方法包含下列步骤：
在半导体层上形成第一材料层的步骤；
在前述单元区域中，于前述第一材料层上，形成于俯视观察时朝第一方向彼此平行而且分离的四条或五条带状的第一遮罩(mask)材料层的步骤；
在前述带状的第一遮罩材料层的下方或上方，于前述单元区域中，在形成有于俯视观察时正交于前述第一方向而且彼此平行，而且分离的二条带状的第二遮罩材料层的状态下，
在前述带状的第一遮罩材料层和前述带状的第二遮罩材料层重叠的部分，形成由前述第一材料层、前述带状的第一遮罩材料层、前述带状的第二遮罩材料层的一部分或全部所构成的第三遮罩材料层的步骤；
以前述第三遮罩材料层为遮罩，将前述半导体层进行蚀刻，而形成排列于第一线上的第一组半导体柱、及排列在平行于前述第一线的第二线上的第二组半导体柱的步骤；
且形成下列配置：在前述第一组半导体柱内的前述第一线上的其中一端具有第一半导体柱，在前述第二组半导体柱内的前述第二线上而且与前述其中一端相反的端具有第二半导体柱，且具有以与前述第一线正交的通过前述第一半导体柱的中心的第一中心线、与前述第二线交会的点为中心的第三半导体柱；且具有以与前述第二线正交的通过前述第二半导体柱的中心的第二中心线、与前述第一线交会的点为中心的第四半导体柱，且具有在前述第一线上具有中心而且与前述第四半导体柱相邻的第五半导体柱，且具有在前述第二线上具有中心而且与前述第三半导体柱相邻的第六半导体柱；
且形成下列配置：在俯视观察时，于前述第六半导体柱的二条平行于前述第一中心线的外周切线的内侧所延长而得的宽度之中，具有未具前述第一组半导体柱的第一无半导体柱区域，于前述第五半导体柱的二条平行于前述第二中心线的外周切线的内侧所延长而得的宽度之中，具有未具前述第二组半导体柱的第二无半导体柱区域；
以包围前述第一组半导体柱、及前述第二组半导体柱的方式形成栅极绝缘层的步骤；
形成第一栅极导体层、第二栅极导体层、第三栅极导体层及栅极导体层的步骤，该第一栅极导体层是包围前述第三半导体柱和前述第六半导体柱的前述栅极绝缘层且相连而成，该第二栅极导体层是包围前述第四半导体柱、前述第五半导体柱的前述栅极绝缘层且相连而成，该第三栅极导体层是包围前述第一半导体柱的前述栅极绝缘层而成，该第四栅极导体层是包围前述第二半导体柱的前述栅极绝缘层而成；
将连接第一杂质区域与前述第一栅极导体层的第一接触孔(contact hole)形成于前述第一无半导体柱区域上，且将连接的第二杂质区域与前述第二栅极导体层的第二接触孔形成于前述第二无半导体柱区域上，其中，前述第一杂质区域为相连于前述第一组半导体柱的底部所形成，前述第二杂质区域为相连于前述第二组半导体柱的底部所形成；
前述第一栅极导体层在垂直方向上，与前述第三半导体柱、和前述第六半导体柱的第一通道区域的侧面整体邻接地形成，而前述第二栅极导体层在垂直方向上，与前述第四半导体柱、和前述第五半导体柱的第二通道区域的侧面整体邻接地形成。
前述制造方法较优选为在形成前述第一组半导体柱和前述第二组半导体柱的同时，在前述第一无半导体柱区域、与前述第二无半导体柱区域形成第七半导体柱、与第八半导体柱，之后，将前述第七半导体柱和前述第八半导体柱去除，而形成前述第一无半导体柱区域、与前述第二无半导体柱区域。
前述制造方法较优选为在前述第一组半导体柱和前述第二组半导体柱的形成步骤之前，将前述第一无半导体柱区域、与前述第二无半导体柱区域的前述第一材料层、前述带状的第一遮罩材料层、前述带状的第二遮罩材料层中的任一层或全部予以去除，而形成前述第一无半导体柱区域、与前述第二无半导体柱区域。
前述制造方法较优选为在形成前述带状的第一遮罩材料层的步骤中至少具有下列步骤：
在前述第一材料层上，形成于俯视观察时朝正交于前述第一方向的方向延伸，且在其顶部上具有第一带状材料层的第二带状材料层的步骤；
以覆盖整体的方式从下方起形成第二材料层、第三材料层的步骤；
进行平滑化以使前述第二材料层和前述第三材料层的上表面位置成为前述第一带状材料层的上表面位置的步骤；
在经平滑化后的前述第二材料层的顶部，形成被经过平滑化后的前述第三材料层和前述第一带状材料层的侧面所包夹的第三带状材料层的步骤；
将经平滑化后的前述第三材料层予以去除的步骤；
以前述第一带状材料层和前述第三带状材料层为遮罩，将前述第二材料层进行蚀刻，而形成与前述第二带状材料层的两侧侧面邻接的第四带状材料层的步骤；
以覆盖整体的方式从下方起形成第四材料层和第五材料层的步骤；
进行平滑化以使前述第四材料层和前述第五材料层的上表面位置成为前述第一带状材料层的上表面位置的步骤；
在经平滑化后的前述第四材料层的顶部，形成被经过平滑化后的前述第五材料层和前述第三带状材料层的侧面所包夹的第五带状材料层的步骤；
将前述第五材料层予以去除的步骤；
以前述第一带状材料层、前述第三带状材料层和前述第五带状材料层为遮罩，将前述第四材料层进行蚀刻，而形成与前述第四带状材料层的侧面邻接的第六带状材料层的步骤；及
将前述第三带状材料层和前述第四带状材料层予以去除的步骤。
前述制造方法较优选为在形成前述第三带状材料层的步骤中具有下列步骤：
以前述第一带状材料层和经平滑化后的前述第三材料层为遮罩，将前述第二材料层的顶部进行蚀刻，而形成第一凹部的步骤；及
形成填埋前述第一凹部，而且使其上表面位置与前述第一带状材料层的上表面位置相同的前述第三带状材料层的步骤。
前述制造方法较优选为在形成前述第五带状材料层的步骤中具有下列步骤：
以前述第一带状材料层、前述第三带状材料层、前述第五带状材料层为遮罩，将前述第四材料层的顶部进行蚀刻，而形成第二凹部的步骤；及
形成填埋前述第二凹部，而且使其上表面位置与前述第一带状材料层的上表面位置相同的前述第五带状材料层的步骤。
前述制造方法较优选为在形成前述带状的第三遮罩材料层的步骤中具有下列步骤：
形成第九带状材料层的步骤，前述第九带状材料层在其顶部上具有在俯视观察时朝前述第一方向延伸的第八带状材料层；
以覆盖整体的方式从下方起形成第六材料层和第七材料层的步骤；
进行平滑化以使前述第六材料层和前述第七材料层的上表面位置成为前述第八带状材料层的上表面位置的步骤；
以前述第八带状材料层和前述第七带状材料层为遮罩，将经平滑化后的前述第六材料层的顶部进行蚀刻，而形成第三凹部的步骤；
形成填埋前述第三凹部，而且使其上表面位置与前述第八带状材料层的上表面位置相同的第十带状材料层的步骤；
将前述第七材料层予以去除的步骤；
以前述第八带状材料层和前述第十带状材料层为遮罩，将前述第六材料层进行蚀刻，而形成与前述第九带状材料层的两侧侧面邻接的第十一带状材料层的步骤；及
将前述第八带状材料层和前述第九带状材料层予以去除的步骤；
通过前述第十带状材料层、与前述第十一带状材料层，而形成前述带状的第三遮罩材料层。
前述制造方法较优选为在俯视观察时，前述第二带状材料层和前述第四带状材料层的任一方的宽度，形成为较另一方的宽度为大。
前述制造方法较优选为在形成前述带状的第一遮罩材料层的步骤中具有下列步骤：
形成朝前述第一方向彼此平行的二条带状的第五遮罩材料层和带状的第六遮罩材料层的步骤；
形成与前述带状的第五遮罩材料层的两侧邻接，于俯视观察时拥有相同宽度的带状的第七遮罩材料层，且在与前述带状的第七遮罩材料层的形成同时，形成与前述带状的第六遮罩材料层的两侧邻接，于俯视观察时拥有相同宽度的带状的第八遮罩材料层的步骤；及
将前述带状的第五遮罩材料层和前述带状的第六遮罩材料层予以去除的步骤；
前述带状的第七遮罩材料层和前述带状的第八遮罩材料层在俯视观察时为分离地形成；
通过前述带状的第七遮罩材料层和前述带状的第八遮罩材料层而形成前述带状的第一遮罩材料层。
前述制造方法较优选为在形成前述带状的第二遮罩材料层的步骤中具有下列步骤：
形成朝前述第一方向彼此平行的二条带状的第九遮罩材料层和带状的第十遮罩材料层的步骤；
形成与前述带状的第九遮罩材料层的两侧邻接，于俯视观察时拥有相同宽度的带状的第十一遮罩材料层，且在与前述带状的第十一遮罩材料层的形成同时，形成与前述带状的第十遮罩材料层的两侧邻接，于俯视观察时拥有相同宽度的带状的第十二遮罩材料层的步骤；
在前述带状的第十一遮罩材料层和前述带状的第十二遮罩材料层之间、及两侧，形成俯视观察时相同宽度的带状的第十三遮罩材料层的步骤；及
将前述带状的第十一遮罩材料层和前述带状的第十二遮罩材料层予以去除的步骤；
通过前述带状的第九遮罩材料层、前述带状的第十遮罩材料层、及在前述带状的第十一遮罩材料层、前述带状的第十二遮罩材料层之间所形成的前述带状的第十三遮罩材料层，而形成前述带状的第一遮罩材料层。
前述制造方法较优选为在俯视观察时，前述带状的第十一遮罩材料层和前述带状的第十二遮罩材料层之间的宽度，形成为不同于前述带状的第九遮罩材料层与前述带状的第十遮罩材料层之间的宽度。
前述制造方法较优选为在前述基板上，形成俯视观察时与前述SRAM电路分离的某一个逻辑电路区域中，具有：
朝往前述第一方向延伸的第一线、或正交于前述第一线的方向，进行与形成前述第七半导体柱、第八半导体柱、前述第九半导体柱和前述第十半导体柱同时进行的步骤，且以与前述第七半导体柱和前述第八半导体柱的间隔、或前述第九半导体柱和前述第十半导体柱的间隔具有相同间隔的方式，形成彼此相邻的第十一半导体柱、与第十二半导体柱的步骤；及
包围前述第十一半导体柱和前述第十二半导体柱的第三栅极导体层，于垂直方向上，在前述第十一半导体柱和前述第十二半导体柱的第三通道区域的侧面整体邻接。
前述制造方法较优选为具有下列步骤：
与形成前述带状的第二遮罩材料层的步骤同时进行，朝往前述第一方向延伸的第一线、或正交于前述第一线的方向，形成至少四条第十二带状材料层的步骤；
与形成前述第一去除区域的步骤同时进行，于俯视观察时，在前述第十二带状材料层的至少一条区域形成未形成半导体柱的区域的步骤；及
在俯视观察时，于未形成前述半导体柱的区域，形成用以连接与前述第三栅极导体层、或第十一半导体柱、第十二半导体柱的底部相连的第五杂质区域、与配线导体层的第三接触孔的步骤。
前述制造方法较优选为前述第一接触孔在俯视观察时，其至少一部分重叠在前述第六半导体柱的二条平行于前述第一中心线的外周切线的内侧所延长而得的宽度之中，而且位于前述第一半导体柱和前述第五半导体柱之间；
前述第二接触孔在俯视观察时，其至少一部分重叠在前述第五半导体柱的二条平行于前述第二中心线的外周切线的内侧所延长而得的宽度之中，而且位于前述第二半导体柱和前述第六半导体柱之间。
前述制造方法较优选为连结前述第一杂质区域的第一连接区域和连结前述前述第二杂质区域的第二连接区域，是通过金属层、合金层、或包含供体或受体(acceptor)杂质原子的半导体层所形成，其中，前述第一杂质区域相连于前述第一组半导体柱的各者的底部，前述第二杂质区域相连于前述第二组半导体柱的各者的底部。
本发明的第二形态的柱状半导体装置在基板上，于俯视观察时，由在第一线上排列三个或四个而成的第一组SGT(环绕栅极晶体管)、及在平行于前述第一线上的第二线上排列三个或四个而成的第二组SGT构成一个单元的由SGT所构成的SRAM(静态随机存取内存)电路中，
在前述第一组SGT内的前述第一线上的其中一端，第一选择SGT位于前述基板上的第一半导体柱；
在前述第二组SGT内的前述第二线上而且与前述其中一端相反的端，第二选择SGT位于前述基板上的第二半导体柱；
前述柱状半导体装置具有：
在以与前述第一线正交的通过前述第一半导体柱的中心的第一中心线、与前述第二线交会的点为中心的驱动用或负载用的第三SGT的第三半导体柱；
在以与前述第二线正交的通过前述第二半导体柱的中心的第二中心线、与前述第一线交会的点为中心的驱动用或负载用的第四SGT的第四半导体柱；
在前述第一线上具有中心而且与前述第四半导体柱相邻的驱动用、或负载用的第五SGT的第五半导体柱；
在前述第二线上具有中心而且与前述第三半导体柱相邻的驱动用、或负载用的第六SGT的第六半导体柱；
其中，相接的前述第三SGT和前述第六SGT的第一栅极导体层于垂直方向上，在前述第三半导体柱及前述第六半导体柱的第一通道区域整体的侧面连接；
且具有：第一接触孔，于俯视观察时，其至少一部分重叠在前述第六半导体柱的二条平行于前述第一中心线的外周切线的内侧所延长而得的宽度之中，且用以电性连接与前述第一半导体柱、前述第四半导体柱及前述第五半导体柱的各者的底部连接的第一杂质区域、及前述第一栅极导体层；
其中，相接的前述第四SGT和前述第五SGT的第二栅极导体层，于垂直方向上，在前述第四半导体柱和前述第五半导体柱的第二通道区域整体的侧面连接；
且具有：第二接触孔，于俯视观察时，其至少一部分重叠在前述第五半导体柱的二条平行于前述第二中心线的外周切线的内侧所延长而得的宽度之中，且用以电性连接与前述第二半导体柱、前述第三半导体柱及前述第六半导体柱的各者的底部连接的第二杂质区域、及前述第二栅极导体层。
前述柱状半导体装置较优选为在前述第一组SGT和前述第二组SGT分别为三个的由前述SGT所构成的前述SRAM电路中，
若前述第三SGT为驱动用，则前述第四SGT为驱动用，前述第五SGT和前述第六SGT为负载用；
此外，若前述第三SGT为负载用，则前述第四SGT为负载用，前述第五SGT和前述第六SGT为驱动用。
前述柱状半导体装置较优选为在前述第一组SGT和前述第二组SGT分别为四个的由SGT所构成的前述SRAM电路中，具有：
第七SGT的第七半导体柱，与前述第四半导体柱、或前述第五半导体柱相邻，而且其中心位于前述第一线上；及
第八SGT的第八半导体柱，与前述第三半导体柱、或前述第六半导体柱相邻，而且其中心位于前述第二线上；
若前述第七SGT为驱动用，则前述第八SGT为驱动用；
或者，前述第七SGT为负载用，则前述第八SGT为负载用；
其中，相接的前述第三SGT和前述第六SGT和前述第八SGT的第三栅极导体层，于垂直方向上，在前述第三半导体柱及前述第六半导体柱和前述第八SGT的第三通道区域整体的侧面连接；
且具有：
第三接触孔，将与前述第一半导体柱、前述第四半导体柱、前述第五半导体柱和前述第七半导体柱的底部连接的第三杂质区域、与前述第三栅极导体层，连接于在俯视观察时平行于前述第一中心线的位于前述第三半导体柱和前述第六半导体柱和前述第八半导体柱内的正中间的半导体柱的二条外周切线的内侧所延长而得的宽度之中；
其中，相接的前述第四SGT和前述第五SGT和前述第七SGT的第四栅极导体层于垂直方向上，在前述第四半导体柱、前述第五半导体柱和前述第七SGT的第四通道区域整体的侧面连接；
且具有：
第四接触孔，将与前述第二半导体柱、前述第三半导体柱和前述第六半导体柱和前述第八半导体柱的底部连接的第四杂质区域、与前述第四栅极导体层，连接于在俯视观察时平行于前述第一中心线的位于前述第四半导体柱、前述第五半导体柱和前述第七半导体柱内的正中间的半导体柱的二条外周切线的内侧所延长而得的宽度之中。
前述柱状半导体装置较优选为于俯视观察时，前述第一接触孔的与前述第一线正交的中心线，较前述第一半导体柱的中心、与前述第五半导体柱的中心的中间点更往一方偏移；
于俯视观察时，前述第二接触孔的与前述第二线正交的中心线，较前述第二半导体柱的中心、与前述第六半导体柱的中心的中间点更往与前述一方相反的方向偏移；
前述第一接触孔的中心线在前述第一线上的偏移、与前述第二接触孔的中心线在前述第二线上的偏移为相同的长度。
前述柱状半导体装置较优选为前述基板上的与前述SRAM电路离开的一个电路区域的逻辑电路中，
朝与前述第一线相同的方向、或正交于前述第一线的方向，至少具备：具有与前述第三半导体柱及前述第六半导体柱的间隔为相同间隔的第九半导体柱、第十半导体柱；
形成于前述第九半导体柱的第九SGT和形成于前述第十半导体柱的第十SGT的彼此相连的第五栅极导体层于垂直方向上，在前述第九半导体柱和前述第十半导体柱的第三通道区域整体的侧面连接。
前述柱状半导体装置较优选为于俯视观察时，前述第九半导体柱和前述第十半导体柱的形状为圆形、矩形、或椭圆形。
前述柱状半导体装置较优选为于俯视观察时，朝前述一个电路区域的与前述第一线相同的方向、或正交于前述第一线的方向，相连地具有第二电路区域；
朝与前述第一线相同的方向、或正交于前述第一线的方向，至少具备：具有与前述第三半导体柱及前述第六半导体柱的间隔为相同间隔的第十一半导体柱、与第十二半导体柱；
形成于前述第十一半导体柱的第十一SGT和形成于前述第十二半导体柱的第十二SGT的彼此相连的第六栅极导体层于垂直方向上，在前述第十一半导体柱和前述第十二半导体柱的第四通道区域整体的侧面连接。
前述柱状半导体装置较优选为连结前述第一杂质区域的第一连接区域和连结前述第二杂质区域的第二连接区域是通过金属层、合金层、或包含供体或受体杂质原子的半导体层所形成，其中，前述第一杂质区域相连于前述第一组半导体柱的各者的底部，前述第二杂质区域相连于前述第二组半导体柱的各者的底部。
依据本发明，可实现高密度的柱状半导体装置。
附图说明
图1A为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1B为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1C为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1D为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1E为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1F为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1G为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1H为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1I为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1J为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1K为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1L为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1M为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1N为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1O为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1P为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1Q为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1R为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1S为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1T为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1U为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1V为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1W为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1X为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1Y为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1Z为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1XX为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图1YY为用以说明具有第一实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图2A为用以说明具有第二实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图2B为用以说明具有第二实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图2C为用以说明具有第二实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图2D为用以说明具有第二实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图2E为用以说明具有第二实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图2F为用以说明具有第二实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图3A为用以说明具有第三实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图3B为用以说明具有第三实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图4A为用以说明具有第四实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图4B为用以说明具有第四实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图4C为用以说明具有第四实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图5A为用以说明具有第五实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图5B为用以说明具有第五实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图5C为用以说明具有第五实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图5D为用以说明具有第五实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图5E为用以说明具有第五实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图6A为用以说明具有第六实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图6B为用以说明具有第六实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图6C为用以说明具有第六实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图7A为用以说明具有第七实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图7B为用以说明具有第七实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图7C为用以说明具有第七实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图7D为用以说明具有第七实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图8A为用以说明具有第八实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图8B为用以说明具有第八实施方式的SGT的柱状半导体装置的制造方法的俯视图与剖面结构图。
图9为显示公知例的SGT的示意结构图。
图10为使用公知例的SGT的SRAM单元电路图。
具体实施方式
以下参照附图说明本发明的实施方式的柱状半导体装置的制造方法。
(第一实施方式)
以下参照图1A至图1YY来说明本发明的具有第一实施方式的SGT的SRAM电路的制造方法。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。
如图1A所示，通过磊晶(epitaxial)结晶成长法在P层基板1上形成N层2。接着，通过离子注入法在N层2的表层形成N+层3与P+层4、5。接着，形成i层(本征型Si层)6。接着，例如，形成由SiO2层、氧化铝(Al2O3，以下称为AlO)层、SiO2层所构成的遮罩材料层7。另外，i层6可通过包含少量供体或受体杂质的N型、或P型的Si所形成。接着，堆积氮化硅层(SiN)8。接着，堆积由SiO2层所构成的遮罩材料层9。接着，堆积由SiN层所构成的遮罩材料层10。
接着，如图1B所示，以通过微影(lithography)法所形成的俯视观察时朝Y方向延伸的带状阻剂(resist)层(未图示)为遮罩，将遮罩材料层10进行蚀刻。据此，形成于俯视观察时朝Y方向延伸的带状遮罩材料层10a。另外，也可通过将该带状遮罩材料层10a进行等向性蚀刻，将带状遮罩材料层10a的宽度，形成为较阻剂层的宽度更窄。据此，即能够形成具有较可通过微影法所形成的最小的阻剂层的宽度更小宽度的带状遮罩材料层10a。接着，以带状遮罩材料层10a作为蚀刻遮罩，将遮罩材料层9例如通过RIE(Reactive Ion Etching，反应离子蚀刻)进行蚀刻而形成带状遮罩材料层9a。通过等向蚀刻所形成的带状遮罩材料层10a的剖面，其底部的宽度形成为较顶部的宽度为大的梯形，相对于此，由于带状遮罩材料层9a的剖面是通过RIE进行蚀刻，因此成为矩形。此矩形剖面将会牵涉到以带状遮罩材料层9a为遮罩的蚀刻图案(etching pattern)精确度的提升。
接着，如图1C所示，以带状遮罩材料层9a为遮罩，将氮化硅层8通过例如RIE法进行蚀刻，而形成带状SiN层8a。前述的带状遮罩材料层10a，可在SiN层8蚀刻之前去除，或也可使之残存。
接着，如图1D所示，整体通过ALD(Atomic Layered Deposition，原子层堆积)法，以覆盖遮罩材料层7、带状SiN层8a、带状遮罩材料层9a的方式形成SiGe层12、SiO2层13。此时，SiGe层12的剖面在顶部形成圆弧R1。此圆弧R1较优选为形成为较带状SiN层8a更上部。
接着，如图1E所示，将整体以例如通过流动化学气相沈积(Flow Chemical VaporDeposition)法的SiO2层(未图示)覆盖，然后，通过CMP(Chemical Mechanical Polishing，化学机械研磨)研磨SiO2层13、及SiGe层12以使上表面位置成为带状遮罩材料层9a上表面位置，而形成SiO2层13a、SiGe层12a、12b。此时，SiGe层12a、12b的顶部侧面较优选为垂直。为此，在SiO2层13、SiGe层12的研磨步骤中，较优选为图1D中的SiGe层12顶部的圆弧R1被去除。
接着，如图1F所示，以SiO2层13、带状遮罩材料层9a为遮罩，将SiGe层12a、12b的顶部进行蚀刻而形成凹部14a、14b。接着，较优选为将SiGe层12a、12b的顶部的圆弧R1进行蚀刻，以使该凹部14a、14b的底部位置位于带状遮罩材料层9a的下部位置。在SiO2层、与SiGe层12的研磨步骤中，通过去除了图1D中的SiGe层12顶部的圆弧R1，而形成外周侧面为垂直的凹部14a、14b。
接着，如图1G所示，整体覆盖SiN层(未图示)，且将整体通过CMP法研磨SiN层以使上表面位置成为带状遮罩材料层9a上表面位置。据此，在带状遮罩材料层9a的两侧，形成俯视观察时具有与SiGe层12a、12b的顶部形状相同形状的带状遮罩材料层15a、15b。
接着，如图1H所示，去除SiO2层13。
接着，如图1I所示，以带状遮罩材料层9a、15a、15b为遮罩，将SiGe层12a、12b进行蚀刻，而形成带状SiGe层12aa、12ab。此时，于俯视观察时，带状SiGe层12aa、与带状SiGe层12ab的宽度相同。
接着，如图1J所示，以覆盖整体的方式，通过ALD法形成SiN层16、及通过FCVD法形成SiO2层13b。此时，与图1D同样地，SiN层16的顶部所形成的圆弧R2，较优选为位于较带状遮罩材料层9a更上部。
接着，进行研磨以使该SiO2层13b、与SiN层16的上表面位置成为与带状遮罩材料层9a的上表面位置相同。接着，进行与图1E、图1F相同的步骤，如图1K所示，形成位于SiN层16A、16B的上方而且被带状遮罩材料层15a、15b、与SiO2层13ba所包夹的凹部14A、14B。
如图1L所示，形成与带状SiGe层12aa、12ab的两侧侧面邻接的带状SiN层16a、16b、及与带状遮罩材料层15a、15b的两侧侧面邻接的带状遮罩材料层17a、17b。
接着，通过ALD法，以覆盖整体的方式形成SiGe层(未图示)。接着，以覆盖整体的方式形成SiO2层(未图示)。接着，进行研磨以使该SiO2层、与SiGe层的上表面位置成为与带状遮罩材料层9a的上表面位置相同。接着，进行与第1E至图1I相同的步骤，如图1M所示，形成与带状SiN层16a、16b的两侧侧面邻接的带状SiGe层18a、18b、及与带状遮罩材料层17a、17b的两侧侧面邻接的带状遮罩材料层19a、19b。
接着，通过ALD法，以覆盖整体的方式形成SiN层(未图示)。接着，以覆盖整体的方式形成SiO2层(未图示)。接着，进行研磨以使该SiO2层、与SiN层的上表面位置成为与带状遮罩材料层9a的上表面位置相同。接着，进行与图1E至图1I相同的步骤，如图1N所示，形成与带状SiGe层18a、18b的两侧侧面邻接的带状SiN层20a、20b、及与带状遮罩材料层19a、19b的两侧侧面邻接的带状遮罩材料层21a、21b。
接着，通过蚀刻方式去除带状遮罩材料层15a、15b、19a、19b、及带状SiGe层12aa、12ab、18a、18b。据此，如图1O所示，在遮罩材料层7上，形成带状SiN层8a、16a、16b、20a、20b、与带状SiN层8a、16a、16b、20a、20b上的遮罩材料层9a、17a、17b、21a、21b。
接着，整体覆盖SiO2层(未图示)。接着，如图1P所示，通过CMP法，进行研磨以使SiO2层的上表面位置成为带状遮罩材料层9a的上表面位置，而形成SiO2层22。接着，整体形成SiN层24与SiGe层(未图示)。接着，形成通过朝X方向延伸的SiN层所形成的带状遮罩材料层26。接着，以通过微影法与RIE法所形成的带状遮罩材料层26为遮罩，将SiGe层进行蚀刻，而形成朝X方向延伸的带状SiGe层25。
接着，通过进行与图1C至图1I相同的步骤，如图1Q所示，形成与带状SiGe层25的两侧侧面邻接的由SiN层所形成的带状遮罩材料层28a、28b、及与带状遮罩材料层26的两侧侧面邻接的带状遮罩材料层27a、27b。
接着，如图1R所示，将带状遮罩材料层26、与带状SiGe层25去除，在SiN层24上，形成于俯视观察时朝X方向延伸的带状遮罩材料层28a、28b、及带状遮罩材料层28a、28b上的带状遮罩材料层27a、27b。
接着，如图1S所示，以带状遮罩材料层27a、27b、28a、28b为遮罩，将SiN层24、带状遮罩材料层9a、17a、17b、21a、21b、8a、16a、16b、20a、20b、与SiO2层22进行蚀刻。据此，在带状遮罩材料层27a、28a的下方，形成带状SiN层24a、俯视观察时正方形遮罩材料层21aa、21ba、17aa、17ba、9aa、和位于正方形的遮罩材料层21aa、21ba、17aa、17ba、9aa的下方的正方形的遮罩材料层20aa、20ba、16aa、16ba、8aa。同样地，在带状遮罩材料层27b、28b的下方，形成带状SiN层24b、俯视观察时正方形的遮罩材料层21ba、21bb、17ba、17bb、9ab、和位于正方形的遮罩材料层21ba、21bb、17ba、17bb、9ab的下方的正方形遮罩材料层20ba(未图示)、20bb(未图示)、16ba(未图示)、16bb(未图示)、8ab。此外，同时在带状SiN层24a的下方且为带状遮罩材料层21aa、21ba、17aa、17ba、9aa、20aa、20ba、16aa、16ba、8aa之间，形成SiO2层22a。同样地，在带状SiN层24b的下方且为带状遮罩材料层21ba、21bb、17ba、17bb、9ab、20ba、20bb、16ba、16bb、8ab之间，形成SiO2层22b(未图示)。
接着，如图1T所示，将带状遮罩材料层27a、27b、28a、28b、带状SiN层24a、24b、SiO2层22a、22b去除。据此，在遮罩材料层7上，形成俯视观察时正方形的遮罩材料层21aa、21ab、21ba、21bb、17aa、17ab、17ba、17bb、9aa、9ba、和正方形的SiN材料层20aa、20ab、20ba、20bb、16aa、16ab、16ba、16bb、8aa、8ab。
接着，以正方形的遮罩材料层21aa、21ab、21ba、21bb、17aa、17ab、17ba、17bb、9aa、9ab、与正方形的SiN材料层20aa、20ab、20ba、20bb、16aa、16ab、16ba、16bb、8aa、8ab为遮罩，将遮罩材料层7通过RIE法进行蚀刻。然后，将正方形的遮罩材料层21aa、21ab、21ba、21bb、17aa、17ab、17ba、17bb、9aa、9ab、与正方形的SiN材料层20aa、20ab、20ba、20bb、16aa、16ab、16ba、16bb、8aa、8ab予以去除。据此，如图1U所示，在i层6上形成遮罩材料层7a、7b、7c、7d、7e、7f、7g、7h、7i、7j。例如，在将遮罩材料层7进行RIE蚀刻之前，将正方形的遮罩材料层21aa、21ab、21ba、21bb、17aa、17ab、17ba、17bb、9aa、9ab、与正方形的SiN材料层20aa、20ab、20ba、20bb、16aa、16ab、16ba、16bb、8aa、8ab的一方或双方，进行轻微的等向性蚀刻。据此，使俯视观察时的遮罩材料层7a至7j的形状为圆形。
接着，如图1V所示，以遮罩材料层7a至7j为遮罩，将i层6进行蚀刻，在N+层3、与P+层4的上方，形成Si柱6a、6b、6c、6d、6e、6f、6g、6h、6i、6j。
接着，通过FCVD法覆盖SiO2层(未图示)，之后通过CMP法，进行研磨以使表面位置成为遮罩材料层7a至7j的顶部位置。接着，通过微影法、与RIE蚀刻法，将遮罩材料层7b、7i、与Si柱6b、6i予以去除。接着，将通过FCVD法所形成的SiO2层予以去除。据此，如图1W所示，在N+层3、与P+层4、5的上方，形成Si柱6a、6c、6d、6e、6f、6g、6h、6j。
接着，如图1X所示，形成包围着遮罩材料层7a至7j(无遮罩材料层7b、7i)的侧面的遮罩材料层30a、30b、30c、30d、及包围着Si柱6a至6j(无Si柱6b、6i)的侧面的遮罩材料层31a、31b、31c、31d(未图示)。接着，整体通过FCVD法覆盖SiO2层(未图示)，之后通过CMP法，进行研磨以使表面位置成为遮罩材料层7a至7j(无遮罩材料层7b、7i)的顶部位置。接着，在此平滑面上，形成俯视观察时与Si柱6a、6c、6d、6e相连的例如由SiO2层所形成的带状遮罩材料层33a、及与Si柱6f、6g、6h、6j相连的例如由SiO2层所形成的带状遮罩材料层33b。接着，以遮罩材料层30a、30b、30c、30d、7a至7j、33a、33b为遮罩，通过RIE法，将SiO2层、N+层3、P+层4、5、N层2、P层1进行蚀刻。据此，在Si柱6a、6c、6d、6e的下部而且P层1上，形成N层2a、N+层3a、3b、P+层4a所形成的Si柱台5a。同样地，在Si柱6f、6g、6h、6j的下部而且P层1上，形成N层2b、N+层3c(未图示)、3d(未图示)、P+层4b所形成的Si柱台5b。接着，在遮罩材料层33a的下方且于Si柱6a、6c间，形成SiO2层32a。同样地，在遮罩材料层33b的下方且于Si柱6h、6j之间，形成SiO2层32b(未图示)。
接着，如图1Y所示，将遮罩材料层33a、33b、SiO2层32a、32b、遮罩材料层30a、30b、30c、30d、31a、31b、31c、31d予以去除。
接着，如图1Z所示，在N+层3a、3b、3c、3d、P+层4a、4b、N层2a、2b的外周部、与P层基板1上，形成SiO2层34。接着，通过ALD法，以覆盖整体的方式，形成HfO2层(未图示)、TiN层(未图示)、SiO2层(未图示)。此时，Si柱6c、6d、6e间的TiN层，在侧面彼此地接触。同样地，Si柱6f、6g、6h间的TiN层，在侧面彼此地接触。接着，通过CMP法，进行研磨以使HfO2层、TiN层、SiO2层的上表面位置成为遮罩材料层7a至7j的上表面位置。接着，通过RIE法，将SiO2层进行回蚀(etch back)蚀刻。接着，以该SiO2层为遮罩，将TiN层与HfO2层进行蚀刻以使上表面位置成为Si柱6a至6j的上部位置。接着，通过CVD法，以覆盖整体的方式形成SiO2层(未图示)。接着，通过CMP法，将SiN层进行研磨以使上表面位置成为遮罩材料层7a至7j的上表面位置。据此，在Si柱6a至6j的顶部外周，形成俯视观察时等宽度的SiN层37a、37b、37c、37d。
接着，在遮罩材料层7a至7j的上表面，形成俯视观察时与Si柱6a、6d、6g、6j邻接的遮罩材料层38a、38b、38c、38d。接着，以遮罩材料层7a至7j、37a、37b、37c、37d、38a、38b、38c、38d为遮罩，将俯视观察时位于遮罩材料层37a、37b、37c、37d的外周部的SiO2层、与TiN层进行蚀刻。据此，形成与Si柱6a的外周部的相连的TiN层40a、与Si柱6c、6d、6e的外周部相连的TiN层40b、与Si柱6f、6g、6h的外周部相连的TiN层40c、及与Si柱6j的外周部相连的TiN层40d(未图示)。在遮罩材料层38a、38b、38c、38d的下方，也形成TiN层(未图示)。接着，将遮罩材料层38a至38d、37a至37d、7a至7j予以去除。TiN层40a、40b、40c、40d为SGT的栅极导体层。此栅极导体层为有助于设定SGT的临限值电压的层，可通过由单层或多层所构成的栅极导体材料层所形成。此栅极导体材料层，以与Si柱6c、6d、6e间、及Si柱6f、6g、6h间的侧面整体邻接的方式形成。另外，接续栅极导体材料层的堆积，例如堆积钨(W)层，且进行图1Z所示的步骤，据此在遮罩材料层38a、38b、38c、38d的下方，形成作为配线导体层的W层。此W层也可为其它导体材料层。
接着，如图1XX所示，将整体以SiO2层(未图示)覆盖，之后通过CMP法，进行研磨以使SiO2层的上表面位置成为Si柱6a至6j的顶部的上表面位置。接着，将SiO2层的上部通过RIE法进行蚀刻使其上表面位置至TiN层40a至40d的顶部位置为止。接着，在Si柱6a至6j的顶部外周部形成SiN层42。
接着，在将Si柱6c、6h的顶部以SiO2层(未图示)覆盖之后，通过选择磊晶结晶成长法，以包围Si柱6a的顶部的方式形成含有供体杂质的N+层43a。同时形成覆盖Si柱6d的顶部的N+层43c、覆盖Si柱6e的顶部的N+层43d(未图示)、覆盖Si柱6f的顶部的N+层43e(未图示)、覆盖Si柱6g的顶部的N+层43f(未图示)、及覆盖Si柱6j的顶部的N+层43h(未图示)。接着，将覆盖了Si柱6c、6h的顶部的SiO2层予以去除。接着，以覆盖Si柱6a、6d、6e、6f、6g、6j的方式形成SiO2层(未图示)。接着，通过选择磊晶结晶成长法，以包围Si柱6c、6h的顶部的方式形成含有受体杂质的P+层43b、43g。接着，通过热处理，使N+层43a、43c、43d、43e、43f、43h的供体杂质扩散至Si柱6a、6d、6e、6f、6g、6j的顶部，而形成N+层44a、44c、44d、44e(未图示)、44f(未图示)、44h(未图示)。同时，使受体杂质从P+层43b、43g扩散，而形成P+层44b、44g。
接着，如图1YY所示，以覆盖整体的方式形成上表面平坦的SiO2层46。接着，经由在N+层3a与P+层4a的交界面上、与TiN层40b上所形成的接触孔47a而形成连接配线金属层C1。同时，经由在N+层3d与P+层4b的交界面上、与TiN层40b上所形成的接触孔47b(未图示)而形成连接配线金属层C2(未图示)。以覆盖整体的方式形成上表面平坦的SiO2层48。接着，经由在TiN层40a、40d上所形成的接触孔49a、49b，而形成字符配线金属层WL。以覆盖整体的方式形成上表面平坦的SiO2层50。接着，经由在N+层43c、43d上所形成的接触孔51a、51b，而形成接地配线金属层Vss1。同时，经由在N+层43e、43f上所形成的接触孔51c、51d，而形成接地配线金属层Vss2。接着，以覆盖整体的方式形成上表面平坦的SiO2层52。接着，经由在P+层43b、43g上所形成的接触孔53a、53b而形成电源配线金属层Vdd。接着，以覆盖整体的方式形成上表面平坦的SiO2层54。接着，经由在N+层43a、43h上所形成的接触孔55a、55b而形成位元输出配线金属层BL、反转位元输出配线金属层RBL。据此，在P层基板1上形成SRAM单元电路。在本SRAM电路中，于Si柱6c、6h形成有负载SGT，且于Si柱6d、6e、6f、6g形成有驱动SGT，于Si柱6a、6j形成有选择SGT。
如图1YY所示，在一个SRAM单元区域，朝Y方向平行排列地形成有：第一Si柱列，由朝X方向依次排列的选择SGT(第一选择SGT)的Si柱6a(第一半导体柱)、负载SGT(第七SGT)的Si柱6c(第七半导体柱)、驱动SGT(第五SGT)的Si柱6d(第五半导体柱)、驱动SGT(第四SGT)的Si柱6e(第四半导体柱)所构成；及第二Si柱列，由驱动SGT(第三SGT)的Si柱6f(第三半导体柱)、驱动SGT(第六SGT)的Si柱6g(第六半导体柱)、负载SGT(第八SGT)的Si柱6h(第八半导体柱)、选择SGT(第二选择SGT)的Si柱6j(第二半导体柱)所构成。另外，在Y方向的一条线上具有Si柱6a、与Si柱6f的中心，同样地在Y方向的一条线上具有Si柱6c、与Si柱6h的中心，同样地在Y方向的一条线上具有Si柱6e、与Si柱6j的中心。在被Si柱6g的外周的与Y方向平行的二条切线所包夹的第一带区域上之中，形成有至少一部分重叠且连结Si柱6a的下部杂质区域N+层3a、Si柱6c的下部杂质区域P+层4a、栅极TiN层40c的接触孔47a(第一接触孔)。另外，在被Si柱6d的外周的与Y方向平行的二条切线所包夹的第二带区域之中，形成有至少一部分重叠且连结Si柱6h的下部杂质区域P+层4b、Si柱6j的下部杂质区域N+层3d、栅极TiN层40b的接触孔47b(第二接触孔)。
另外，在本实施方式中所说明的SRAM电路中，驱动SGT是通过并联连接的二个SGT(形成于Si柱6d、6e及Si柱6f、6g的SGT)所形成。相对于此，驱动SGT也可依据电路设计要求而由一个SGT形成，或由并联连接负载SGT而成的二个SGT所形成。此外，即便替换驱动SGT与负载SGT的俯视观察时的位置，SRAM单元在动作上也无问题。综上所述，单元内的SGT的配置与结构提供如下所述的特征。
[特征1]
本实施方式的俯视观察时上段的Si柱列(6a、6c、6d、6e)的选择SGT的Si柱6a，位于X方向的左端。另外，下段的Si柱列(6f、6g、6h、6j)的选择SGT的Si柱6j位于右端。
[特征2]
用以连接上段的N+层3a、P+层4a、栅极TiN层40c的接触孔47a，位于选择SGT和负载SGT或驱动SGT的任一者之间。同样地，用以连接下段的N+层3d、P+层4b、栅极TiN层40c的接触孔47a，位于选择SGT和负载SGT或驱动SGT的任一者之间。
[特征3]
于俯视观察时，在接触孔47a的朝Y方向延伸的宽度之中，存在有下段的Si柱6g。另外，于俯视观察时，在接触孔47b的朝Y方向延伸的宽度之中，存在有上段的Si柱6d。
[特征4]
在上段中，属于负载SGT与驱动SGT间的栅极电极的TiN层40b，在Si柱6c、6d、6e间，于垂直方向上的栅极区域整体的侧面邻接地形成。同样地，在下段中，属于负载SGT与驱动SGT间的栅极电极的TiN层40c，在Si柱6f、6g、6h间，于垂直方向上的栅极区域整体的侧面邻接地形成。
另外，如图1P至图1S所示，通过与形成带状SiN材料层8a、16a、16b、20a、20b相同的方法，形成正交于朝Y方向延伸的带状遮罩材料层8a、16a、16b、20a、20b，且朝X方向延伸的带状遮罩材料层27a、27b、28a、28b。据此，在X方向、Y方向上，都高精确度而且高密度地形成Si柱6a至6j。另外，在本实施方式的说明中，在形成带状遮罩材料层8a、16a、16b、20a、20b之后，形成带状遮罩材料层28a、28b。相对于此，在形成带状遮罩材料层28a、28b之后，形成带状SiN材料层8a、16a、16b、20a、20b的步骤中，同样地可高精确度且高密度地形成Si柱6a至6j。此外，在设计中，当在Y方向上有余裕的情形下，也可不使用本方法，而在将遮罩材料层形成于整面之后，通过微影法与RIE蚀刻法，直接地形成带状遮罩材料层27a、27b、28a、28b。此外，当在X方向上有余裕的情形下，也可不使用本方法，而在将遮罩材料层形成于整面之后，通过微影法与RIE蚀刻法，直接地形成带状遮罩材料层8a、16a、16b、20a、20b、或带状遮罩材料层9a、17a、17b、21a、21b。此外，若能够满足SRAM单元性能，正交于朝Y方向延伸的带状SiN材料层8a、16a、16b、20a、20b且朝X方向延伸的带状遮罩材料层27a、27b、28a、28b、及带状SiN材料层8a、16a、16b、20a、20b也可通过不使用带状遮罩材料层的SADP(SelfAligned Double Patterning(自对准双重图案法)，例如参照非专利文献3)、SAQP(SelfAligned Quadruple Patterning(自对准四重图案法)，例如参照非专利文献3)来形成。
此外，如图1V、图1W所说明，在形成Si柱6b、6i之后，将这些Si柱6b、6i去除，而作成接触孔47a、47b形成区域。相对于此，在形成图1T中的正方形的遮罩材料层21aa、21ab、21ba、21bb、17aa、17ab、17ba、17bb、9aa、9ba、与正方形的SiN材料层20aa、20ab、20ba、20bb、16aa、16ab、16ba、16bb、8aa、8ab之后，将正方形的遮罩材料层17aa、17bb、正方形的SiN材料层16aa、16bb去除，据此可作成接触孔47a、47b形成区域。此外，在形成图1U的遮罩材料层7a、7b、7c、7d、7e、7f、7g、7h、7i、7j之后，将遮罩材料层7b、7i去除，据此可作成接触孔47a、47b形成区域。综上所述，也有除本实施方式中所说明的以外的方法。通过此以外的方法，也可作成接触孔47a、47b形成区域。
此外，如图1YY所示，在Si柱6a至6e的下部，于Si柱台5a、5b上连结地形成有成为SGT的源极或汲极的N+层3a至3d、P+层4a、4d。相对于此，N+层3a至3d、P+层4a、4b，也可位于Si柱6a至6e的底部，而且经由金属层、合金层将N+层3a、3b、P+层4a间予以连结。此外，N+层3a至3d、P+层4a、4b，也可连接于Si柱6a至6e的底部侧面而形成。综上所述，成为SGT的源极或汲极的N+层3a、3b、P+层4a，也可邻接于Si柱的底部的内部或侧面外侧，而形成于其外周。另外，也可分别通过其它导体材料而电性连接。
依据第一实施方式的制造方法，可获得以下的八个特征。
[特征1]
在本实施方式中，如图1W所示，将所形成的Si柱6b、6i去除。另外，于俯视观察时，在去除Si柱6b后的区域，形成有用以形成连接配线金属层C1的接触孔47a，该连接配线金属层C1连接N+层3a、P+层4a、与栅极TiN层40c。同样地，在去除Si柱6i后的区域，形成了用以连接N+层3d、P+层4b、栅极TiN层40b、连接配线金属层C2的接触孔47b。据此，在X方向上，即可将栅极TiN层40b所相连的Si柱6c、6d、6e间、与栅极TiN层40c所相连的Si柱6f、6g、6h间的距离尽量缩短，而可形成用以形成接触孔C1、C2的区域。据此，即能够缩小SRAM单元在X方向上的长度。另外，于俯视观察时，可通过将接触孔C1、C2形成于Si柱6a、6c间、与Si柱6h、6j间的区域，而缩小SRAM电路在Y方向上的长度。据此，能够谋求SRAM单元的高集积化。
[特征2]
在使用了公知的SGT的SRAM单元中，于俯视观察时，在连结Si柱底部相连的N+层与P+层的接触孔的Y方向延长线上并未形成有Si柱(例如参照专利文献2)。相对于此，在本实施方式中，于一个SRAM单元区域中，于接触孔47a的Y方向的延长线上，存在有Si柱6g，同样地，在接触孔47b的Y方向的延长线上，存在有Si柱6d。据此，即能够缩小X方向的SRAM单元的长度。此将牵涉到SRAM电路的高集积化。
[特征3]
在本实施方式中，如图1Z所示，与Si柱6c、6d、6e、及Si柱6f、6g、6h的外周相连的栅极TiN层40b、40c，在Si柱6c、6d、6e间、与Si柱6f、6g、6h间的栅极部分的侧面整体接触。另一方面，Si柱6a、6j的栅极TiN层40a、40d为独立地形成。栅极TiN层40b、40c在Si柱7c、7d、7e间、与Si柱7f、7g、7h间的栅极部分的侧面整体接触，显示了可将Si柱6c、6d、6e间、与Si柱6f、6g、6h间的距离，缩短至栅极HfO2层35的厚度、栅极TiN层40b、40c的厚度相加后的二倍的厚度。另外，如图1W所示，通过将Si柱6b、6i去除，即能够以离开栅极TiN层40b、40c的方式形成栅极TiN层40a、40d。此如图1W所示，于俯视观察时，在高密度地形成Si柱6a至6j之后，去除Si柱7b、7i，而形成了俯视观察时无Si柱的区域。据此，即可于俯视观察时，在去除后的Si柱6b、6i的区域上，形成接触孔47a、47b。据此，可谋求SRAM单元的高密度化。
[特征4]
在本实施方式中，如图1V所示，在一个SRAM单元区域形成有十个Si柱6a至6j。其中，在X方向上，只有在用以形成一行Si柱6c、6h的带状SiN层8a的形成上使用了微影法。用以形成其它八条Si柱(除6c、6h外的6a至6j)的带状SiGe层12aa、12ab、18a、18b、带状SiN层16a、16b、20a、20b以ALD法形成，未使用微影法。在ALD法中，将材料层依每一原子层、或每一分子层予以控制良好地堆积。据此，于俯视观察时，能够将带状SiGe层12aa、12ab、18a、18b、带状SiN层16a、16b、20a、20b的厚度，依据来自设计的要求，予以高精确度地缩小。据此，即能够不受微影的限制，将Si柱7a至7j间的距离、Si柱7a至7j间的直径予以高精确度地缩小。据此，能够谋求SRAM单元的高集积化。
[特征5]
同样地，如图1K、图1L所示，形成了通过ALD法所形成的带状SiN层16a、16b、及在该带状SiN层16a、16b上，具有直接残存有带状SiN层16a、16b的顶部形状的形状的带状遮罩材料层17a、17b。由于通过以该带状遮罩材料层17a、17b为遮罩进行SiN层16A、16B蚀刻，能够抑制RIE蚀刻时的牵涉到俯视观察时的加工尺寸的参差不齐的SiN层16A、16B侧面的蚀刻，因此能够不受微影的限制而将Si柱7a至7j的俯视观察时的直径高予以精确度地缩小。据此，即能够消除微影对于单元高集积化的限制，而进行单元设计。据此，能够谋求SRAM单元的高精度化、而且高集积化。
[特征6]
随着单元高集积化的推进，就会要求Si柱6a至6j的俯视观察时的直径、与Si柱6a至6j间距离的双方的高精度化与高密度化。相对于此，在本实施方式中，如图1D至图1O所示，可于X方向剖面上，将带状SiN层8a的两侧面上所形成的带状SiGe层12aa、12ab、18a、18b、与带状SiN层16a、16b、20a、20b的双方予以高精确度地形成为较窄。带状SiN层16a、16b、20a、20b的厚度的高精度化，牵涉到Si柱6a至6j的直径的高精度化。另外，带状SiGe层12aa、12ab、18a、18b的厚度的高精度化，牵涉到Si柱6a至6j间距离的高精度化。据此，能够谋求SRAM单元的高精度化与高集积化。
[特征7]
带状遮罩材料层15a、15b、17a、17b，当在SiGe层12a、12b、SiN层16A、16B通过RIE法蚀刻时，被蚀刻离子所撞击的部分会以较低的蚀刻速度被蚀刻。当带状遮罩材料层15a、15b、17a、17b为例如底边较上边更长的梯形时，在蚀刻期间，带状遮罩材料层15a、15b、17a、17b的底边部分会被蚀刻。据此，俯视观察时的带状遮罩材料层15a、15b、17a、17b的遮罩层端的位置即随着蚀刻时间而变化。据此，使得带状SiGe层12aa、12ab、带状SiN层16a、16b，于剖面观察时，不易形成为矩形。相对于此，在本实施方式中，在带状SiN层8a、带状遮罩材料层9a的两侧，形成垂直方向上具有相同厚度的SiGe层12a、12b、SiN层16A、16B。另外，形成使SiGe层12a、12b、SiN层16A、16B的顶部形状直接残存后的带状遮罩材料层15a、15b、17a、17b。据此，形成剖面为矩形的带状遮罩材料层15a、15b、17a、17b。另外，通过以剖面为矩形的带状遮罩材料层15a、15b、17a、17b为遮罩，将SiGe层12a、12b、SiN层16A、16B进行蚀刻，而形成剖面为矩形的带状SiGe层12aa、12ab、带状SiN层16a、16b。据此，能够谋求SRAM单元的高精度化、高集积化。
[特征8]
例如，如图1E至图1I所示，在属于带状SiGe层12aa、12ab的蚀刻遮罩的带状遮罩材料层15a、15b中，以覆盖带状SiN层8a、带状遮罩材料层9a的方式通过ALD法而堆积了SiGe层12。另外，堆积了SiO2层(未图示)。另外，通过CMP法，将SiO2层、与SiGe层12进行研磨以使其上表面位置成为带状遮罩材料层9a的上表面位置。通过此研磨，将SiGe层12的上部圆弧R1去除。通过此上部圆弧R1的去除，凹部14a、14b的形状即沿着SiGe层12ab的两侧面的带状遮罩材料层9a、与SiO2层13的侧面形状，而且朝垂直方向沿着等宽的带状SiGe层12ab的形状形成。因此，凹部14a、14b的剖面形状，形成为大致矩形。据此，使带状遮罩材料层15a、15b的剖面形状，于垂直方向上保持等宽的形状，整体观看时被设为大致矩形。此显示了可将通过以RIE法以带状遮罩材料层15a、15b为遮罩将SiGe层12a进行蚀刻所形成的带状SiGe层12aa、12ab，于俯视观察、剖面观察时都能够高精确度地形成。同样地，能够将带状SiN层16a、16b、20a、20b、带状SiGe层18a、18b予以高精确度地形成。
(第二实施方式)
以下参照图2A至图2F来说明具有本发明的第二实施方式的SGT的SRAM电路的制造方法。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。
如图2A所示，形成带状SiGe层60，该带状SiGe层60取代图1C所示的带状SiN层8a、遮罩材料层9a，最初以带状遮罩材料层61为蚀刻遮罩所形成。
接着，进行图1D至图1M所示的相同的步骤。据此，如图2B所示，在顶部上具有带状遮罩材料层61的带状SiGe层60的两侧，形成等宽的顶部上具有带状遮罩材料层63a、63b的带状SiN层62a、62b。接着，在带状SiN层62a、62b的两侧，形成等宽的顶部具有带状遮罩材料层65a、65b的带状SiGe层64a、64b。接着，在带状SiGe层64a、64b的两侧，形成顶部具有带状遮罩材料层67a、67b的带状SiN层66a、66b。
接着，进行图1N至图1T所示的相同的步骤。据此，如图2C所示，于遮罩材料层7上，形成俯视观察时顶部上具有正方形遮罩材料层71a、71b、71c、71d、71e、71f、71g、71h的正方形SiN层70a、70b、70c、70d、70e(未图示)、70f(未图示)、70g、70h(未图示)。
接着，进行与图1U、图1V相同的步骤。据此，如图2D所示，在N+层3c、P+层4c、4d上，形成顶部上具有遮罩材料层72a、72b、72c、72d、72e、72f、72g、72h的Si柱73a、73b、73c、73d、73e(未图示)、73f(未图示)、73g、73h(未图示)。
接着，如图2E所示，将遮罩材料层72b、72g、Si柱73b、73g予以去除。
接着，进行与图1Z至图1YY相同的步骤。据此，如图2F所示，在Si柱73a、73c、73d的下方，形成N层2ca、N+层3ca、3cb、P+层4ca。同样地，在Si柱73e、73f、73h的下方，形成N层2cb、N+层3da(未图示)、3db(未图示)、P+层4cb。接着，以包围Si柱73a至73h的方式，形成属于栅极绝缘层的HfO2层75。接着，以包围HfO2层75的方式形成栅极TiN层76a、76b、76c(未图示)、76d。接着，在Si柱73a、73d、73e、73h的顶部上，形成N+层78a、78c、78d(未图示)、78f(未图示)、及在Si柱73a、73d、73e、73h的顶部形成N+层77a、77c、77d(未图示)、77e(未图示)。同样地，在Si柱73c、73f的顶部上形成P+层78b、78e(未图示)，接着，在顶部形成P+层77b、77e(未图示)。接着，经由N+层3ca、P+层4ca的交界上、栅极TiN层76c上所形成的接触孔80a，通过所形成的金属层(未图示)，而进行N+层3ca、P+层4ca、与栅极TiN层76c的连接。同时，经由N+层3db、P+层4cb的交界上、栅极TiN层76b上所形成的接触孔81b，通过所形成的金属层(未图示)，而进行N+层3db、P+层4cb、与栅极TiN层76b的连接。接着，经由栅极TiN层76a上所形成的接触孔81a、与栅极TiN层76d上所形成的接触孔80b，而连接栅极TiN层76a、76d、与字符配线金属层WL。接着，经由在P+层78b、78e上所形成的接触孔82a、82b，而连接P+层78b、78e与电源配线金属层Vdd。接着，经由接触孔83a，连接N+层78c与接地配线金属层Vss1。同时，经由接触孔83b，而连接N+层78d与接地配线金属层Vss2。接着，经由接触孔84a，而连接N+层78a与反转位元输出配线金属层RBL。同时，经由接触孔84b，而连接N+层78f与位元输出配线金属层BL。据此，在P层基板1上形成六个的由SGT所构成的SRAM单元。
依据本实施方式的制造方法，可获得下列特征。
[特征1]
在第1实施方式中，如图1M所示，使用遮罩材料层7上所形成的五条带状SiN层8a、16a、16b、20a、20b而形成由八个SGT所构成的SRAM单元。相对于此，在本实施方式中，如图2B所示，可使用四条带状SiN层62a、62b、66a、66b，而形成六个的由SGT所构成的SRAM单元。据此，能够谋求步骤的简单化。
[特征2]
在本实施方式中，与第一实施方式同样地，Si柱73c、73d、及与Si柱73e、73f的外周相连的栅极TiN层76b、76c，在Si柱73c、73d间、与Si柱73e、73f间于栅极部分的侧面整体接触。另一方面，在Si柱73a、73h中，栅极TiN层76a、76d独立地形成。如此，栅极TiN层76b、76c在Si柱73c、73d间与Si柱73e、73f间的侧面整体接触，显示出能够将Si柱73c、73d间、与Si柱73e、73f间的距离，缩短至栅极HfO2层75、栅极TiN层76b、76c相加后的厚度的二倍。据此，能够谋求SRAM单元的高集积化。
[特征3]
通过使俯视观察时的带状SiGe层60的宽度不一致，能够使图2F所示的用以形成接触孔80a、80b的Si柱73a、73c间、及Si柱73f、73h间的距离最优选化。当用以形成接触孔80a、80b的区域有余裕时，将带状SiGe层60的宽度缩小。此外，当用以形成接触孔80a、80b的区域无余裕时，将带状SiGe层60的宽度增大。如此，通过配合接触孔80a、80b的形成的难易而改变带状SiGe层60的宽度，能够谋求最优选的SRAM单元的高集积化。
(第三实施方式)
以下参照图3A、图3B来说明具有本发明的第三实施方式的SGT的SRAM电路的制造方法。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。
进行图1A至图1Q的步骤。接着，如图3A所示，通过微影法与RIE蚀刻，去除俯视观察时图1Q中的SiN层16a上的区域的带状遮罩材料层27a、28a，而形成顶部上具有带状遮罩材料层27A、27B的带状SiN层28A、28B。同时，去除俯视观察时SiN层16b上的带状遮罩材料层27b、28b，而形成顶部上具有带状遮罩材料层27C、27D的带状SiN层28C、28D(未图示)。
接着，进行如图1S、图1T所示的步骤，如图3B所示，在遮罩材料层7上，形成俯视观察时正方形的遮罩材料层21aa、21ba、21ab、21bb、17ba、17ab、9aa、9ab、正方形的遮罩材料层20aa、20ab、20ba(未图示)、20bb(未图示)、16ab、8aa、8ab。此时，无图1S中的SiN层16aa、16bb、遮罩材料层17aa、17bb。接着，通过进行图1X至图1YY的步骤，在P层基板1上形成具有与第一实施方式相同结构的SRAM单元。
依据本实施方式的制造方法，可获得下列特征。
[特征1]
在第一实施方式中，在形成了Si柱6b、6i、遮罩材料层7b、7i之后，将该Si柱6b、6i、遮罩材料层7b、7i去除。此时，必须将垂直方向上具有高度的Si柱6b、6i，以蚀刻终点的位置成为与其它Si柱6a、6c、6d、6e、6f、6h、6j的底部的位置相同的方式，控制良好地进行蚀刻去除。相对于此，在本实施方式中，将第一实施方式中的图1Q所示的位于最上面的遮罩材料层27a、27b、28a、28b进行蚀刻即可。此时，蚀刻终点将会是属于蚀刻挡止部(stopper)的遮罩材料层7，而不会有如第一实施方式般的关于蚀刻终点的位置的控制性的问题。
[特征2]
在第一实施方式中，如图1V、图1W所说明，在形成了Si柱6a至6j之后将Si柱6b、6i去除，而作成接触孔47a、47b形成区域。相对于此，通过在形成了图1T中的正方形的遮罩材料层21aa、21ab、21ba、21bb、17aa、17ab、17ba、17bb、9aa、9ba、正方形的SiN材料层20aa、20ab、20ba、20bb、16aa、16ab、16ba、16bb、8aa、8ab之后，将正方形的遮罩材料层17aa、17bb、正方形的SiN材料层16aa、16bb予以去除，而可作成接触孔47a、47b形成区域。此外，通过在形成了图1U中的遮罩材料层7a、7b、7c、7d、7e、7f、7g、7h、7i、7j之后，将遮罩材料层7b、7i予以去除，而可作成接触孔47a、47b形成区域。相比于这些方法，在本实施方式中，其特征为：在形成了带状遮罩材料层27a、27b之后，通过微影法与RIE蚀刻，而去除了接触孔47a、47b形成区域上的带状遮罩材料层27a、27b、带状遮罩材料层28a、28b。
(第四实施方式)
以下参照图4A至图4C来说明使用了本发明的第四实施方式的SGT的SRAM电路的制造方法。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。
在进行了图1A所示的步骤之后，于遮罩材料层7上，整体形成SiGe层(未图示)与遮罩材料层(未图示)。接着，通过微影法与RIE蚀刻法，如图4A所示，形成于俯视观察时朝Y方向延伸的二条带状遮罩材料层90a、90b。接着，以带状遮罩材料层90a、90b为遮罩，将SiGe层进行RIE蚀刻，而形成朝Y方向延伸的带状SiGe层91a、91b。
接着，整体通过ALD法形成SiN层(未图示)。接着，进行图1D至图1I的步骤，如图4B所示，形成在带状遮罩材料层90a、90b的两侧所形成的带状遮罩材料层91aa、91ab、91ba、91bb、及位于该带状遮罩材料层91aa、91ab、91ba、91bb的下方而且与SiGe层91a、91b的两侧侧面邻接的带状SiN层92aa、92ab、92ba、92bb。带状遮罩材料层91ab与带状遮罩材料层91ba分离地形成。同样地，带状SiN层92ab与带状SiN层92ba分离地形成。
接着，如图4C所示，将带状遮罩材料层90a、90b、与带状SiGe层91a、91b予以去除。据此，在遮罩材料层7上，形成于俯视观察时朝Y方向延伸的带状遮罩材料层91aa、91ab、91ba、91bb、及带状SiN层92aa、92ab、92ba、92bb。接着，通过进行图2C至图2F的步骤，而形成与图2F相同的六个的由SGT所构成的SRAM单元。
依据本实施方式的制造方法，可获得下列特征。
[特征1]
在第二实施方式中，在带状SiGe层60的两侧，重复进行三次带状柱形成步骤，而形成了带状SiN层62a、62b、66a、66b、带状SiGe层64a、64b。相对于此，在本实施方式中，在同时形成的带状SiGe层91a、91b的两侧，仅进行一次带状材料层形成步骤，而形成了带状SiN层92aa、92ab、92ba、92bb。据此，能够谋求步骤的简单化。
[特征2]
通过使俯视观察时的带状SiN层92ab、92ba间的宽度与带状SiGe层91a、91b的宽度不一致，能够使图2F所示的用以形成接触孔80a、80b的Si柱73a、73c间、及Si柱73f、73h间的距离最优选化。当用以形成接触孔80a、80b的区域有余裕时，将带状SiN层92ab、92ba间的宽度设为较带状SiGe层91a、91b的宽度更小。此外，当用以形成接触孔80a、80b的区域无余裕时，将带状SiN层92ab、92ba间的宽度，设为较带状SiGe层91a、91b的宽度更大。如此，通过配合接触孔80a、80b的形成的难易而改变带状SiN层92ab、92ba间的宽度，能够谋求最优选的SRAM单元的高集积化。
(第五实施方式)
以下参照图5A至图5E来说明本发明的第五实施方式的SGT逻辑电路的制造方法。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。
例如，在微处理器装置中，在相同的半导体芯片(chip)上，形成有SRAM电路、及逻辑电路。在第二实施方式中，在SRAM单元区域形成有于朝Y方向延伸的四条顶部具有带状遮罩材料层63a、63b、67a、67b的带状SiN层62a、62b、66a、66b。同样地，在第四实施方式中，在SRAM单元区域，形成有朝Y方向延伸的四条顶部具有带状遮罩材料层91aa、91ab、91ba、91bb的带状SiN层92aa、92ab、92ba、92bb。在形成这些的同时，在逻辑电路区域中，如图5A所示，形成同样顶部具有带状遮罩材料层94aa、94ab、94ba、94bb的带状SiN层95aa、95ab、95ba、95bb。
接着，如图5B所示，将带状遮罩材料层94aa、带状SiN层95aa予以去除。
接着，如图5C所示，将俯视观察时带状遮罩材料层94ab、94ba、94bb、带状SiN层95ab、95ba、95bb的上下部分予以去除，而形成顶部具有带状遮罩材料层94AB、94BA、94BB的带状SiN层95AB、95BA、95BB。
接着，以带状遮罩材料层94AB、94BA、94BB、带状SiN层95AB、95BA、95BB为遮罩将遮罩材料层7进行蚀刻，而形成带状遮罩材料层7A、7B、7C。接着，如图5D所示，以带状遮罩材料层94AB、94BA、94BB、带状SiN层95AB、95BA、95BB、与带状遮罩材料层7A、7B、7C的任一者或整层为遮罩，将i层6、与P+层93的上部进行蚀刻，而形成带状Si柱97a、97b、97c。接着，与第二实施方式、及第四实施方式的步骤对等地在P层基板1上，于俯视观察时，以包围带状Si柱97a、97b、97c的方式形成由P层基板1、及N层2A、及P+层93a所构成的Si柱台96。
接着，如图5E所示，与第二实施方式、及第四实施方式的步骤平行地，形成：包围Si柱台96与带状Si柱97a、97b、97c的底部的SiO2层34；包围带状Si柱97a、97b、97c的侧面的栅极HfO2层75；包围栅极HfO2层75的侧面的栅极TiN层100；包围栅极TiN层100的SiO2层41；位于SiO2层41上而且包围Si柱97a、97b、97c的顶部的外周的SiN层42；位于Si柱97a、97b、97c的顶部的P+层102a、102b、102c；位于P+层102a、102b、102c上的P+层101a、101b、101c；覆盖P+层101a、101b、101c的SiO2层46、50；从SiO2层50相连至P+层93a上表面的接触孔103b；从SiO2层50相连至栅极TiN层100上表面的接触孔103a；从SiO2层50相连至P+层101a、101b、101c上表面的接触孔103c、103d、103e；经由接触孔103a而相连至栅极TiN层100的栅极配线金属层G；经由接触孔103b而与P+层93a相连的汲极配线金属层D；经由接触孔103c、103d、103e而与P+层101a、101b、101c相连的源极配线金属层S；及在其上方的SiO2层52、54。据此，与SRAM电路同时地在相同P层基板1上的逻辑电路区域中，形成并联连接有三个SGT的电路。接触孔103a、103b形成于在俯视观察时已被去除带状遮罩材料层94aa、带状SiN层95aa后的区域。
依据本实施方式的制造方法，可获得下列特征。
[特征1]
在本实施方式中，形成为带状Si柱97a、97b、97c上所形成的SGT的栅极TiN层100在侧面整体接触。此时，栅极TiN层100若将其厚度薄化至发挥作为栅极层的功能的最小厚度，则三条带状Si柱97a、97b、97c上所形成的三个SGT将细密地形成。另外，为了形成此细密的三个SGT，于俯视观察时，已被去除带状遮罩材料层94aa、带状SiN层95aa后的区域，将被有效地利用作为供栅极配线金属层G、汲极配线金属层D连接之用的接触孔103a、103b形成区域。据此，形成高密度的逻辑SGT电路。
[特征2]
可将本实施方式中的高密度逻辑电路中的包含带状Si柱97a、97b、97c形成的大部分步骤，设为与第二实施方式、第四实施方式中所说明的步骤相同。据此，能够在相同P层基板1上，同时而且以较少的步骤形成高密度的SRAM电路与高密度的逻辑电路。另外，在本实施方式的说明中，使用与SRAM电路相同的材料层说明了逻辑电路的栅极HfO2层75、与栅极TiN层100。相对于此，为了逻辑电路、与SRAM电路的动作最优选化，也可将逻辑电路的栅极HfO2层75、栅极TiN层100更换为SRAM电路。若从整体的步骤数观之，步骤数因为此变更而导致的增加对于成本增加的影响不大。
[特征3]
在本实施方式的说明中，虽在一个电路区域中，形成了顶部上具有朝Y方向延伸的四条带状遮罩材料层94aa、94ab、94ba、94bb的带状SiN层95aa、95ab、95ba、95bb，但也可在此电路区域中以朝X方向邻接的方式形成顶部上具有同样朝Y方向延伸的四条带状遮罩材料层的带状SiN层。据此，可形成由顶部上具有朝Y方向延伸的八条带状遮罩材料层的带状SiN层所构成的新的电路区域。在此新的电路区域之中，通过选择要去除的带状遮罩材料层、带状SiN层，可形成新的高密度的逻辑电路。同样地，通过朝Y方向也扩增电路区域，可形成新的高密度的逻辑电路。
[特征4]
在本实施方式的说明中，虽在一个电路区域中，形成了顶部上具有朝Y方向延伸的四条带状遮罩材料层94aa、94ab、94ba、94bb的带状SiN层95aa、95ab、95ba、95bb，但也可形成顶部上具有朝X方向延伸的四条带状遮罩材料层94aa、94ab、94ba、94bb的带状SiN层95aa、95ab、95ba、95bb而形成逻辑电路。此点将可增大电路设计的弹性，而牵涉到逻辑电路区域的高集积化。
(第六实施方式)
以下参照图6A至图6C来说明使用了本发明的第六实施方式的SGT的反相器电路的方法。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。
在逻辑电路区域中，如图5A所示，形成顶部具有带状遮罩材料层94aa、94ab、94ba、94bb的带状SiN层95aa、95ab、95ba、95bb(可朝Y方向平行排列地形成)。接着，如图6A所示，将带状遮罩材料层94ab、带状SiN层95ab予以去除。图5A中的P+层93，于俯视观察时，以带状SiN层95aa与SiN层95ba的中间为交界，于SiN层95aa侧形成带状N+层93aa，且于SiN层95ba、95bb侧形成带状P+层93bb。
接着，进行与图5D所说明的相同的步骤，如图6B所示，形成顶部具有带状遮罩材料层7D、7B、7C的带状Si柱97d、97b、97c、及俯视观察时包围带状Si柱97d、97b、97c，由P层基板1、N层2a、N+层93A、P+层93B所构成的Si柱台96a。
接着，如图6C所示，与第二实施方式、及第四实施方式的步骤平行地形成：包围Si柱台96a与带状Si柱97d、97b、97c的底部的SiO2层34；包围Si柱97d、97b、97c的侧面的栅极HfO2层105；包围栅极HfO2层105的侧面的栅极TiN层106；包围栅极TiN层106的SiO2层41；位于SiO2层41上且包围Si柱97d、97b、97c的顶部的外周的SiN层42；位于Si柱97d、97b、97c的顶部的N+层107a、P+层107b、107c；位于N+层107a、P+层107b、107c上的N+层108a、P+层108b、108c；覆盖N+层108a、P+层108b、108c的SiO2层46、50；从SiO2层50相连至N+层93A与P+层93B的交界上表面的接触孔109c；从SiO2层50相连至栅极TiN层106上表面的接触孔109b；从SiO2层50相连至N+层108a上表面的接触孔109a；相连至P+层108b、108c上表面的接触孔109d、109e；经由接触孔109b而相连至栅极TiN层106的输入配线金属层Vin；经由接触孔109c而与N+层93A、P+层93B相连的输出配线金属层Vout；经由接触孔109a而与N+层108a相连的接地配线金属层Vss；经由接触孔109d、109e而与P+层108b、108c相连的电源配线金属层Vdd；及位于其上方的SiO2层52、54。另外，Si柱97b、97c间的栅极TiN层106，在垂直方向上，于栅极区域侧面的整体邻接地形成。据此，与SRAM电路同时，在相同P层基板1上的逻辑电路区域中，形成三个SGT所形成的反相器电路。接触孔109a、109c形成于俯视观察时已被去除带状遮罩材料层94ab、带状SiN层95ab后的区域。
依据本实施方式的制造方法，可获得下列特征。
[特征1]
在本实施方式中，形成为带状Si柱97b、97c上所形成的SGT的栅极TiN层106在侧面整体接触。此时，栅极TiN层106若将其厚度薄化至发挥作为栅极层的功能的最小厚度，则二条带状Si柱97b、97c上所形成的二个SGT将细密地形成。另外，为了形成此细密的二个SGT，于俯视观察时已被去除带状遮罩材料层94ab、带状SiN层95ab后的区域，即被有效地利用作为供输入配线金属层Vout连接之用的接触孔109c、供输出配线金属层Vin连接之用的接触孔109b的形成区域。据此，形成高密度的反相器SGT电路。
[特征2]
可将本实施方式中的高密度反相器电路中的包含带状Si柱97d、97b、97c形成的大部分步骤，设为与第二实施方式、第四实施方式中所说明的形成SRAM电路的步骤相同。据此，能够在相同P层基板1上，同时而且以较少的步骤形成高密度的SRAM电路与高密度的反相器电路。另外，在本实施方式的说明中，使用与SRAM电路相同的材料层说明了反相器电路的栅极HfO2层105、与栅极TiN层106。相对于此，为了反相器电路、与SRAM电路的动作最优选化，也可将反相器电路的栅极HfO2层105、栅极TiN层106更换为SRAM电路。若从整体的步骤数观之，步骤数因为此变更所导致的增加对于成本增加的影响不大。
[特征3]
与第五实施方式的差异，只是改变了Si柱台96a的N+层93A、P+层93B、与要去除的带状遮罩材料层94ab、带状SiN层95ab。此点显示了在相同的P层基板1上，同时形成高密度的SRAM电路、并联连接有三个SGT的高密度SGT、及高密度反相器SGT电路。
[特征4]
在本实施方式的说明中，虽已说明了使用并联连接的二个N通道SGT作为驱动用的情形，但也可通过去除带状遮罩材料层94ba、带状SiN层96ba的方法，而同时形成并联连接有二个P通道SGT的高密度反相器电路作为负载用。
[特征5]
在本实施方式的说明中，虽在一个电路区域中，形成了顶部上具有朝Y方向延伸的四条带状遮罩材料层94aa、94ab、94ba、94bb的带状SiN层95aa、95ab、95ba、95bb，但也可在此电路区域中，以朝向X方向邻接的方式，形成顶部上具有同样朝Y方向延伸的四条带状遮罩材料层的带状SiN层。据此，即可形成由顶部上具有朝Y方向延伸的八条带状遮罩材料层的带状SiN层所构成的新的电路区域。在此新的电路区域之中，通过选择要去除的带状遮罩材料层、带状SiN层，可形成新的高密度的逻辑电路。同样地，通过朝Y方向也扩增电路区域，可形成新的高密度的逻辑电路。
(第七实施方式)
以下参照图7A至图7D来说明使用了本发明的第七实施方式的SGT的反相器电路的方法。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。
在进行了图1A所示的步骤之后，于遮罩材料层7上，整体形成SiN层(未图示)与遮罩材料层(未图示)。接着，通过微影法与RIE蚀刻法，如图7A所示，形成于俯视观察时朝Y方向延伸的二条带状遮罩材料层115a、115b。接着，以带状遮罩材料层115a、115b为遮罩，将SiN层进行RIE蚀刻，而形成朝Y方向延伸的带状SiN层116a、116b。
接着，整体通过ALD法形成SiGe层(未图示)。接着，进行图1D至图1I的步骤。如图7B所示，形成：在带状遮罩材料层115a、115b的两侧所形成的带状遮罩材料层117aa、117ab、117ba、117bb；位于该带状遮罩材料层117aa、117ab、117ba、117bb的下方而且与SiN层116a、116b的两侧侧面邻接的带状SiGe层118aa、118ab、118ba、118bb。带状遮罩材料层117ab与带状遮罩材料层117ba分离地形成。同样地，带状SiGe层118ab与带状SiGe层118ba分离地形成。
接着，如图7C所示，使用图1N中所说明的相同的方法，在带状遮罩材料层117aa、117bb的外侧，形成带状遮罩材料层119a、119c。同时，在带状遮罩材料层117ab、117ba间形成带状遮罩材料层119b。接着，在带状遮罩材料层119a、119b、119c的下方形成带状SiN层120a、120b、120c。此时，较优选为将带状SiN层120b的宽度、带状SiN层116a、116b的宽度、带状SiN层120a、120c的宽度设为相同。
接着，如图7D所示，将带状遮罩材料层117aa、117ab、117ba、117bb、带状SiGe层118aa、118ab、118ba、118bb予以去除。据此，在遮罩材料层7上，形成于俯视观察时朝Y方向延伸的带状遮罩材料层115a、115b、119a、119b、119c、与带状SiN层116a、116b、120a、120b、120c。接着，通过进行图1P至图1YY的步骤，形成与图1YY相同的八个的由SGT所构成的SRAM单元。
依据本实施方式的制造方法，可获得下列特征。
在第一实施方式中，在带状SiN层8a的两侧，重复进行四次带状柱形成步骤，而形成了带状SiN层8a、16a、16b、20a、20b、带状SiGe层12aa、12ab、18a、18b。相对于此，在本实施方式中，在同时形成的带状SiN层116a、116b的两侧，仅进行二次带状材料层形成步骤而形成了带状SiN层116a、116b、120a、120b、120c。据此，能够谋求步骤的简单化。
(第八实施方式)
以下参照图8A、图8B来说明使用了本发明的第八实施方式的SGT的反相器电路的方法。(a)为俯视图，(b)为沿着(a)的X-X’线的剖面结构图，(c)为沿着(a)的Y-Y’线的剖面结构图。
进行图1A至图1C的步骤，形成宽度较带状遮罩材料层9a、带状SiN层8a更宽的带状遮罩材料层9AA、带状SiN层8AA于遮罩材料层7上。接着，之后，进行图1D至图1N的步骤。据此，如图8A所示，在带状遮罩材料层9AA、带状SiN层8AA的两侧，形成带状遮罩材料层15a、15b、17a、17b、19a、19b、21a、21b、带状SiGe层12aa、12ab、18a、18b、带状SiN层16a、16b、20a、20b于遮罩材料层7上。
接着，通过进行第IO图至图1W的步骤，如图8B所示，于俯视观察时，Si柱7a、7d、7e、7f、7g、7j为圆形，相对于此，Si柱7C、7H则为椭圆形或细长形。接着，之后，通过进行图1X至图1YY的步骤，可在P层基板1上形成SRAM单元。此时，Si柱7CC、7HH的剖面面积，较Si柱7a、7d、7e、7f、7g、7j的剖面面积更大。
依据本实施方式的制造方法，可获得下列特征。
[特征1]
由于可易于将形成负载SGT的朝Y方向排列的Si柱7CC、7HH的剖面面积，设为较形成驱动及选择SGT的Si柱7a、7d、7e、7f、7g、7j的剖面面积更大，因此能够增大流动于负载SGT的电流。据此，即能够增大SRAM单元的动作裕度(margin)。此外，同样地，可使形成驱动SGT的Si柱7d、7g的俯视形状为椭圆形或细长形状而增大剖面面积，而增大驱动电流。如此，通过将所指定的Si柱的剖面设为椭圆形或细长形，能够易于抑制单元面积的增加，而能够提升性能。
[特征2]
同样地，对于图2A-2F所示的第二实施方式，也同样地可增大流动于形成于Si柱73c、73f的负载SGT的电流。同样地，也可适用于Si柱73a、73d、73e、73h。对于图4A-4C所示的第四实施方式，也同样地适用。上述共通之处，在于通过改变同时形成的朝Y方向延伸的用以形成Si柱的带状遮罩材料层的宽度，而可依照设计要求将Si柱的俯视形状设为圆形、椭圆形、或细长形。此也适用于其它实施方式。
另外，在本发明的实施方式中，虽于一个半导体柱形成了一个SGT，但本发明也可适用于形成二个以上的电路形成上。
此外，在第一实施方式中，遮罩材料层7通过SiO2层、氧化铝(Al2O3，以下称为AlO)层、SiO2层所形成。另外，堆积了氮化硅(SiN层)层8。另外，堆积了由SiO2层所构成的遮罩材料层9。另外，堆积了由SiN层所构成的遮罩材料层10。这些遮罩材料层7、9、10、SiN层8，若为符合本发明的目的的材料，也可使用含有由单层或多层所构成的有机材料或无机材料的其它材料层。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，如图1D所示，整体通过ALD法，以覆盖遮罩材料层7、8a、9a的方式形成了SiGe层12。此SiGe层12若为符合本发明的目的的材料，也可使用含有由单层或多层所构成的有机材料或无机材料的其它材料层。此点在带状SiGe层18a、18b中也复相同。此外，带状SiGe层12aa、12ab、带状SiGe层18a、18b的材料母体也可不同。此点在本发明的其它实施方式中也复相同。
此外，第一实施方式中的带状遮罩材料层15a、15b、17a、17b、19a、19b、21a、21b、与带状遮罩材料层16a、16b、20a、20b，若为符合本发明的目的的材料，则可使用含有由单层或多层所构成的有机材料或无机材料的其它材料层。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，带状遮罩材料层9a、15a、15b、17a、17b、19a、19b、21a、21b的各者的上表面虽形成为与底部的位置相同，但若符合本发明的目的，则各者的上表面与底部的位置也可在垂直方向上为不同。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，带状遮罩材料层9a、15a、15b、17a、17b、19a、19b、21a、21b的厚度、及形状，会因为CMP所进行的研磨、及RIE蚀刻、清洗而变化。此变化若为符合本发明的目的的程度内，则无问题。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，图1Q至图1S所示的SiO2层22、SiN层24、带状SiGe层25、SiN层所形成的带状遮罩材料层26、带状遮罩材料层27a、27b、28a、28b，若为符合本发明的目的的材料，则可使用由单层或多层所构成的有机材料或无机材料的材料层。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，去除了Si柱6b、6i。如此，也可配合电路设计，将所形成的Si柱6a至6j的任一者，通过微影法、蚀刻予以去除。在SRAM单元电路以外的电路中，也可配合电路设计将暂时形成的Si柱予以去除。此外，如第四实施方式所示，可将带状遮罩材料层27a、27b、28a、28b的俯视观察时任意的区域进行蚀刻，不形成Si柱6a至6j的任一者。本实施方式所提供的方法，也可应用于SRAM单元电路以外的电路形成。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，如图1Z所示，使用了TiN层40a、40b、40c、40d作为栅极金属层。此TiN层40a、40b、40c、40d，若为符合本发明的目的的材料，则可使用由单层或多层所构成的材料层。TiN层40a、40b、40c、40d可通过至少具有所期望的工作函数的单层或多层金属层等的导体层所形成。也可在其外侧，形成例如W层等其它导电层。此时，W层进行连结栅极金属层的金属配线层的作用。除W层以外，也可使用单层、或多层金属层。此外，虽使用HfO2层35作为栅极绝缘层、使用TiN层40a、40b、40c、40d作为栅极材料层，但这些各者也可使用由单层或多层所构成的其它材料层，此点在本发明的其它实施方式中也复相同。
本实施方式中的X方向与Y方向，不需要正交。若为符合作为电路的功能，X方向与Y方向也可偏离直角。
在第五实施方式中，形成了俯视观察时矩形的带状Si柱97a、97b、97c。带状Si柱97a、97b、97c俯视观察时的形状，也可为圆形、椭圆、正方形等其它形状。第六实施方式中也复相同。此外，依电路区域的不同，这些形状也可按照电路设计的要求，选择任意形状。同样地，第一实施方式中的SRAM单元的Si柱6a至6j的俯视观察时的形状，不仅圆形，也可为椭圆。此椭圆的长轴及短轴，在X方向及Y方向上也可不一致。此外，也可按照逻辑电路设计，在逻辑电路区域混合地形成俯视观察时形状不同的Si柱。这些各点，在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，接续Si柱6a至6j的底部而形成了N+层3a、3b、3c、3d、P+层4a、4b。也可在N+层3a、3b、3c、3d、P+层4a、4b上表面，形成金属、硅化物等合金层。此外，也可在Si柱6a至6j的底部的外周，形成例如通过磊晶结晶成长法所形成的含有供体、或受体杂质原子的P+层、或N+层，而形成SGT的源极或汲极杂质区域。此时，也可在与通过磊晶结晶成长法所形成的N+层或P+层邻接的Si柱内部，形成或不形成N+层或P+层。或者，也可与P+层、N+层邻接，设置平行于P层基板1而延伸的金属层、或合金层。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，如图1XX所示，使用选择磊晶结晶成长法，而形成了N+层43a、43c、43d、43e、43f、43h、P+层43b、43g。接着，通过热扩散在Si柱6a至6j的顶部，形成了N+层44a、44c、44d、44e、44f、44h、P+层44b、44g。通过选择磊晶结晶成长法所形成的N+层43a、43c、43d、43e、43f、43h、P+层43b、43g为单结晶层，因此即使无通过热扩散在Si柱6a至6j的顶部所形成的N+层44a、44c、44d、44e、44f、44h、P+层44b、44g，也成为SGT的源极、或汲极。如上所述，连接于Si柱6a至6j的顶部或底部的N+层、P+层的形成方法，若为获得作为源极或汲极的功能，则也可通过在此所记载的方法以外的方法来形成。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，通过选择磊晶结晶成长法而进行了图1XX所示的N+层43a、43c、43d、43e、43f、43h、P+层43b、43g的形成。这些N+层43a、43c、43d、43e、43f、43h、P+层43b、43g的形成，也可进行通常的磊晶结晶成长法，之后通过微影法与蚀刻来形成。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，虽已于P层基板1上形成了SGT，也可使用SOI(SiliconOn Insulator，绝缘体上硅薄膜)基板以取代P层基板1。或者，若为进行作为基板的作用，也可使用其它材料基板。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，虽已说明了在Si柱6a至6j的上下，使用具有相同极性的导电性的N+层44a、44c、44d、44e、44f、44h、P+层44b、44g与N+层3a、3b、3c、3d、P+层4a、4b而构成源极、汲极的构成的SGT，但本发明也可应于于具有不同极性的源极、汲极的通道型SGT。此点在本发明的其它实施方式中也复相同。
此外，在第一实施方式中，在形成栅极栅极HfO2层35、栅极TiN层40a、40b、40c、40之后，形成了N+层43a、43c、43d、43e、43f、44a、44c、44d、44e、44f、44h、P+层43b、43g、44b、44g。相对于此，也可在形成N+层43a、3c、43d、43e、43f、44a、44c、44d、44e、44f、44h、P+层43b、43g、44b、44g之后，形成栅极栅极HfO2层35、栅极TiN层40a、40b、40c、40d。此点在本发明的其它实施方式中也复相同。
此外，在上述各实施方式中，说明了使用Si(硅)作为通道、源极、汲极等半导体区域的例子。然而，不限定于此，本发明的技术思想，也可应用于使用了如SiGe般含有Si的半导体材料、或Si以外的半导体材料的柱状半导体装置。
此外，在第一实施方式中，Si柱6a至6j虽通过单体的Si层而形成，但也可层叠由垂直方向上不同的半导体母体所构成的半导体层而形成SGT的通道。此点在本发明的其它实施方式中也复相同。
此外，在纵型NAND(反及)型快闪内存(flash memory)电路中，以半导体柱为通道，朝垂直方向形成多段由包围该半导体柱的通道氧化层、电荷蓄积层、层间绝缘层、控制导体层所构成的内存单元。在这些内存单元的两端的半导体柱中，具有对应源极的源极线杂质层、及对应汲极的位元线杂质层。此外，相对于一个内存单元，若该两侧的内存单元的一方为源极，则另一方则发挥作为汲极的作用。如此，纵型NAND型快闪内存电路为SGT电路的一种。因此，本发明也可应用于与NAND型快闪内存电路的混合电路。
本发明在不脱离本发明的广义的精神与范围下，也可进行各种实施方式及变更。此外，上述的实施方式，是用以说明本发明的一实施例，非限定本发明的范围。上述实施例及变形例可任意地组合。另外，视需要，除上述实施方式的构成要件的一部分以外，也均属本发明的技术思想的范围内。
[产业上的可利用性]
依据本发明的柱状半导体装置的制造方法，可获得高密度的柱状半导体装置。
附图标记说明
1 P层基板
1a SiO2基板
2、2a、2b、2A N层
3、3a、3b、3c、3d、43a、43c、43d、43e、43f、43g、43h、44a、44c、44d、44e、44f、44g、44h、66a、66c、66d、66f、93A、107a、108a N+层
3A、3B、93aa 带状N+层
4A、93bb 带状P+层
4、4a、4c、4d、5、5a、43b、43g、44b、44g、66b、66e、93a、93B、101a、101b、101c、102a、102b、102c、107b、107c、108b、108c P+层
6 i层
7、8、9、10、26、7a、7b、7c、7d、7e、7f、7g、7h、7i、7j、30a、30b、30c、30d、31a、31b、31c、31d、38a、38b、38c、38d、60a、60b、60c、60d、60e、60f 遮罩材料层
7A、7B、7C、7CC、7HH、9a、10a、15a、15b、17a、17b、19a、19b、21a、21b、26、27a、27b、27A、27B、27C、27D、33a、33b、15A、15B、17A、17B、81、83a、83b、85a、85b、87a、87b、90a、90b、91aa、91ab、91ba、91bb、94aa、94ab、94ba、94bb、94AB、94BA、94BB、115a、115b、117aa、117ab、117ba、117bb、119a、119b、119c 带状遮罩材料层
9Aa、9Ab、17Aa、17Ab、17Ba、17Bb 正方形遮罩材料层
8、16、16A、16B、24、42 SiN层
8a、16a、16b、16A、16B、20a、20b、24a、24b、28a、28b、82a、82b、86a、86b、92aa、92ab、92ba、92bb、95aa、95AB、95BA、95BB、116a、116b、120a、120b、120c 带状SiN层
8Aa、8Ab、16AA、16AB、16BA、16BB 正方形SiN层
12、12a、12b、18a、18b SiGe层
12aa、12ab、18a、18b、25、12Aa、12Ab、80、91a、91b、118aa、118ab、118ba、118bb 带状SiGe层
6a、6b、6c、6C、6d、6e、6f、6g、6h、6H、6g、6j、73a、73b、73c、73d、73e、73f、73g、73hSi柱
97a、97b、97c 带状Si柱
5a、5b、96、96a Si柱台
13、13a、13b、13ba、22、22a、22b、32a、32b、34、46、48、50、52、54 SiO2层
R1、R2 圆弧
14a、14b、14A、14B、106 凹部
8aa、8ab、9aa、9ab、16aa、16ba、16bb、17aa、17ba、17bb、20aa、20ba、20bb、21aa、21ba、21bb 正方形遮罩材料层
6a、6b、6c、6d、6e、6f、6h、6i、6j、61a、61b、61c、61d、61e、60f、61a、61b、61c、61d、61e、61f Si柱
35、63、75、105 HfO2层
40a、40b、40c、40d、65a、65b、65c、65d、100、106 TiN层
47a、47b、49a、49b、51a、51b、51c、51d、53a、53b、55a、55b、69a、69b、71a、71b、73a、73b、74a、74b、103a、103b、103c、103d、103e、109a、109b、109c、109d、109e 接触孔
WL 字符配线金属层
BL 位元配线金属层
RBL 反转位元配线金属层
Vss1、Vss2 接地配线金属层
Vdd 电源配线金属层
C1、C2 连接配线金属层
D 汲极配线金属层
S 源极配线金属层
G 栅极配线金属层
Vdd 电源配线金属层
Vss 接地配线金属层
Vin 输出配线金属层
Vout 输入配线金属层。

Claims (29)

1.一种柱状半导体装置的制造方法，在基板上形成由六个或八个SGT(环绕栅极晶体管)构成一个单元区域的SRAM(静态随机存取内存)电路，该制造方法包含下列步骤：
在半导体层上形成第一材料层的步骤；
在前述单元区域中，于前述第一材料层上，形成于俯视观察时朝第一方向彼此平行而且分离的四条或五条带状的第一遮罩材料层的步骤；
在前述带状的第一遮罩材料层的下方或上方，于前述单元区域中，在形成有于俯视观察时正交于前述第一方向而且彼此平行且分离的二条带状的第二遮罩材料层的状态下，
在前述带状的第一遮罩材料层、与前述带状的第二遮罩材料层重叠的部分，形成由前述第一材料层、前述带状的第一遮罩材料层、前述带状的第二遮罩材料层的一部分或全部所构成的第三遮罩材料层的步骤；
以前述第三遮罩材料层为遮罩，将前述半导体层进行蚀刻，而形成排列于第一线上的第一组半导体柱、及排列在平行于前述第一线的第二线上的第二组半导体柱的步骤；
且形成下列配置：在前述第一组半导体柱内的前述第一线上的其中一端具有第一半导体柱，在前述第二组半导体柱内的前述第二线上而且与前述其中一端相反的端具有第二半导体柱，且具有以与前述第一线正交的通过前述第一半导体柱的中心的第一中心线、与前述第二线交会的点为中心的第三半导体柱，
具有以与前述第二线正交的通过前述第二半导体柱的中心的第二中心线、与前述第一线交会的点为中心的第四半导体柱，且具有在前述第一线上具有中心而且与前述第四半导体柱相邻的第五半导体柱，且具有在前述第二线上具有中心而且与前述第三半导体柱相邻的第六半导体柱；
且形成下列配置：在俯视观察时，于前述第六半导体柱的二条平行于前述第一中心线的外周切线的内侧所延长而得的第一带区域之中，具有至少一部分重叠且未具有前述第一组半导体柱的第一无半导体柱区域，于前述第五半导体柱的二条平行于前述第二中心线的外周切线的内侧所延长而得的第二带区域之中，具有至少一部分重叠且未具有前述第二组半导体柱的第二无半导体柱区域；
以包围前述第一组半导体柱、及前述第二组半导体柱的方式形成栅极绝缘层的步骤；
形成第一栅极导体层、第二栅极导体层、第三栅极导体层及第四栅极导体层的步骤，该第一栅极导体层是包围前述第三半导体柱、前述第六半导体柱的前述栅极绝缘层且相连而成，该第二栅极导体层是包围前述第四半导体柱、前述第五半导体柱的前述栅极绝缘层且相连而成，该第三栅极导体层是包围前述第一半导体柱的前述栅极绝缘层而成，该第四栅极导体层是包围前述第二半导体柱的前述栅极绝缘层而成；
将连接第一杂质区域与前述第一栅极导体层的第一接触孔形成于前述第一无半导体柱区域上，且将连接第二杂质区域与前述第二栅极导体层的第二接触孔形成于前述第二无半导体柱区域上，其中，前述第一杂质区域为相连于前述第一组半导体柱的底部所形成，前述第二杂质区域为相连于前述第二组半导体柱的底部所形成；
前述第一栅极导体层在垂直方向上，与前述第三半导体柱和前述第六半导体柱的第一通道区域的侧面整体邻接地形成，而前述第二栅极导体层在垂直方向上，与前述第四半导体柱和前述第五半导体柱的第二通道区域的侧面整体邻接地形成。
2.根据权利要求1所述的柱状半导体装置的制造方法，其中，在形成通过八个前述SGT构成一个单元区域的前述SRAM电路的步骤中，
于俯视观察时朝前述第一方向彼此平行而且分离的五条前述带状第一遮罩材料层内的中央的一条中央带状第一遮罩材料层、与正交于前述第一方向而且彼此平行而且分离的二条前述带状第二遮罩材料层相重叠的二个重叠区域中，通过与形成前述第一半导体柱、前述第二半导体柱、前述第三半导体柱、前述第四半导体柱、前述第五半导体柱、前述第六半导体柱相同的步骤，形成第七半导体柱和第八半导体柱。
3.根据权利要求1所述的柱状半导体装置的制造方法，其中，在形成前述第一组半导体柱和前述第二组半导体柱的同时，在前述第一无半导体柱区域、与前述第二无半导体柱区域形成第九半导体柱和第十半导体柱，之后，将前述第九半导体柱和前述第十半导体柱去除，而形成前述第一无半导体柱区域和前述第二无半导体柱区域。
4.根据权利要求1所述的柱状半导体装置的制造方法，其中，在前述第一组半导体柱和前述第二组半导体柱的形成步骤之前，将前述第一无半导体柱区域和前述第二无半导体柱区域的前述第一材料层、前述带状的第一遮罩材料层、前述带状的第二遮罩材料层中的任一层或全部予以去除，而形成前述第一无半导体柱区域和前述第二无半导体柱区域。
5.根据权利要求1所述的柱状半导体装置的制造方法，其中，在形成前述带状的第一遮罩材料层的步骤中至少具有下列步骤：
在前述第一材料层上，形成在俯视观察时朝正交于前述第一方向的方向延伸，且在其顶部上具有第一带状材料层的第二带状材料层的步骤；
以覆盖整体的方式从下方起形成第二材料层、第三材料层的步骤；
进行平滑化以使前述第二材料层和前述第三材料层的上表面位置成为前述第一带状材料层的上表面位置的步骤；
在经平滑化后的前述第二材料层的顶部，形成被经过平滑化后的前述第三材料层和前述第一带状材料层的侧面所包夹的第三带状材料层的步骤；
将经平滑化后的前述第三材料层予以去除的步骤；
以前述第一带状材料层和前述第三带状材料层为遮罩，将前述第二材料层进行蚀刻，而形成与前述第二带状材料层的两侧侧面邻接的第四带状材料层的步骤；
以覆盖整体的方式从下方起形成第四材料层和第五材料层的步骤；
进行平滑化以使前述第四材料层和前述第五材料层的上表面位置成为前述第一带状材料层的上表面位置的步骤；
在经平滑化后的前述第四材料层的顶部，形成被经过平滑化后的前述第五材料层和前述第三带状材料层的侧面所包夹的第五带状材料层的步骤；
将前述第五材料层予以去除的步骤；
以前述第一带状材料层、前述第三带状材料层和前述第五带状材料层为遮罩，将前述第四材料层进行蚀刻，而形成与前述第四带状材料层的侧面邻接的第六带状材料层的步骤；及
将前述第三带状材料层和前述第四带状材料层予以去除的步骤。
6.根据权利要求5所述的柱状半导体装置的制造方法，其中，在形成前述第三带状材料层的步骤中具有下列步骤：
以前述第一带状材料层和经平滑化后的前述第三材料层为遮罩，将前述第二材料层的顶部进行蚀刻，而形成第一凹部的步骤；及
形成填埋前述第一凹部，而且使其上表面位置与前述第一带状材料层的上表面位置相同的前述第三带状材料层的步骤。
7.根据权利要求5所述的柱状半导体装置的制造方法，其中，在形成前述第五带状材料层的步骤中具有下列步骤：
以前述第一带状材料层、前述第三带状材料层和前述第五带状材料层为遮罩，将前述第四材料层的顶部进行蚀刻，而形成第二凹部的步骤；及
形成填埋前述第二凹部，而且使其上表面位置与前述第一带状材料层的上表面位置相同的前述第五带状材料层的步骤。
8.根据权利要求1所述的柱状半导体装置的制造方法，其中，在形成前述第二遮罩材料层的步骤中具有下列步骤：
形成第九带状材料层的步骤，前述第九带状材料层在其顶部上具有在俯视观察时朝前述第一方向延伸的第八带状材料层；
以覆盖整体的方式从下方起形成第六材料层和第七材料层的步骤；
进行平滑化以使前述第六材料层和前述第七材料层的上表面位置成为前述第八带状材料层的上表面位置的步骤；
以前述第八带状材料层和前述第七材料层为遮罩，将经平滑化后的前述第六材料层的顶部进行蚀刻，而形成第三凹部的步骤；
形成填埋前述第三凹部，而且使其上表面位置与前述第八带状材料层的上表面位置相同的第十带状材料层的步骤；
将前述第七材料层予以去除的步骤；
以前述第八带状材料层和前述第十带状材料层为遮罩，将前述第六材料层进行蚀刻，而形成与前述第九带状材料层的两侧侧面邻接的第十一带状材料层的步骤；及
将前述第八带状材料层和前述第九带状材料层予以去除的步骤；
通过前述第十带状材料层和前述第十一带状材料层，而形成前述带状的第二遮罩材料层。
9.根据权利要求5所述的柱状半导体装置的制造方法，其中，于俯视观察时，前述第二带状材料层和前述第四带状材料层的任一方的宽度，形成为较另一方的宽度为大。
10.根据权利要求1所述的柱状半导体装置的制造方法，其中，在形成前述带状的第一遮罩材料层的步骤中具有下列步骤：
形成朝前述第一方向彼此平行的二条带状的第五遮罩材料层和带状的第六遮罩材料层的步骤；
形成与前述带状的第五遮罩材料层的两侧邻接，于俯视观察时拥有相同宽度的带状的第七遮罩材料层，且在与前述带状的第七遮罩材料层的形成同时，形成与前述带状的第六遮罩材料层的两侧邻接，于俯视观察时拥有相同宽度的带状的第八遮罩材料层的步骤；及
将前述带状的第五遮罩材料层和前述带状的第六遮罩材料层予以去除的步骤；
前述带状的第七遮罩材料层和前述带状的第八遮罩材料层在俯视观察时为分离地形成；
通过前述带状的第七遮罩材料层和前述带状的第八遮罩材料层而形成前述带状的第一遮罩材料层。
11.根据权利要求1所述的柱状半导体装置的制造方法，其中，在形成前述带状的第一遮罩材料层的步骤中具有下列步骤：
形成朝前述第一方向彼此平行的二条带状的第九遮罩材料层和带状的第十遮罩材料层的步骤；
形成与前述带状的第九遮罩材料层的两侧邻接，于俯视观察时拥有相同宽度的带状的第十一遮罩材料层，且在与前述带状的第十一遮罩材料层的形成同时，形成与前述带状的第十遮罩材料层的两侧邻接，于俯视观察时拥有相同宽度的带状的第十二遮罩材料层的步骤；
在前述带状的第十一遮罩材料层和前述带状的第十二遮罩材料层之间、及两侧，形成俯视观察时相同宽度的带状的第十三遮罩材料层的步骤；及
将前述带状的第十一遮罩材料层和前述带状的第十二遮罩材料层予以去除的步骤；
通过前述带状的第九遮罩材料层、前述带状的第十遮罩材料层和前述带状的第十三遮罩材料层，形成前述带状的第一遮罩材料层。
12.根据权利要求11所述的柱状半导体装置的制造方法，其中，于俯视观察时，前述带状的第十一遮罩材料层与前述带状的第十二遮罩材料层之间的宽度，形成为不同于前述带状的第九遮罩材料层与前述带状的第十遮罩材料层之间的宽度。
13.根据权利要求1所述的柱状半导体装置的制造方法，在前述基板上，形成于俯视观察时与前述SRAM电路分离的某一个逻辑电路区域时，具有：
朝往前述第一方向延伸的第一线、或正交于前述第一线的方向，进行与形成前述第一半导体柱、前述第二半导体柱、前述第三半导体柱、前述第四半导体柱、前述第五半导体柱、前述第六半导体柱同时进行的步骤，且以与前述第三半导体柱与前述第六半导体柱的间隔、或前述第四半导体柱与前述第五半导体柱的间隔具有相同间隔的方式，形成彼此相邻的至少二个第九半导体柱和第十半导体柱的步骤；
包围前述第九半导体柱和前述第十半导体柱的第三栅极导体层于垂直方向上，在前述第九半导体柱和前述第十半导体柱的第三通道区域的侧面整体邻接。
14.根据权利要求13所述的柱状半导体装置的制造方法，具有下列步骤：
与形成前述带状的第二遮罩材料层的步骤同时进行，朝往前述第一方向延伸的第一线、或正交于前述第一线的方向，形成至少三条第三带状遮罩材料层的步骤；
与形成前述第一无半导体柱区域和前述第二无半导体柱区域的步骤同时进行，于俯视观察时，在前述第三带状材料层的至少一条区域形成未形成半导体柱的第三无半导体柱区域的步骤；及
于俯视观察时，在前述第三无半导体柱区域，形成用以连接前述第三栅极导体层、及与前述第九半导体柱和前述第十半导体柱的底部相连的第三杂质区域的至少一方的第三接触孔的步骤。
15.根据权利要求1所述的柱状半导体装置的制造方法，其中，连结前述第一杂质区域的第一连接区域和连结前述第二杂质区域的第二连接区域是通过金属层、合金层、或包含供体或受体杂质原子的半导体层所形成，其中，前述第一杂质区域相连于前述第一组半导体柱的各者的底部，前述第二杂质区域相连于前述第二组半导体柱的各者的底部。
16.根据权利要求14所述的柱状半导体装置的制造方法，其中，连结前述第三杂质区域的第三连接区域是通过金属层、合金层、或包含供体或受体杂质原子的半导体层所形成。
17.根据权利要求13所述的柱状半导体装置的制造方法，其中，前述第九半导体柱和前述第十半导体柱于俯视观察时的形状形成为圆形、椭圆形、或细长形。
18.根据权利要求1所述的柱状半导体装置的制造方法，其中，以前述第一半导体柱、前述第二半导体柱、前述第三半导体柱及前述第四半导体柱作为第一组，且以前述第五半导体柱及前述第六半导体柱作为第二组；
前述第一组和第二组的平面形状为圆形、或为在前述第一线方向上具有长边的椭圆形、或细长形。
19.根据权利要求2所述的柱状半导体装置的制造方法，其中，前述第七半导体柱和前述第八半导体柱的平面形状为圆形、或为在前述第一线方向上具有长边的椭圆形、或细长形。
20.一种柱状半导体装置，在基板上，于俯视观察时，由在第一线上排列三个或四个而成的第一组SGT(环绕栅极晶体管)、及在平行于前述第一线上的第二线上排列三个或四个而成的第二组SGT构成一个单元的由SGT所构成的SRAM(静态随机存取内存)电路中，
在前述第一组SGT内的前述第一线上的其中一端，第一选择SGT位于前述基板上的第一半导体柱；
在前述第二组SGT内的前述第二线上而且与前述其中一端相反的端，第二选择SGT位于前述基板上的第二半导体柱；
前述柱状半导体装置具有：
以与前述第一线正交的通过前述第一半导体柱的中心的第一中心线、与前述第二线交会的点为中心的驱动用或负载用的第三SGT的第三半导体柱；
以与前述第二线正交的通过前述第二半导体柱的中心的第二中心线、与前述第一线交会的点为中心的驱动用或负载用的第四SGT的第四半导体柱；
在前述第一线上具有中心，而且与前述第四半导体柱相邻的驱动用、或负载用的第五SGT的第五半导体柱；及
在前述第二线上具有中心，而且与前述第三半导体柱相邻的驱动用、或负载用的第六SGT的第六半导体柱；
其中，相接的前述第三SGT和前述第六SGT的第一栅极导体层于垂直方向上，在前述第三半导体柱和前述第六半导体柱的第一通道区域整体的侧面连接；
且具有：第一接触孔，于俯视观察时，其至少一部分重叠在前述第六半导体柱的二条平行于前述第一中心线的外周切线的内侧所延长而得的第一带区域之中，且用以电性连接与前述第一半导体柱、前述第四半导体柱及前述第五半导体柱的各者的底部连接的第一杂质区域、及前述第一栅极导体层；
其中，相接的前述第四SGT和前述第五SGT的第二栅极导体层于垂直方向上，在前述第四半导体柱和前述第五半导体柱的第二通道区域整体的侧面连接；
且具有：第二接触孔，于俯视观察时，其至少一部分重叠在前述第五半导体柱的二条平行于前述第二中心线的外周切线的内侧所延长而得的第二带区域之中，且用以电性连接与前述第二半导体柱、前述第三半导体柱及前述第六半导体柱的各者的底部连接的第二杂质区域、及前述第二栅极导体层，
于俯视观察时，前述第一栅极导体层至少重叠于前述第一带区域且朝前述第一线突出，前述第二栅极导体层至少重叠于前述第二带区域且朝前述第二线突出。
21.根据权利要求20所述的柱状半导体装置，其中，在前述第一组SGT和前述第二组SGT分别为三个的由前述SGT所构成的前述SRAM电路中，
若前述第三SGT为驱动用，则前述第四SGT为驱动用，前述第五SGT和前述第六SGT为负载用；
此外，若前述第三SGT为负载用，则前述第四SGT为负载用，前述第五SGT和前述第六SGT为驱动用。
22.根据权利要求20所述的柱状半导体装置，其中，在前述第一组SGT和前述第二组SGT分别为四个的由SGT所构成的前述SRAM电路中，具有：
第七SGT的第七半导体柱，位于前述第五半导体柱与前述第一接触孔之间，而且其中心位于前述第一线上；及
第八SGT的第八半导体柱，位于前述第六半导体柱与前述第二接触孔之间，而且其中心位于前述第二线上；
其中，前述第七半导体柱的中心和前述第八半导体柱的中心位于与前述第一中心线平行的第三中心线上；
若前述第七SGT为驱动用，则前述第八SGT为驱动用；
或者，若前述第七SGT为负载用，则前述第八SGT为负载用；
相接的前述第三SGT、前述第六SGT和前述第八SGT的第三栅极导体层于垂直方向上，在前述第三半导体柱、前述第六半导体柱和前述第八SGT的第三通道区域整体的侧面连接；
相接的前述第四SGT、前述第五SGT和前述第七SGT的第四栅极导体层于垂直方向上，在前述第四半导体柱、前述第五半导体柱和前述第七SGT的第四通道区域整体的侧面连接；
且具有：
第三杂质区域，连接于前述第七半导体柱的底部，且连结于前述第一杂质区域，该第一杂质区域连接于前述第一半导体柱、前述第四半导体柱、前述第五半导体柱的各者的底部；及
第四杂质区域，连接于前述第八半导体柱的底部，且连结于前述第二杂质区域，该第二杂质区域连接于前述第二半导体柱、前述第三半导体柱、前述第六半导体柱的各者的底部。
23.根据权利要求22所述的柱状半导体装置，其中，于俯视观察时，前述第一接触孔的与前述第一线正交的中心线，较前述第一半导体柱的中心与前述第五半导体柱的中心的中间点更往一方偏移；
于俯视观察时，前述第二接触孔的与前述第二线正交的中心线，较前述第二半导体柱的中心与前述第六半导体柱的中心的中间点更往与前述一方相反的方向偏移；
前述第一接触孔的中心线在前述第一线上的偏移、与前述第二接触孔的中心线在前述第二线上的偏移为相同的长度。
24.根据权利要求20所述的柱状半导体装置，其中，在前述基板上形成的与前述SRAM电路离开的一个电路区域的逻辑电路中，
朝与前述第一线相同的方向、或正交于前述第一线的方向，至少具备：具有与前述第三半导体柱和前述第六半导体柱的间隔为相同间隔的第九半导体柱和第十半导体柱；
形成于前述第九半导体柱的第九SGT和形成于前述第十半导体柱的第十SGT的彼此相连的第五栅极导体层于垂直方向上，在前述第九半导体柱和前述第十半导体柱的第三通道区域整体的侧面连接。
25.根据权利要求24所述的柱状半导体装置，其中，于俯视观察时，前述第九半导体柱和前述第十半导体柱的形状为圆形、矩形、或椭圆形。
26.根据权利要求24所述的柱状半导体装置，其中，于俯视观察时，朝前述一个电路区域的与前述第一线相同的方向、或正交于前述第一线的方向，相连地具有第二电路区域；
朝与前述第一线相同的方向、或正交于前述第一线的方向，至少具备：具有与前述第三半导体柱和前述第六半导体柱的间隔为相同间隔的第十一半导体柱和与第十二半导体柱；
形成于前述第十一半导体柱的第十一SGT和形成于前述第十二半导体柱的第十二SGT的彼此相连的第六栅极导体层于垂直方向上，在前述第十一半导体柱和前述第十二半导体柱的第四通道区域整体的侧面连接。
27.根据权利要求20所述的柱状半导体装置，其中，连结前述第一杂质区域的第一连接区域和连结前述第二杂质区域的第二连接区域是通过金属层、合金层、或包含供体或受体杂质原子的半导体层所形成，其中，前述第一杂质区域相连于前述第一组半导体柱的各者的底部，前述第二杂质区域相连于前述第二组半导体柱的各者的底部。
28.根据权利要求20所述的柱状半导体装置，其中，以前述第一半导体柱、前述第二半导体柱、前述第三半导体柱及前述第四半导体柱作为第一组，且以前述第五半导体柱及前述第六半导体柱作为第二组；
前述第一组和第二组的平面形状为圆形、或为在前述第一线方向上具有长边的椭圆形、或细长形。
29.根据权利要求22所述的柱状半导体装置，其中，前述第七半导体柱和前述第八半导体柱的平面形状为圆形、或为在前述第一线方向上具有长边的椭圆形、或细长形。
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