WO2022234655A1 - 柱状半導体の製造方法 - Google Patents

柱状半導体の製造方法 Download PDF

Info

Publication number
WO2022234655A1
WO2022234655A1 PCT/JP2021/017503 JP2021017503W WO2022234655A1 WO 2022234655 A1 WO2022234655 A1 WO 2022234655A1 JP 2021017503 W JP2021017503 W JP 2021017503W WO 2022234655 A1 WO2022234655 A1 WO 2022234655A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor pillar
layer
gate
semiconductor
impurity region
Prior art date
Application number
PCT/JP2021/017503
Other languages
English (en)
French (fr)
Inventor
賢一 金澤
イーソ リ
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
賢一 金澤
イーソ リ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 賢一 金澤, イーソ リ filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to PCT/JP2021/017503 priority Critical patent/WO2022234655A1/ja
Priority to TW111111936A priority patent/TWI818489B/zh
Publication of WO2022234655A1 publication Critical patent/WO2022234655A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Definitions

  • the present invention relates to a method for manufacturing a columnar semiconductor device.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. On the other hand, the channel of the SGT extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • FIG. 5 shows a schematic structural diagram of an N-channel SGT.
  • N + layers 221a and 221b (hereinafter referred to as donor impurities are added to the upper and lower positions in the semiconductor pillar 220 having a conductivity type of P-type or i-type (intrinsic type), and when one serves as a source, the other serves as a drain.
  • a semiconductor region containing the concentration is called an “N + layer”).
  • a portion of the semiconductor pillar 220 between the N + layers 221 a and 221 b serving as the source and drain becomes a channel region 222 .
  • a gate insulating layer 223 is formed to surround this channel region 222 .
  • a gate conductor layer 224 is formed to surround the gate insulating layer 223 .
  • N + layers 221a and 221b serving as sources and drains, a channel region 222, a gate insulating layer 223, and a gate conductor layer 224 are formed in a columnar shape as a whole. Therefore, in plan view, the area occupied by the SGT corresponds to the area occupied by a single source or drain N + layer of a planar MOS transistor. Therefore, a circuit chip having SGTs can achieve a further reduction in chip size compared to a circuit chip having planar MOS transistors. In addition, if the drive capability of SGTs can be improved, the number of SGTs used in one chip can be reduced, which also contributes to the reduction of chip size.
  • the distance between adjacent semiconductor pillars becomes narrower. Therefore, in the upper inverter of the SRAM cell having the 6Tr configuration shown in FIG. The distance between the semiconductor pillars 6a and 6b located on both sides thereof is remarkably narrowed. Similarly, in the lower inverter, the distance between an output terminal 100b (not shown) that contacts both the N + layer 3 and the P + layer 4b and the semiconductor pillars 6e and 6f located on both sides thereof is significantly narrowed.
  • the gate conductor layers 26aa, 26ab, 26ba, 26bb formed to surround the respective semiconductor pillars are in electrical contact with the conductor layers 27a, 27b forming the output terminals 100a, 100b, causing malfunction. Therefore, it is necessary to reliably avoid and form electrical contact between the gate conductor layer and the output terminal.
  • Fig. 6 shows an SRAM cell (Static Random Access Memory) circuit diagram.
  • the SRAM cell circuit includes two inverter circuits.
  • One inverter circuit is composed of a P-channel SGT_Pc1 as a load transistor and an N-channel SGT_Nc1 as a drive transistor.
  • Another inverter circuit is composed of a P-channel SGT_Pc2 as a load transistor and an N-channel SGT_Nc2 as a drive transistor.
  • the gate of P-channel SGT_Pc1 and the gate of N-channel SGT_Nc1 are connected.
  • the drain of the P-channel SGT_Pc2 and the drain of the N-channel SGT_Nc2 are connected.
  • the gate of P-channel SGT_Pc2 and the gate of N-channel SGT_Nc2 are connected.
  • the drain of the P-channel SGT_Pc1 and the drain of the N-channel SGT_Nc1 are connected.
  • the sources of the P-channel SGT_Pc1 and Pc2 are connected to the power supply terminal Vdd.
  • the sources of the N-channel SGT_Nc1 and Nc2 are connected to the ground terminal Vss.
  • Select N-channel SGT_SN1, SN2 are arranged on both sides of the two inverter circuits. Gates of the selected N-channel SGT_SN1 and SN2 are connected to the word line terminal WLt.
  • the source and drain of the selected N-channel SGT_SN1 are connected to the drains of the N-channel SGT_Nc1 and P-channel SGT_Pc1 and the bit line terminal BLt.
  • a circuit having SRAM cells is composed of a total of six SGTs, including two P-channel SGT_Pc1 and Pc2 and four N-channel SGT_Nc1, Nc2, SN1 and SN2 (see, for example, Patent Document 2). Also, by connecting a plurality of driving transistors in parallel, the speed of the SRAM circuit can be increased. Normally, SGTs forming a memory cell of an SRAM are formed on different semiconductor pillars. High integration of the SRAM cell circuit is how a plurality of SGTs can be densely formed in one cell region. The same applies to high integration in circuit formation using other SGTs.
  • the gate conductor layer that occurs when the distance between the gate conductor layer surrounding the semiconductor pillars of the SGT and the contact electrically contacting the adjacent impurity region on the substrate surface becomes extremely short. A malfunction occurs due to electrical contact between the contact and the conductor layer forming the contact.
  • a method for manufacturing a columnar semiconductor device includes: A first semiconductor pillar, a second semiconductor pillar adjacent to the first semiconductor pillar, a first gate insulating layer surrounding the first semiconductor pillar, and a second semiconductor pillar on the substrate. a second gate insulating layer surrounding the semiconductor pillar of the first gate insulating layer; a first gate conductive layer surrounding the first gate insulating layer; a second gate conductive layer surrounding the second gate insulating layer; There is a first impurity region connected to the bottom of one semiconductor pillar, there is a second impurity region connected to the bottom of the second semiconductor pillar, and there is a second impurity region connected to the top of the first semiconductor pillar.
  • first SGT having a semiconductor pillar as a channel
  • second SGT having a channel as the second semiconductor pillar between the second impurity region and the fourth impurity region.
  • first contact hole electrically contacting at least one of the first and second impurity regions between the first SGT and the second SGT.
  • the first semiconductor pillar in forming the first semiconductor pillar over the first impurity region and forming the second semiconductor pillar over the second impurity region; forming the first gate insulating layer surrounding the first semiconductor pillar and forming the second gate insulating layer surrounding the second semiconductor pillar; covering the entire surface with a first gate conductor film; Using photolithography and anisotropic etching, the insulating film above the substrate including the first gate conductor film and the first and second gate insulating films is removed to form the first contact hole.
  • first semiconductor pillar and the second semiconductor pillar forming between the first semiconductor pillar and the second semiconductor pillar; covering the entire surface with a first contact conductor film; covering the entire surface with a second gate conductor film having a film thickness greater than the height of the first and second semiconductor pillars; polishing the second gate conductor film to top surfaces of the first and second semiconductor pillars;
  • the second gate conductor film, the first contact conductor film, and the first gate conductor are formed in a region inside the second gate conductor film in plan view using a photolithography method and anisotropic etching.
  • the first and second gate conductor films are separated into the first gate conductor layer surrounding the first semiconductor pillar and the first gate insulating layer, the second semiconductor pillar and the forming a second gate conductor layer surrounding a second gate insulating layer, and forming the first contact conductor film and the second gate conductor film in the first contact hole; remaining lower than the bottom of the gate conductor layer of covering the entire surface with a first interlayer insulating layer; having It is characterized by
  • a second impurity region connected to the lower portion of the second semiconductor pillar; a third impurity region connected to the lower portion of the third semiconductor pillar; There is a fourth impurity region connected to the top of the first semiconductor pillar, there is a fifth impurity region connected to the top of the second semiconductor pillar, and there is a fifth impurity region connected to the top of the third semiconductor pillar.
  • a first SGT having a channel in the first semiconductor pillar between the first impurity region and the fourth impurity region; and the second impurity region.
  • the first contact hole in contact with the third gate conductor layer and the first contact hole are electrically connected to each other, The first semiconductor pillar is formed on the first impurity region, the second semiconductor pillar is formed on the second impurity region, and the third semiconductor pillar is formed on the third impurity region.
  • the third gate conductor layer so as to surround the third semiconductor pillar, forming the third gate conductor layer as the second gate conductor layer, and forming the first contact conductor film in the first contact hole; leaving the second gate conductor film; and that the third gate conductor layer, the first contact conductor film and the second gate conductor film are in electrical contact with each other.
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 1 and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 1 and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 1 and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 1 and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 2A and 2B are a plan view and a cross-sectional structure diagram for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first embodiment
  • FIG. 8A and 8B are a plan view and cross-sectional structural views for explaining a method for manufacturing a columnar semiconductor device having SGTs according to a second embodiment of the present invention
  • 8A and 8B are a plan view and cross-sectional structural views for explaining a method for manufacturing a columnar semiconductor device having SGTs according to a second embodiment of the present invention
  • 8A and 8B are a plan view and cross-sectional structural views for explaining a method for manufacturing a columnar semiconductor device having SGTs according to a second embodiment of the present invention
  • 3A is a plan view and cross-sectional structural views for explaining a method for manufacturing a columnar semiconductor device having SGTs according to the first and second embodiments of the present invention; It is the top view and cross-sectional structural view for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 3rd Embodiment of this invention. It is the top view and cross-sectional structural view for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 3rd Embodiment of this invention. It is the top view and cross-sectional structural view for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 3rd Embodiment of this invention.
  • FIGS. 1A to 1R (a) is a plan view, (b) is a cross-sectional view taken along the line XX' of (a), and (c) is a cross-sectional view taken along the line YY' of (a).
  • an N layer 2 (an example of the "substrate” in the claims) is formed by an epitaxial crystal growth method on a P layer 1 (an example of the "substrate” in the claims), forming a substrate; Then, the N + layer 3 (which is an example of the "first impurity region” in the claims) and the P + layers 4a and 4b (the " (which is an example of a "second impurity region") is formed. Each is formed by epitaxial crystal growth or ion implantation. Note that the N + layer 3 may be formed as the P + layer 3 of the opposite conductivity type. From this embodiment onwards, the case where the impurity layer formed on the substrate surface in this process is N + impurities will be described.
  • the i layer 6 (which is an example of the "semiconductor column” in the claims), the N + layer 8 (which is an example of the "third impurity region” in the claims), and the P + layers 9a and 9b ( An example of the "fourth impurity region” in the scope of claims) is formed at each desired position by epitaxial crystal growth.
  • a mask semiconductor layer 7 made of, for example, a SiN layer, a mask semiconductor layer 10 made of, for example, a silicon germanium (SiGe) layer, and then a mask semiconductor layer 11 made of, for example, an SiO 2 layer are formed. Deposit sequentially.
  • the i-layer 6 may be made of N-type or P-type Si containing a small amount of donor or acceptor impurity atoms.
  • the SiO 2 mask semiconductor layer 11 is etched using a band-shaped resist layer (not shown) formed by lithography and extending in the Y direction in plan view as a mask. As a result, a band-shaped SiO 2 mask semiconductor layer extending in the Y direction in plan view is formed.
  • the band-like mask semiconductor layer is isotropically etched to form the band-like mask semiconductor layer so that the width of the band-like mask semiconductor layer is narrower than the width of the resist layer.
  • band-like SiO 2 mask semiconductor layers 11a and 11b having widths smaller than the minimum resist layer width that can be formed by lithography are formed. Then, as shown in FIG.
  • the strip-like SiO 2 mask semiconductor layers 11a and 11b are used as etching masks to etch the SiGe mask semiconductor layer 10 by, for example, anisotropic etching, thereby removing the strip-like SiGe mask semiconductor layers 10a and 10b.
  • amorphous Si layer 13 (not shown) by, for example, a CVD (Chemical Vapor Deposition) method, the amorphous Si layer 13 is removed by anisotropic etching, and as shown in FIG.
  • Amorphous Si mask semiconductor layers 13a, 13b, 13c and 13d are formed on both sides of the mask semiconductor layers 10a and 10b.
  • strip-shaped SiO 2 mask semiconductor layers 11a and 11b and strip-shaped SiGe mask semiconductor layers 10a and 10b are removed.
  • strip-like amorphous Si mask semiconductor layers 13a, 13b, 13c, and 13d are formed on the mask semiconductor layer 7 so as to extend in the Y direction in a plan view and to be arranged in parallel with each other.
  • a SiO 2 layer (not shown) is formed by FCVD to cover the entire surface. Then, the SiO 2 layer is polished by the CMP method so that its upper surface position is the same as the upper surface position of the band-shaped amorphous Si mask semiconductor layers 13a, 13b, 13c, and 13d. 2. Deposit mask semiconductor layers 17 in sequence. Next, as shown in FIG. 1F, the strip-shaped amorphous Si semiconductor layers 13a, 13b, 13c, and 13d are formed on the SiN layer 16 using the same basic technique, extending in the X direction, and Strip-like SiO 2 mask semiconductor layers 17a and 17b are formed parallel to each other.
  • the SiN layer 16 and the strip-shaped amorphous Si semiconductor layers 13a, 13b, 13c and 13d are RIE-etched using the strip-shaped SiO 2 mask semiconductor layers 17a and 17b as masks. Then, the remaining SiN layer 16 and SiO 2 layer 15 are removed. Thereby, amorphous Si pillars 13aa, 13ab, 13ac, 13ad, 13ba, 13bb, 13bc and 13bd are formed, and as shown in FIG. 1G, the SiN pillars 13ab and 13bc are removed.
  • the SiN mask semiconductor layer 7 is etched to form SiN mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f. .
  • the amorphous semiconductor columns 13aa, 13ac, 13ad, 13ba, 13bb and 13bd are removed.
  • the mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f are etched to form the structure shown in FIG. 1H.
  • semiconductor pillars 6a, 6b, 6c, 6d, 6e, 6f are formed on the N + layer 3 and the P + layers 4a, 4b, and then the whole is covered with, for example, a SiN layer by FCVD.
  • a semiconductor pillar protection film 12 is formed.
  • the material composition of the mask semiconductor layer 7 is selected to obtain precise mask semiconductor layers 7a, 7b, 7c, 7d, 7e, 7f.
  • the semiconductor pillar protective film 12, the N + layer 3, the P + layer 4a, the N layer 2, and the P layer substrate 1 connected to the bottoms of the semiconductor pillars 6a, 6b, and 6c are etched to form an upper portion of the P layer substrate 1, N layer 2a, N + layers 3a and 3c (one of the third impurity layer and the fourth impurity layer), P + layer 4a (if the N + layer 3a is the third impurity layer, it is the fourth impurity layer).
  • the N + layer 3a is the third impurity layer if the N + layer 3a is the fourth impurity layer).
  • the N + layer 3, P + layer 4b, N layer 2, and P layer substrate 1 connected to the bottoms of the semiconductor columns 6d, 6e, and 6f are etched to form the upper portion of the P layer substrate 1, the N layer 2b, and the N + layer.
  • 3d one of the third impurity layer and the fourth impurity layer, not shown
  • N + layer 3f not shown
  • P + layer 4b if the N + layer 3d is the third impurity layer, the fourth impurity layer
  • the N + layer 3d is the third impurity layer if the N + layer 3d is the fourth impurity layer.
  • a SiO 2 layer 14 is formed on the N + layers 3 a, 3 c, 3 d and 3 f, the P + layers 4 a and 4 b, the N layers 2 a and 2 b, and the P layer substrate 1 . .
  • the semiconductor pillar protective film 12 exposed to the surface is removed, and as shown in FIG. 1J, the HfO2 layer 23 that will be the gate oxide film and the work function metal that will be the gate electrode are formed by the ALD method to cover the entire surface.
  • a TiN layer 24 is coated.
  • an opening in a photoresist 90 for forming a contact hole is patterned between the first and second semiconductor pillars, and as shown in FIG. 1K, by anisotropic etching, the TiN layer 24, the HfO2 layer 23, the SiO2 layer 14, and the semiconductor pillar protection film 12 are etched to expose the surfaces of the N + layer 3a and the P + layer 4a, and the contact holes 100a, the surfaces of the N + layer 3b and the P + layer 4b are exposed. It is exposed and a contact hole 100b is formed.
  • a TiN layer 101 which serves as a barrier metal for contact holes, and a W layer 26 with a film thickness sufficiently thicker than the heights of the first and second semiconductor pillars are deposited. , are polished so that their upper surfaces are aligned with the upper surfaces of the mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f.
  • the W layer 26, the TiN layer 101, and the TiN layer 24 are recess-etched so that their upper surfaces are higher than the lower layers of the N + layers 3a, 3c, 3b, and 3d, and the P + layers 4a and 4b,
  • the entire surface is covered with a SiO 2 layer 25, and as shown in FIG. 1M, the entire surface is subjected to the CMP method so that the upper surface positions of the mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f become the upper surface positions. Polish as follows.
  • SiO 2 layer 25, W layer 26, TiN layer 101, and TiN layer 24 are removed, and as shown in FIG . 25aa, W layer 26aa, TiN layer 101aa, and TiN layer 24aa surround semiconductor pillars 6b and 6c, and SiO 2 layer 25ab, W layer 26ab, TiN layer 101ab, and TiN layer 24ab surround semiconductor pillars 6d and 6e.
  • SiO 2 layer 25bb , W layer 26bb, TiN layer 101bb, and TiN layer 24bb are formed so as to surround the semiconductor pillar 6f.
  • the W layer 26ca and the TiN layer 101ca are left in the contact hole 100a, and the W layer 26cb and the TiN layer 101cb are left in the contact hole 100b.
  • the W layer 26ca and the TiN layer 101ca in the contact hole are formed at positions lower than the lower portions of the W layer 26aa and the W layer 26ab that serve as gates.
  • the entire surface is covered with an interlayer insulating film 30 by the CVD method, and photoresist opening regions are formed on the mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f by the lithography method (not shown). ), using this as a mask, the interlayer insulating film 30 is etched by RIE to expose the mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f (not shown), and the exposed mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f are removed, and then, as shown in FIG. 1Q, the entire surface is covered with a barrier metal (not shown) W layer 33 for upper electrode formation, as shown in FIG. 1Q.
  • a barrier metal not shown
  • 33 a , 33 b , 33 c , 33 d , 33 e , and 33 f are formed by polishing the entire structure by the CMP method so that the upper surface position thereof coincides with the upper surface position of the interlayer insulating film 30 .
  • a thin TiN layer and a W layer are coated prior to the SiO layer 30, and at least part of 8a, 8c, 8d, 8f, 9b, and 9e is subjected to lithography and RIE (Reactive Ion Etching).
  • 33a, 33b, 33c, 33d, 33e, and 33f are formed by etching so that the TiN layer and W layer remain on the surface, and then the entire surface is covered with a SiO 2 layer 30 by CVD and polished by CMP. . At this time, the amount of polishing may be performed until the surface of the W layer is exposed, or the SiO 2 layer 30 may remain on the W layer.
  • connection wiring metal layer XC1 is formed through a contact hole C1 formed on the boundary between the N + layer 3a and the P + layer 4a in plan view and on the TiN layer 24c.
  • a connection wiring metal layer XC2 (not shown) is formed through a contact hole C2 formed on the boundary between the N + layer 3f and the P + layer 4b in plan view and on the TiN layer 24b.
  • a SiO 2 layer 36 having a flat upper surface is formed to cover the entire surface.
  • a word wiring metal layer WL is formed through contact holes C3 and C4 formed on the W layers 26aa and 24bb.
  • a SiO 2 layer 37 having a flat upper surface is formed to cover the entire surface.
  • a power wiring metal layer Vdd is formed through contact holes C5 and C6 formed on the W layers 33b and 33e on the P + layers 9b and 9e.
  • a ground wiring metal layer Vss1 is formed through a contact hole C7 formed on the W layer 33c on the N + layer 8c.
  • a ground wiring metal layer Vss2 is formed through a contact hole C8 formed on the W layer 33d on the N + layer 8d.
  • a SiO 2 layer 39 having a flat upper surface is formed to cover the entire surface.
  • a bit output wiring metal layer BL and an inverted bit output wiring metal layer RBL are formed through contact holes C9 and C10 formed in the W layers 33a and 33f on the N + layers 8a and 8f.
  • an SRAM cell circuit is formed on the P-layer substrate 1, as shown in FIG. 1R.
  • load SGTs are formed on Si pillars 6b and 6e
  • drive SGTs are formed on Si pillars 6c and 6d
  • selection SGTs are formed on Si pillars 6a and 6f.
  • N + layers 3a, 3c, 3d, and 3f, P + layers 4b, 4e, and N layers 2a and 2b, which serve as sources or drains of SGTs, are formed by connecting
  • N + layers 3a, 3c, 3d, 3f and P + layers 4b, 4e are formed on the bottoms of the Si pillars 6a to 6f, and the N + layers 3a, 3c, 3d, 3f, P + layers 4b and 4e may be connected via a metal layer or an alloy layer.
  • the N + layers 3a, 3c, 3d, 3f and the P + layers 4b, 4e may be formed so as to be connected to the bottom side surfaces of the Si pillars 6a to 6f.
  • the N + layers 3a, 3c, 3d, 3f, the P + layers 4b, 4e, and the Si pillars 6a to 6f which serve as the source or drain of the SGT, are in contact with the inside of the bottom or the outside of the side surface, and the outer periphery thereof and each may be electrically connected with another conductive material. This also applies to other embodiments according to the present invention.
  • Task 1 The gate electrodes 26aa and 26ab surrounding the semiconductor pillars 6a and 6b and the contact hole conductors adjacent thereto are electrically short-circuited, causing malfunction.
  • Task 2 If the contact hole is formed small so as to avoid the electrical short circuit described above, the contact resistance will increase, resulting in performance degradation such as a decrease in operating speed.
  • the manufacturing method of the first embodiment has the following features for the above problem.
  • By forming the contact holes 100a and 100b before depositing the gate conductor film 26 and forming the contact holes 100a and 100b lower than the gate conductor layers 26aa, 26ab, 26ba and 26bb an electrical You can avoid shorts. Also, the parasitic capacitance between the gate conductor layer and the contact hole is reduced, contributing to improvement in performance. 2. Furthermore, according to the manufacturing method of the first embodiment, in order to avoid an electrical short, the dimensions of the contact holes 100a and 100b are made smaller than necessary to avoid characteristic deterioration such as an increase in contact resistance. can be done. 3. In this embodiment, an SRAM cell made up of six SGTs has been described.
  • the present invention can also be applied to an SRAM cell consisting of 8 SGTs.
  • an SRAM cell composed of eight SGTs two columns arranged in the Y direction are each composed of four SGTs. Among these four SGTs, two SGTs for load or driving are arranged side by side.
  • the gate electrodes of the three parallel load and drive SGTs must be connected, and the impurity layers on the adjacent load and drive SGTs must be separated from each other. Since the relationship between adjacent load and drive SGTs is the same as that of an SRAM cell consisting of 6 SGTs, by applying the method of this embodiment, an SRAM consisting of 8 high-density SGTs can be obtained. Can form cells.
  • the present invention can also be applied to other SRAM cell formations comprising a plurality of SGTs. 4.
  • SRAM cell formations comprising a plurality of SGTs. 4.
  • the present invention is applied to an SRAM cell has been described.
  • the logic circuits formed on the same chip the most frequently used inverter circuit consists of at least two N-channel SGTs and P-channel SGTs, and the gate electrodes of the N-channel SGTs and P-channel SGTs are connected. Also, the impurity regions above the two N-channel SGTs and the P-channel SGTs must be separated from each other.
  • the relationship between the load SGT and drive SGT of the SRAM cell and the relationship between the N-channel SGT and P-channel SGT of the inverter circuit are the same.
  • a high-density microprocessor circuit can be realized by applying the present invention to a microprocessor circuit including, for example, an SRAM cell area and a logic circuit area. 5.
  • a microprocessor circuit including, for example, an SRAM cell area and a logic circuit area. 5.
  • circular Si pillars 6a to 6f are formed in plan view. Some or all of the Si pillars 6a to 6f can be easily formed in a shape such as a circle, an ellipse, or a shape elongated in one direction.
  • Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design. This allows high density and high performance microprocessor circuits to be realized.
  • FIGS. 2A to 2C A method for manufacturing an SRAM circuit having SGTs according to the second embodiment of the present invention will now be described with reference to FIGS. 2A to 2C.
  • (a) is a plan view
  • (b) is a cross-sectional view taken along the line XX' of (a)
  • (c) is a cross-sectional view taken along the line YY' of (a).
  • the TiN layer 24, the HfO2 layer 23, the SiO layer 14, and the semiconductor pillar protective film 12 are removed by anisotropic etching using the photoresist 120 and the sidewalls 110a and 110b formed by lithography as masks. As shown in 2B, contact holes 100a and 100b are formed.
  • the insulating layer 110 and sidewalls 110a and 110b are removed by isotropic or anisotropic etching.
  • This embodiment has the following features. 1. When the contact holes 100a and 100b are formed, the sidewalls 110a and 110b are formed by self-alignment, so electrical shorts due to misalignment of the photoresist 120 can be further avoided than in the first embodiment. 2. Since the sidewalls 110a and 110b and the photoresist 120 are used as a hard mask, a rough pattern can be used as a photolithography mask for forming contact holes.
  • FIG. (a) is a plan view
  • (b) is a cross-sectional view taken along the line XX' of (a)
  • (c) is a cross-sectional view taken along the line YY' of (a).
  • This embodiment has the following features. By covering the TiN layer 24 of the WFM with the SiGe film 130, etching damage to the TiN layer 24 can be prevented when removing the sidewall 100a by isotropic or anisotropic etching in FIG. 2C of the second embodiment. Therefore, it is possible to prevent deterioration of characteristics and the like.
  • FIGS. 4A to 4E A method for manufacturing an SRAM circuit having SGTs according to the fourth embodiment of the present invention will now be described with reference to FIGS. 4A to 4E.
  • (a) is a plan view
  • (b) is a cross-sectional view taken along the line XX' of (a)
  • (c) is a cross-sectional view taken along the line YY' of (a).
  • a photolithographic pattern for forming a gate conductor layer is formed with hooks extending in the direction of contact holes 100a and 100b and overlapping each other.
  • the SiO 2 layer 25, W layer 26, TiN layer 101, and TiN layer 24 are anisotropically etched to form a gate conductor layer surrounding each semiconductor pillar, and a W layer is formed in the contact hole 100a.
  • a layer 26ca and part of the W layer 26ba and a TiN layer 101ca are formed.
  • the entire surface is covered with an interlayer insulating film 30 by the CVD method, and photoresist opening regions are formed on the mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f by the lithography method (not shown). ), using this as a mask, the interlayer insulating film 30 is etched by RIE to expose the mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f (not shown), and the exposed mask semiconductor layers 7a, 7b, 7c, 7d, 7e, and 7f are removed, and then the entire surface is covered with a barrier metal (not shown) for forming an upper electrode and a W layer 33. As shown in FIG. 4C, CMP is performed.
  • a SiO 2 layer 36 having a flat upper surface is formed to cover the entire surface.
  • a word wiring metal layer WL is formed through contact holes C3 and C4 formed on the W layers 26aa and 24bb.
  • a SiO 2 layer 37 having a flat upper surface is formed to cover the entire surface.
  • a power wiring metal layer Vdd is formed through contact holes C5 and C6 formed on the W layers 33b and 33e on the P + layers 9b and 9e.
  • a ground wiring metal layer Vss1 is formed through a contact hole C7 formed on the W layer 33c on the N + layer 8c.
  • a ground wiring metal layer Vss2 is formed through a contact hole C8 formed on the W layer 33d on the N + layer 8d.
  • a SiO 2 layer 39 having a flat upper surface is formed to cover the entire surface.
  • a bit output wiring metal layer BL and an inverted bit output wiring metal layer RBL are formed through contact holes C9 and C10 formed in the W layers 33a and 33f on the N + layers 8a and 8f.
  • an SRAM cell circuit is formed on the P-layer substrate 1, as shown in FIG. 1R.
  • load SGTs are formed on Si pillars 6b and 6e
  • drive SGTs are formed on Si pillars 6c and 6d
  • selection SGTs are formed on Si pillars 6a and 6f.
  • the hooked pattern extending in the direction of the contact holes 100a, 100b is used to pattern the gate conductor layer.
  • the W layer 26ba, the W layer 26ca of the contact hole metal, and the TiN layer 101a are in contact with each other, and similarly, the W layer 26ab of the gate conductor layer, the W layer 26cb of the contact hole metal, and the TiN layer 101b are in contact with each other. can be formed. This eliminates the wiring process in the back-end process, avoiding the risk of electrical short-circuiting between the gate conductor layer and the contact hole, and reducing the number of processes.
  • one SGT is formed in one semiconductor pillar, but the present invention can also be applied to circuit formation in which two or more SGTs are formed.
  • the semiconductor columns 6a to 6f are formed in the first embodiment, the semiconductor columns may be made of other semiconductor materials. This also applies to other embodiments according to the present invention.
  • N + layers 3a, 3c, 3d, 3f, 8a, 8c, 8d, 8f and the P + layers 4a, 4b, 9b, 9e in the first embodiment are Si containing donor or acceptor impurities, or It may be formed from other semiconductor material layers. This also applies to other embodiments according to the present invention.
  • the SiN layer 12 on the outer periphery of the semiconductor columns 6a to 6f is composed of a single layer or multiple layers of an organic material or other material including an inorganic material as long as the material meets the object of the present invention. Layers may be used. This also applies to other embodiments according to the present invention.
  • the mask material layer 7 is formed of an SiO 2 layer, an aluminum oxide (Al 2 O 3 , hereinafter referred to as AlO) layer, and an SiO 2 layer.
  • the mask material layer 7 may be made of a single layer or multiple layers of other materials containing organic or inorganic materials as long as the material meets the purpose of the present invention. This also applies to other embodiments according to the present invention.
  • the materials of the various wiring metal layers XC1, XC2, WL, Vdd, Vss, BL, and RBL in the first embodiment are not only metals, but also conductive materials such as alloys, acceptors, or semiconductor layers containing a large amount of donor impurities. It may be a layer of material, and they may consist of a single layer or a combination of multiple layers. This also applies to other embodiments according to the present invention.
  • TiN layers 24aa, 24ab, 24ba, and 24bb are used as gate metal layers.
  • the TiN layers 24aa, 24ab, 24ba, and 24bb can be made of a material layer consisting of a single layer or multiple layers as long as the material meets the purpose of the present invention.
  • the TiN layers 24aa, 24ab, 24ba, 24bb can be formed from a conductor layer, such as a single layer or multiple layers of metal, having at least the desired work function.
  • Other conductive layers, such as W layers may be formed outside of this. In this case, the W layer functions as a metal wiring layer connecting the gate metal layers.
  • a single layer or multiple layers of metal layers may be used instead of the W layer.
  • the HfO2 layer 23 is used as the gate insulating layer, other material layers consisting of a single layer or multiple layers may be used. This also applies to other embodiments according to the present invention.
  • the shape of the semiconductor columns 6a to 6f in plan view was circular.
  • the shape of some or all of the semiconductor columns 6a to 6f in plan view can be easily formed into a circular shape, an elliptical shape, or a shape elongated in one direction.
  • semiconductor columns having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
  • the N + layers 3a, 3c, 3d, 3f and the P + layers 4a, 4b are formed to connect to the bottoms of the semiconductor columns 6a to 6f.
  • An alloy layer of metal, silicide, or the like may be formed on the upper surfaces of the N + layers 3a, 3c, 33d, 3f and the P + layers 4a, 4b.
  • the impurity regions connected to the bottoms of the semiconductor pillars 6a to 6f and the formation of the impurity layer coupling regions connecting these impurity layers may be determined from the viewpoint of design and manufacturing.
  • the N + layers 3a, 3c, 3d, 3f and the P + layers 4a, 4b also serve as impurity layers and impurity layer coupling regions. This also applies to other embodiments according to the present invention.
  • the SGT is formed on the P layer substrate 1, but instead of the P layer substrate 1, an SOI (Silicon On Insulator) substrate may be used. Alternatively, a substrate of another material may be used as long as it functions as a substrate. This also applies to other embodiments according to the present invention.
  • SOI Silicon On Insulator
  • N + layers 3a, 3c, 3d, 3f, P + layers 4a, 4b, and N + layers 8a, 8c, 8d having conductivity of the same polarity are provided above and below the semiconductor columns 6a to 6f. , 8f, and P + layers 9b and 9e to constitute the source and drain, the present invention can also be applied to a tunnel type SGT having sources and drains with different polarities. This also applies to other embodiments according to the present invention.
  • a semiconductor pillar is used as a channel. formed in the direction
  • the semiconductor pillars at both ends of these memory cells have a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of the SGT circuits. Therefore, the present invention can also be applied to mixed circuits with NAND flash memory circuits.
  • magnetic memory circuits and ferroelectric memory circuits it can also be applied to inverters and logic circuits used inside and outside the memory cell area.
  • a high-density columnar semiconductor device can be obtained.

Abstract

第１の半導体柱と第２の半導体柱の間に存在する基板上の不純物領域に電気的に接触するコンタクトホールの形成方法において、ゲート導体層を形成する前に、前記コンタクトホールを前記ゲート導体層より低く形成する。

Description

柱状半導体の製造方法
　本発明は、柱状半導体装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図５に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有する半導体柱２２０内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層２２１ａ、２２１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層２２１ａ、２２１ｂ間の半導体柱２２０の部分がチャネル領域２２２となる。このチャネル領域２２２を囲むようにゲート絶縁層２２３が形成されている。このゲート絶縁層２２３を囲むようにゲート導体層２２４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層２２１ａ、２２１ｂ、チャネル領域２２２、ゲート絶縁層２２３、ゲート導体層２２４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。加えて、ＳＧＴの駆動能力を向上することが出来れば１チップに使用するＳＧＴ数を減らすことが出来、同じくチップサイズの縮小化に寄与する。
　但し、更なるチップサイズの縮小化を図る場合、克服すべき課題がある。当然のことながら隣接する半導体柱間隔は狭くなるため、例えば図１Ｒに示した６Ｔｒ構成のＳＲＡＭセルの上部インバータでは、Ｎ+層３とＰ+層４ａ両方にコンタクトする出力端子となる１００ａは、その両側に位置する半導体柱６ａ、６ｂとの間隔が著しく狭まる。同様に、下部インバータでは、Ｎ+層３とＰ+層４ｂ両方にコンタクトする出力端子となる１００ｂ（図示せず）は、その両側に位置する半導体柱６ｅ、６ｆとの間隔が著しく狭まる。このため、各半導体柱を囲むように形成されるゲート導体層２６ａａ、２６ａｂ、２６ｂａ、２６ｂｂと出力端子１００ａ、１００ｂを形成する導体層２７ａ、２７ｂが電気的に接触し、動作不良を引き起こす。このため、ゲート導体層と出力端子間の電気的接触を確実に回避し形成する必要がある。
　図６に、ＳＲＡＭセル（Static Random Access Memory）回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートとＮチャネルＳＧＴ_Ｎｃ１のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のドレインとＮチャネルＳＧＴ_Ｎｃ２のドレインが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートとＮチャネルＳＧＴ_Ｎｃ２のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ１のドレインとＮチャネルＳＧＴ_Ｎｃ１のドレインが接続されている。
　図６に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このようにＳＲＡＭセルを有する回路は、２個のＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている（例えば、特許文献２を参照）。また、駆動用トランジスタを複数個、並列接続させて、ＳＲＡＭ回路の高速化を図れる。通常、ＳＲＡＭのメモリセルを構成するＳＧＴは、それぞれ、異なる半導体柱に形成されている。ＳＲＡＭセル回路の高集積化は、どのようにして、１つのセル領域の中に複数個のＳＧＴを高密度に形成できるかである。他のＳＧＴを用いた回路形成における高集積化においても同様である。
特開平２－１８８９６６号公報 米国特許出願公開第２０１０／０２１９４８３号明細書 米国登録ＵＳ８５３０９６０Ｂ２号明細書
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978) A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : " Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications" Proc. Of SPIE Vol.9782, 2016
　ＳＧＴを用いた回路の高集積化において、ＳＧＴの半導体柱をとり囲むゲート導体層とそれに隣接する基板表面の不純物領域に電気的に接触するコンタクトの間隔が著しく短くなる際に生ずる、ゲート導体層とコンタクトを形成する導体層との電気的接触による動作不良が発生する。
　本発明の観点に係る柱状半導体装置の製造方法は、
　基板上部に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲む第１のゲート絶縁層があり、前記第２の半導体柱を囲む第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲む第１のゲート導体層があり、前記第２ゲート絶縁層を囲む第２のゲート導体層があり、前記第１の半導体柱の下部に接続される第１の不純物領域があり、前記第２の半導体柱の下部に接続される第２の不純物領域があり、前記第１の半導体柱の頂部に接続される第３の不純物領域があり、前記第２の半導体柱の頂部に接続される第４の不純物領域があり、前記第１の不純物領域と前記第３の不純物領域と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物領域と前記第４の不純物領域と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴがあり、平面視において、前記第１のＳＧＴと前記第２のＳＧＴとの間に、少なくとも第１若しくは第２どちらかの不純物領域と電気的に接触する第１のコンタクトホールと、を有した柱状半導体装置の製造方法において、
　前記第１の不純物領域の上に前記第１の半導体柱を形成すると共に、前記第２の不純物領域の上に前記第２の半導体柱を形成する工程と、
　前記第１の半導体柱を取り囲む前記第１のゲート絶縁層を形成すると共に、前記第２の半導体柱を取り囲む前記第２のゲート絶縁層を形成する工程と、
　全面を覆って、第１のゲート導体膜を被覆する工程と、
　フォトリソグラフィー法と異方性エッチングを用いて、前記第１のゲート導体膜と、前記第１及び第２のゲート絶縁膜を含む基板上部の絶縁膜を除去し、前記第１のコンタクトホールを、前記第１の半導体柱と前記第２の半導体柱の間に形成する工程と、
　全面を覆って、第１のコンタクト導体膜を被覆する工程と、
　全面を覆って、前記第１及び第２の半導体柱の高さより厚い膜厚で、第２のゲート導体膜を被覆する工程と、
　前記第２のゲート導体膜を、前記第１と第２の半導体柱の頂部表面まで研磨し、
　フォトリソグラフィー法と異方性エッチングを用いて、平面視で前記第２のゲート導体膜の内側の領域について、前記第２のゲート導体膜と前記第１のコンタクト導体膜と前記第１のゲート導体膜を除去することにより、前記第１及び第２のゲート導体膜を、前記第１の半導体柱及び第１のゲート絶縁層を取り囲む第１のゲート導体層、及び、前記第２の半導体柱及び第２のゲート絶縁層を取り囲む第２のゲート導体層として形成すると共に、前記第１のコンタクトホールに、前記第１のコンタクト導体膜と前記第２のゲート導体膜を、前記第１及び第２のゲート導体層の下部より低くなるように残存させる工程と、
　全面を覆って、第１の層間絶縁層を被覆する工程と、
　を有する、
ことを特徴とする。
　前記製造方法において、
　前記第１のゲート導体膜を被覆後、全面を覆って、第１の絶縁層を被覆する工程と、
　前記第１の絶縁層を異方性エッチングし、前記第１及び第２の半導体柱の側壁に第１のサイドウォールを形成する工程と、
　フォトリソグラフィー法により、フォトレジストを前記第１の半導体柱と前記第２の半導体柱の間にパターニングする工程と、
　前記フォトレジストと前記第１のサイドウォールをマスクにして、異方性エッチングを用いて、前記第１のゲート導体膜と、前記第１及び第２のゲート絶縁膜を含む基板上部の絶縁膜を除去し、前記第１のコンタクトホールを形成する工程と、
　前記第１の絶縁膜と前記第１のサイドウォールを除去する工程と、
　を有することが望ましい。
　前記製造方法において、
　前記第１のゲート導体膜を被覆後、全面を覆って、第３のゲート導体膜を被覆する工程と、
　全面を覆って、第１絶縁層を被覆する工程と、
　前記第１の絶縁層を、異方性によりエッチングし、前記第１及び第２の半導体柱の周囲に第１のサイドウォールを形成する工程と、
　フォトリソグラフィー法により、前記第１のコンタクトホール形成用の前記フォトレジストを、前記第１の半導体柱と前記第２の半導体柱の間にパターニングする工程と、
　前記フォトレジストと前記第１のサイドウォールをマスクにして、異方性エッチングを用いて、前記第１のゲート導体膜と、前記第３のゲート導体膜と、前記第１及び第２のゲート絶縁膜を含む基板上部の絶縁膜をエッチングし、前記第３のゲート導体膜と前記第１のゲート導体膜と前記第１のゲート導体膜をエッチングし、前記第１のコンタクトホールを形成する工程と、
　前記第１の絶縁膜と前記第１のサイドウォールを除去する工程と、
　を有することが望ましい。
　前記製造方法において、
　基板上部に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱と第３の半導体柱があり、前記第１の半導体柱を囲む第１のゲート絶縁層があり、前記第２の半導体柱を囲む第２のゲート絶縁層があり、前記第３の半導体柱を囲む第３のゲート絶縁層があり、前記第１ゲート絶縁層を囲む第１のゲート導体層があり、前記第２のゲート絶縁層を囲む第２のゲート導体層があり、前記第３のゲート絶縁層を囲む第３のゲート導体層があり、前記第１の半導体柱の下部に接続される第１の不純物領域があり、前記第２の半導体柱の下部に接続される第２の不純物領域があり、前記第３の半導体柱の下部に接続される第３の不純物領域があり、前記第１の半導体柱の頂部に接続される第４の不純物領域があり、前記第２の半導体柱の頂部に接続される第５の不純物領域があり、前記第３の半導体柱の頂部に接続される第６の不純物領域があり、前記第１の不純物領域と前記第４の不純物領域と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物領域と前記第５の不純物領域と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴがあり、前記第３の不純物領域と前記第６の不純物領域と、の間の前記第３の半導体柱をチャネルにした第３のＳＧＴがあり、平面視において、前記第１のＳＧＴと前記第２のＳＧＴとの間に、前記第１若しくは第２またはその両方の不純物領域と電気的に接触する第１のコンタクトホールと、前記第３のゲート導体層と前記第１のコンタクトホールとが電気的に接続されている柱状半導体装置の製造方法において、
　前記第１の不純物領域の上に前記第１の半導体柱を形成し、前記第２の不純物領域の上に前記第２の半導体柱を形成し、前記第３の不純物領域の上に前記第３の半導体柱を形成する工程と、
　前記第１の半導体柱を取り囲む前記第１のゲート絶縁層を形成し、前記第２の半導体柱を取り囲む前記第２のゲート絶縁層を形成し、前記第３の半導体柱を取り囲む前記第３のゲート絶縁層を形成する工程と、
　全面を覆って、前記第１のゲート導体膜を被覆する工程と、
　フォトリソグラフィー法と異方性エッチングを用いて、前記第１のゲート導体膜と、前記第１及び第２のゲート絶縁膜を含む基板上部の絶縁膜をエッチングし、前記第１のコンタクトホールを、前記第１の半導体柱と前記第２の半導体柱との間に形成する工程と
　全面を覆って、第１のコンタクト導体膜を被覆する工程と、
　全面を覆って、前記第１及び第２の半導体柱の高さより厚い膜厚で、第２のゲート導体膜を被覆する工程と、
　フォトリソグラフィー法と異方性エッチングを用いて、前記第１及び第２のゲート導体膜を、前記第１の半導体柱を取り囲む前記第１のゲート導体層、及び、前記第２の半導体柱を取り囲む前記第２のゲート導体層として形成し、前記第３の半導体柱を取り囲むように前記第３のゲート導体層を、形成すると共に、前記第１のコンタクトホールに、前記第１のコンタクト導体膜と前記第２のゲート導体膜を残存させる工程と、
　を有し、前記第３のゲート導体層と前記第１のコンタクト導体膜と前記第２のゲート導体膜が電気的に接触していることが望ましい。
第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第１実施形態及び第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。 従来例のＳＧＴを用いたＳＲＡＭセル回路図である。
　以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
　（第１実施形態）
　以下、図１Ａ～図１Ｒを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する例としてＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
　図１Ａに示すように、Ｐ層１（特許請求範囲の「基板」の一例である）上にＮ層２（特許請求範囲の「基板」の一例である）をエピタキシャル結晶成長法により形成し、基板を形成する。そして、Ｎ層２の表層つまり基板表面の所望の位置に、Ｎ+層３（特許請求範囲の「第１の不純物領域」の一例である）とＰ+層４ａと４ｂ（特許請求範囲の「第２の不純物領域」の一例である）を形成する。それぞれ、エピタキシャル結晶成長若しくはイオン注入法により形成する。なお、Ｎ+層３は逆導電型であるＰ+層３として形成してもよい。
　以降、本実施形態以降、本工程において、基板表面に形成する不純物層をＮ+不純物の場合で説明する。
　次に、ｉ層６（特許請求範囲の「半導体柱」の一例である）、Ｎ+層８（特許請求範囲の「第３の不純物領域」の一例である）とＰ+層９ａと９ｂ（特許請求範囲の「第４の不純物領域」の一例である）をエピタキシャル結晶成長にて各々所望の位置に形成する。次に、図１Ｂに示すように、例えば、ＳｉＮ層よりなるマスク半導体層７、次に、例えば、シリコンゲルマニウム（ＳｉＧｅ）マスク半導体層１０、次に、例えばＳｉＯ2層からなるマスク半導体層１１を順次堆積する。なお、ｉ層６はドナーまたはアクセプタ不純物原子を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。
　次に、リソグラフィ法により形成した平面視においてＹ方向に伸延した帯状レジスト層（図示せず）をマスクにして、ＳｉＯ2マスク半導体層１１をエッチングする。これにより、平面視においてＹ方向に伸延した帯状ＳｉＯ2マスク半導体層を形成する。レジスト層をマスクにして、この帯状マスク半導体層を等方性エッチングすることにより、帯状マスク半導体層の幅を、レジスト層の幅より細くなるように形成する。これにより、リソグラフィ法で形成できる最小のレジスト層の幅より小さい幅を持つ帯状ＳｉＯ2マスク半導体層１１ａ、１１ｂを形成する。そして、図１Ｃに示すように、帯状ＳｉＯ2マスク半導体層１１ａ、１１ｂをエッチングマスクにして、ＳｉＧｅマスク半導体層１０を、例えば異方性エッチングによりエッチングして、帯状ＳｉＧｅマスク半導体層１０ａ、１０ｂを形成する。
　次に、全体を、例えばＣＶＤ（Chemical Vapor Deposition）法によるアモルファスＳｉ層１３（図示せず）で覆い、該アモルファスＳｉ層１３を異方性エッチングにより除去し、図１Ｄに示すように、帯状ＳｉＧｅマスク半導体層１０ａ、１０ｂの両側に、アモルファスＳｉマスク半導体層１３ａ、１３ｂ、１３ｃ、１３ｄを形成する。
　次に、帯状ＳｉＯ2マスク半導体層１１ａ、１１ｂ、帯状ＳｉＧｅマスク半導体層１０ａ、１０ｂを除去する。これにより、図１Ｅに示すように、マスク半導体層７上に、平面視においてＹ方向に伸延し、かつ互いに平行に並んだ帯状アモルファスＳｉマスク半導体層１３ａ、１３ｂ、１３ｃ、１３ｄが形成される。
　次に、全体を覆って、ＦＣＶＤ法によるＳｉＯ2層（図示せず）を形成する。そして、ＣＭＰ法により、ＳｉＯ2層を、その上表面位置が帯状アモルファスＳｉマスク半導体層１３ａ、１３ｂ、１３ｃ、１３ｄの上表面位置と同じくなるよう研磨し、次に、例えば、ＳｉＮ層１６、ＳｉＯ2マスク半導体層１７を順次堆積する。次に、図１Ｆに示すように、帯状アモルファスＳｉ半導体層１３ａ、１３ｂ、１３ｃ、１３ｄを形成した方法と、同じ基本的な手法を用いて、ＳｉＮ層１６上にＸ方向に伸延して、且つ互いに平行に並んだ帯状ＳｉＯ2マスク半導体層１７ａ、１７ｂを形成する。
　次に、帯状ＳｉＯ2マスク半導体層１７ａ、１７ｂをマスクにして、ＳｉＮ層１６、帯状アモルファスＳｉ半導体層１３ａ、１３ｂ、１３ｃ、１３ｄ、をＲＩＥエッチングする。そして、残存しているＳｉＮ層１６、ＳｉＯ2層１５を除去する。これにより、アモルファスＳｉ柱１３ａａ、１３ａｂ、１３ａｃ、１３ａｄ、１３ｂａ、１３ｂｂ、１３ｂｃ、１３ｂｄを形成し、図１Ｇに示すように、ＳｉＮ柱１３ａｂ、１３ｂｃを除去する。
　次に、アモルファス半導体柱１３ａａ、１３ａｃ、１３ａｄ、１３ｂａ、１３ｂｂ、１３ｂｄをマスクにして、ＳｉＮマスク半導体層７をエッチングして、ＳｉＮマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを形成する。そして、アモルファス半導体柱１３ａａ、１３ａｃ、１３ａｄ、１３ｂａ、１３ｂｂ、１３ｂｄを除去する。そして、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆをマスクにして、Ｎ+層８ａ、８ｃ、８ｄ、８ｆ、Ｐ+層９ｂ、９ｅ、ｉ層６をエッチングして、図１Ｈに示すように、Ｎ+層３、Ｐ+層４ａ、４ｂ上に半導体柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆを形成し、次に、全体を覆って、ＦＣＶＤ法による例えばＳｉＮ層からなる半導体柱保護膜１２を形成する。マスク半導体層７の材料構成は、精度あるマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを得るために選択される。
　次に、半導体柱保護膜１２、半導体柱６ａ、６ｂ、６ｃの底部に繋がるＮ+層３、Ｐ+層４ａ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ａ、Ｎ+層３ａ、３ｃ（第３の不純物層と第４の不純物層の一方）、Ｐ+層４ａ（Ｎ+層３ａが第３の不純物層だと第４の不純物層であり、Ｎ+層３ａが第４の不純物層だと第３の不純物層である）よりなる半導体柱台１８ａを形成する。同時に、半導体柱６ｄ、６ｅ、６ｆの底部に繋がるＮ+層３、Ｐ+層４ｂ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ｂ、Ｎ+層３ｄ（図示せず、第３の不純物層と第４の不純物層の一方）、Ｎ+層３ｆ（図示せず）、Ｐ+層４ｂ（Ｎ+層３ｄが第３の不純物層だと第４の不純物層であり、Ｎ+層３ｄが第４の不純物層だと第３の不純物層である）、よりなる半導体柱台１８ｂを形成する。そして、図１Ｉに示すように、Ｎ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ａ、４ｂ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ2層１４を形成する。
　次に、表面に露出している半導体柱保護膜１２を除去し、図１Ｊに示すように、ＡＬＤ法により、全体を覆って、ゲート酸化膜となるＨｆＯ２層２３、ゲート電極となるワークファンクションメタルＴｉＮ層２４を被覆する。
　次に、リソグラフィ法により、コンタクトホール形成用のフォトレジスト９０の開口部を、第１及び第２の半導体柱の間にパターニングし、図１Ｋに示すように、異方性エッチングにて、ＴｉＮ層２４とＨｆＯ２層２３とＳｉＯ2層１４と半導体柱保護膜１２をエッチングし、Ｎ+層３ａとＰ+層４ａ表面を露出させ、コンタクトホール１００ａを、Ｎ+層３ｂとＰ+層４ｂ表面を露出させ、コンタクトホール１００ｂを、形成する。
　次に、コンタクトホール用バリアメタルとなるＴｉＮ層１０１と、第１及び第２の半導体柱の高さより十分厚い膜厚でＷ層２６を堆積し、図１Ｌに示すように、ＣＭＰ法により全体を、その上面位置が、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。
　次に、Ｗ層２６、ＴｉＮ層１０１、ＴｉＮ層２４を、その上面位置が、Ｎ+層３ａ、３ｃ、３ｂ、３ｄ、Ｐ+層４ａ、４ｂの下層位置より高くなるようにリセスエッチングし、全面を覆って、ＳｉＯ2層２５を被覆し、図１Ｍに示すように、ＣＭＰ法により全体を、その上面位置が、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。
　次に、フォトリソグラフィーと異方性エッチングにより、ＳｉＯ2層２５、Ｗ層２６、ＴｉＮ層１０１、ＴｉＮ層２４を除去し、図１Ｎに示すように、半導体柱６ａを取り囲むように、ＳｉＯ2層２５ａａ、Ｗ層２６ａａ、ＴｉＮ層１０１ａａ、ＴｉＮ層２４ａａを、半導体柱６ｂと６ｃを取り囲むように、ＳｉＯ2層２５ａｂ、Ｗ層２６ａｂ、ＴｉＮ層１０１ａｂ、ＴｉＮ層２４ａｂを、半導体柱６ｄと６ｅを取り囲むように、ＳｉＯ2層２５ｂａ、Ｗ層２６ｂａ、ＴｉＮ層１０１ｂａ、ＴｉＮ層２４ｂａを、半導体柱６ｆを取り囲むように、ＳｉＯ2層２５ｂｂ、Ｗ層２６ｂｂ、ＴｉＮ層１０１ｂｂ、ＴｉＮ層２４ｂｂを、形成すると共に、コンタクトホール１００ａにＷ層２６ｃａとＴｉＮ層１０１ｃａを、コンタクトホール１００ｂにＷ層２６ｃｂとＴｉＮ層１０１ｃｂを、残存させ形成する。このとき、コンタクトホール内のＷ層２６ｃａとＴｉＮ層１０１ｃａは、ゲートとなるＷ層２６ａａ及びＷ層２６ａｂの下部より低い位置に形成される。
　次に、全面を覆って、ＳｉＯ2層２８を被覆し、図１Ｐに示すように、ＣＭＰ法により全体を、その上面位置が、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。
　次に、全体を覆って、ＣＶＤ法による層間絶縁膜３０を被覆し、リソグラフィ法により、フォトレジスト開口領域をマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ上に形成し（図示せず）、それをマスクにして、ＲＩＥ法により、層間絶縁膜３０をエッチングし、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを露出させ(図示せず)、露出したマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去し、図１Ｑに示すように、次に、全体を覆って、上部電極形成用バリアメタル(図示せず)Ｗ層３３を被覆し、図１Ｑに示すように、ＣＭＰ法により全体を、その上面位置が、層間絶縁膜３０の上面位置になるように研磨することで、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆを形成する。
　尚、本工程は、ＳｉＯ層３０より先に薄いＴｉＮ層、Ｗ層、を被覆し、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）により、８ａ、８ｃ、８ｄ、８ｆ、９ｂ、９ｅの少なくとも一部にＴｉＮ層、Ｗ層が残存するようエッチングし、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆを形成した後に、ＣＶＤ法により全体に、ＳｉＯ2層３０を被覆し、ＣＭＰ法により全体を研磨する。この際、研磨量は、Ｗ層表面が露出するまで行っても、Ｗ層上にＳｉＯ2層３０が残存したままでもよい。
　次に、Ｎ+層３ａとＰ+層４ａと、の平面視における境界上と、ＴｉＮ層２４ｃ上と、に形成したコンタクトホールＣ１を介して接続配線金属層ＸＣ１を形成する。同時に、Ｎ+層３ｆとＰ+層４ｂと、の平面視における境界上と、ＴｉＮ層２４ｂと、の上に形成したコンタクトホールＣ２を介して接続配線金属層ＸＣ２（図示せず）を形成する。
　そして、全体を覆って、上表面が平坦なＳｉＯ2層３６を形成する。そして、Ｗ層２６ａａ、２４ｂｂ上に形成したコンタクトホールＣ３、Ｃ４を介して、ワード配線金属層ＷＬを形成する。次に、全体を覆って上表面が平坦なＳｉＯ2層３７を形成する。そして、Ｐ+層９ｂ、９ｅ上のＷ層３３ｂ、３３ｅ上に形成したコンタクトホールＣ５、Ｃ６を介して電源配線金属層Ｖｄｄを形成する。そして、Ｎ+層８ｃ上のＷ層３３ｃ上に形成したコンタクトホールＣ７を介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｎ+層８ｄ上のＷ層３３ｄ上に形成したコンタクトホールＣ８を介して、グランド配線金属層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層３９を形成する。そして、Ｎ+層８ａ、８ｆ上のＷ層３３ａ、３３ｆに形成したコンタクトホールＣ９，Ｃ１０を介してビット出力配線金属層ＢＬ，反転ビット出力配線金属層ＲＢＬを形成する。これにより、図１Ｒに示すように、Ｐ層基板１上にＳＲＡＭセル回路が形成される。本ＳＲＡＭ回路では、Ｓｉ柱６ｂ、６ｅに負荷ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄに駆動ＳＧＴが形成され、Ｓｉ柱６ａ、６ｆに選択ＳＧＴが形成されている。
　なお、図１Ｒに示すように、Ｓｉ柱６ａ～６ｆの下部に、ＳＧＴのソースまたはドレインとなるＮ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ｂ、４ｅ、Ｎ層２ａ、２ｂ上で、繋がって形成される。これに対し、Ｎ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ｂ、４ｅを、Ｓｉ柱６ａ～６ｆの底部に形成して、かつＮ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ｂ、４ｅ間を金属層、合金層を介して繋げてもよい。また、Ｎ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ｂ、４ｅは、Ｓｉ柱６ａ～６ｆの底部側面に接続して形成してもよい。上記のように、ＳＧＴのソース、またはドレインとなるＮ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ｂ、４ｅ、Ｓｉ柱６ａ～６ｆの底部の内部、または側面外側に接して、その外周に形成されていてもよく、そして、各々が他の導体材料で電気的に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　ＳＧＴを使用する回路で高集積化を図る際、必然的に半導体柱間の離間距離は小さくなる。例えば本実施形態では、半導体柱６ａ、６ｂ、６ｃ各々の間隔は小さくなる。このため、半導体柱６ａ、６ｂとそれに隣接しているコンタクトホールとの間隔が小さくなり、以下の課題が発生する。
課題１．半導体柱６ａ、６ｂ各々を取り囲んで存在するゲート電極２６ａａ、２６ａｂとそれに隣接するコンタクトホール導電体と電気的にショートし、誤動作を引き起こす。
課題２．前述した電気的短絡を回避するようにコンタクトホールを小さく形成すると、コンタクト抵抗の上昇が起こり、動作速度の低下といった性能劣化が発生する。
１．第１実施形態の製造方法によれば、上記問題に対し以下のような特徴をもつ。
　ゲート導体膜２６をデポする前に、コンタクトホール１００ａと１００ｂを形成し、且つ、コンタクトホール１００ａ、１００ｂの高さをゲート導体層２６ａａ、２６ａｂ、２６ｂａ、２６ｂｂより低く形成することによって、電気的なショートを回避することが出来る。
　また、ゲート導体層とコンタクトホール間の寄生容量が低減され、性能向上に寄与する。
２．更に、第１実施形態の製造方法によれば、電気的なショートを回避するために、コンタクトホール１００ａ、１００ｂの寸法を必要以上に小さくして、コンタクト抵抗が上昇するといった特性劣化を回避することが出来る。
３．本実施形態では、６個のＳＧＴよりなるＳＲＡＭセルについて説明した。これに対して、８個のＳＧＴよりなるＳＲＡＭセルに対しても、本発明は適用できる。８個のＳＧＴよりなるＳＲＡＭセルでは、Ｙ方向に並んだ２列が、それぞれ４個のＳＧＴより構成される。そして、この４個のＳＧＴの内、負荷用または駆動用のＳＧＴが２個隣接して並ぶ。この場合、３個並んだ負荷用と駆動用のＳＧＴのゲート電極は接続しており、そして、隣接した負荷用と駆動用のＳＧＴの上部の不純物層は離れて形成されなければいけない。隣接した負荷用と駆動用のＳＧＴの関係は、６個のＳＧＴよりなるＳＲＡＭセルと同じであるので、本実施形態の方法を適用することによって、高密度の８個のＳＧＴより構成されたＳＲＡＭセルを形成できる。本発明は、他の複数のＳＧＴよりなるＳＲＡＭセル形成にも適用できる。
４．本実施形態では、本発明をＳＲＡＭセルに適用した例について説明した。同じチップ上に形成されるロジック回路において、もっとも多く使われるインバータ回路は、少なくとも２つのＮチャネルＳＧＴとＰチャネルＳＧＴよりなり、ＮチャネルＳＧＴとＰチャネルＳＧＴとのゲート電極は接続している。そして、２つのＮチャネルＳＧＴとＰチャネルＳＧＴのそれぞれの上部の不純物領域は離れていなければいけない。このように、ＳＲＡＭセルの負荷ＳＧＴと駆動ＳＧＴとの関係と、インバータ回路のＮチャネルＳＧＴとＰチャネルＳＧＴとの関係は同じである。これは、例えばＳＲＡＭセル領域とロジック回路領域を含んだマイクロプロセッサ回路に本発明を適用せることにより、高密度マイクロプロセッサ回路が実現できることを示している。
５．本実施形態では、平面視において、円形状のＳｉ柱６ａ～６ｆを形成した。Ｓｉ柱６ａ～６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これにより、高密度で、且つ高性能マイクロプロセッサ回路が実現できる。
　（第２実施形態）
　以下、図２Ａ～図２Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
　第１実施形態の図１Ａから図１Ｊまでの工程を行い、次に、全面を覆って、ＳｉＯ層１１０（特許請求範囲の「第１の絶縁膜」の一例である）をＦＣＶＤ法により被覆し、該絶縁層１１０を異方性エッチングし、図２Ａに示すように、半導体柱６ａ、６ｂにサイドウォール１１０ａと６ｅ、６ｆにサイドウォール１１０ｂを形成する。
　次に、リソグラフィ法により形成したフォトレジスト１２０とサイドウォール１１０ａ、１１０ｂをマスクにして、異方性エッチングにより、ＴｉＮ層２４、ＨｆＯ２層２３、ＳｉＯ層１４、半導体柱保護膜１２を除去し、図２Ｂに示すように、コンタクトホール１００ａ、１００ｂを形成する。
　次に、等方性若しくは異方性エッチングにより、絶縁層１１０、サイドウォール１１０ａ、１１０ｂを除去する。
　以降の工程は、第１実施例の図１Ｌ以降と同じである。
　本実施形態は以下のような特徴をもつ。
１．コンタクトホール１００ａ、１００ｂを形成する際、サイドウォール１１０ａと１１０ｂのセルフアラインで形成されるため、フォトレジスト１２０の位置ズレによる電気的なショートを、第１実施形態より、更に回避することが出来る。
２．サイドウォール１１０ａと１１０ｂとフォトレジスト１２０をハードマスクとして使用するため、コンタクトホール形成用のフォトリソマスクはラフパターンを使用することが可能なため、フォトリソ工程の難易度が低く、歩留まり向上に寄与する。
　（第３実施形態）
　以下、図３を参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
　第１実施形態の図１Ａから図１Ｊまでの工程を行い、次に、図３に示すように、全面を覆って、例えばＳｉＧｅ膜１３０（特許請求範囲の「第３のゲート導体膜」の一例である）を被覆する。
　以降の工程は、第２実施例の図２Ａ、図２Ｂ、図２Ｃを経て、第１実施例の図１Ｌ以降と同じである。
　本実施形態は以下のような特徴をもつ。
　ＷＦＭのＴｉＮ層２４をＳｉＧｅ膜１３０で覆うことにより、第２実施例の図２Ｃにて、サイドウォール１００ａを等方性若しくは異方性エッチングにて除去する際、ＴｉＮ層２４へのエッチングダメージを防止することが出来、特性劣化等を抑制することが出来る。
　（第４実施形態）
　以下、図４Ａ～図４Ｅを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。
　第１実施形態の図１Ａから図１Ｍまでの工程を行い、次に、ゲート導体層形成用のフォトリソパターンを、図４Ａに示すように、コンタクトホール１００ａ、１００ｂ方向に延在しオーバーラップする鉤型のパターンを使用し、ＳｉＯ2層２５、Ｗ層２６、ＴｉＮ層１０１、ＴｉＮ層２４を異方性エッチングし、各半導体柱を取り囲むようにゲート導体層を形成すると共に、コンタクトホール１００ａにＷ層２６ｃａとW層２６ｂａの一部とＴｉＮ層１０１ｃａを形成する。
　次に、全面を覆って、ＳｉＯ2層２８を被覆し、図４Ｂに示すように、ＣＭＰ法により全体を、その上面位置が、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。
　次に、全体を覆って、ＣＶＤ法による層間絶縁膜３０を被覆し、リソグラフィ法により、フォトレジスト開口領域をマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ上に形成し（図示せず）、それをマスクにして、ＲＩＥ法により、層間絶縁膜３０をエッチングし、マスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを露出させ(図示せず)、露出したマスク半導体層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去し、次に、全体を覆って、上部電極形成用バリアメタル(図示せず)、Ｗ層３３を被覆し、図４Ｃに示すように、ＣＭＰ法により全体を、その上面位置が、層間絶縁膜３０の上面位置になるように研磨することで、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆを形成する。
　尚、本工程は、ＳｉＯ層３０より先に薄いＴｉＮ層、Ｗ層、を被覆し、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）により、８ａ、８ｃ、８ｄ、８ｆ、９ｂ、９ｅの少なくとも一部にＴｉＮ層、Ｗ層が残存するようエッチングし、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆを形成した後に、ＣＶＤ法により全体に、ＳｉＯ2層３０を被覆し、ＣＭＰ法により全体を研磨する。この際、研磨量は、Ｗ層表面が露出するまで行っても、Ｗ層上にＳｉＯ2層３０が残存したままでもよい。
　次に、全体を覆って、上表面が平坦なＳｉＯ2層３６を形成する。そして、Ｗ層２６ａａ、２４ｂｂ上に形成したコンタクトホールＣ３、Ｃ４を介して、ワード配線金属層ＷＬを形成する。次に、全体を覆って上表面が平坦なＳｉＯ2層３７を形成する。そして、Ｐ+層９ｂ、９ｅ上のＷ層３３ｂ、３３ｅ上に形成したコンタクトホールＣ５、Ｃ６を介して電源配線金属層Ｖｄｄを形成する。そして、Ｎ+層８ｃ上のＷ層３３ｃ上に形成したコンタクトホールＣ７を介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｎ+層８ｄ上のＷ層３３ｄ上に形成したコンタクトホールＣ８を介して、グランド配線金属層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層３９を形成する。そして、Ｎ+層８ａ、８ｆ上のＷ層３３ａ、３３ｆに形成したコンタクトホールＣ９，Ｃ１０を介してビット出力配線金属層ＢＬ，反転ビット出力配線金属層ＲＢＬを形成する。これにより、図１Ｒに示すように、Ｐ層基板１上にＳＲＡＭセル回路が形成される。本ＳＲＡＭ回路では、Ｓｉ柱６ｂ、６ｅに負荷ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄに駆動ＳＧＴが形成され、Ｓｉ柱６ａ、６ｆに選択ＳＧＴが形成されている。
　本実施形態は以下のような特徴をもつ。
　第１実施形態の図１Ｎで使用の単純な矩形パターンと異なり、コンタクトホール１００ａ、１００ｂ方向に延在し鉤型のパターンを使用することにより、ゲート導体層をパターニングする際に、ゲート導体層のＷ層２６ｂａとコンタクトホールメタルのＷ層２６ｃａとＴｉＮ層１０１ａを接触した形で、また同様に、ゲート導体層のＷ層２６ａｂとコンタクトホールメタルのＷ層２６ｃｂとＴｉＮ層１０１ｂを接触した形で、形成することが出来る。これにより、バックエンド工程での配線工程が不要になり、ゲート導体層とコンタクトホールとの電気的ショートの危険性を回避出来ると共に工程数も削減できる。
　なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。
　また、第１実施形態では、半導体柱６ａ～６ｆを形成したが、ほかの半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｃ、３ｄ、３ｆ、８ａ、８ｃ、８ｄ、８ｆ、Ｐ+層４ａ、４ｂ、９ｂ、９ｅは、ドナー、またはアクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、半導体柱６ａ～６ｆの外周部のＳｉＮ層１２は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、マスク材料層７はＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層より形成した。マスク材料層７は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、各種配線金属層ＸＣ１、ＸＣ２、ＷＬ、Ｖｄｄ、Ｖｓｓ、ＢＬ、ＲＢＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、図１Ｎに示したように、ゲート金属層として、ＴｉＮ層２４ａａ、２４ａｂ、２４ｂａ、２４ｂｂを用いた。このＴｉＮ層２４ａａ、２４ａｂ、２４ｂａ、２４ｂｂは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層２４ａａ、２４ａｂ、２４ｂａ、２４ｂｂは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、ＨｆＯ２層２３を用いが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　第１実施形態において、半導体柱６ａ～６ｆの平面視における形状は、円形状であった。そして、半導体柱６ａ～６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なる半導体柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、半導体柱６ａ～６ｆの底部に接続してＮ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ａ、４ｂを形成した。Ｎ+層３ａ、３ｃ、３３ｄ、３ｆ、Ｐ+層４ａ、４ｂ上面に金属、シリサイドなどの合金層を形成してもよい。上記のように、半導体柱６ａ～６ｆの底部に繋がる不純物領域と、これらの不純物層を繋げる不純物層結合領域の形成は、設計、そして製造上の観点から決めてよい。Ｎ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ａ、４ｂは、不純物層と、不純物層結合領域と、を兼用している。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、半導体柱６ａ～６ｆの上下に、同じ極性の導電性を有するＮ+層３ａ、３ｃ、３ｄ、３ｆ、Ｐ+層４ａ、４ｂとＮ+層８ａ、８ｃ、８ｄ、８ｆ、Ｐ+層９ｂ、９ｅを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　同様に、磁気メモリ回路や強誘電体メモリ回路においても、メモリセル領域内外で使用されるインバータやロジック回路に対しても適用することができる。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、柱状半導体装置の製造方法によれば、高密度の柱状半導体装置が得られる。
　１：Ｐ層基板
　２、２ａ、２ｂ：Ｎ層基板
　３、３ａ、３ｃ、３ｄ、３ｆ、８ａ、８ｃ、８ｄ、８ｆ：Ｎ+層
　４ａ、４ｂ、９ｂ、９ｅ：Ｐ+層
　６：ｉ層
　７、１０、１１、１３、１７：マスク半導体層
　１０ａ、１０ｂ、１１ａ、１１ｂ、１３ａ、１３ｂ、１３ｃ、１３ｄ、１７ａ、１７ｂ：帯状のマスク半導体層
　１３ａａ、１３ａｃ、１３ａｄ、１３ｂａ、１３ｂｂ、１３ｂｄ、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ：矩形状のマスク半導体層
　１２、１２ａ、１２ｂ、１６：ＳｉＮ層
　６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ：半導体柱
　１４、１５、２５、２５ａａ、２５ａｂ、２５ｂａ、２５ｂｂ、３０、３６、３７、３８、
　３９：ＳｉＯ2層
　１８ａ、１８ｂ：半導体柱台
　２３、２３ａａ、２３ａｂ、２３ｂａ、２３ｂｂ：ＨｆＯ２層
　２４、２４ａ、２４ｂ、２４ａａ、２４ａｂ、２４ｂａ、２４ｂｂ、１０１、１０１ａｂ、１０１ｂａ、１０１ｂｂ、１０１ｃａ、１０１ｃｂ：ＴｉＮ層
　２６、２６ａ、２６ｂ、２６ａａ、２６ａｂ、２６ｂａ、２６ｂｂ、２６ｃａ、２６ｃｂ、３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ：Ｗ層
　９０、９１、１２０：フォトレジスト層
　１００ａ、１００ｂ、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０：コンタクトホール
　１１０ａ、１１０ｂ：絶縁層サイドウォール
　１３０：ＳｉＧｅ層
　ＷＬ：ワード配線金属層
　ＢＬ：ビット配線金属層
　ＲＢＬ：反転ビット配線金属層
　Ｖｓｓ１、Ｖｓｓ２：グランド配線金属層
　Ｖｄｄ：電源配線金属層
　ＸＣ１、ＸＣ２：接続配線金属層

Claims (4)

  1. 　基板上部に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲む第１のゲート絶縁層があり、前記第２の半導体柱を囲む第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲む第１のゲート導体層があり、前記第２ゲート絶縁層を囲む第２のゲート導体層があり、前記第１の半導体柱の下部に接続される第１の不純物領域があり、前記第２の半導体柱の下部に接続される第２の不純物領域があり、前記第１の半導体柱の頂部に接続される第３の不純物領域があり、前記第２の半導体柱の頂部に接続される第４の不純物領域があり、前記第１の不純物領域と前記第３の不純物領域と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物領域と前記第４の不純物領域と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴがあり、平面視において、前記第１のＳＧＴと前記第２のＳＧＴとの間に、少なくとも第１若しくは第２どちらかの不純物領域と電気的に接触する第１のコンタクトホールと、を有した柱状半導体装置の製造方法において、
    　前記第１の不純物領域の上に前記第１の半導体柱を形成すると共に、前記第２の不純物領域の上に前記第２の半導体柱を形成する工程と、
    　前記第１の半導体柱を取り囲む前記第１のゲート絶縁層を形成すると共に、前記第２の半導体柱を取り囲む前記第２のゲート絶縁層を形成する工程と、
    　全面を覆って、第１のゲート導体膜を被覆する工程と、
    　フォトリソグラフィー法と異方性エッチングを用いて、前記第１のゲート導体膜と、前記第１及び第２のゲート絶縁膜を含む基板上部の絶縁膜を除去し、前記第１のコンタクトホールを、前記第１の半導体柱と前記第２の半導体柱の間に形成する工程と
    　全面を覆って、第１のコンタクト導体膜を被覆する工程と、
    　全面を覆って、前記第１及び第２の半導体柱の高さより厚い膜厚で、第２のゲート導体膜を被覆する工程と、
    　前記第２のゲート導体膜を、前記第１と第２の半導体柱の頂部表面まで研磨し、
    　フォトリソグラフィー法と異方性エッチングを用いて、平面視で前記第２のゲート導体膜の内側の領域について、前記第２のゲート導体膜と前記第１のコンタクト導体膜と前記第１のゲート導体膜を除去することにより、前記第１及び第２のゲート導体膜を、前記第１の半導体柱及び第１のゲート絶縁層を取り囲む第１のゲート導体層、及び、前記第２の半導体柱及び第２のゲート絶縁層を取り囲む第２のゲート導体層として形成すると共に、前記第１のコンタクトホールに、前記第１のコンタクト導体膜と前記第２のゲート導体膜を、前記第１及び第２のゲート導体層の下部より低くなるように残存させる工程と、
    　全面を覆って、第１の層間絶縁層を被覆する工程と、
    　を有する、
    　ことを特徴とする柱状半導体装置の製造方法。
  2. 　前記第１のゲート導体膜を被覆後、全面を覆って、第１の絶縁層を被覆する工程と、
    　前記第１の絶縁層を異方性エッチングし、前記第１及び第２の半導体柱の側壁に第１のサイドウォールを形成する工程と、
    　フォトリソグラフィー法により、フォトレジストを前記第１の半導体柱と前記第２の半導体柱の間にパターニングする工程と、
    　前記フォトレジストと前記第１のサイドウォールをマスクにして、異方性エッチングを用いて、前記第１のゲート導体膜と、前記第１及び第２のゲート絶縁膜を含む基板上部の絶縁膜を除去し、前記第１のコンタクトホールを形成する工程と、
    　前記第１の絶縁膜と前記第１のサイドウォールを除去する工程と、
    　を有することを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  3. 　前記第１のゲート導体膜を被覆後、全面を覆って、第３のゲート導体膜を被覆する工程と、
    　全面を覆って、第１絶縁層を被覆する工程と、
    　前記第１の絶縁層を、異方性によりエッチングし、前記第１及び第２の半導体柱の周囲に第１のサイドウォールを形成する工程と、
    　フォトリソグラフィー法により、前記第１のコンタクトホール形成用の前記フォトレジストを、前記第１の半導体柱と前記第２の半導体柱の間にパターニングする工程と、
    　前記フォトレジストと前記第１のサイドウォールをマスクにして、異方性エッチングを用いて、前記第１のゲート導体膜と、前記第３のゲート導体膜と、前記第１及び第２のゲート絶縁膜を含む基板上部の絶縁膜をエッチングし、前記第３のゲート導体膜と前記第１のゲート導体膜と前記第１のゲート導体膜をエッチングし、前記第１のコンタクトホールを形成する工程と、
    　前記第１の絶縁膜と前記第１のサイドウォールを除去する工程と、
    　を有することを特徴とする請求項２に記載の柱状半導体装置の製造方法。
  4. 　基板上部に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱と第３の半導体柱があり、前記第１の半導体柱を囲む第１のゲート絶縁層があり、前記第２の半導体柱を囲む第２のゲート絶縁層があり、前記第３の半導体柱を囲む第３のゲート絶縁層があり、前記第１ゲート絶縁層を囲む第１のゲート導体層があり、前記第２のゲート絶縁層を囲む第２のゲート導体層があり、前記第３のゲート絶縁層を囲む第３のゲート導体層があり、前記第１の半導体柱の下部に接続される第１の不純物領域があり、前記第２の半導体柱の下部に接続される第２の不純物領域があり、前記第３の半導体柱の下部に接続される第３の不純物領域があり、前記第１の半導体柱の頂部に接続される第４の不純物領域があり、前記第２の半導体柱の頂部に接続される第５の不純物領域があり、前記第３の半導体柱の頂部に接続される第６の不純物領域があり、前記第１の不純物領域と前記第４の不純物領域と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物領域と前記第５の不純物領域と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴがあり、前記第３の不純物領域と前記第６の不純物領域と、の間の前記第３の半導体柱をチャネルにした第３のＳＧＴがあり、平面視において、前記第１のＳＧＴと前記第２のＳＧＴとの間に、前記第１若しくは第２またはその両方の不純物領域と電気的に接触する第１のコンタクトホールと、前記第３のゲート導体層と前記第１のコンタクトホールとが電気的に接続されている柱状半導体装置の製造方法において、
    　前記第１の不純物領域の上に前記第１の半導体柱を形成し、前記第２の不純物領域の上に前記第２の半導体柱を形成し、前記第３の不純物領域の上に前記第３の半導体柱を形成する工程と、
    　前記第１の半導体柱を取り囲む前記第１のゲート絶縁層を形成し、前記第２の半導体柱を取り囲む前記第２のゲート絶縁層を形成し、前記第３の半導体柱を取り囲む前記第３のゲート絶縁層を形成する工程と、
    　全面を覆って、前記第１のゲート導体膜を被覆する工程と、
    　フォトリソグラフィー法と異方性エッチングを用いて、前記第１のゲート導体膜と、前記第１及び第２のゲート絶縁膜を含む基板上部の絶縁膜をエッチングし、前記第１のコンタクトホールを、前記第１の半導体柱と前記第２の半導体柱との間に形成する工程と
    　全面を覆って、第１のコンタクト導体膜を被覆する工程と、
    　全面を覆って、前記第１及び第２の半導体柱の高さより厚い膜厚で、第２のゲート導体膜を被覆する工程と、
    　フォトリソグラフィー法と異方性エッチングを用いて、前記第１及び第２のゲート導体膜を、前記第１の半導体柱を取り囲む前記第１のゲート導体層、及び、前記第２の半導体柱を取り囲む前記第２のゲート導体層として形成し、前記第３の半導体柱を取り囲むように前記第３のゲート導体層を、形成すると共に、前記第１のコンタクトホールに、前記第１のコンタクト導体膜と前記第２のゲート導体膜を残存させる工程と、
    　を有し、前記第３のゲート導体層と前記第１のコンタクト導体膜と前記第２のゲート導体膜が電気的に接触していること、
    　を特徴とする請求項１から３のいずれか１つに記載の柱状半導体装置の製造方法。
PCT/JP2021/017503 2021-05-07 2021-05-07 柱状半導体の製造方法 WO2022234655A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2021/017503 WO2022234655A1 (ja) 2021-05-07 2021-05-07 柱状半導体の製造方法
TW111111936A TWI818489B (zh) 2021-05-07 2022-03-29 柱狀半導體的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/017503 WO2022234655A1 (ja) 2021-05-07 2021-05-07 柱状半導体の製造方法

Publications (1)

Publication Number Publication Date
WO2022234655A1 true WO2022234655A1 (ja) 2022-11-10

Family

ID=83932697

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/017503 WO2022234655A1 (ja) 2021-05-07 2021-05-07 柱状半導体の製造方法

Country Status (2)

Country Link
TW (1) TWI818489B (ja)
WO (1) WO2022234655A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193588A (ja) * 2002-12-11 2004-07-08 Internatl Business Mach Corp <Ibm> 垂直ＭＯＳＦＥＴ（ｖｅｒｔｉｃａｌＭＯＳＦＥＴ）ＳＲＡＭセル
JP2014003325A (ja) * 2008-01-29 2014-01-09 Unisantis Electronics Singapore Pte Ltd 半導体記憶装置
JP2015057868A (ja) * 2014-12-24 2015-03-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6651657B2 (ja) * 2017-11-01 2020-02-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置と、その製造方法
JP7138969B2 (ja) * 2019-04-05 2022-09-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
JP7369471B2 (ja) * 2019-07-11 2023-10-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
WO2021084652A1 (ja) * 2019-10-30 2021-05-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193588A (ja) * 2002-12-11 2004-07-08 Internatl Business Mach Corp <Ibm> 垂直ＭＯＳＦＥＴ（ｖｅｒｔｉｃａｌＭＯＳＦＥＴ）ＳＲＡＭセル
JP2014003325A (ja) * 2008-01-29 2014-01-09 Unisantis Electronics Singapore Pte Ltd 半導体記憶装置
JP2015057868A (ja) * 2014-12-24 2015-03-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置

Also Published As

Publication number Publication date
TWI818489B (zh) 2023-10-11
TW202245072A (zh) 2022-11-16

Similar Documents

Publication Publication Date Title
WO2020245946A1 (ja) 柱状半導体装置の製造方法
KR20020021310A (ko) 반도체 장치 및 트랜지스터
US8946821B2 (en) SRAM integrated circuits and methods for their fabrication
TWI742750B (zh) 柱狀半導體裝置及其製造方法
JPWO2021005842A5 (ja)
JPWO2021005789A5 (ja)
TW202201755A (zh) 記憶體裝置與其製造方法
US7365396B2 (en) SOI SRAM products with reduced floating body effect
WO2018070034A1 (ja) 柱状半導体装置の製造方法
WO2022234655A1 (ja) 柱状半導体の製造方法
JP5370161B2 (ja) 半導体材料内へのトレンチの形成
WO2023017618A1 (ja) 柱状半導体の製造方法
TWI815229B (zh) 柱狀半導體記憶裝置及其製造方法
TW202145371A (zh) 半導體元件
WO2022113187A1 (ja) 柱状半導体装置の製造方法
WO2023032025A1 (ja) 柱状半導体の製造方法
WO2021176693A1 (ja) 柱状半導体装置とその製造方法
WO2022059124A1 (ja) 柱状半導体装置及びその製造方法
JPWO2021176693A5 (ja)
US9373629B1 (en) Memory device and method for fabricating the same
TWI538172B (zh) 記憶元件及其製造方法
CN114361179A (zh) 存储器件及其形成方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21939848

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21939848

Country of ref document: EP

Kind code of ref document: A1