WO2022059124A1 - 柱状半導体装置及びその製造方法 - Google Patents

柱状半導体装置及びその製造方法 Download PDF

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望 原田
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Definitions

  • the present invention relates to a columnar semiconductor device and a method for manufacturing the same.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate.
  • the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). Therefore, the SGT can increase the density of the semiconductor device as compared with the planar type MOS transistor.
  • FIG. 7 shows a schematic structural diagram of the N-channel SGT.
  • Si column the silicon semiconductor column
  • the silicon semiconductor column is referred to as "Si column” having a P-type or i-type (intrinsic type) conductive type, when one is the source, the other is the drain.
  • N + layers 101a and 101b semiconductor regions containing a high concentration of donor impurities are referred to as "N + layers" are formed.
  • the portion of the Si column 100 between the N + layers 101a and 101b serving as the source and drain becomes the channel region 102.
  • the gate insulating layer 103 is formed so as to surround the channel region 102.
  • the gate conductor layer 104 is formed so as to surround the gate insulating layer 103.
  • the N + layers 101a and 101b serving as sources and drains, the channel region 102, the gate insulating layer 103, and the gate conductor layer 104 are formed in a columnar shape as a whole. Therefore, in plan view, the occupied area of the SGT corresponds to the occupied area of a single source or drain N + layer of the planar type MOS transistor. Therefore, the circuit chip having the SGT can realize further reduction in the chip size as compared with the circuit chip having the planar type MOS transistor.
  • one SGT is formed.
  • many SGTs are formed on this chip. In this case, it is necessary to connect the source and drain semiconductor regions at the bottom of each SGT and the wiring conductor layer connected to them with low resistance. Moreover, high integration of these SGT circuit formations is required.
  • the method for manufacturing a columnar semiconductor device of the present invention that solves the above problems is The first semiconductor column formed in the direction perpendicular to the substrate, The first gate insulating layer surrounding the first semiconductor column and The first gate conductor layer surrounding the first gate insulating layer and A first impurity region, which is a source or drain formed on the upper part of the first semiconductor column, A second impurity region that serves as a drain or source formed in the lower part of the first semiconductor column, A method for manufacturing a columnar semiconductor device including a first SGT (Surrounding Gate Transistor). A step of forming the first semiconductor column having the first mask material layer on the top thereof on the substrate having the first semiconductor layer at least in the upper portion.
  • SGT Standard Rounding Gate Transistor
  • the first mask material layer and the second mask material layer are used as an etching mask, and the first semiconductor layer is etched to be exposed on the outer peripheral portion under the first semiconductor column in a plan view.
  • the process includes a step of forming a first contact hole connecting the second impurity region and the wiring conductor layer on the first conductor layer.
  • the second impurity region is connected to the exposed first semiconductor surface and is in contact with the first conductor layer.
  • Process and It comprises a step of using the third mask material layer as a mask and etching the first material layer to form a fourth mask material layer.
  • the first mask material layer is composed of the third mask material layer and the fourth mask material layer. It is characterized by that.
  • the method for manufacturing the columnar semiconductor device further comprises using the first mask material layer and the second mask material layer as an etching mask and etching the first semiconductor layer to expose the exposed first semiconductor surface. After forming the exposed semiconductor surface, the side surface of the exposed first semiconductor surface is etched to form an exposed semiconductor recess.
  • a step of selectively forming the first conductor layer made of a metal or alloy layer in the exposed semiconductor recess, and It is characterized by having.
  • the method for manufacturing the columnar semiconductor device further comprises a step of forming a second semiconductor column on the substrate adjacent to the first semiconductor column and having a fifth mask material layer on the top thereof. A step of forming a sixth mask material layer by surrounding the side surfaces of the fifth mask material layer and the second semiconductor column.
  • the fifth mask material layer and the sixth mask material layer are used as an etching mask, and the first semiconductor layer is etched to be exposed on the outer peripheral portion of the second semiconductor column in a plan view. 2
  • the process of forming the semiconductor surface and A step of forming the first conductor layer selectively composed of a metal or alloy layer on the exposed first semiconductor surface and the exposed second semiconductor surface.
  • the step of forming the first contact hole on the first conductor layer and the process of forming the first contact hole is connected to and in contact with a third impurity region which is a source or drain of the second SGT formed at the bottom of the second semiconductor column. ..
  • the method for manufacturing the columnar semiconductor device further comprises a step of separately forming the second impurity region at the bottom of the first SGT and the third impurity region at the bottom of the second SGT. , It is characterized by having a step of forming the first conductor layer in contact with the exposed first semiconductor surface and the exposed second semiconductor surface.
  • the method for manufacturing a columnar semiconductor device is further characterized in that the first conductor layer is formed by being connected between the facing second impurity region and the third impurity region.
  • the method for manufacturing the columnar semiconductor device further comprises a step of forming a second material layer on the substrate at the same height as the second impurity region, apart from the second impurity region.
  • the process comprises a step of surrounding and contacting the entire outer circumference of the second impurity region and the second material layer to form the first conductor layer.
  • the first contact hole is formed on the first conductor layer that surrounds the entire outer circumference with the second material layer. It is characterized by that.
  • the method for manufacturing a columnar semiconductor device is further characterized in that the second material layer is formed of a semiconductor layer containing a donor impurity or an acceptor impurity.
  • the method for manufacturing the columnar semiconductor device is performed on the substrate at a position separated from the second impurity region, at the same height as the second impurity region, and separated from the second material layer.
  • the process of forming the third material layer and In a plan view it has a step of surrounding and contacting the second impurity region, the second material layer, and the entire outer circumference of the third material layer to form the first conductor layer.
  • a second contact hole is formed on the first conductor layer surrounding the third material layer.
  • the second impurity region and the third impurity region are at the same height, and the second impurity region and the third impurity region are further formed.
  • a step of forming a fourth material layer adjacent to the region It is characterized by having the second impurity region, the third impurity region, and a step of forming a third conductor layer in contact with and connected to the side surface of the fourth material layer.
  • the columnar semiconductor device of the present invention that solves the above problems is
  • the first semiconductor pillar that stands perpendicular to the substrate,
  • the first gate insulating layer surrounding the first semiconductor column and
  • the first gate conductor layer surrounding the first gate insulating layer and
  • the first impurity region which is the source or drain of the first SGT on the upper part of the first semiconductor column
  • a second impurity region which is a source or drain of the first SGT, which is connected to the lower part of the first semiconductor column and extends from the outer periphery of the first semiconductor column in a plan view.
  • a first conductor layer surrounding the entire circumference of the side surface of the second impurity region and the side surface of the first material layer is provided.
  • the side surface of the second impurity region facing each other and the side surface of the first material layer are connected by the first conductor layer.
  • having a first contact hole connecting the first conductor layer and the first external wiring conductor layer on the first conductor layer in a portion surrounding the first material layer is characterized by.
  • the columnar semiconductor device includes a second semiconductor column standing vertically on the substrate adjacent to the first semiconductor column.
  • a second gate insulating layer surrounding the second semiconductor column A second gate conductor layer surrounding the second gate insulating layer, A third impurity region, which is the source or drain of the second SGT above the second semiconductor column, A fourth impurity region, which is a source or drain of the second SGT, which is connected to the lower part of the second semiconductor column and extends from the outer periphery of the second semiconductor column in a plan view. It is characterized by having the entire side surface of the impurity region of 2 and the first conductor layer in contact with the entire side surface of the fourth impurity region.
  • the first conductor layer surrounds at least the entire side surface of the second impurity region
  • the third conductor layer surrounds the entire side surface of the fourth impurity region. It is composed of layers, and is characterized in that the third conductor layer and the facing side surface of the fourth conductor layer are in contact with each other.
  • the columnar semiconductor device is adjacent to one of the second impurity region and the fourth impurity region, or both the second impurity region and the fourth impurity region, and is the first material.
  • a second material layer at the same height as the second impurity region, the fourth impurity region, and the first material layer in a vertical direction away from the layer.
  • the first conductor layer surrounds the entire side surface of the second material layer.
  • the first conductor layer is characterized in that it is connected between the second impurity region, the fourth impurity region, and the second material layer.
  • the first conductor layer is connected between the second impurity region facing each other and the fourth impurity region.
  • the first conductor layer surrounding the second material layer is characterized by having a second contact hole connecting the second external wiring conductor layer and the first conductor layer. do.
  • the columnar semiconductor device includes a fifth conductor layer, which is the first conductor layer that surrounds the entire second impurity region, and the first conductor that surrounds the entire fourth impurity region. It has a sixth conductor layer, which is a layer, and a seventh conductor layer, which is the first conductor layer that surrounds the entire second material layer.
  • the side surfaces of the fifth conductor layer and the sixth conductor layer facing each other are separated from each other.
  • the fifth conductor layer, the sixth conductor layer, and the seventh conductor layer are connected by at least one part of a side surface facing each other.
  • FIGS. 1A to 1K (First Embodiment) Hereinafter, a method for manufacturing an inverter circuit according to the first embodiment of the present invention will be described with reference to FIGS. 1A to 1K.
  • (A) is a plan view
  • (b) is a cross-sectional structure diagram along the XX'line of (a)
  • (c) is a cross-sectional structure diagram along the YY'line.
  • the N layer 2 is formed on the P layer substrate 1 (which is an example of the “substrate” in the claims). Then, N + layer 3 and P + layer 4 are formed on the N layer 2. Then, a P layer 6 containing a small amount of acceptor impurities is formed on the N + layer 3 and the P + layer 4. Then, a material layer 7 composed of a single layer or a plurality of layers such as a silicon oxide (SiO 2 ) layer and silicon nitride (SiN) is formed on the P layer 6.
  • the P layer 6 may be an N layer containing a small amount of donor impurities. Further, the I (Intrinsic) layer having a sufficiently low impurity concentration may be used.
  • the material layer 7 is etched by using a lithography method and a RIE (Reactive Ion Etching) method, and the mask material layers 7a, 7b, 7c (the first of the claims).
  • An example of a "mask material layer” is formed.
  • the P layer 6 and the upper parts of the N + layer 3 and the P + layer 4 are RIE etched, and the Si columns 10a, 10b, and 10c (patent claims range). Is an example of "first semiconductor pillar" and "second semiconductor pillar").
  • the SiO 2 layer 11 whose upper surface is above the upper surface of the Si columns 10a, 10b, and 10c is formed.
  • a layer composed of a plurality of layers such as a SiN layer and a SiO 2 layer connected to the side surfaces of the Si columns 10a, 10b and 10c and the outer peripheral portions of the Si columns 10a, 10b and 10c is provided. It may be formed.
  • SiN layers 12a, 12b, 12c are formed on the outer peripheral portions of the mask material layers 7a, 7b, 7c by RIE etching.
  • the SiN layers 12a, 12b, 12c are formed in self-alignment with respect to the Si columns 10a, 10b, and 10c. Since it is formed without using a lithography method, the SiN layers 12a, 12b, and 12c can be formed on the Si columns 10a, 10b, and 10c without the mask alignment deviation usually referred to.
  • the mask material layer 14 that overlaps a part of the Si columns 10a, 10b, and 10c is formed in a plan view.
  • the SiN layers 12a, 12b, 12c (which is an example of the "third mask material layer” in the patentable range) and the mask material layers 7a, 7b, 7c, 14 are used as etching masks.
  • the SiO 2 layer 11 is etched to form the SiO 2 layer 11a (which is an example of the "fourth mask material layer” in the patentable range).
  • SiN layers 12a, 12b, 12c and SiO 2 layer 11a both material layers of SiN layers 12a, 12b, 12c and SiO 2 layer 11a are examples of the "second mask material layer" in the patentable scope).
  • N + layer 3a, P + layer 4a, N layer 2 and the upper part of the P layer substrate 1 are etched to form N + layer 3aa, P + layer 4aa (patent claim). It is an example of the "second impurity region" of the range), N layer 2a, and P layer substrate 1a are formed. The sides of N + layer 3aa and P + layer 4aa are exposed.
  • the SiN layers 12a, 12b, 12c are formed by self-alignment with respect to the Si columns 10a, 10b, and 10c.
  • the side surface positions of the N + layer 3aa and P + layer 4aa below the SiN layers 12a, 12b and 12c are self-aligned with respect to the Si columns 10a, 10b and 10c.
  • the SiN layers 12a, 12b, 12c and the SiO 2 layer 11a serve as an etching mask for etching the N + layer 3a, the P + layer 4a, the N layer 2 and the upper portion of the P layer substrate 1.
  • This etching mask layer may be formed by another method. For example, in FIG. 1C, the SiO 2 layer 11 is deposited so as to cover the entire mask material layers 7a, 7b, and 7c.
  • the upper surface is flattened to the upper surfaces of the mask material layers 7a, 7b, and 7c by CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • the SiO 2 layer 11 is etched by RIE, and the SiO 2 layer serving as the mask material layer is placed on the side surfaces of the Si columns 10a, 10b, 10c, and the mask material layers 7a, 7b, 7c (the "second mask of the patent claim range").
  • the material layer may be formed by self-alignment with the Si columns 10a, 10b, and 10c.
  • the mask material layer 14 is removed.
  • the SiO 2 layer 15 is formed on the P layer substrate 1a so that the upper surface position is the upper surface position of the N layer 2a.
  • the side surfaces of the exposed N + layer 3aa and P + layer 4aa (which is an example of the "exposed first semiconductor surface” in the claims) are formed.
  • the Si columns 10a, 10b, 10c, the N layer 2a, and the P layer substrate 1a are surrounded by an insulating layer.
  • the tungsten layer (W layer) 16 (an example of the “first conductor layer” in the claims) is formed by the selective epitaxial growth method on the outer periphery of the N + layer 3aa and the P + layer 4aa. Form on the side.
  • the W layer 16 surrounding the N + layer 3aa and the P + layer 4aa is the W layers 16aa and 16ab surrounding the outer peripheral portions of the Si columns 10a, 10b and 10c. It is composed of a W layer 16b connected to the side surface of the N + layer 3aa and the P + layer 4aa by connecting the 16ac and the outer peripheral portion thereof.
  • the W layers 16aa, 16ab and 16ac are self-aligned with respect to the Si columns 10a, 10b and 10c.
  • a barrier metal layer such as Ti or Ta for reducing the contact resistance between the W layer 16 and the N + layer 3aa and the P + layer 4aa is provided between the W layer 16 and the N + layer 3aa and the P + layer 4aa. May be formed in.
  • the SiN layers 12a, 12b, 12c and the SiO 2 layer 11a are removed. Then, the SiO 2 layer 18 is formed so that the upper surface position thereof is close to the upper surface position of the N + layer 3aa and the P + layer 4aa.
  • An example of a "gate insulating layer" is formed.
  • the TiN layer 211 an example of the "first gate conductor layer” in the claims
  • the SiO 2 layer which surround the HfO 2 layer 20 on the outer peripheral portion of the Si columns 10a, 10b, and 10c, are gate conductor layers.
  • the SiN layer 231 is formed on the HfO 2 layer 20, the TiN layer 211, and the SiO 2 layer 221.
  • the N + layer 27a, the P + layer 27b, and 27c are formed by surrounding the Si columns 10a, 10b, and 10c. Then, heat treatment is performed to form N + layer N1, P + layer P1 and P2 (an example of the "first impurity region" in the claims) on the tops of the Si columns 10a, 10b and 10c. Then, the W layers 281a, 281b and 281c are formed on the N + layer 27a and the P + layer 27b and 27c.
  • the HfO 2 layer 20 which is the gate insulating layer may have a two-layer structure with the SiO 2 layer. Further, it may be formed by a single layer or a plurality of other material layers.
  • the TiN layer 211, which is a gate conductor layer may have a two-layer structure consisting of a TiN layer and a W layer. Further, it may be formed by a single layer or a plurality of other material layers.
  • the SiO 2 layer 301 is formed on the entire surface. Then, the contact hole C1 on the W layer 281a, the contact hole C2 on the W layer 281b, the contact hole C3 on the W layer 281c, and the contact hole C4 whose bottom is in contact with the W layer 16 (the first of the claims).
  • An example of a "contact hole") forming a contact hole C5 whose bottom is in contact with the TiN layer 211.
  • the substrate wiring metal layer Vss connected to the W layer 281a via the contact hole C1 the power supply wiring metal layer Vdd connected to the W layers 281b and 281c via the contact holes C2 and C3, and the contact hole C4 are provided.
  • An output wiring metal layer Vout connected to the W layer 16 and an input wiring metal layer Vin connected to the TiN layer 211 via the contact hole C5 are formed.
  • the inverter circuit is formed on the P layer substrate 1a.
  • the circular Si columns 10a, 10b, and 10c are used in the plan view, but the shape may be a rectangle, an ellipse, or the like. Further, in a plan view, Si columns having different shapes may be mixed on the same P layer substrate 1a.
  • the N + layer 3aa and the P + layer 4aa were formed from the N + layer 3 and the P + layer 4 by, for example, an epitaxial method, as shown in FIG. 1A.
  • the side surface of the P layer 6 on the outer peripheral portion of the Si columns 10a and 10b is exposed without forming the N + layer 3 and the P + layer 4, and the W layer 16 is formed on the exposed portion.
  • a semiconductor layer containing donor or acceptor impurities is formed before, and an impurity region is formed on the side surface of the P layer 6 by heat treatment. After that, the W layer 16 may be formed.
  • N + layer 3aa and P + layer 4aa may be formed by other methods.
  • N + layer N1, P + layer P1, and P2 are formed by heat diffusion from N + layer 27a, P + layer 26b, and 26c.
  • the N + layer N1, P + layer P1 and P2 may be formed by the formed N + layer and P + layer before forming the material layer 7 in FIG. 1A. Further, N + layer N1, P + layer P1 and P2 may be formed by another method.
  • the W layer 16 which is a low resistance conductor layer surrounding the N + layer 3aa and the P + layer 4aa reduces the series resistance of the source or drain. Then, the W layer 16 surrounding the N + layer 3aa and the P + layer 4aa connects the outer peripheral portions with the W layers 16aa, 16ab and 16ac surrounding the outer peripheral portions of the Si columns 10a, 10b and 10c, and N +. It is composed of a W layer 16b connected to the side surface of the layer 3aa and the P + layer 4aa.
  • the W layers 16aa, 16ab and 16ac are self-aligned with the Si columns 10a, 10b and 10c. This makes it possible to increase the density in the XX'direction and the Y direction. 2.
  • the contact hole C4 for electrically connecting the N + layer 3aa and P + layer 4aa and the output wiring metal layer Vout surrounds the side surfaces of the N + layer 3aa and P + layer 4aa. It may be anywhere on the W layer 16.
  • the contact hole C4 is limited to a location including the boundary between both the N + layer 3aa and the P + layer 4aa, but by the method provided in the present invention, with respect to the position of contact hole C4 formation. The degree of freedom in design can be increased. This leads to high integration of circuits using SGT.
  • FIGS. 2A and 2B (Second Embodiment) Hereinafter, a method for manufacturing an inverter circuit according to a second embodiment of the present invention will be described with reference to FIGS. 2A and 2B.
  • (A) is a plan view
  • (b) is a cross-sectional structure diagram along the XX'line of (a)
  • (c) is a cross-sectional structure diagram along the YY'line.
  • the steps shown in FIGS. 1A to 1G of the first embodiment are executed.
  • the exposed side surfaces of the N + layer 3aa and the P + layer 4aa are etched with the SiO 2 layers 11a and 15 as masks to expose the exposed N + layer recess 151 (claims “1”.
  • An example of an "exposed semiconductor recess" is formed.
  • the W layer 16A is formed in this recess by the selective epitaxial method. Then, the steps shown in FIGS. 1I to 1K of the first embodiment are executed. As a result, the inverter circuit is formed on the P layer substrate 1a as in the first embodiment.
  • the W layer 16A formed on the outer peripheral portions of the N + layer 3aa and the P + layer 4aa can have a larger width in a plan view than the W layer 16 in the first embodiment. As a result, it is possible to reduce the occurrence of defects due to peeling or the like in the process after the formation of the W layer 16A.
  • FIGS. 3A to 3C are plan views
  • (b) is a cross-sectional structure diagram along the XX'line of (a)
  • (c) is a cross-sectional structure diagram along the YY'line.
  • the steps of FIGS. 1A to 1G of the first embodiment are executed, and as shown in FIG. 3A, N layers 21a, 21b, P + layer 22a, and N + layers are placed on the P layer substrate 1c. 22b, Si columns 24a, 24b are formed.
  • the Si columns 24a and 24b have a rectangular shape in a plan view.
  • the Si columns 24a and 24b are formed by using the mask material layers 23a and 23b as an etching mask.
  • the SiN layers 25a and 25b surrounding the mask material layers 23a and 23b are self-aligned with respect to the Si columns 24a and 24b as in the first embodiment.
  • the mask material layer (not shown) corresponding to the mask material layer 14 shown in FIG.
  • the SiO 2 layer 26b is formed in a shape extending in the YY'direction from the SiN layer 25b in a plan view.
  • the SiN layers 25a and 25b, the SiO2 layers 26a and 26b, and the mask material layers 23a and 23b are used as etching masks, and the N layers 21a and 21b, the P + layer 22a and the N + layer 22b are formed by the same etching as in FIG. 1F. Will be done. This etching is performed so that the bottom portion is below the upper surface of the P layer substrate 1c.
  • the W layer 28 is formed on the exposed side surfaces of the P + layer 22a and the N + layer 22b by the selective epitaxial growth method. In this case, the W layer 28 is formed by being connected between the P + layer 22a and the N + layer 22b.
  • the W layer 28 electrically connects the P + layer 22a and the N + layer 22b to each other on the side surfaces of the Si columns 24a and 24b in the longitudinal direction (YY'direction).
  • the SiO 2 layer 30 is formed so that the upper surface position thereof is close to the upper surface position of the P + layer 22aa and the N + layer 22b.
  • the HfO 2 layer 31 which is a gate insulating layer is formed so as to surround the Si columns 24a and 24b and cover the SiO 2 layer 30.
  • the TiN layer 32 and the SiO 2 layer 33 which are gate conductor layers, are formed so as to surround the HfO 2 layer 31 on the outer peripheral portions of the Si columns 24a and 24b.
  • the SiN layer 34 is formed on the HfO 2 layer 31, the TiN layer 32, and the SiO 2 layer 33.
  • the P + layer 36a and the N + layer 36b are formed by surrounding the tops of the Si columns 24a and 24b. Then, heat treatment is performed to form P + layer 37a and N + layer 37b on the tops of the Si columns 24a and 24b. Then, W layers 38a and 38b are formed on the P + layer 36a and the N + layer 36b. Then, the SiO 2 layer 39 is formed on the entire surface. Then, a contact hole Ca is formed on the W layer 38a, a contact hole Cb is formed on the W layer 28b, a contact hole Cc whose bottom is in contact with the TiN layer 32, and a contact hole Cd whose bottom is in contact with the W layer 28.
  • An input wiring metal layer Vin connected to the layer 32 and an output wiring metal layer Vout connected to the W layer 28 via the contact hole Cd are formed.
  • the inverter circuit is formed on the P layer substrate 1c.
  • the following features are provided. 1.
  • the Si columns 24a and 24b long in the YY'direction as in the present embodiment the P + layer 22a under the Si column 24a and the N + layer 22b under the Si column 24b are formed as in the first embodiment.
  • the W layer 28 is not formed between the Si columns 24a and 24b. That is, the W layer 28 is formed only on one side of the Si columns 24a and 24b in the XX'direction in a plan view.
  • the W layer 28 is formed on both sides of the Si columns 24a and 24b in the XX'direction in a plan view.
  • this embodiment is performed.
  • the contact resistance between the P + layer 22a and the N + layer 22b with the W layer 28 can be reduced.
  • the electric field distributions of the P + layer 22a and the N + layer 22b can be made uniform. This leads to an increase in drain and source current in SGT operation. 2.
  • an example in which the P channel SGT is formed on the Si pillar 24a and the N channel SGT is formed on the Si pillar 24b has been described.
  • FIGS. 4A and 4B are plan views
  • (b) is a cross-sectional structure diagram along the XX'line of (a)
  • (c) is a cross-sectional structure diagram along the YY'line.
  • the N layer 21a, the P + layer 22a, the Si pillars 24a, 24b, the SiO 2 layer 26a, the SiN layers 25a, 25b, and the mask material layers 23a, 23b are the same as those in FIG. 3A.
  • the SiO 2 layer 26b in FIG. 3A is divided into two regions to become the SiO 2 layers 26ba and 26bb.
  • the P + layer 22b is divided into two regions to become the P + layer 22ba and 22bb.
  • the N layer 21b is divided into two regions, and is divided into N layers 21ba and 21bb.
  • the P layer substrate 1d in which the P layer substrate 20 is recessed according to the shapes of the N layers 21ba and 22bb is formed.
  • the SiO 2 layer 26bb, P + layer 22bb, and N layer 21bb are formed by using the mask material layer 14A, which has the same role as the mask material layer 14 in FIG. 1F, as an etching mask.
  • the SiO 2 layer 27a is formed so that the upper surface position is the bottom position of the P + layer 22a and the N + layer 22ba.
  • the W layer 28a is formed in contact with the exposed side surfaces of the P + layer 22a, N + layer 22ba, and 22bb.
  • the W layer 28a is formed in a state of surrounding the outer periphery of each of the P + layer 22a, the N + layer 22ba, and the N + layer 22bb.
  • an inverter circuit is formed on the P layer substrate 1d.
  • the contact hole Cdd connected to the W layer 28a is formed at the same location as the contact hole Cd in FIG. 3C.
  • the contact hole Cdd can be arranged at any place in contact with the W layer 28a in a plan view.
  • the N + layer 22bb is for uniformly surrounding the entire outer circumference of the N + layer 22ba of the Si column 24b with the W layer 28a.
  • the contact hole Cdd is formed at another location adjacent to the Si columns 24a and 24b, the N + layer 22bb may be moved accordingly.
  • the contact hole Cdd is provided between the N + layer 22ba and the N + layer 22bb in a plan view, and the contact hole Cdd is a partial region of the W layer 28a surrounding the N + layer 22bb. It may be installed anywhere above. Further, even when the Si columns 24a and 24b have the same length in the YY'direction in a plan view, the N + layer 22bb is adjacent to the P + layer 22a and the N + layer ba. It should be installed in a place.
  • the N + layer 22bb is intended to evenly surround the entire outer circumference of the N + layer 22ba with the W layer 28a in a plan view, and secures an area for providing a contact hole Cdd for connection with external wiring. It is for doing. Therefore, this N + layer 22bb does not have to be an impurity layer and may be another material layer.
  • the N + layer 22b under the Si pillar 24b is in the YY'direction from the SiN layer 25b surrounding the Si pillar 24b with the same width in a plan view. It is formed by extending upward. Therefore, on the outer periphery of the Si column 24a, the W layer 28 is uniformly formed at the same distance, whereas in the Si column 24b, the upper W layer 28 is formed away from the other side surfaces. There is. On the other hand, in the present embodiment, as seen in FIG. 4B, the W layer 28a is uniformly formed at the same distance between the Si columns 24a and 24b.
  • the contact resistance between the N + layer 22ba and the W layer 28 can be reduced. Then, the electric field distribution in the N + layer 22ba can be made uniform, which leads to an increase in the drain and source currents of the SGT operation. 2.
  • the connection of the two Si columns 24a and 24b by the P + layer 22a and the N + layer 22ba by the W layer 28a and the installation of the contact hole Cdd have been described. By applying this embodiment, even when one or three or more semiconductor columns are connected, the W layer 28a can be uniformly formed on the entire outer circumference of the bottom impurity region of each semiconductor column in a plan view. 3. 3.
  • the N + layer 22bb formed for the installation of the contact hole Cdd may be provided adjacent to the semiconductor columns 24a and 24b. This makes it possible to increase the degree of freedom in design related to the installation of the contact hole CDd.
  • N + layer 22cc and 22dd are formed on the outside of the W layer 28a shown in FIG. 4B in the same manner as N + layer 22bb.
  • the W layers 28b and 28c are formed in the same manner as the W layer 28a.
  • the W layers 28b and 28c are formed by being connected to the W layer 28a.
  • the W layers 28a, 28b and 28c are formed at the same time.
  • the contact hole Cee is formed on the W layer 28b in a plan view.
  • the contact hole Cff is formed on the W layer 28c.
  • the W layers 28a, 28b, 28c and the external wiring are connected via the contact holes Cdd, Cee, and Cff.
  • the shapes of the N + layers 22bb, 22cc, and 22dd may be different. Further, the distance between the N + layers 22bb, 22cc, 22dd and the W layers 28a, 28b, 28c is such that the W layers 28a, 28b, 28c are connected to each other when the W layers 28a, 28b, 28c are formed simultaneously. Is set to.
  • the contact holes Cdd, Cee, and Cff are for connecting the external wiring and the W layers 28a, 28b, and 28c connected to each other.
  • the connection with the external wiring must be made so as not to reduce the overall degree of integration due to the arrangement relationship with the peripheral circuits formed on the same substrate. For example, when the connection with the external wiring is performed only from one place of the contact hole Cdd as shown in FIG. 4B, the wiring path with some circuits becomes long in the connection with a plurality of peripheral circuits, and the wiring is highly integrated. May cause problems.
  • N + layers 22bb, 22cc, and 22dd are arranged according to the arrangement of the peripheral circuits to be connected.
  • the number of N + layers 22bb, 22cc, and 22dd can be easily changed as needed.
  • the Si pillar 24a and the Si pillar 24b are formed apart from each other.
  • the process is the same as that of the fifth embodiment.
  • the W layer 28D and the W layer 28E surrounding the outer periphery of the Si columns 24a and 24b are not in contact with each other on the side surfaces facing each other.
  • the W layer 28D and the W layer 28E are formed so as to be in contact with the W layer 28B surrounding the outer periphery of the N + layer 22c. As a result, the W layer 28D and the W layer 28E are connected via the W layer 28B.
  • the contact hole connecting to the external wiring is not provided on the W layer 28B, but if necessary for the circuit design, the contact for connecting to the external wiring is provided on the W layer 28B.
  • a hole may be provided.
  • the following features are provided.
  • the Si pillar 24a and the Si pillar 24b are electrically independently connected to the external wiring. Therefore, the Si pillar 24a and the Si pillar 24b must be formed separately from each other.
  • the W layers 28D and 28E are separated.
  • the W layers 28D and 28E are connected by the W layer 28B surrounding the N + layer 22cc. In this case, the contact hole Cee shown in FIG. 5 may or may not be present on the W layer 28B. This makes it possible to easily connect the W layers 28D and 28E.
  • one SGT is formed on one semiconductor column, but the present invention can also be applied to the formation of a circuit in which two or more SGTs are formed.
  • the Si columns 10a, 10b, and 10c are formed, but the semiconductor columns may be made of other semiconductor materials. This also applies to the other embodiments according to the present invention.
  • the N + layer 3aa, 27a, P + layer 4aa, 27b, 27c in the first embodiment may be formed of a donor, Si containing acceptor impurities, or another semiconductor material layer. Further, the N + layers 3aa and 27a and the P + layers 4aa, 27b and 27c may be formed from different semiconductor material layers. This also applies to the other embodiments according to the present invention.
  • the W layer 16 was formed by using the selective epitaxial crystal growth method.
  • CDE Chemical Dry Etching
  • normal epitaxial crystal growth may be repeated to form the W layer 16 selectively by other methods. This also applies to the other embodiments according to the present invention.
  • the mask material layers 7a, 7b, and 7c use a single layer or another material layer including an organic material or an inorganic material composed of a plurality of layers as long as the material meets the object of the present invention. May be good. This also applies to the other embodiments according to the present invention.
  • the materials of the various wiring metal layers Vin, Vout, Vdd, and Vss in the first embodiment may be not only a metal but also a conductive material layer such as an alloy, an acceptor, or a semiconductor layer containing a large amount of donor impurities. Well, they may be configured in a single layer or in combination of multiple layers. This also applies to the other embodiments according to the present invention.
  • the TiN layer 211 was used as the gate conductor layer.
  • a material layer composed of a single layer or a plurality of layers can be used as long as it is a material that meets the object of the present invention.
  • the TiN layer 211 can be formed from a conductor layer such as a single layer or a plurality of metal layers having at least a desired work function.
  • another conductive layer such as a W layer may be formed.
  • the W layer acts as a metal wiring layer connecting the gate metal layers.
  • a single layer or a plurality of metal layers may be used.
  • the HfO 2 layer 20 is used as the gate insulating layer, another material layer composed of a single layer or a plurality of layers may be used for each. This also applies to the other embodiments according to the present invention.
  • the shapes of the Si columns 10a, 10b, and 10c in a plan view were circular.
  • the Si columns 24a and 24b have a rectangular shape in a plan view.
  • the shape of these Si columns in a plan view may be not only a circular shape or a rectangular shape but also an elliptical shape or a character shape thereof. Further, these shapes may be mixed and formed on the same P layer substrate 1a. This also applies to the other embodiments according to the present invention.
  • an inverter circuit in which the N + layer 3aa and the P + layer 4aa are formed on the entire bottom of the Si columns 10a, 10b, and 10c will be described as an example.
  • an N + layer or a P + layer is formed on a part of the bottom of the Si column in a plan view.
  • the W layer may be selectively formed only on the side surface of the exposed N + layer or the P + layer.
  • a W layer may be formed on the side surface connected to the bottom of the Si column, and the W layer may be removed while leaving only the side surface of the N + layer or the P + layer. This also applies to the other embodiments according to the present invention.
  • the present invention can be applied to one SGT. And it can be applied to the logic circuit using SGT.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • MRAM Magnetic Random Access Memory
  • ReRAM Resistive Random Access Memory
  • PCM Phase Change Memory
  • the SGT is formed on the P layer substrate 1, but an SOI (Silicon On Insulator) substrate may be used instead of the P layer substrate 1.
  • SOI Silicon On Insulator
  • another material substrate may be used as long as it serves as a substrate. This also applies to the other embodiments according to the present invention.
  • the source and drain are configured by using N + layer 3aa, N1, P + layer 4aa, P1 and P2 having the same polarity above and below the Si columns 10a, 10b and 10c.
  • the present invention can be applied to a tunnel type SGT having sources and drains having different polarities. This also applies to the other embodiments according to the present invention.
  • the present invention allows various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an embodiment of the present invention, and does not limit the scope of the present invention. The above-mentioned embodiment and modification can be arbitrarily combined. Further, even if a part of the constituent requirements of the above embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.
  • a high-density and high-performance columnar semiconductor device can be obtained.

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Abstract

頂部第１マスク材料層７ａ、７ｂ、７ｃと、Ｓｉ柱１０ａ、１０ｂ、１０ｃとを囲んだ、Ｓｉ柱１０ａ、１０ｂ、１０ｃに対して自己整合で形成したＳｉＮ層１２ａ、１２ｂ、１２ｃとＳｉＯ２層１１ａとをエッチングマスクにして、底部不純物領域であるＮ+層３ａａ、Ｐ+層４ａａを形成する。そして、Ｎ+層３ａａ、Ｐ+層４ａａの底部に上面を有するＳｉＯ２層１４を形成する。そして露出したＮ+層３ａａ、Ｐ+層４ａａ側面に選択的にＷ層１６を形成する。そして、平面視において、Ｗ層１６上に、配線金属層と接続するためのコンタクトホールを設ける。

Description

柱状半導体装置及びその製造方法
　本発明は、柱状半導体装置及びその製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図７に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
　図７では、１つのＳＧＴが形成されている。実際のＬＳＩチップでは、このチップ上に多くのＳＧＴが形成される。この場合、各ＳＧＴの底部にあるソース、ドレイン半導体領域と、これらに繋がる配線導体層を低抵抗に繋げる必要がある。かつ、これらＳＧＴ回路形成の高集積化が求められる。
特開平２－１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
　各ＳＧＴの底部にあるソース、ドレイン不純物領域と、これらに繋がる配線導体層を低抵抗に繋げる必要がある。かつ、これらＳＧＴ回路形成の高集積化が求められる。
　上記の課題を解決する本発明の柱状半導体装置の製造方法は、
　基板に対し垂直方向に形成された第１の半導体柱と、
　前記第１の半導体柱を囲む第１のゲート絶縁層と、
　前記第１のゲート絶縁層を囲む第１のゲート導体層と、
　前記第１の半導体柱の上部に形成されたソース又はドレインとなる第１の不純物領域と、
　前記第１の半導体柱の下部に形成されたドレイン又はソースとなる第２の不純物領域と、
を有する第１のＳＧＴ（Surrounding Gate Transistor）を含む柱状半導体装置の製造方法であって、
　少なくとも上部に第１の半導体層を有する前記基板上に、その頂部上に第１のマスク材料層を有する前記第１の半導体柱を形成する工程と、
　前記第１のマスク材料層と、前記第１の半導体柱との側面を囲んで第２のマスク材料層を形成する工程と、
　前記第１のマスク材料層と、前記第２のマスク材料層とをエッチングマスクにして、前記第１の半導体層をエッチングして平面視において、前記第１の半導体柱の下の外周部に露出第１半導体面を形成する工程と、
　前記露出第１半導体面に選択的に金属または合金層よりなる第１の導体層を形成する工程と、
　平面視において、前記第１の導体層上に、前記第２の不純物領域と、配線導体層とを繋ぐ第１のコンタクトホールを形成する工程と、を有し、
　前記第２の不純物領域が前記露出第1半導体面まで繋がり、そして前記第１の導体層と接していることを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、
　少なくとも、前記第１の半導体柱を囲んだ第１の材料層を形成する工程と、
　前記第１の材料層上にあって、前記第１のマスク材料層、もしくは前記第１のマスク材料層と、前記第１の半導体柱との頂部を囲んだ第３のマスク材料層を形成する工程と、
　前記第３のマスク材料層をマスクにして、前記第１の材料層をエッチングして第４のマスク材料層を形成する工程と、を有し、
　前記第１のマスク材料層は、前記第３のマスク材料層と、前記第４のマスク材料層とからなる、
　ことを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、前記第１のマスク材料層と、前記第２のマスク材料層とをエッチングマスクにして、前記第１の半導体層をエッチングして前記露出第１半導体面を形成した後に、前記露出第１半導体面の側面をエッチングして露出半導体凹部を形成する工程と、
　前記露出半導体凹部に選択的に金属または合金層よりなる前記第１導体層を形成する工程と、
　を有することを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、前記基板上に前記第１の半導体柱に隣接して、その頂部上に第５のマスク材料層を有する第２の半導体柱を形成する工程と、
　前記第５のマスク材料層と、前記第２の半導体柱との側面を囲んで第６のマスク材料層を形成する工程と、
　前記第５のマスク材料層と、前記第６のマスク材料層とをエッチングマスクにして、前記第１の半導体層をエッチングして、平面視において、前記第２の半導体柱の外周部に露出第２半導体面を形成する工程と、
　前記露出第１半導体面と、前記露出第２半導体面に選択的に金属、または合金層よりなる前記第１導体層を形成する工程と、
　前記平面視において、前記第１の導体層上に、前記第１のコンタクトホールを形成する工程と、
　をさらに備え、前記第１の導体層が、前記第２の半導体柱の底部に形成する第２のＳＧＴのソースまたはドレインとなる第３の不純物領域につながり、そして接していることを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、前記第１のＳＧＴの底部の前記第２の不純物領域と、前記第２のＳＧＴの底部の前記第３の不純物領域と、を離して形成する工程と、
　前記露出第１半導体面と前記露出第２半導体面とに接して、前記第１の導体層を形成する工程と、を有することを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、前記第１の導体層が、対面した前記第２の不純物領域と、前記第３の不純物領域の間で繋がって形成されていることを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、前記基板上に前記第２の不純物領域と離れて、前記第２の不純物領域と同じ高さに第２の材料層を形成する工程と、
　平面視において、前記第２の不純物領域と、前記第２の材料層との外周全体を囲み、且つ接して前記第１の導体層を形成する工程を有し、
　平面視において、前記第１のコンタクトホールが前記第２の材料層との外周全体を囲んだ前記第１の導体層上に形成されている、
　ことを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、前記第２の材料層が、ドナー不純物、またはアクセプタ不純物を含んだ半導体層より形成されていることを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、前記基板上に前記第２の不純物領域と離れて、前記第２の不純物領域と同じ高さにあり、且つ前記第２の材料層と離れた場所に第３の材料層を形成する工程と、
　平面視において、前記第２の不純物領域と、前記第２の材料層と、前記第３の材料層の外周全体を囲み、且つ接して前記第１の導体層を形成する工程と、を有し、
　平面視において、平面視において、前記第３の材料層を囲んだ前記第１の導体層上に第２のコンタクトホールが形成されていることを特徴とする。
　上記柱状半導体装置の製造方法は、さらに、垂直方向において、前記第２の不純物領域と、前記第３の不純物領域と同じ高さにあり、且つ前記第２の不純物領域と、前記第３の不純物領域とに隣接して第４の材料層を形成する工程と、
　前記第２の不純物領域と、前記第３の不純物領域と、前記第４の材料層の側面に接し、且つ繋がった第３の導体層形成する工程と、を有することを特徴とする。
　上記の課題を解決する本発明の柱状半導体装置は、
　基板に対し垂直方向に立つ第１の半導体柱と、
　前記第１の半導体柱を囲む第１のゲート絶縁層と、
　前記第１のゲート絶縁層を囲む第１のゲート導体層と、
　前記第１の半導体柱の上部にある第１のＳＧＴのソース、またはドレインである第１の不純物領域と、
　前記第１の半導体柱の下部に繋がり、且つ平面視において前記第１の半導体柱の外周より広がってある前記第１のＳＧＴのソース、またはドレインである第２の不純物領域と、
　前記第１の半導体柱に隣接し、且つ垂直方向において、前記第２の不純物領域と同じ高さにある第１の材料層と、
　前記第２の不純物領域の側面と、前記第１の材料層の側面と、の全周を囲んだ第１の導体層とを備え、
　互いに対面した、前記第２の不純物領域の側面と、前記第１の材料層の側面との間が、前記第１の導体層で繋がっており、
　平面視において、前記第１の材料層を囲んだ部分の前記第１の導体層上に、前記第１の導体層と、第１の外部配線導体層とを繋ぐ第１のコンタクトホールを有することを特徴とする。
　上記柱状半導体装置は、前記基板上に、前記第１の半導体柱に隣接して、垂直方向に立つ第２の半導体柱と、
　前記第２の半導体柱を囲む第２のゲート絶縁層と、
　前記第２のゲート絶縁層を囲む第２のゲート導体層と、
　前記第２の半導体柱の上部にある第２のＳＧＴのソース、またはドレインである第３の不純物領域と、
　前記第２の半導体柱の下部に繋がり、且つ平面視において前記第２の半導体柱の外周より広がってある前記第２のＳＧＴのソース、またはドレインである第４の不純物領域と、
　前記２の不純物領域の側面全体と、前記第４の不純物領域の側面全体とに接して前記第１の導体層と、を有することを特徴とする。
　上記柱状半導体装置は、前記第１の導体層が、少なくとも前記第２の不純物領域の側面全体を囲んだ第３の導体層と、前記第４の不純物領域の側面全体を囲んだ第４の導体層よりなり、前記第３の導体層と、前記第４の導体層との対面した側面が接していることを特徴とする。
　上記柱状半導体装置は、前記第２の不純物領域と前記第４の不純物領域のうちの一方、または前記第２の不純物領域と前記第４の不純物領域の両者に隣接して、前記第１の材料層と離れた場所に、垂直方向において、前記第２の不純物領域、前記第４の不純物領域、前記第１の材料層と同じ高さにある第２の材料層と、
　前記第１の導体層は、前記第２の材料層の側面全体を囲み、
　前記第１の導体層は、前記第２の不純物領域、前記第４の不純物領域、前記第２の材料層の間で繋がっていることを特徴とする。
　上記柱状半導体装置は、前記第１の導体層が、互いに対面した前記第２の不純物領域と、前記第４の不純物領域との間で繋がっており、
　平面視において、前記第２の材料層を囲んだ前記第１の導体層上に、第２の外部配線導体層と前記第１の導体層とを繋げる第２のコンタクトホールがあることを特徴とする。
　上記柱状半導体装置は、平面視において、前記第２の不純物領域の全体を囲む前記第１の導体層である第５の導体層と、前記第４の不純物領域の全体を囲む前記第１の導体層である第６の導体層と、前記第２の材料層の全体を囲む前記第１の導体層である第７の導体層とを有し、
　平面視において、前記第５の導体層と、前記第６の導体層との対面する両者の側面は離れており、
　平面視において、前記第５の導体層と、前記第６の導体層と、前記第７の導体層とが、互いに対面する側面の少なくとも１部で繋がっていることを特徴とする。
第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図である。 第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来技術を説明するための立体構造図である。
　以下、本発明に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　以下、図１Ａ～図１Ｋを参照して、本発明の第１実施形態に係るインバータ回路の製造方法を説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。
　図１Ａに示すように、Ｐ層基板１（特許請求範囲の「基板」の一例である）上にＮ層２を形成する。そして、Ｎ層２上にＮ+層３と、Ｐ+層４を形成する。そして、Ｎ+層３、Ｐ+層４上に、アクセプタ不純物を少量含んだＰ層６を形成する。そして、Ｐ層６上に、酸化シリコン（ＳｉＯ2）層、窒化シリコン（ＳｉＮ）などの単層または複数層よりなる材料層７を形成する。なお、Ｐ層６は、ドナー不純物を少量含んだＮ層であってもよい。また、不純物濃度が十分低いＩ（Intrinsic）層であってもよい。
　次に、図１Ｂに示すように、リソグラフィ法とＲＩＥ（Reactive Ion Etching ）法とを用いて、材料層７をエッチングして、マスク材料層７ａ、７ｂ、７ｃ（特許請求範囲の「第１のマスク材料層」の一例である）を形成する。そして、マスク材料層７ａ、７ｂ、７ｃをマスクにして、Ｐ層６と、Ｎ+層３、Ｐ+層４の上部と、をＲＩＥエッチングして、Ｓｉ柱１０ａ、１０ｂ、１０ｃ（特許請求範囲の「第１の半導体柱」、「第２の半導体柱」の一例である）を形成する。
　次に、図１Ｃに示すように、上面の位置がＳｉ柱１０ａ、１０ｂ、１０ｃの上面より上になるＳｉＯ2層１１を形成する。なお、ＳｉＯ2層１１の替りに、Ｓｉ柱１０ａ、１０ｂ、１０ｃの側面、及びＳｉ柱１０ａ、１０ｂ、１０ｃの外周部に繋がった、ＳｉＮ層、ＳｉＯ2層などの複数の層からなる層を形成してもよい。
　次に、全体にＳｉＮ層（図示せず）を堆積する。そして、ＲＩＥエッチングにより、図１Ｄに示すように、マスク材料層７ａ、７ｂ、７ｃの外周部にＳｉＮ層１２ａ、１２ｂ、１２ｃを形成する。平面視において、ＳｉＮ層１２ａ、１２ｂ、１２ｃは、Ｓｉ柱１０ａ、１０ｂ、１０ｃに対して、自己整合で形成される。リソグラフィ法を用いないで形成するため、Ｓｉ柱１０ａ、１０ｂ、１０ｃに対して、通常言われるマスク合わせズレがない状態で、ＳｉＮ層１２ａ、１２ｂ、１２ｃを形成することができる。
　次に、図１Ｅに示すように、平面視において、Ｓｉ柱１０ａ、１０ｂ、１０ｃの一部に重なるマスク材料層１４を形成する。
　次に、図１Ｆに示すように、ＳｉＮ層１２ａ、１２ｂ、１２ｃ（特許請求範囲の「第３のマスク材料層」の一例である）、マスク材料層７ａ、７ｂ、７ｃ、１４をエッチングマスクにして、ＳｉＯ2層１１をエッチングして、ＳｉＯ2層１１ａ（特許請求範囲の「第４のマスク材料層」の一例である）を形成する。次に、ＳｉＮ層１２ａ、１２ｂ、１２ｃ、ＳｉＯ2層１１ａ（ＳｉＮ層１２ａ、１２ｂ、１２ｃ、ＳｉＯ２層１１ａの両材料層をもって特許請求範囲の「第２のマスク材料層」の一例である）、マスク材料層１４をエッチングマスクにして、Ｎ+層３ａ、Ｐ+層４ａ、Ｎ層２と、Ｐ層基板１の上部と、をエッチングして、Ｎ+層３ａａ、Ｐ+層４ａａ（特許請求範囲の「第２の不純物領域」の一例である）、Ｎ層２ａ、Ｐ層基板１ａを形成する。Ｎ+層３ａａ、Ｐ+層４ａａの側面は露出される。平面視において、ＳｉＮ層１２ａ、１２ｂ、１２ｃは、Ｓｉ柱１０ａ、１０ｂ、１０ｃに対して自己整合により形成されている。これにより、ＳｉＮ層１２ａ、１２ｂ、１２ｃの下部にあるＮ+層３ａａ、Ｐ+層４ａａの側面位置は、Ｓｉ柱１０ａ、１０ｂ、１０ｃに対して自己整合になっている。ＳｉＮ層１２ａ、１２ｂ、１２ｃとＳｉＯ2層１１ａはＮ+層３ａ、Ｐ+層４ａ、Ｎ層２と、Ｐ層基板１の上部と、をエッチングするためのエッチングマスクとしての役割を持つ。このエッチングマスク層を他の方法により形成してもよい。例えば、図１Ｃにおいて、ＳｉＯ2層１１をマスク材料層７ａ、７ｂ、７ｃの全体を覆って堆積する。そして、ＣＭＰ（Chemical Mechanical Polishing）により、上面をマスク材料層７ａ、７ｂ、７ｃの上面まで平坦にする。そして、ＲＩＥによりＳｉＯ2層１１をエッチングしてＳｉ柱１０ａ、１０ｂ、１０ｃ、マスク材料層７ａ、７ｂ、７ｃの側面に、マスク材料層となるＳｉＯ2層（特許請求範囲の「第２のマスク材料層」の一例である）を、Ｓｉ柱１０ａ、１０ｂ、１０ｃと自己整合で形成してもよい。
　次に、マスク材料層１４を除去する。そして、図１Ｇに示すように、上面位置がＮ層２ａの上面位置になるように、Ｐ層基板１ａ上にＳｉＯ2層１５を形成する。これにより、露出したＮ+層３ａａ、Ｐ+層４ａａの側面（特許請求範囲の「露出第１半導体面」の一例である）が形成される。この場合、Ｓｉ柱１０ａ、１０ｂ、１０ｃ、Ｎ層２ａ、Ｐ層基板１ａは絶縁層により囲まれている。
　次に、図１Ｈに示すように、選択エピタキシャル成長法によりタングステン層（Ｗ層）１６（特許請求範囲の「第１の導体層」の一例である）をＮ+層３ａａ、Ｐ+層４ａａの外周側面に形成する。図１Ｈ（ｄ）に示すように、平面視において、Ｎ+層３ａａ、Ｐ+層４ａａを囲んだＷ層１６は、Ｓｉ柱１０ａ、１０ｂ、１０ｃの外周部を囲んだＷ層１６ａａ、１６ａｂ、１６ａｃと、この外周部を繋げて、Ｎ+層３ａａ、Ｐ+層４ａａの側面に繋がったＷ層１６ｂよりなる。Ｗ層１６ａａ、１６ａｂ、１６ａｃはＳｉ柱１０ａ、１０ｂ、１０ｃに対して、自己整合で形成される。なお、Ｗ層１６とＮ+層３ａａ、Ｐ+層４ａａとの接触抵抗を小さくするためのＴｉ、Ｔａなどのバリヤ金属層をＷ層１６と、Ｎ+層３ａａ、Ｐ+層４ａａとの間に形成してもよい。
　次に、図１Ｉに示すように、ＳｉＮ層１２ａ、１２ｂ、１２ｃ、ＳｉＯ2層１１ａを除去する。そして、ＳｉＯ2層１８を、その上面位置がＮ+層３ａａ、Ｐ+層４ａａの上面位置近傍になるように、形成する。
　次に、図１Ｊに示すように、Ｓｉ柱１０ａ、１０ｂ、１０ｃを囲み、そしてＳｉＯ2層１８上にゲート絶縁層である酸化ハフニウム層（ＨｆＯ2層）２０（特許請求範囲の「第１のゲート絶縁層」の一例である）を形成する。そして、Ｓｉ柱１０ａ、１０ｂ、１０ｃの外周部のＨｆＯ2層２０を囲み、ゲート導体層であるＴｉＮ層２１１（特許請求範囲の「第１のゲート導体層」の一例である）とＳｉＯ2層２２１を形成する。そして、ＨｆＯ2層２０、ＴｉＮ層２１１、ＳｉＯ2層２２１上にＳｉＮ層２３１を形成する。そして、Ｓｉ柱１０ａ、１０ｂ、１０ｃを囲んでＮ+層２７ａ、Ｐ+層２７ｂ、２７ｃを形成する。そして、熱処理を行い、Ｓｉ柱１０ａ、１０ｂ、１０ｃの頂部にＮ+層Ｎ１、Ｐ+層Ｐ１、Ｐ２（特許請求範囲の「第１の不純物領域」の一例である）を形成する。そして、Ｎ+層２７ａ、Ｐ+層２７ｂ、２７ｃ上にＷ層２８１ａ、２８１ｂ、２８１ｃを形成する。なお、ゲート絶縁層であるＨｆＯ2層２０は、ＳｉＯ2層との２層構成でもよい。また、単層または複数層の他の材料層により形成してもよい。ゲート導体層であるＴｉＮ層２１１は、ＴｉＮ層とＷ層との２層構成でもよい。また、単層または複数層の他の材料層により形成してもよい。
　次に、図１Ｋに示すように、全面にＳｉＯ2層３０１を形成する。そして、Ｗ層２８１ａ上にコンタクトホールＣ１、Ｗ層２８１ｂ上にコンタクトホールＣ２、Ｗ層２８１ｃ上にコンタクトホールＣ３、底部がＷ層１６に接してあるコンタクトホールＣ４（特許請求範囲の「第１のコンタクトホール」の一例である）、底部がＴｉＮ層２１１に接してあるコンタクトホールＣ５を形成する。そして、コンタクトホールＣ１を介して、Ｗ層２８１ａに繋がった基板配線金属層Ｖｓｓと、コンタクトホールＣ２、Ｃ３を介して、Ｗ層２８１ｂ、２８１ｃに繋がった電源配線金属層Ｖｄｄと、コンタクトホールＣ４を介して、Ｗ層１６に繋がった出力配線金属層Ｖｏｕｔと、コンタクトホールＣ５を介して、ＴｉＮ層２１１に繋がった入力配線金属層Ｖｉｎと、を形成する。これにより、Ｐ層基板１ａ上にインバータ回路が形成される。
　なお、本実施形態の説明では、平面視において円形状のＳｉ柱１０ａ、１０ｂ、１０ｃを用いて説明したが、長方形、楕円などの形状であってもよい。また、平面視において、違う形状のＳｉ柱を同一Ｐ層基板１ａ上に混在させてもよい。
　また、Ｎ+層３ａａ、Ｐ+層４ａａは、図１Ａに示したように、例えばエピタキシャル法によるＮ+層３、Ｐ+層４から形成した。これに対し、最初に、これらＮ+層３、Ｐ+層４を形成しないで、Ｓｉ柱１０ａ、１０ｂの外周部のＰ層６側面を露出させて、この露出部にＷ層１６を形成する前にドナーまたはアクセプタ不純物を含む半導体層を形成し、熱処理によりＰ層６側面に不純物領域を形成する。その後にＷ層１６を形成してもよい。また、他の方法でＮ+層３ａａ、Ｐ+層４ａａを形成してもよい。
　また、本説明では、Ｎ+層Ｎ１、Ｐ+層Ｐ１、Ｐ２はＮ+層２７ａ、Ｐ+層２６ｂ、２６ｃからの熱拡散により形成した。これに対し、Ｎ+層Ｎ１、Ｐ+層Ｐ１、Ｐ２は、図１Ａにおける、材料層７を形成する前に、形成したＮ+層、Ｐ+層により形成してもよい。また、他の方法により、Ｎ+層Ｎ１、Ｐ+層Ｐ１、Ｐ２を形成してもよい。
　本実施形態は、以下の特徴を供する。
１．　図１Ｈで示したように、平面視において、Ｎ+層３ａａ、Ｐ+層４ａａを囲んだ低抵抗導体層であるＷ層１６は、ソースまたはドレインの直列抵抗を小さくさせる。そして、Ｎ+層３ａａ、Ｐ+層４ａａを囲んだＷ層１６は、Ｓｉ柱１０ａ、１０ｂ、１０ｃの外周部を囲んだＷ層１６ａａ、１６ａｂ、１６ａｃと、この外周部を繋げて、Ｎ+層３ａａ、Ｐ+層４ａａとの側面に繋がったＷ層１６ｂよりなる。Ｗ層１６ａａ、１６ａｂ、１６ａｃはＳｉ柱１０ａ、１０ｂ、１０ｃと自己整合で形成される。これにより、ＸＸ’方向と、Ｙ方向において高密度化を図ることができる。
２．　図１Ｋに示すように、Ｎ+層３ａａ、Ｐ+層４ａａと、出力配線金属層Ｖｏｕｔとを電気的に接続するためのコンタクトホールＣ４は、Ｎ+層３ａａ、Ｐ+層４ａａの側面を囲むＷ層１６に重なった場所のどこでもよい。Ｗ層１６がない場合は、コンタクトホールＣ４はＮ+層３ａａとＰ+層４ａａの両者の境界を含む場所に限定されるが、本発明で供する方法により、コンタクトホールＣ４形成の位置に対して設計の自由度を高めることができる。これは、ＳＧＴを用いた回路の高集積化に繋がる。
（第２実施形態）
　以下、図２Ａ、図２Ｂを参照して、本発明の第２実施形態に係るインバータ回路の製造方法を説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。
　まず、第１実施形態の図１Ａ～図１Ｇに示した工程を実行する。そして、図２Ａに示すように、ＳｉＯ2層１１ａ、１５をマスクにしてＮ+層３ａａ、Ｐ+層４ａａの露出している側面をエッチングして露出Ｎ+層凹部１５１（特許請求範囲の「露出半導体凹部」の一例である）を形成する。
　次に、図２Ｂに示すように、この凹部にＷ層１６Ａを選択エピタキシャル法により形成する。そして、第１実施形態の図１Ｉ～図１Ｋに示した工程を実行する。これにより、Ｐ層基板１ａ上に第１実施形態と同じくインバータ回路を形成する。
　本実施形態では、Ｎ+層３ａａ、Ｐ+層４ａａの外周部に形成するＷ層１６Ａは第１実施形態におけるＷ層１６より平面視において幅を大きくできる。これにより、Ｗ層１６Ａの形成後の工程においての剥がれなどによる欠陥発生を低減することができる。
（第３実施形態）
　以下、図３Ａ～図３Ｃを参照して、本発明の第３実施形態に係るインバータ回路の製造方法を説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。
　基本的な工程は、第１実施形態の図１Ａ～図１Ｇの工程を実行し、図３Ａに示すように、Ｐ層基板１ｃ上に、Ｎ層２１ａ、２１ｂ、Ｐ+層２２ａ、Ｎ+層２２ｂ、Ｓｉ柱２４ａ、２４ｂを形成する。Ｓｉ柱２４ａ、２４ｂは平面視において矩形状の形状になっている。Ｓｉ柱２４ａ、２４ｂはマスク材料層２３ａ、２３ｂをエッチングマスクにして形成される。マスク材料層２３ａ、２３ｂを囲んだＳｉＮ層２５ａ、２５ｂは、第１実施形態と同じくＳｉ柱２４ａ、２４ｂに対して自己整合で形成される。そして、図１Ｅに示したマスク材料層１４に対応するマスク材料層（図示せず）を、平面視において、ＳｉＮ層２５ｂの一部に重なり、Ｓｉ柱２４ｂからＹ－Ｙ’方向に延長した形状に形成する。これにより、（ｃ）図に示すように、平面視において、ＳｉＯ2層２６ｂは、ＳｉＮ層２５ｂよりＹ－Ｙ’方向に延長した形状に形成される。そして、ＳｉＮ層２５ａ、２５ｂ、ＳｉＯ２層２６ａ、２６ｂ、マスク材料層２３ａ、２３ｂをエッチングマスクにして図１Ｆと同様のエッチングにより、Ｎ層２１ａ、２１ｂ、Ｐ+層２２ａ、Ｎ+層２２ｂが形成される。このエッチングは、底部がＰ層基板１ｃの上面より下方になるようになされる。
　次に、図３Ｂに示すように、Ｐ+層２２ａ、Ｎ+層２２ｂを囲み、Ｐ層基板１ｃ上に、上面位置がＰ+層２２ａ、Ｎ+層２２ｂの底部位置にあるＳｉＯ2層２７を形成する。そして、Ｐ+層２２ａ、Ｎ+層２２ｂの露出した側面に選択エピタキシャル成長法によりＷ層２８を形成する。この場合、Ｗ層２８はＰ+層２２ａとＮ+層２２ｂの間で繋がって形成される。Ｗ層２８によりＰ+層２２ａと、Ｎ+層２２ｂとが、Ｓｉ柱２４ａ、２４ｂの長手方向（Ｙ－Ｙ’方向）の側面同士で電気的に接続される。
　次に、図３Ｃに示すように、ＳｉＯ2層３０を、その上面位置がＰ+層２２ａａ、Ｎ+層２２ｂの上面位置近傍になるように、形成する。そして、Ｓｉ柱２４ａ、２４ｂを囲みＳｉＯ2層３０を覆うようにゲート絶縁層であるＨｆＯ2層３１を形成する。そして、Ｓｉ柱２４ａ、２４ｂの外周部のＨｆＯ2層３１を囲むようにゲート導体層であるＴｉＮ層３２とＳｉＯ2層３３を形成する。そして、ＨｆＯ2層３１、ＴｉＮ層３２、ＳｉＯ２層３３上にＳｉＮ層３４を形成する。そして、Ｓｉ柱２４ａ、２４ｂの頂部を囲んでＰ+層３６ａ、Ｎ+層３６ｂを形成する。そして、熱処理を行い、Ｓｉ柱２４ａ、２４ｂの頂部にＰ+層３７ａ、Ｎ+層３７ｂを形成する。そして、Ｐ+層３６ａと、Ｎ+層３６ｂ上にＷ層３８ａ、３８ｂを形成する。そして、全面にＳｉＯ2層３９を形成する。そして、Ｗ層３８ａ上にコンタクトホールＣａ、Ｗ層２８ｂ上にコンタクトホールＣｂ、底部がＴｉＮ層３２に接してあるコンタクトホールＣｃ、底部がＷ層２８に接してあるコンタクトホールＣｄを形成する。そして、コンタクトホールＣａを介して、Ｗ層３８ａに繋がった電源配線金属層Ｖｄｄと、コンタクトホールＣｂを介して、Ｗ層３８ｂに繋がった基板配線金属層Ｖｓｓと、コンタクトホールＣｃを介して、ＴｉＮ層３２に繋がった入力配線金属層Ｖｉｎと、コンタクトホールＣｄを介して、Ｗ層２８に繋がった出力配線金属層Ｖｏｕｔと、を形成する。これにより、Ｐ層基板１ｃ上にインバータ回路が形成される。
　本実施形態によれば、以下の特徴が供せられる。
１．　本実施形態のようにＹ－Ｙ’方向に長いＳｉ柱２４ａ、２４ｂの場合、第１実施形態のようにＳｉ柱２４ａ下のＰ+層２２ａと、Ｓｉ柱２４ｂ下のＮ+層２２ｂとがＳｉ柱２４ａ、２４ｂ間で繋がっていると、Ｓｉ柱２４ａ、２４ｂ間にはＷ層２８は形成されない。即ち、平面視のＸ－Ｘ’方向において、Ｗ層２８はＳｉ柱２４ａ、２４ｂの片側のみに形成される。これに対し、本実施形態では、平面視のＸ－Ｘ’方向において、Ｗ層２８はＳｉ柱２４ａ、２４ｂそれぞれの両側に形成される。これにより、第１実施形態のようにＳｉ柱２４ａ下のＰ+層２２ａと、Ｓｉ柱２４ｂ下のＮ+層２２ｂとが、Ｓｉ柱２４ａ、２４ｂ間で繋がっている場合と比べて、本実施形態では、Ｐ+層２２ａ、Ｎ+層２２ｂとのＷ層２８との接触抵抗を小さくできる。そして、Ｐ+層２２ａ、Ｎ+層２２ｂの電界分布を均一にすることができる。これはＳＧＴ動作のドレイン、ソース間電流の増加に繋がる。
２．　本実施形態の説明では、Ｓｉ柱２４ａにＰチャネルＳＧＴを形成し、Ｓｉ柱２４ｂにＮチャネルＳＧＴを形成した例を用いて説明した。これに対し、Ｓｉ柱２４ａ、２４ｂをそれぞれ複数個、平面視においてＸ－Ｘ’方向、またはＹ－Ｙ’方向に並べた回路形成においても、それぞれのＳｉ柱の底部にあるソース、またはドレインとなる不純物領域には均一な電界分布と、各ＳＧＴの電気特性の変動を小さくできる。また、このことは、ＳＧＴを用いた回路設計を容易にすることにもつながる。
　（第４実施形態）
　以下、図４Ａ、図４Ｂを参照して、本発明の第４実施形態に係るインバータ回路の製造方法を説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）はＹ－Ｙ’線に沿う断面構造図を示す。
　第３実施形態の図３Ａと同じ工程を実行する。図４Ａに示すように、Ｎ層２１ａ、Ｐ+層２２ａ、Ｓｉ柱２４ａ、２４ｂ、ＳｉＯ2層２６ａ、ＳｉＮ層２５ａ、２５ｂ、マスク材料層２３ａ、２３ｂは図３Ａと同じである。だが、図３ＡのＳｉＯ2層２６ｂが２つの領域に分かれ、ＳｉＯ2層２６ｂａ、２６ｂｂとなる。そして、Ｐ+層２２ｂが２つ領域に分かれ、Ｐ+層２２ｂａ、２２ｂｂとなる。そして、Ｎ層２１ｂが２つ領域に分かれ、Ｎ層２１ｂａ、２１ｂｂに分かれる。そして、Ｐ層基板２０がＮ層２１ｂａ、２２ｂｂの形状に合わせて凹んだＰ層基板１ｄが形成される。ＳｉＯ2層２６ｂｂ、Ｐ+層２２ｂｂ、Ｎ層２１ｂｂは、図１Ｆにおいてマスク材料層１４と同じ役割を持つマスク材料層１４Ａをエッチングマスクにして形成される。
　次に図４Ｂに示すように、上面位置がＰ+層２２ａ、Ｎ+層２２ｂａの底部位置になるようにＳｉＯ2層２７ａを形成する。そして、Ｐ+層２２ａ、Ｎ+層２２ｂａ、２２ｂｂの露出した側面に接してＷ層２８ａを形成する。これにより、Ｗ層２８ａは、Ｐ+層２２ａ、Ｎ+層２２ｂａ、Ｎ+層２２ｂｂのそれぞれの外周を一周して囲んだ状態で形成される。そして、図３Ｃと同じ工程を行うことにより、Ｐ層基板１ｄ上にインバータ回路が形成される。この場合、図３ＣにおけるコンタクトホールＣｄと同じ場所に、Ｗ層２８ａに接続するコンタクトホールＣｄｄが形成される。なお、このコンタクトホールＣｄｄは、第１実施形態において述べたように、平面視において、Ｗ層２８ａに接する場所のどこでも配置することができる。
　なお、上記説明では、第３実施形態との比較において、Ｎ+層２２ｂｂはＳｉ柱２４ｂのＮ+層２２ｂａの外周全体を均等にＷ層２８ａで囲むためのものであると説明した。コンタクトホールＣｄｄをＳｉ柱２４ａ、２４ｂに隣接した他の場所に形成する場合は、Ｎ+層２２ｂｂを、これに即して移動すればよい。また、図４ＢではコンタクトホールＣｄｄは、平面視において、Ｎ+層２２ｂａと、Ｎ+層２２ｂｂの間に設けたが、このコンタクトホールＣｄｄは、Ｎ+層２２ｂｂを囲むＷ層２８ａの一部領域上のどこに設けてもよい。また、Ｓｉ柱２４ａ、２４ｂは、平面視において、Ｙ－Ｙ’方向において、同じ長さの場合においても、Ｎ+層２２ｂｂは、Ｐ+層２２ａ、Ｎ+層ｂａに隣接した、いずれかの場所に設ければよい。
　また、Ｎ+層２２ｂｂは、平面視においてＮ+層２２ｂａの外周全体を均等にＷ層２８ａで囲むためのものであり、且つ外部配線との接続用のコンタクトホールＣｄｄを設けるための領域を確保するためのものである。したがって、このＮ+層２２ｂｂは、不純物層である必要はなく、他の材料層であってもよい
　本実施形態によれば、以下の特徴が供せられる。
１．　第３実施形態では、図３Ｂに示されているように、Ｓｉ柱２４ｂの下のＮ+層２２ｂは、平面視において、Ｓｉ柱２４ｂを等幅で囲んだＳｉＮ層２５ｂよりＹ－Ｙ’方向上方に延びて形成されている。このため、Ｓｉ柱２４ａの外周では、Ｗ層２８が同じ距離離れて均一に形成されているのに対して、Ｓｉ柱２４ｂでは、上方部のＷ層２８が他の側面より離れて形成されている。これに対して、本実施形態では、図４Ｂに見られるように、Ｗ層２８ａはＳｉ柱２４ａ、２４ｂ共に、同じ距離離れて均一に形成される。これにより、本実施形態では、Ｎ+層２２ｂａとのＷ層２８との接触抵抗を小さくできる。そして、Ｎ+層２２ｂａ内の電界分布を均一にすることができ、これはＳＧＴ動作のドレイン、ソース間電流の増加に繋がる。
２．　また、上記説明では、２つのＳｉ柱２４ａ、２４ｂのＰ+層２２ａ、Ｎ+層２２ｂａのＷ層２８ａによる接続と、コンタクトホールＣｄｄの設置について述べた。本実施形態を適用すれば、半導体柱が１個、または３個以上の接続においても、平面視において、各半導体柱の底部不純物領域の外周全体を均等にＷ層２８ａを形成することができる。
３．　本実施形態では、コンタクトホールＣｄｄの設置のため形成したＮ+層２２ｂｂは、半導体柱２４ａ、２４ｂに隣接して設ければよい。これにより、コンタクトホールＣｄｄの設置に関わる設計の自由度を大きくすることができる。
　（第５実施形態）
　図５を参照して、本発明の第５実施形態に係るインバータ回路の製造方法を説明する。なお、以下の実施形態では、これ以前に説明した実施形態におけるものと同一の部分には同一の符号を付して説明を省略する。
　図５に示すように、平面視において、図４Ｂで示したＷ層２８ａの外側に、Ｎ+層２２ｃｃ、２２ｄｄをＮ+層２２ｂｂと同じく形成する。そして、Ｗ層２８ｂ、２８ｃを、Ｗ層２８ａと同じく形成する。Ｗ層２８ｂ、２８ｃはＷ層２８ａと繋がって形成する。Ｗ層２８ａ、２８ｂ、２８ｃは同時に形成される。そして、コンタクトホールＣｅｅを、平面視においてＷ層２８ｂ上に形成する。同じくコンタクトホールＣｆｆをＷ層２８ｃ上に形成する。そして、コンタクトホールＣｄｄ、Ｃｅｅ、Ｃｆｆを介して、Ｗ層２８ａ、２８ｂ、２８ｃと外部配線が接続される。
　なお、Ｎ+層２２ｂｂ、２２ｃｃ、２２ｄｄの形状は、異なってもよい。また、Ｎ+層２２ｂｂ、２２ｃｃ、２２ｄｄとＷ層２８ａ、２８ｂ、２８ｃとの距離は、Ｗ層２８ａ、２８ｂ、２８ｃを同時形成した時に、Ｗ層２８ａ、２８ｂ、２８ｃが繋がって形成されるように設定される。
　本実施形態によれば、以下の特徴が供せられる。
１．コンタクトホールＣｄｄ，Ｃｅｅ，Ｃｆｆは外部配線と、互いに繋がったＷ層２８ａ、２８ｂ、２８ｃとを接続するためのものである。外部配線との接続は、同一基板上に形成した周辺回路との配置関係によって、全体集積度を低下させないようになされなければいけない。例えば、図４ＢのようにコンタクトホールＣｄｄの一か所からのみ外部配線との接続を行う場合、複数の周辺回路との接続において、一部回路との配線経路が長くなり、高集積化に対して問題が生じる場合がある。これに対して、本実施例で示すように、接続する周辺回路の配置に応じて、Ｎ+層２２ｂｂ、２２ｃｃ、２２ｄｄを配置することにより、容易に高集積化設計ができる。なお、Ｎ+層２２ｂｂ、２２ｃｃ、２２ｄｄの数は必要に応じて、容易に変えることができる。
　（第６実施形態）
　図６を参照して、本発明の第６実施形態に係るＳＧＴ回路の製造方法を説明する。
　図６に示すように、Ｓｉ柱２４ａとＳｉ柱２４ｂとが離れて形成される。工程は第５実施形態と同じである。この場合、Ｓｉ柱２４ａ、２４ｂの外周を囲んだＷ層２８ＤとＷ層２８Ｅとは、互いに対面した側面では接していない。これに対し、Ｗ層２８ＤとＷ層２８Ｅとは、Ｎ+層２２ｃの外周を囲んだＷ層２８Ｂと接するように形成される。これにより、Ｗ層２８ＤとＷ層２８Ｅとは、Ｗ層２８Ｂを介して接続される。
　なお、本実施形態の説明では、平面視において、Ｗ層２８Ｂ上に外部配線と繋がるコンタクトホールを設けなかったが、回路設計上必要であれば、Ｗ層２８Ｂ上に外部配線との接続用コンタクトホールを設けてもよい。
　本実施形態によれば、以下の特徴が供せられる。
　例えば、Ｓｉ柱２４ａとＳｉ柱２４ｂとのゲート導体層が電気的に独立に外部配線に繋がる回路形成においては、両者のゲート導体層を離して形成する必要がある。このためＳｉ柱２４ａとＳｉ柱２４ｂとを離して形成しなければいけない。この場合、Ｗ層２８Ｄ，２８Ｅが離れてしまう。これに対し、本実施形態では、Ｎ+層２２ｃｃを囲んだＷ層２８Ｂによって、Ｗ層２８Ｄ、２８Ｅが接続される。この場合、Ｗ層２８Ｂ上には図５で示したコンタクトホールＣｅｅはあってもよいし、なくてもよい。これにより、容易にＷ層２８Ｄ、２８Ｅの接続が可能になる。
（その他の実施形態）
　なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。
　また、第１実施形態では、Ｓｉ柱１０ａ、１０ｂ、１０ｃを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａａ、２７ａ、Ｐ+層４ａａ、２７ｂ、２７ｃは、ドナー、またはアクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層３ａａ、２７ａ、Ｐ+層４ａａ、２７ｂ、２７ｃは異なる半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｗ層１６は選択エピタキシャル結晶成長法を用いて形成した。ＣＤＥ（Chemical Dry Etching）と通常のエピタキシャル結晶成長とを繰り返して、Ｗ層１６を形成する方法を含め、他の方法により選択的に形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、マスク材料層７ａ、７ｂ、７ｃは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、各種配線金属層Ｖｉｎ、Ｖｏｕｔ、Ｖｄｄ、Ｖｓｓの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　第１実施形態では、ゲート導体層として、ＴｉＮ層２１１を用いた。このＴｉＮ層２１１は、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層２１１は、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、ＨｆＯ2層２０を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、Ｓｉ柱１０ａ、１０ｂ、１０ｃの平面視における形状は、円形状であった。そして、第３実施形態ではＳｉ柱２４ａ、２４ｂは平面視における矩形状であった。これらのＳｉ柱の平面視における形状は、円形、矩形状だけでなく楕円、またはこの字状の形状であってもよい。また、これらの形状が混在して同じＰ層基板１ａ上に形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第３実施形態の説明では、Ｓｉ柱２４ａにＰチャネルＳＧＴを形成し、Ｓｉ柱２４ｂにＮチャネルＳＧＴを形成した例を用いて説明した。これに対し、Ｓｉ柱２４ａ、２４ｂをそれぞれ複数個、平面視においてＸ－Ｘ’方向、またはＹ－Ｙ’方向に並べた回路形成においても、それぞれのＳｉ柱の底部にあるソース、またはドレインとなる不純物領域には均一な電界分布と、各ＳＧＴの電気特性の変動を小さくできる。また、このことは、ＳＧＴを用いた回路設計を容易にすることにもつながる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態の説明では、Ｎ+層３ａａ、Ｐ+層４ａａがＳｉ柱１０ａ、１０ｂ、１０ｃの底部の全体に形成されたインバータ回路を例にして説明した。これに対し、例えばＳＧＴを選択トランジスタとして用いたＤＲＡＭでは、平面視において、Ｓｉ柱の底部の一部にＮ+層、またはＰ+層が形成される。この場合は、露出したＮ+層、またはＰ+層の側面のみにＷ層を選択的に形成してもよい。または、Ｓｉ柱の底部に繋がる側面にＷ層を形成して、そのＷ層をＮ+層、またはＰ+層と、の側面のみを残して、他を除去してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本実施形態では、２つのＳＧＴを用いたインバータ回路に本発明を適用した場合について説明した。これに対し、１つのＳＧＴに対しても、本発明を適用できる。そして、ＳＧＴを用いたロジック回路にも適用できる。また、ＳＧＴをメモリセルの中に用いたＳＲＡＭ（Static Random Access Memory)、ＤＲＡＭ（Dynamic Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＭ（Ｐhase Ｃhange Memory）などの回路にも本発明を適用できる。
　また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１０ａ、１０ｂ、１０ｃの上下に、同じ極性の導電性を有するＮ+層３ａａ、Ｎ１，Ｐ+層４ａａ、Ｐ１、Ｐ２を用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、高密度で、かつ高性能の柱状半導体装置が得られる。
１、１ａ、１ｂ、１ｃ、１ｄ：　Ｐ層基板
２、２ａ、２１ａ、２１ｂ、２１ｂａ、２１ｂｂ：　Ｎ層
３、３ａ、３ａａ、２２ｂ、２６ａ、２７ａ、Ｎ１、２２ｂａ、２２ｂｂ、３６ｂ、３７ｂ：　Ｎ+層
４、４ａ、４ａａ、２２ａ、２６ｂ、２６ｃ、２７ｂ、２７ｃ、３６ａ、３６ｂ、Ｐ１，Ｐ２：　Ｐ+層
６：　Ｐ層
７：　材料層
７ａ、７ｂ、７ｃ、１４、２３ａ、２３ｂ：　マスク材料層
１０ａ、１０ｂ、１０ｃ、２４ａ、２４ｂ：　Ｓｉ柱
１１、１１ａ、１５、１８、２２、２６ｂａ、２６ｂｂ、２４、２６ａ、２６ｂ、２７、２７ａ、３０、３３、３５、３９、２２１、２４１、３０１：　ＳｉＯ２層
１２ａ、１２ｂ、１２ｃ、２３、２５ａ、２５ｂ、２３１：　ＳｉＮ層
１６、１６ａ、１６Ａ，１６ａａ、１６ａｂ、１６ａｃ、２８、２８ａ、２８ｂ、２８ｃ、２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ，３８ａ、３８ｂ、２８１ａ、２８１ｂ、２８１ｃ：　Ｗ層
２０：　ＨｆＯ２層
２１、２１１：　ＴｉＮ層
１５１：　露出Ｎ+層凹部
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃａ、Ｃｂ，Ｃｃ、Ｃｄ、Ｃｄｄ、Ｃｅｅ，Ｃｆｆ：　コンタクトホール
Ｖｓｓ：　基板配線金属層
Ｖｄｄ：　電源配線金属層
Ｖｉｎ：　入力配線金属層
Ｖｏｕｔ：　出力配線金属層

Claims (16)

  1. 　基板に対し垂直方向に形成された第１の半導体柱と、
    　前記第１の半導体柱を囲む第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲む第１のゲート導体層と、
    　前記第１の半導体柱の上部に形成されたソース又はドレインとなる第１の不純物領域と、
    　前記第１の半導体柱の下部に形成されたドレイン又はソースとなる第２の不純物領域と、
    を有する第１のＳＧＴ（Surrounding Gate Transistor）を含む柱状半導体装置の製造方法であって、
    　少なくとも上部に第１の半導体層を有する前記基板上に、その頂部上に第１のマスク材料層を有する前記第１の半導体柱を形成する工程と、
    　前記第１のマスク材料層と、前記第１の半導体柱との側面を囲んで第２のマスク材料層を形成する工程と、
    　前記第１のマスク材料層と、前記第２のマスク材料層とをエッチングマスクにして、前記第１の半導体層をエッチングして平面視において、前記第１の半導体柱の下の外周部に露出第１半導体面を形成する工程と、
    　前記露出第１半導体面に選択的に金属または合金層よりなる第１の導体層を形成する工程と、
    　平面視において、前記第１の導体層上に、前記第２の不純物領域と、配線導体層とを繋ぐ第１のコンタクトホールを形成する工程と、を有し、
    　前記第２の不純物領域が前記露出第1半導体面まで繋がり、そして前記第１の導体層と接している、
    　ことを特徴とする柱状半導体装置の製造方法。
  2. 　少なくとも、前記第１の半導体柱を囲んだ第１の材料層を形成する工程と、
    　前記第１の材料層上にあって、前記第１のマスク材料層、もしくは前記第１のマスク材料層と、前記第１の半導体柱との頂部を囲んだ第３のマスク材料層を形成する工程と、
    　前記第３のマスク材料層をマスクにして、前記第１の材料層をエッチングして第４のマスク材料層を形成する工程と、を有し、
    　前記第１のマスク材料層は、前記第３のマスク材料層と、前記第４のマスク材料層とからなる、
    　ことを特徴とする、請求項１に記載の柱状半導体装置の製造方法。
  3. 　前記第１のマスク材料層と、前記第２のマスク材料層とをエッチングマスクにして、前記第１の半導体層をエッチングして前記露出第１半導体面を形成した後に、前記露出第１半導体面の側面をエッチングして露出半導体凹部を形成する工程と、
    　前記露出半導体凹部に選択的に金属または合金層よりなる前記第１導体層を形成する工程と、
    　を有することを特徴とする、請求項１に記載の柱状半導体装置の製造方法。
  4. 　前記基板上に前記第１の半導体柱に隣接して、その頂部上に第５のマスク材料層を有する第２の半導体柱を形成する工程と、
    　前記第５のマスク材料層と、前記第２の半導体柱との側面を囲んで第６のマスク材料層を形成する工程と、
    　前記第５のマスク材料層と、前記第６のマスク材料層とをエッチングマスクにして、前記第１の半導体層をエッチングして、平面視において、前記第２の半導体柱の外周部に露出第２半導体面を形成する工程と、
    　前記露出第１半導体面と、前記露出第２半導体面に選択的に金属、または合金層よりなる前記第１導体層を形成する工程と、
    　前記平面視において、前記第１の導体層上に、前記第１のコンタクトホールを形成する工程と、
    　をさらに備え、
    　前記第１の導体層が、前記第２の半導体柱の底部に形成する第２のＳＧＴのソースまたはドレインとなる第３の不純物領域につながり、そして接している、
    　ことを特徴とする、請求項１に記載の柱状半導体装置の製造方法。
  5. 　前記第１のＳＧＴの底部の前記第２の不純物領域と、前記第２のＳＧＴの底部の前記第３の不純物領域と、を離して形成する工程と、
    　前記露出第１半導体面と前記露出第２半導体面とに接して、前記第１の導体層を形成する工程と、を有する、
    　ことを特徴とする、請求項４に記載の柱状半導体装置の製造方法。
  6. 　前記第１の導体層が、対面した前記第２の不純物領域と、前記第３の不純物領域の間で繋がって形成されている、
    　ことを特徴とする、請求項５に記載の柱状半導体装置の製造方法。
  7. 　前記基板上に前記第２の不純物領域と離れて、前記第２の不純物領域と同じ高さに第２の材料層を形成する工程と、
    　平面視において、前記第２の不純物領域と、前記第２の材料層との外周全体を囲み、且つ接して前記第１の導体層を形成する工程を有し、
    　平面視において、前記第１のコンタクトホールが前記第２の材料層との外周全体を囲んだ前記第１の導体層上に形成されている、
    　ことを特徴とする、請求項１に記載の柱状半導体装置の製造方法。
  8. 　前記第２の材料層が、ドナー不純物、またはアクセプタ不純物を含んだ半導体層より形成されている、
    　ことを特徴とする、請求項７に記載の柱状半導体装置の製造方法。
  9. 　前記基板上に前記第２の不純物領域と離れて、前記第２の不純物領域と同じ高さにあり、且つ前記第２の材料層と離れた場所に第３の材料層を形成する工程と、
    　平面視において、前記第２の不純物領域と、前記第２の材料層と、前記第３の材料層の外周全体を囲み、且つ接して前記第１の導体層を形成する工程と、を有し、
    　平面視において、平面視において、前記第３の材料層を囲んだ前記第１の導体層上に第２のコンタクトホールが形成されている、
    　ことを特徴とする、請求項７に記載の柱状半導体装置の製造方法。
  10. 　垂直方向において、前記第２の不純物領域と、前記第３の不純物領域と同じ高さにあり、且つ前記第２の不純物領域と、前記第３の不純物領域とに隣接して第４の材料層を形成する工程と、
    　前記第２の不純物領域と、前記第３の不純物領域と、前記第４の材料層の側面に接し、且つ繋がった第３の導体層形成する工程と、を有する、
    　ことを特徴とする、請求項７に記載の柱状半導体装置の製造方法。
  11. 　基板に対し垂直方向に立つ第１の半導体柱と、
    　前記第１の半導体柱を囲む第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲む第１のゲート導体層と、
    　前記第１の半導体柱の上部にある第１のＳＧＴのソース、またはドレインである第１の不純物領域と、
    　前記第１の半導体柱の下部に繋がり、且つ平面視において前記第１の半導体柱の外周より広がってある前記第１のＳＧＴのソース、またはドレインである第２の不純物領域と、
    　前記第１の半導体柱に隣接し、且つ垂直方向において、前記第２の不純物領域と同じ高さにある第１の材料層と、
    　前記第２の不純物領域の側面と、前記第１の材料層の側面と、の全周を囲んだ第１の導体層とを備え、
    　互いに対面した、前記第２の不純物領域の側面と、前記第１の材料層の側面との間が、前記第１の導体層で繋がっており、
    　平面視において、前記第１の材料層を囲んだ部分の前記第１の導体層上に、前記第１の導体層と、第１の外部配線導体層とを繋ぐ第１のコンタクトホールを有する、
    　ことを特徴とする柱状半導体装置。
  12. 　　前記基板上に、前記第１の半導体柱に隣接して、垂直方向に立つ第２の半導体柱と、
    　前記第２の半導体柱を囲む第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を囲む第２のゲート導体層と、
    　前記第２の半導体柱の上部にある第２のＳＧＴのソース、またはドレインである第３の不純物領域と、
    　前記第２の半導体柱の下部に繋がり、且つ平面視において前記第２の半導体柱の外周より広がってある前記第２のＳＧＴのソース、またはドレインである第４の不純物領域と、
    　前記２の不純物領域の側面全体と、前記第４の不純物領域の側面全体とに接して前記第１の導体層と、を有する、
    　ことを特徴とする、請求項１１に記載の柱状半導体装置。
  13. 　前記第１の導体層が、少なくとも前記第２の不純物領域の側面全体を囲んだ第３の導体層と、前記第４の不純物領域の側面全体を囲んだ第４の導体層よりなり、
    　前記第３の導体層と、前記第４の導体層との対面した側面が接している、
    　ことを特徴とする、請求項１２に記載の柱状半導体装置。
  14. 　前記第２の不純物領域と前記第４の不純物領域のうちの一方、または前記第２の不純物領域と前記第４の不純物領域の両者に隣接して、前記第１の材料層と離れた場所に、垂直方向において、前記第２の不純物領域、前記第４の不純物領域、前記第１の材料層と同じ高さにある第２の材料層と、
    　前記第１の導体層は、前記第２の材料層の側面全体を囲み、
    　前記第１の導体層は、前記第２の不純物領域、前記第４の不純物領域、前記第２の材料層の間で繋がっている、
    　ことを特徴とする請求項１２に記載の柱状半導体装置。
  15. 　前記第１の導体層が、互いに対面した前記第２の不純物領域と、前記第４の不純物領域との間で繋がっており、
    　平面視において、前記第２の材料層を囲んだ前記第１の導体層上に、第２の外部配線導体層と前記第１の導体層とを繋げる第２のコンタクトホールがある、
    　ことを特徴とする、請求項１４に記載の柱状半導体装置。
  16. 　平面視において、前記第２の不純物領域の全体を囲む前記第１の導体層である第５の導体層と、前記第４の不純物領域の全体を囲む前記第１の導体層である第６の導体層と、前記第２の材料層の全体を囲む前記第１の導体層である第７の導体層とを有し、
    　平面視において、前記第５の導体層と、前記第６の導体層との対面する両者の側面は離れており、
    　平面視において、前記第５の導体層と、前記第６の導体層と、前記第７の導体層とが、互いに対面する側面の少なくとも１部で繋がっている、
    　ことを特徴とする、請求項１４に記載の柱状半導体装置。
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