TWI818489B

TWI818489B - 柱狀半導體的製造方法

Info

Publication number: TWI818489B
Application number: TW111111936A
Authority: TW
Inventors: 金澤賢一; 伊索李
Original assignee: 新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date: 2021-05-07
Filing date: 2022-03-29
Publication date: 2023-10-11
Also published as: WO2022234655A1; TW202245072A

Abstract

在電性接觸於存在於第一半導體柱與第二半導體柱之間之基板上之雜質區域之接觸孔的形成方法中，於形成閘極導體層之前，將前述接觸孔形成為比前述閘極導體層低。

Description

柱狀半導體的製造方法

本發明係關於一種柱狀半導體裝置的製造方法。

近年來，已於LSI(Large Scale Integration，大型積體電路)中使用了三維構造電晶體(transistor)。其中，屬於柱狀半導體裝置的SGT(Surrounding Gate Transistor，環繞閘電晶體)，係作為提供高集積度之半導體裝置的半導體元件而受到矚目。此外，亦需求具有SGT之半導體裝置之更進一步的高集積化、高性能化。

在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道(channel)係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係相對於半導體基板之上表面朝垂直方向延伸(例如，參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可達成半導體裝置的高密度化。

圖5係顯示N通道SGT的示意構造圖。在具有P型或i型(本徵型)導電型之半導體柱220內之上下的位置，形成有當一方成為源極(source)時另一方成為汲極(drain)的N⁺層221a、221b(以下，將含有高濃度供體(donor)雜質的半導體區域稱為「N⁺層」)。成為此源極、汲極之N⁺層221a、221b間之半導體柱220的部分即成為通道區域222。閘極絕緣層223係以包圍此通道區域222之方式形成。閘極導體層224係以包圍此閘極絕緣層223之方式形成。在SGT中，係由成為源極、汲極的N⁺層221a、221b、通道區域222、閘極絕緣層223和閘極導體層224整體形成為柱狀。因此，於俯視觀察時，SGT的佔有面積，係相當於平面型MOS電晶體之單一之源極或汲極N⁺層的佔有面積。因此，具有SGT的電路晶片，相較於具有平面型MOS電晶體的電路晶片，能夠實現晶片尺寸更進一步的縮小化。再者，若可提高SGT的驅動能力，則可減少使用於一晶片上的SGT數，同樣地有助於晶片尺寸的縮小化。

然而，當更進一步謀求晶片尺寸的縮小化時，會有應要克服的問題。想當然爾，鄰接的半導體柱間隔會變窄，故在例如圖1R所示之6Tr構成之SRAM單元(cell)的上部反相器(inverter)中，接觸N⁺層3和P⁺層4a兩方之成為輸出端子的輸出端子100a，其與位於該輸出端子100a之兩側的半導體柱6a、6b的間隔顯著地變窄。同樣地，在下部反相器中，接觸N⁺層3和P⁺層4a兩方之成為輸出端子的輸出端子100b(未圖示)，其與位於該輸出端子100b之兩側的半導體柱6e、6f的間隔顯著地變窄。因此，以包圍各半導體柱之方式形成之閘極導體層26aa、26ab、26ba、26bb與形成輸出端子100a、100b的導體層27a、27b電性接觸，引起動作不良。因此，必須以確實避開閘極導體層與輸出端子間之電性接觸之方式形成。

圖6係顯示SRAM(Static Random Access Memory，靜態隨機存取記憶體)單元電路圖。本SRAM單元電路係包含二個反相器電路。一個反相器電路係由作為負載電晶體的P通道SGT_Pc1、及作為驅動電晶體的N通道SGT_Nc1 所構成。另一個反相器電路係由作為負載電晶體的P通道SGT_Pc2、及作為驅動電晶體的N通道SGT_Nc2所構成。P通道SGT_Pc1的閘極與N通道SGT_Nc1的閘極係連接著。P通道SGT_Pc2的汲極與N通道SGT_Nc2的汲極係連接著。P通道SGT_Pc2的閘極與N通道SGT_Nc2的閘極係連接著。P通道SGT_Pc1的汲極與N通道SGT_Nc1的汲極係連接著。

如圖6所示，P通道SGT_Pc1、Pc2的源極係連接於電源端子Vdd。再者，N通道SGT_Nc1、Nc2的源極係連接於接地(ground)端子Vss。選擇N通道SGT_SN1、SN2係配置於二個反相器電路的兩側。選擇N通道SGT_SN1、SN2的閘極係連接於字元(word)線端子WLt。選擇N通道SGT_SN1的源極、汲極係連接於N通道SGT_Nc1、P通道SGT_Pc1的汲極和位元(bit)線端子BLt。選擇N通道SGT_SN2的源極、汲極係連接於N通道SGT_Nc2、P通道SGT_Pc2的汲極和反轉位元線端子BLRt。如此，具有SRAM單元的電路，係由二個P通道SGT_Pc1、Pc2、和四個N通道SGT_Nc1、Nc2、SN1、SN2所組成的合計共六個SGT所構成(例如，參照專利文獻2)。此外，使驅動用電晶體並聯連接複數個，可謀求SRAM電路的高速化。通常，構成SRAM之記憶單元的SGT，係分別形成於不同的半導體柱。SRAM單元電路的高集積化，係在於要以何方式才可在一個單元區域之中高密度地形成複數個SGT。在其他使用了SGT之電路形成中的高集積化上亦復相同。

[先前技術文獻]

[專利文獻]

專利文獻1：日本特開平2-188966號公報

專利文獻2：美國專利申請公開第2010/0219483號說明書

專利文獻3：美國註冊US8530960B2號說明書

[非專利文獻]

非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

非專利文獻2：C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:“Study of planarized sputter-deposited SiO₂“，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)

非專利文獻3：A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : “Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications” Proc. Of SPIE Vol.9782, 2016

在使用了SGT之電路的高集積化中，會發生因為在包圍SGT之半導體柱之閘極導體層和電性接觸與該閘極導體層鄰接之基板表面之雜質區域之接觸部(contact)之間隔顯著變短之際所產生之閘極導體層與形成接觸部之導體層之電性接觸所導致的動作不良。

本發明之型態之柱狀半導體裝置的製造方法中，該柱狀半導體裝置係在基板上部具有：第一半導體柱與前述第一半導體柱鄰接的第二半導體柱，包圍前述第一半導體柱的第一閘極絕緣層，包圍前述第二半導體柱的第二閘極絕緣層，包圍前述第一閘極絕緣層的第一閘極導體層，包圍前述第二閘極絕緣層的第二閘極導體層，與前述第一半導體柱之下部連接的第一雜質區域，與前述第二半導體柱之下部連接的第二雜質區域，與前述第一半導體柱之頂部連接的第三雜質區域，以及與前述第二半導體柱之頂部連接的第四雜質區域，並且具備有：以前述第一雜質區域與前述第三雜質區域之間之前述第一半導體柱為通道的第一SGT，以及以前述第二雜質區域與前述第四雜質區域之間之前述第二半導體柱為通道的第二SGT，且於俯視觀察時，在前述第一SGT與前述第二SGT之間至少具有與第一或第二雜質區域任一方電性接觸的第一接觸孔，該柱狀半導體裝置的製造方法係具有下列步驟：

在前述第一雜質區域之上形成前述第一半導體柱，並且在前述第二雜質區域之上形成前述第二半導體柱的步驟；

形成包圍前述第一半導體柱之前述第一閘極絕緣層，並且形成包圍前述第二半導體柱之前述第二閘極絕緣層的步驟；

以覆蓋全面之方式披覆第一閘極導體膜的步驟；

使用光微影法和各向異性蝕刻，而將前述第一閘極導體膜、及包含前述第一和第二閘極絕緣層之基板上部的絕緣膜予以去除，而將前述第一接觸孔形成於前述第一半導體柱與前述第二半導體柱之間的步驟；

以覆蓋全面之方式披覆第一接觸導體膜的步驟；

以覆蓋全面之方式，以比前述第一和第二半導體柱之高度厚的膜厚披覆第二閘極導體膜的步驟；

將前述第二閘極導體膜研磨至前述第一和第二半導體柱之頂部表面，

且使用光微影法和各向異性蝕刻，而針對俯視觀察時前述第二閘極導體膜之內側的區域，將前述第二閘極導體膜、前述第一接觸導體膜、和前述第一閘極導體膜予以去除，藉此將前述第一和第二閘極導體膜形成作為包圍前述第一半導體柱和第一閘極絕緣層的第一閘極導體層、及包圍前述第二半導體柱和第二閘極絕緣層的第二閘極導體層，並且在前述第一接觸孔中，使前述第一接觸導體膜和前述第二閘極導體膜殘存為比前述第一和第二閘極導體層之下部低的步驟；及

以覆蓋全面之方式披覆第一層間絕緣層的步驟。

在前述製造方法中，較理想為具有下列步驟：

於披覆前述第一閘極導體膜之後，以覆蓋全面之方式披覆第一絕緣層的步驟；

將前述第一絕緣層進行各向異性蝕刻，而於前述第一和第二半導體柱的側壁形成第一側牆部(side wall)的步驟；

藉由光微影法，於前述第一半導體柱與前述第二半導體柱之間將光阻圖案化的步驟；

以前述光阻和前述第一側牆部為遮罩，使用各向異性蝕刻將前述第一閘極導體膜、及包含前述第一和第二閘極絕緣層之基板上部的絕緣膜予以去除，而形成前述第一接觸孔的步驟；及

將前述第一絕緣膜和前述第一側牆部予以去除的步驟。

在前述製造方法中，較理想為具有下列步驟：

於披覆前述第一閘極導體膜之後，以覆蓋全面之方式披覆第三閘極導體膜的步驟；

以覆蓋全面之方式披覆第一絕緣層的步驟；

將前述第一絕緣層進行各向異性蝕刻，而在前述第一和第二半導體柱的周圍形成第一側牆部的步驟；

藉由光微影法，於前述第一半導體柱與前述第二半導體柱之間將前述第一接觸孔形成用的前述光阻圖案化的步驟；

以前述光阻和前述第一側牆部為遮罩，使用各向異性蝕刻將前述第一閘極導體膜、前述第三閘極導體膜、及包含前述第一和第二閘極絕緣層之基板上部的絕緣膜進行蝕刻，將前述第三閘極導體膜、前述第一閘極導體膜和前述第一閘極導體膜進行蝕刻，形成前述第一接觸孔的步驟；及

將前述第一絕緣膜和前述第一側牆部予以去除的步驟。

在前述製造方法中，較理想為該柱狀半導體裝置係在基板上部具有：第一半導體柱，與前述第一半導體柱鄰接的第二半導體柱和第三半導體柱，包圍前述第一半導體柱的第一閘極絕緣層，包圍前述第二半導體柱的第二閘極絕緣層，包圍前述第三半導體柱的第三閘極絕緣層，包圍前述第一閘極絕緣層的第一閘極導體層，包圍前述第二閘極絕緣層的第二閘極導體層，包圍前述第三閘極絕緣層的第三閘極導體層，與前述第一半導體柱之下部連接的第一雜質區域，與前述第二半導體柱之下部連接的第二雜質區域，與前述第三半導體柱之下部連接的第三雜質區域，與前述第一半導體柱之頂部連接的第四雜質區域，與前述第二半導體柱之頂部連接的第五雜質區域，與前述第三半導體柱之頂部連接的第六雜質區域，並且具備有：以前述第一雜質區域與前述第四雜質區域之間之前述第一半導體柱為通道的第一SGT，以前述第二雜質區域與前述第五雜質區域之間之前述第二半導體柱為通道的第二SGT，以及以前述第三雜質區域與前述第六雜質區域之間之前述第三半導體柱為通道的第三SGT，且於俯視觀察時，在前述第一SGT與前述第二SGT之間具有與前述第一及第二雜質區域之一方或兩方之雜質區域電性接觸的第一接觸孔，而前述第三閘極導體層和前述第一接觸孔係電性連接，該柱狀半導體裝置的製造方法係具有下列步驟：

在前述第一雜質區域之上形成前述第一半導體柱，在前述第二雜質區域之上形成前述第二半導體柱，在前述第三雜質區域之上形成前述第三半導體柱的步驟；

形成包圍前述第一半導體柱之前述第一閘極絕緣層，形成包圍前述第二半導體柱之前述第二閘極絕緣層，形成包圍前述第三半導體柱之前述第三閘極絕緣層的步驟；

以覆蓋全面之方式披覆第一閘極導體膜的步驟；

使用光微影法和各向異性蝕刻，將前述第一閘極導體膜、及包含前述第一和第二閘極絕緣層之基板上部的絕緣膜進行蝕刻，而將前述第一接觸孔形成於前述第一半導體柱與前述第二半導體柱之間的步驟；

以覆蓋全面之方式披覆第一接觸導體膜的步驟；

以覆蓋全面之方式，以比前述第一和第二半導體柱之高度厚的膜厚披覆第二閘極導體膜的步驟；及

使用光微影法和各向異性蝕刻，將前述第一和第二閘極導體膜形成為包圍前述第一半導體柱的前述第一閘極導體層、及包圍前述第二半導體柱的第二閘極導體層，且以包圍前述第三半導體柱之方式形成前述第三閘極導體層，並且在前述第一接觸孔中，使前述第一接觸導體膜和前述第二閘極導體膜殘存的步驟；並且

前述第三閘極導體層、前述第一接觸導體膜、和前述第二閘極導體膜係電性接觸。

1:P層基板

2,2a,2b:N層基板

3,3a,3c,3f,8a,8c,8d,8f:N⁺層

4a,4b,9b,9e:P⁺層

6:i層

6a,6b,6c,6d,6e,6f:半導體柱

7,10,11,13,17:遮罩半導體層

10a,10b,11a,11b,13a,13b,13c,13d,17a,17b:帶狀的遮罩半導體層、遮罩半導體層

12,12a,12b,16:SiN層

13aa,13ac,13ad,13ba,13bb,13bd,7a,7b,7c,7d,7e,7f:矩形的遮罩半導體層、遮罩半導體層

14,15,25,25aa,25ab,25ba,25bb,30,36,37,38,39:SiO₂層

18a,18b:半導體柱台

23,23aa,23ab,23ba,23bb:HfO2層

24,24a,24b,24aa,24ab,24ba,24bb,101,101aa,101ab,10lba,101bb,101ca,101cb:TiN層

26,26a,26b,26aa,26ab,26ba,26bb,26ca,26cb,33a,33b,33c,33d,33e,33f:W層

90,91,120:光阻

140:圖案

100a,100b,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10:接觸孔

110a,110b:絕緣層側牆部

130:SiGe膜

WL:字元配線金屬層

BL:位元配線金屬層

RBL:反轉位元配線金屬層

Vss1,Vss2:接地配線金屬層

Vdd:電源配線金屬層

XC1,XC2:連接配線金屬層

圖1A係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1B係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1C係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1D係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1E係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1F係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1G係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1H係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1I係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1J係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1K係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1L係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1M係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1N係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1P係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1Q係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖1R係用以說明第一實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖2A係用以說明本發明之第二實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖2B係用以說明本發明之第二實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖2C係用以說明本發明之第二實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖3係用以說明本發明之第三實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖4A係用以說明本發明之第四實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖4B係用以說明本發明之第四實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖4C係用以說明本發明之第四實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖4D係用以說明本發明之第四實施型態之具有SGT之柱狀半導體裝置之製造方法的俯視圖與剖面構造圖。

圖5係顯示習知例之SGT的示意構造圖。

圖6係使用習知例之SGT之SRAM單元電路圖。

以下參照圖式說明本發明之實施型態之柱狀半導體裝置的製造方法。

(第一實施型態)

以下參照圖1A至圖1R來說明本發明之第一實施型態之具有SGT之例之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。

如圖1A所示，藉由磊晶(epitaxial)結晶成長法在P層1(申請專利範圍之「基板」的一例)上形成N層2(申請專利範圍之「基板」的一例)，以形成基板。再者，在N層2之表層亦即基板表面之所期望的位置，形成N⁺層3(申請專利範圍之「第一雜質區域」的一例)和P⁺層4a、4b(申請專利範圍之「第二雜質區域」的一例)。其係分別藉由磊晶結晶成長或離子注入法而形成。另外，N⁺層3係可形成作為屬於逆導電型的P⁺層3。

以下的關於本實施型態之後的說明中，以在本步驟中形成於基板表面之雜質層為N⁺雜質的情形進行說明。

接著，藉由磊晶結晶成長而將i層6(申請專利範圍之「半導體柱」的一例)、N⁺層8(申請專利範圍之「第三雜質區域」的一例)及P⁺層9a和9b(申請專利範圍之「第四雜質區域」的一例)分別形成於所期望的位置。接著，如圖1B所示，依序堆積例如由SiN層所構成的遮罩半導體層7，接著堆積例如矽鍺(SiGe)遮罩半導體層10，接著堆積例如由SiO₂層所構成的遮罩半導體層11。另外，i層6亦可由包含少量供體或受體雜質原子的N型或P型的Si所形成。

接著，以藉由微影法所形成之俯視觀察時朝Y方向延伸的帶狀阻劑(resist)層(未圖示)為遮罩，將SiO₂遮罩半導體層10進行蝕刻。藉此，形成於俯視觀察時朝Y方向延伸的帶狀SiO₂遮罩半導體層。此外，以阻劑層為遮罩，將該帶狀遮罩半導體層進行等向性蝕刻，藉此將帶狀遮罩半導體層的寬度，形成為較阻劑層的寬度更窄。藉此，即可形成具有較藉由微影法所可形成之最小之阻劑層之寬度更小寬度的帶狀SiO₂遮罩半導體層11a、11b。再者，如圖1C所示，以帶狀SiO₂遮罩半導體層11a、11b作為蝕刻遮罩，將SiGe遮罩半導體層10例如藉由各向異性蝕刻進行蝕刻，而形成帶狀SiGe遮罩半導體層10a、10b。

接著，將整體以例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)法之非晶Si層13(未圖示)予以覆蓋，且將該非晶Si層13藉由各向異性蝕刻予以去除，而如圖1D所示，在帶狀SiGe遮罩半導體層10a、10b的兩側，形成非晶Si遮罩半導體層13a、13b、13c、13d。

接著，將帶狀SiO₂遮罩半導體層11a、11b、帶狀SiGe遮罩半導體層10a、10b予以去除。藉此，如圖1E所示，在遮罩半導體層7上，形成俯視觀察時朝Y方向延伸而且彼此平行排列的帶狀非晶Si遮罩半導體層13a、13b、13c、13d。

接著，以覆蓋整體之方式藉由FCVD法形成SiO₂層(未圖示)。再者，藉由CMP法，將SiO₂層研磨為其上表面位置與帶狀非晶Si遮罩半導體層13a、13b、13c、13d的上表面位置相同，接著，依序堆積例如SiN層16、SiO₂遮罩半導體層17。接著，如圖1F所示，使用與形成帶狀非晶Si遮罩半導體層13a、13b、13c、13d之方法相同之基本的方法，而於SiN層16上形成朝X方向延伸而且彼此平行排列的帶狀SiO₂遮罩半導體層17a、17b。

接著，以帶狀SiO₂遮罩半導體層17a、17b為遮罩，將SiN層16、帶狀非晶Si遮罩半導體層13a、13b、13c、13d進行RIE(Reactive Ion Etching，反應離子蝕刻)蝕刻。再者，將殘存的SiN層16、和SiO₂層15予以去除。藉此，形成非晶Si柱13aa、13ab、13ac、13ad、13ba、13bb、13bc、13bd，且如圖1G所示，將Si柱13ab、13bc予以去除。

接著，以非晶Si柱13aa、13ab、13ac、13ad、13ba、13bb、13bc、13bd作為遮罩，將SiN遮罩半導體層7進行蝕刻，而形成SiN遮罩半導體層7a、7b、7c、7d、7e、7f。再者，將非晶Si柱13aa、13ab、13ac、13ad、13ba、13bb、13bc、13bd予以去除。再者，以遮罩半導體層7a、7b、7c、7d、7e、7f作為遮罩，將N⁺層8a、8c、8d、8f、P⁺層9b、9e、i層6進行蝕刻，且如圖1H所示，在N⁺層3、P⁺層4a、4b上形成半導體柱6a、6b、6c、6d、6e、6f，接著，以覆蓋整體之方式，藉由FCVD法形成例如由SiN層所構成的半導體柱保護膜12。遮罩半導體層7的材料構成係為了獲得具有精確度之遮罩半導體層7a、7b、7c、7d、7e、7f而選擇。

接著，將相連於半導體柱保護膜12、半導體柱6a、6b、6c之底部的N⁺層3、P⁺層4a、N層2、P層基板1進行蝕刻，而形成由P層基板1之上部、N層2a、N⁺層3a、3c(第三雜質層與第四雜質層的一方)、P⁺層4a(若N⁺層3a為第三雜質層則為第四雜質層，若N⁺層3a為第四雜質層則為第三雜質層)所構成的半導體柱台18a。同時，將相連於半導體柱6d、6e、6f之底部的N⁺層3、P⁺層4b、N層2、P層基板1進行蝕刻，而形成由P層基板1之上部、N層2b、N⁺層(未圖示，第三雜質層和第四雜質層的一方)、N⁺層3f(未圖示)、P⁺層4b(若N⁺層為第三雜質層則為第四雜質層，若N⁺層為第四雜質層則為第三雜質層)所構成的半導體柱台18b。再者，如圖1I所示，在N⁺層3a、3c、3f、P⁺層4a、4b、N層2a、2b的外周部、和P層基板1上形成SiO₂層14。

接著，將露出於表面的半導體柱保護膜12予以去除，且如圖1J所示，藉由ALD法，以覆蓋整體之方式，披覆成為閘極氧化膜的HfO2層23和成為閘極電極的工作功能金屬(work function metal)TiN層24。

接著，藉由微影法於第一和第二半導體柱之間將接觸孔形成用的光阻90的開口部圖案化，且如圖1K所示，藉由各向異性蝕刻將TiN層24、HfO2層23、SiO₂層14和半導體柱保護膜12進行蝕刻，使N⁺層3a和P⁺層4a表面露出而形成接觸孔100a，並使N⁺層和P⁺層4b表面露出而形成接觸孔100b。

接著，堆積接觸孔用阻障金屬(barrier metal)之TiN層101，以及以厚度充分大於第一及第二半導體柱之高度的膜厚來堆積W層26，且如圖1L所示，藉由CMP法將整體研磨為其上表面位置成為遮罩半導體層7a、7b、7c、7d、7e、7f的上表面位置。

接著，將W層26、TiN層101、TiN層24進行凹槽蝕刻(recess etching)使其上表面位置比N⁺層3a、3c、P⁺層4a、4b的下層位置高，且以覆蓋全面之方式披覆SiO₂層25，且如圖1M所示，藉由CMP法將整體研磨成其上表面位置成為遮罩半導體層7a、7b、7c、7d、7e、7f的上表面位置。

接著，藉由光微影和各向異性蝕刻，將SiO₂層25、W層26、TiN層101、和TiN層24予以去除，且如圖1N所示，以包圍半導體柱6a之方式形成SiO₂層25aa、W層26aa、TiN層101aa、TiN層24aa，以包圍半導體柱6b和6c之方式形成SiO₂層25ab、W層26ab、TiN層101ab、TiN層24ab，以包圍半導體柱6d和6e之方式形成SiO₂層25ba、W層26ba、TiN層101ba、TiN層24ba，以包圍半導體柱6f之方式形成SiO₂層25bb、W層26bb、TiN層101bb、TiN層24bb，並且形成為在接觸孔100a殘存W層26ca和TiN層101ca，且在接觸孔 100b殘存W層26cb和TiN層101cb。此時，接觸孔內的W層26ca和TiN層101ca係形成於比成為閘極之W層26aa和W層26ab的下部低的位置。

接著，以覆蓋全面之方式披覆SiO₂層28，且如圖1P所示，藉由CMP法將整體研磨為其上表面位置成為遮罩半導體層7a、7b、7c、7d、7e、7f的上表面位置。

接著，以覆蓋整體之方式，藉由CVD法披覆層間絕緣膜30，且藉由微影法，將光阻開口區域形成於遮罩半導體層7a、7b、7c、7d、7e、7f上(未圖示)，且以其為遮罩，藉由RIE法將層間絕緣膜30進行蝕刻，使遮罩半導體層7a、7b、7c、7d、7e、7f露出(未圖示)，且將所露出的遮罩半導體層7a、7b、7c、7d、7e、7f予以去除，且如圖1Q所示，接著，以覆蓋整體之方式披覆上部電極形成用阻障金屬(未圖示)W層33，且如圖1Q所示，藉由CMP法將整體研磨為其上表面位置成為層間絕緣膜30的上表面位置，從而形成W層33a、33b、33c、33d、33e、33f。

另外，在本步驟中，在SiO層30之前先披覆薄的TiN層、W層，並利用微影法以及RIE(Reactive Ion Etching，反應離子蝕刻)，以TiN層、W層殘存於N⁺層8a、8c、8d、8f、P⁺層9b、9e的至少一部份的方式進行蝕刻，並在形成W層33a、33b、33c、33d、33e、33f之後，藉由CVD法對全體披覆SiO₂層30，並藉由CMP法將整體進行研磨。此時，研磨量可進行至露出W層表面，亦可使SiO₂層30維持殘存於W層上。

接著，經由在N⁺層3a與P⁺層4a之俯視觀察時的交界上和TiN層24c上所形成的接觸孔C1而形成連接配線金屬層XC1。同時，經由在N⁺層3f與 P⁺層4b之俯視觀察時的交界上和TiN層24b之上所形成的接觸孔C2而形成連接配線金屬層XC2(未圖示)。

以覆蓋整體之方式形成上表面為平坦的SiO₂層36。再者，經由在W層26aa、26ab上所形成的接觸孔C3、C4而形成字元配線金屬層WL。接著，以覆蓋整體之方式形成上表面為平坦的SiO₂層37。再者，經由在P⁺層9b、9e上之W層33b、33e上所形成的接觸孔C5、C6而形成電源配線金屬層Vdd。再者，經由在N⁺層8c上之W層33c上所形成的接觸孔C7而形成接地配線金屬層Vss1。同時，經由在N⁺層8d上之W層33d上所形成的接觸孔C8而形成接地配線金屬層Vss2。再者，以覆蓋整體之方式形成上表面為平坦的SiO₂層39。再者，經由在N⁺層8a、8f上之W層33a、33f所形成的接觸孔C9、C10而形成位元配線金屬層BL、反轉位元配線金屬層RBL。藉此，如圖1R所示，在P層基板1上形成SRAM單元電路。在本SRAM電路中，係於Si柱6b、6e形成有負載SGT，且於Si柱6c、6d形成有驅動SGT，及於Si柱6a、6f形成有選擇SGT。

另外，如圖1R所示，在Si柱6a至6f的下部，於N層2a、2b上相連地形成有成為SGT之源極或汲極之N⁺層3a、3c、3f、P⁺層4b、4e。相對於此，亦可將N⁺層3a、3c、3f、P⁺層4b、4e形成於Si柱6a至6f的底部，而且將N⁺層3a、3c、3f、P⁺層4b、4e間經由金屬層、合金層來連接。此外，N⁺層3a、3c、3f、P⁺層4b、4e，亦可以連接於Si柱6a至6f的底部側面之方式形成。綜上所述，成為SGT之源極或汲極之N⁺層3a、3c、3f、P⁺層4b、4e亦可鄰接於Si柱6a至6f之底部的內部或側面外側，而形成於其外周，再者，各者亦可用其他導體材料電性連接。此點在本發明的其他實施型態中亦復相同。

在藉由使用SGT的電路謀求高集積化時，半導體柱間的間隔距離必定會變小。例如在本實施型態中，半導體柱6a、6b、6c各者的間隔會變小。由此之故，半導體柱6a、6b和與其鄰接之接觸孔的間隔變小，會產生下列課題。

[課題一]

以包圍半導體柱6a、6b各者之方式存在的閘極電極26aa、26ab和與其鄰接之接觸孔導電體電性短路，引起誤動作。

[課題二]

當將接觸孔形成為較小以避免前述的電性短路時，會引起接觸電阻的上升，且會發生動作速度之降低的性能劣化。

1、依據第一實施型態的製造方法，對於上述問題具有下列特徵。

在沉積閘極導體膜26之前，形成接觸孔100a和100b，而且將接觸孔100a、100b的高度形成為比閘極導體層26aa、26ab、26ba、26bb低，藉此可避免電性短路。

此外，降低閘極導體層與接觸孔間的寄生電容，有助於性能提升。

2、再者，依據第一實施型態的製造方法，為了避免電性短路，將接觸孔100a、100b的大小縮小至所需以上，可避免接觸電阻上升的特性劣化。

3、在本實施型態中，已說明了由六個SGT所構成的SRAM單元。相對於此，本發明亦可適用於由八個SGT所構成的SRAM單元。在由八個SGT所構成的SRAM單元中，係朝Y方向排列的二列分別由四個SGT所構成。再者，此四個SGT之中，負荷用或驅動用的SGT係二個鄰接地排列。此時，三個排列的負荷用和驅動用之SGT的閘極電極係連接著，再者，鄰接的負荷用和驅動用之 SGT之上部的雜質層係必須分離地形成。鄰接之負荷用和驅動用之SGT的關係，係與由六個SGT所構成之SRAM單元相同，故藉由應用本實施型態的方法，可形成由高密度之八個SGT所構成的SRAM單元。本發明亦可適用於其他由複數個SGT所構成的SRAM單元形成。

4、在本實施型態中，係已說明了將本發明應用於SRAM單元之例。在形成於相同晶片上的邏輯電路中最多被使用的反相器電路，係由至少二個N通道SGT與P通道SGT所構成，N通道SGT與P通道SGT的閘極電極係連接著。再者，二個N通道SGT與P通道SGT之各者之上部的雜質區域必須分離。如此，SRAM單元的負荷SGT與驅動SGT的關係和反相器電路之N通道SGT與P通道SGT的關係相同。此係顯示例如藉由使本發明應用於包含有SRAM單元區域與邏輯電路區域之微處理器電路，即可實現高密度的微處理器電路。

5、在本實施型態中，於俯視觀察時，形成圓形的Si柱6a至6f。Si柱6a至6f之一部分或所有俯視觀察時的形狀，係易於形成圓形、橢圓、朝一方向延伸為較長之形狀等的形狀。再者，在從SRAM區域分離而形成之邏輯電路區域中，亦可依據邏輯電路設計，而於邏輯電路區域中，混合地形成俯視觀察時形狀不同的Si柱。藉此，即可實現高密度而且高性能的微處理器電路。

(第二實施型態)

以下參照圖2A至圖2C來說明本發明之第二實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。

進行第一實施型態之圖1A至圖1J為止的步驟，接著，以覆蓋整體之方式，藉由FCVD法覆蓋屬於SiO₂層之絕緣層110(申請專利範圍之「第一絕緣膜」的一例)，且將該絕緣層110進行各向異性蝕刻，且如圖2A所示，在半導體柱6a、6b形成側牆部110a、在半導體柱6e、6f形成側牆部110b。

接著，以藉由微影法所形成的光阻120和側牆部110a、110b為遮罩，藉由各向異性蝕刻將TiN層24、HfO2層23、SiO₂層14、半導體柱保護膜12予以去除，且如圖2B所示，形成接觸孔100a、100b。

接著，藉由等向性或各向異性蝕刻，將絕緣層110、側牆部110a、110b予以去除。

以下的步驟，係與第一實施例的圖1L之後相同。

本實施型態係具有下列特徵。

1、在形成接觸孔100a、100b之際，由於以側牆部110a、110b的自行對準(self-align)而形成，故可比第一實施型態更避免因為光阻120之位置偏移所導致的電性短路。

2、由於使用側牆部110a和110b及光阻120作為硬遮罩，故接觸孔形成用的光微影遮罩係可使用粗圖案，故光微影步驟的難度較低，有助於良率的提升。

(第三實施型態)

以下參照圖3來說明本發明之第三實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。

進行第一實施型態之圖1A至圖1J的步驟，接著，如圖3所示，以覆蓋全面之方式披覆例如SiGe膜130(申請專利範圍之「第三閘極導體膜」的一例)。

之後的步驟，係經過第二實施例的圖2A、圖2B、圖2C，且與第一實施例的圖1L之後相同。

本實施型態係具有下列特徵。

將WFM的TiN層24以SiGe膜130予以覆蓋，藉此在第二實施例的圖2C中，在將接觸孔100a以等向性或各向異性蝕刻予以去除之際，可防止對於TiN層24的蝕刻損傷，且可抑制特性劣化等。

(第四實施型態)

以下參照圖4A至圖4E來說明本發明之第四實施型態之具有SGT之SRAM電路的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面構造圖，(c)係沿著(a)之Y-Y’線的剖面構造圖。

進行第一實施型態之圖1A至圖1M的步驟，接著，將閘極導體層形成用的光微影圖案，如圖4A所示，使用朝接觸孔100a、100b方向延伸且重疊之鉤型的圖案140，將SiO₂層25、W層26、TiN層101、TiN層24進行各向異性蝕刻，而以包圍各半導體柱之方式形成閘極導體層，並且在接觸孔100a形成W層26ca、W層26ba的一部分和TiN層101ca。

接著，以覆蓋全面之方式披覆SiO₂層28，且如圖4B所示，藉由CMP法將整體研磨為其上表面位置成為遮罩半導體層7a、7b、7c、7d、7e、7f的上表面位置。

接著，以覆蓋整體之方式藉由CVD法覆蓋層間絕緣膜30，且藉由光微影法，將光阻開口區域形成於遮罩半導體層7a、7b、7c、7d、7e、7f上(未圖示)，且以其為遮罩，藉由RIE法將層間絕緣膜30進行蝕刻，使遮罩半導體層7a、7b、7c、7d、7e、7f露出(未圖示)，且將所露出的遮罩半導體層 7a、7b、7c、7d、7e、7f予以去除，接著，以覆蓋整體之方式披覆上部電極形成用阻障金屬(未圖示)W層33，且如圖4C所示，藉由CMP法將整體研磨為其上表面位置成為層間絕緣膜30的上表面位置，從而形成W層33a、33b、33c、33d、33e、33f。

接著，以覆蓋整體之方式形成上表面為平坦的SiO₂層36。再者，經由在W層26aa、26ab上所形成的接觸孔C3、C4而形成字元配線金屬層WL。接著，以覆蓋整體之方式形成上表面為平坦的SiO₂層37。再者，經由在P⁺層9b、9e上之W層33b、33e上所形成的接觸孔C5、C6而形成電源配線金屬層Vdd。再者，經由在N⁺層8c上之W層33c上所形成的接觸孔C7而形成接地配線金屬層Vss1。同時，經由在N⁺層8d上之W層33d上所形成的接觸孔C8而形成接地配線金屬層Vss2。再者，以覆蓋整體之方式形成上表面為平坦的SiO₂層39。再者，經由在N⁺層8a、8f上之W層33a、33f所形成的接觸孔C9、C10而形成位元配線金屬層BL、反轉位元配線金屬層RBL。藉此，如圖1R所示，在P層基板1上形成SRAM單元電路。在本SRAM電路中，係於Si柱6b、6e形成有負載SGT，且於Si柱6c、6d形成有驅動SGT，及於Si柱6a、6f形成有選擇SGT。

本實施型態係具有下列特徵。

不同於第一實施型態之圖1N中所使用之單純的矩形圖案，藉由使用朝接觸孔100a、100b方向延伸之鉤型的圖案，在將閘極導體層圖案化之際，可用閘極導體層之W層26ba、接觸孔金屬之W層26ca和TiN層101a接觸的形式，而且同樣地用閘極導體層之W層26ab(未圖示)、接觸孔金屬之W層26cb(未圖示)和TiN層(未圖示)接觸的形式來形成。藉此，即不需要在後端步驟中的配線步驟，可避免閘極導體層與接觸孔之電性短路的危險性，並且削減步驟數量。

另外，在本發明的實施型態中，雖於一個半導體柱形成有一個SGT，但本發明亦可應用於形成二個以上SGT的電路形成中。

此外，在第一實施型態中，雖形成了半導體柱6a至6f，但亦可為由其他半導體材料所構成的半導體柱。此在本發明的其他實施型態中亦復相同。

此外，第一實施型態中之N⁺層3a、3c、3f、8a、8c、8d、8f、P⁺層4a、4b、9b、9e，亦可由含有供體或受體雜質的Si、或其他半導體材料層所形成。此在本發明的其他實施型態中亦復相同。

此外，第一實施型態中之半導體柱6a至6f之外周部的SiN層12，若為符合本發明之目的的材料，亦可使用含有由單層或複數層所構成之有機材料或無機材料的其他材料層。此在本發明的其他實施型態中亦復相同。

此外，在第一實施型態中，遮罩材料層7係由SiO₂層、氧化鋁(Al₂O₃，以下稱為AlO)層、SiO₂層所形成。遮罩材料層7若為符合本發明的目的的材料，亦可使用含有由單層或複數層所構成之有機材料或無機材料的其他材料層。此在本發明的其他實施型態中亦復相同。

此外，在第一實施型態中之各種配線金屬層XC1、XC2、WL、Vdd、Vss、BL、RBL的材料，不僅為金屬，亦可為合金、包含有較多受體或供體雜質之半導體層等的導電材料層，再者，亦可將此等以單層、或組合複數層來構成。此在本發明的其他實施型態中亦復相同。

此外，在第一實施型態中，如圖1N所示，係使用了TiN層24aa、24ab、24ba、24bb作為閘極金屬層。此TiN層24aa、24ab、24ba、24bb若為符合本發明之目的的材料，可使用由單層或複數層所構成的材料層。TiN層24aa、24ab、24ba、24bb係可由至少具有所期望的工作函數之單層或複數層的金屬層等導體層所形成。亦可在此外側，形成例如W層等其他導電層。此時，W層係進行連接閘極金屬層之金屬配線層的作用。亦可在W層以外，使用單層或複數層的金屬層。此外，雖使用了HfO2層23作為閘極絕緣層，但亦可分別使用由單層或複數層所構成的其他材料層。此在本發明的其他實施型態中亦復相同。

在第一實施型態中，半導體柱6a至6f之俯視觀察時的形狀係圓形。再者，半導體柱6a至6f之一部分或所有俯視觀察時的形狀，係可容易地形成圓形、橢圓、朝一方向延伸為較長之形狀等的形狀。再者，在從SRAM區域分離形成的邏輯電路區域中，亦可依據邏輯電路設計而在邏輯電路區域混合地形成俯視觀察時形狀不同的半導體柱。此等各型態在本發明的其他實施型態中亦復相同。

此外，在第一實施型態中，係連接於Si柱6a至6f的底部而形成了N⁺層3a、3c、3f、P⁺層4a、4b。亦可在N⁺層3a、3c、3f、P⁺層4a、4b上表面形成金屬、矽化物等合金層。綜上所述，相連於半導體柱6a至6f之底部的雜質區域和連接此等雜質層的雜質層結合區域的形成，係可從設計乃至製造上的觀點來決定。N⁺層3a、3c、3f、P⁺層4a、4b係兼用為雜質層與雜質層結合區域。此在本發明的其他實施型態中亦復相同。

此外，在第一實施型態中，雖於P層基板1上形成了SGT，但亦可使用SOI(Silicon On Insulator，絕緣體上矽薄膜)基板以取代P層基板1。或者，若為發揮作為基板的作用者，亦可使用其他材料基板。此在本發明的其他實施型態中亦復相同。

此外，在第一實施型態中，雖已說明了在半導體柱6a至6f的上下，使用具有相同極性之導電性的之N⁺層3a、3c、3f、P⁺層4a、4b、N⁺層8a、8c、8d、8f、P⁺層9b、9e而構成源極、汲極的SGT，但本發明亦可適用於具有極性不同之源極、汲極的通道型SGT。此點在本發明的其他實施型態中亦復相同。

此外，在縱型NAND(反及)型快閃記憶體(flash memory)電路中，係以半導體柱為通道，朝垂直方向形成複數段由包圍該半導體柱之通道氧化層、電荷蓄積層、層間絕緣層、控制導體層所構成的記憶單元。在此等記憶單元之兩端的半導體柱中，具有對應源極的源極線雜質層及對應汲極的位元線雜質層。此外，相對於一個記憶單元，若該兩側之記憶單元的一方為源極，則另一方則發揮作為汲極的作用。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於與NAND型快閃記憶體電路混合的電路。

同樣地，在磁性記憶體電路或強介電體記憶體電路中，對於在記憶體單元區域內外所使用的反相器或邏輯電路亦可適用。

本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，視需要，除上述實施型態之構成要件的一部分以外，亦均屬本發明之技術思想的範圍內。

[產業上的可利用性]

依據本發明之柱狀半導體裝置的製造方法，可獲得高密度的柱狀半導體裝置。

1:P層基板

2a,2b:N層基板

3a,3c:N⁺層

4a,4b:P⁺層

6a,6b,6c,6e:半導體柱

7a,7b,7c,7e:矩形的遮罩半導體層

8a:N⁺層

9b,9e:P⁺層

12a,12b:SiN層

14:SiO₂層

23:HfO2層

24aa,24ab,24ba:TiN層

25aa,25ab,25ba:SiO₂層

26:W層

26aa,26ab,26ba,26ca,26cb:W層

91:光阻

101aa,101ab,101ba,101ca,101cb:TiN層

Claims

一種柱狀半導體裝置的製造方法，該柱狀半導體裝置係在基板上部具有：第一半導體柱，與前述第一半導體柱鄰接的第二半導體柱，包圍前述第一半導體柱的第一閘極絕緣層，包圍前述第二半導體柱的第二閘極絕緣層，包圍前述第一閘極絕緣層的第一閘極導體層，包圍前述第二閘極絕緣層的第二閘極導體層，與前述第一半導體柱之下部連接的第一雜質區域，與前述第二半導體柱之下部連接的第二雜質區域，與前述第一半導體柱之頂部連接的第三雜質區域，以及與前述第二半導體柱之頂部連接的第四雜質區域，並且具備有：以前述第一雜質區域與前述第三雜質區域之間之前述第一半導體柱為通道的第一SGT，以及以前述第二雜質區域與前述第四雜質區域之間之前述第二半導體柱為通道的第二SGT，且於俯視觀察時，在前述第一SGT與前述第二SGT之間至少具有與第一或第二雜質區域任一方電性接觸的第一接觸孔，該柱狀半導體裝置的製造方法係具有下列步驟：在前述第一雜質區域之上形成前述第一半導體柱，並且在前述第二雜質區域之上形成前述第二半導體柱的步驟；形成包圍前述第一半導體柱之前述第一閘極絕緣層，並且形成包圍前述第二半導體柱之前述第二閘極絕緣層的步驟；以覆蓋全面之方式披覆第一閘極導體膜的步驟；使用光微影法和各向異性蝕刻，將前述第一閘極導體膜、及包含前述第一和第二閘極絕緣層之基板上部的絕緣膜予以去除，而將前述第一接觸孔形成於前述第一半導體柱與前述第二半導體柱之間的步驟；以覆蓋全面之方式披覆第一接觸導體膜的步驟；以覆蓋全面之方式，以比前述第一和第二半導體柱之高度厚的膜厚披覆第二閘極導體膜的步驟；將前述第二閘極導體膜研磨至前述第一和第二半導體柱之頂部表面，且使用光微影法和各向異性蝕刻，而針對俯視觀察時前述第二閘極導體膜之內側的區域，將前述第二閘極導體膜、前述第一接觸導體膜、和前述第一閘極導體膜予以去除，藉此將前述第一和第二閘極導體膜形成為包圍前述第一半導體柱和第一閘極絕緣層的第一閘極導體層、及包圍前述第二半導體柱和第二閘極絕緣層的第二閘極導體層，並且在前述第一接觸孔中，使前述第一接觸導體膜和前述第二閘極導體膜殘存為比前述第一和第二閘極導體層之下部低的步驟；及以覆蓋全面之方式披覆第一層間絕緣層的步驟。
如請求項1所述之柱狀半導體裝置的製造方法，係具有下列步驟：於披覆前述第一閘極導體膜之後，以覆蓋全面之方式披覆第一絕緣層的步驟；將前述第一絕緣層進行各向異性蝕刻，而於前述第一和第二半導體柱的側壁形成第一側牆部的步驟；藉由光微影法，於前述第一半導體柱與前述第二半導體柱之間將光阻圖案化的步驟；以前述光阻和前述第一側牆部為遮罩，使用各向異性蝕刻將前述第一閘極導體膜、及包含前述第一和第二閘極絕緣層之基板上部的絕緣膜予以去除，而形成前述第一接觸孔的步驟；及將前述第一絕緣層和前述第一側牆部予以去除的步驟。
如請求項2所述之柱狀半導體裝置的製造方法，係具有下列步驟：於披覆前述第一閘極導體膜之後，以覆蓋全面之方式披覆第三閘極導體膜的步驟；以覆蓋全面之方式披覆第一絕緣層的步驟；將前述第一絕緣層進行各向異性蝕刻，而在前述第一和第二半導體柱的周圍形成第一側牆部的步驟；藉由光微影法，於前述第一半導體柱與前述第二半導體柱之間將前述第一接觸孔形成用的前述光阻圖案化的步驟；以前述光阻和前述第一側牆部為遮罩，使用各向異性蝕刻將前述第一閘極導體膜、前述第三閘極導體膜、及包含前述第一和第二閘極絕緣層之基板上部的絕緣膜進行蝕刻，將前述第三閘極導體膜、前述第一閘極導體膜和前述第一閘極導體膜進行蝕刻，形成前述第一接觸孔的步驟；及將前述第一絕緣層和前述第一側牆部予以去除的步驟。
如請求項1至3中任一項所述之柱狀半導體裝置的製造方法，其中，該柱狀半導體裝置係在基板上部具有：第一半導體柱，與前述第一半導體柱鄰接的第二半導體柱和第三半導體柱，包圍前述第一半導體柱的第一閘極絕緣層，包圍前述第二半導體柱的第二閘極絕緣層，包圍前述第三半導體柱的第三閘極絕緣層，包圍前述第一閘極絕緣層的第一閘極導體層，包圍前述第二閘極絕緣層的第二閘極導體層，包圍前述第三閘極絕緣層的第三閘極導體層，與前述第一半導體柱之下部連接的第一雜質區域，與前述第二半導體柱之下部連接的第二雜質區域，與前述第三半導體柱之下部連接的第三雜質區域，與前述第一半導體柱之頂部連接的第四雜質區域，與前述第二半導體柱之頂部連接的第五雜質區域，與前述第三半導體柱之頂部連接的第六雜質區域，並且具備有：以前述第一雜質區域與前述第四雜質區域之間之前述第一半導體柱為通道的第一SGT，以前述第二雜質區域與前述第五雜質區域之間之前述第二半導體柱為通道的第二SGT，以及以前述第三雜質區域與前述第六雜質區域之間之前述第三半導體柱為通道的第三SGT，且於俯視觀察時，在前述第一SGT與前述第二SGT之間具有與前述第一及第二雜質區域之一方或兩方之雜質區域電性接觸的第一接觸孔，而前述第三閘極導體層和前述第一接觸孔係電性連接，該柱狀半導體裝置的製造方法係具有下列步驟：在前述第一雜質區域之上形成前述第一半導體柱，在前述第二雜質區域之上形成前述第二半導體柱，在前述第三雜質區域之上形成前述第三半導體柱的步驟；形成包圍前述第一半導體柱之前述第一閘極絕緣層，形成包圍前述第二半導體柱之前述第二閘極絕緣層，形成包圍前述第三半導體柱之前述第三閘極絕緣層的步驟；以覆蓋全面之方式披覆前述第一閘極導體膜的步驟；使用光微影法和各向異性蝕刻，將前述第一閘極導體膜、及包含前述第一和第二閘極絕緣層之基板上部的絕緣膜進行蝕刻，而將前述第一接觸孔形成於前述第一半導體柱與前述第二半導體柱之間的步驟；以覆蓋全面之方式披覆第一接觸導體膜的步驟；以覆蓋全面之方式，以比前述第一和第二半導體柱之高度厚的膜厚披覆第二閘極導體膜的步驟；及使用光微影法和各向異性蝕刻，將前述第一和第二閘極導體膜形成為包圍前述第一半導體柱的前述第一閘極導體層、及包圍前述第二半導體柱的第二閘極導體層，且以包圍前述第三半導體柱之方式形成前述第三閘極導體層，並且在前述第一接觸孔中，使前述第一接觸導體膜和前述第二閘極導體膜殘存的步驟；並且前述第三閘極導體層、前述第一接觸導體膜、和前述第二閘極導體膜係電性接觸。