JP5973665B2 - Sgtを有する半導体装置とその製造方法 - Google Patents
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Description
このようなCMOSインバータ回路は、マイクロプロセッサなどの多くの回路チップに用いられており、CMOSインバータ回路を用いた回路の高速駆動化が求められている。
図9に示すように、P型半導体基板104(以下、アクセプタ不純物を含む半導体基板を「P型半導体基板」と称す。)にNウエル領域105(以下、ドナー不純物を含むPチャネルMOSトランジスタを形成する半導体領域を「Nウエル領域」と称す。)が形成されている。Nウエル領域105の表層部とP型半導体基板104の表層部との間に、素子分離用絶縁層106a、106bが形成されている。P型半導体基板104の表面上と、Nウエル領域105の表面上とに、PチャネルMOSトランジスタ用ゲート酸化膜107aとNチャネルMOSトランジスタ用ゲート酸化膜107bとが形成されている。これらゲート酸化膜107a、107b上にPチャネルMOSトランジスタ用ゲート導体層108aとNチャネルMOSトランジスタ用ゲート導体層108bとが形成されている。
絶縁層基板120上にi層121(「i層」は、真性型Si層を示す。)が形成され、このi層121上に、PチャネルSGTのためのSi柱SP1とNチャネルSGTのためのSi柱SP2とが形成されている。
PチャネルSGTのためのSi柱SP1の下部に繋がるi層121に、PチャネルSGTのドレインP+領域122が、i層121と同層に、かつ、Si柱SP1の下部を囲むように形成されている。また、NチャネルSGTのドレインN+領域123が、i層121と同層に、かつ、Si柱SP2の下部を囲むように形成されている。
さらに、PチャネルSGTのためのSi柱SP1の上部にPチャネルSGTのソースP+領域124が形成され、NチャネルSGTのためのSi柱SP2の上部にNチャネルSGTのソースN+領域125が形成されている。
これらゲート導体層127a、127bを囲むように、絶縁層であるサイドウォール窒化膜128a、128bが形成されている。これと同様に、Si柱SP1、SP2の頭頂部のP+領域、N+領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜128c、128dが形成されている。
PチャネルSGTのドレインP+領域122と、NチャネルSGTのドレインN+領域123と、は、シリサイド層129bを介して接続されている。PチャネルSGTのソースP+領域124上にシリサイド層129aが形成され、NチャネルSGTのソースN+領域125上にもシリサイド層129cが形成されている。さらに、ゲート絶縁層126a、126bの頭頂部にもシリサイド層129b、129eが形成されている。
Si柱SP1の上下の位置にあるP+領域122、124間のi層130aがPチャネルSGTのチャネルとなり、Si柱SP2の上下の位置にあるN+領域123、125間のi層130bがNチャネルSGTのチャネルとなる。
コンタクトホール132aを介して、SiO2層131上に形成された電源配線金属層Vddと、PチャネルSGTのソースP+領域124及びシリサイド層129aと、が接続されている。コンタクトホール132bを介して、SiO2層131上に形成された出力配線金属層Voと、PチャネルSGTのドレインP+領域122、NチャネルSGTのドレインN+領域123及びシリサイド層129bと、が接続されている。さらに、コンタクトホール132cを介して、SiO2層131上に形成されたグランド配線金属層Vssと、NチャネルSGTのソースN+領域125及びシリサイド層129cと、が接続されている。
PチャネルSGTのゲート導体層127aとNチャネルSGTのゲート導体層127bとは、互いに接続された状態で入力配線金属層(図示せず)に繋がっている。このSGTを有するインバータ回路では、PチャネルSGTとNチャネルSGTとが、それぞれSi柱SP1、SP2内に形成されている。このため、垂直方向から平面視した場合の回路面積が縮小される。この結果、従来例のプレナー型MOSトランジスタを有するインバータ回路と比較して、さらなる回路の縮小化が実現される。
基板上に形成された半導体柱と、
前記半導体柱の下方に形成されたドナー又はアクセプタ不純物を含む第1の不純物領域と、
前記第1の不純物領域から上方に離間するとともに、前記半導体柱の頭頂部に形成され、前記第1の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域との間において、前記半導体柱の外周を囲む第1の絶縁層と、
前記第1の絶縁層の外周を囲む第1の導体層と、
前記第1の導体層の外周を囲んで形成された、導電性を有するか又は導電性を有さない第1の材料層と、
前記第1の導体層及び前記第1の材料層の各上端面に接触し、かつ、外周縁が前記第1の材料層の外周縁とほぼ一致している第2の絶縁層と、
前記基板と前記半導体柱とを覆う第3の絶縁層と、
前記第3の絶縁層に形成され、前記半導体柱の頭頂部を囲むとともに、前記第2の絶縁層の表層部と接触する底部を有し、かつ、その底部の外周が、前記第2の絶縁層上に位置するコンタクトホールと、
前記コンタクトホールは、前記第2の絶縁層の外周縁から内側の領域に形成されており、
前記コンタクトホール内において、前記第2の絶縁層の表層部に接触し、かつ前記第2の不純物領域が形成された前記半導体柱の頭頂部の側面と接触する第2の導体層と、を有し、
前記第1の不純物領域と前記第2の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
前記第1の不純物領域と前記第2の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
前記第1の絶縁層が、ゲート絶縁層として機能し、
前記第1の導体層が、ゲート導体層として機能し、
前記第2の導体層が、前記半導体柱の頭頂部に位置する前記第2の不純物領域に電気的に接続されている、SGT(Surrounding Gate Transistor)が構成されている、
ことを特徴とする。
ことが好ましい。
ことが好ましい。
前記シリサイド層が、前記半導体柱の頭頂部の内部全体に形成され、
前記第2の不純物領域は、前記シリサイド層に接触するとともに、前記第2の不純物領域の下端が前記第1の導体層の上端の高さに位置する、
ことが好ましい。
ことが好ましい。
基板上に、半導体柱を形成する半導体柱形成工程と、
前記半導体柱の底部に、ドナー又はアクセプタ不純物を含む第1の不純物領域を形成する第1不純物領域形成工程と、
前記第1の不純物領域から上方に離間するとともに、前記第1の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第2の不純物領域を、前記半導体柱の頭頂部に形成する第2不純物領域形成工程と、
前記第1の不純物領域が形成される領域と前記第2の不純物領域が形成される領域との間に、前記半導体柱の外周を囲むように第1の絶縁層を形成する第1絶縁層形成工程と、
前記第1の絶縁層の外周を囲むように第1の導体層を形成し、前記第1の導体層の外周を囲むように、導電性を有するか又は導電性を有さない第1の材料層を形成する第1導体層形成工程と、
前記第1の導体層及び前記第1の材料層の各上端面に接触するとともに、外周縁が前記第1の材料層の外周縁とほぼ一致するように、第2の絶縁層を形成する第2絶縁層形成工程と、
前記基板と前記半導体柱とを覆うように第3の絶縁層を形成する第3絶縁層形成工程と、
前記第3の絶縁層に、前記半導体柱の頭頂部を囲むとともに、前記第2の絶縁層の表層部と接触する底部を有し、かつ、前記底部の外周が、前記第2の絶縁層上に位置するようにコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内に、前記第2の絶縁層の表層部に接触するように、かつ前記第2の不純物領域が形成された前記半導体柱の頭頂部の側面と接触するように、第2の導体層を形成する第2導体層形成工程と、を有し、
前記第1の不純物領域と前記第2の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
前記第1の不純物領域と前記第2の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
前記第1の絶縁層がゲート絶縁層として機能し、
前記第1の導体層がゲート導体層として機能し、
前記第2の導体層が、前記半導体柱の頭頂部に位置する前記第2の不純物領域に電気的に接続されるSGT(Surrounding Gate Transistor)を形成する、
ことを特徴とする。
ことが好ましい。
ことが好ましい。
ことが好ましい。
ことが好ましい。
前記エッチングストッパ層をエッチングマスクとして用い、前記第1の導体層の上端部を除去するエッチング工程と、
前記基板と前記半導体柱との全体を絶縁層で被覆する絶縁膜被覆工程と、
等方プラズマエッチングを用いて前記絶縁層のエッチングを行い、前記第1の導体層の上端に、前記第5の絶縁層を形成する工程と、を有し、
前記第5の絶縁層の厚さを、前記第1の導体層の厚さの1/2よりも厚くする、
ことが好ましい。
ことが好ましい。
前記第2の不純物領域を、前記シリサイド層に接触するとともに、前記第2の不純物領域の下端が前記第1の導体層の上端の高さに位置するように形成する、
ことが好ましい。
ことが好ましい。
図1A〜図1Oに、本発明の第1実施形態に係る、SGTを有するCMOSインバータ回路の製造方法を示す。
(1)Si柱P1、P2の頭頂部にある、SGTのソースとなるP+領域13bb及びN+領域12bbと、電源配線金属層Vdd及びグランド配線金属層Vssとの接続が、P+領域13bb、N+領域12bbに接触するとともにSi柱P1、P2の外周側面に形成された低抵抗なNiシリサイド層14c、14hの全面を介して行われる。さらに電源配線金属層Vdd及びグランド配線金属層Vssが、SGTのソースとなるP+領域13bb及びN+領域12bbと、チャネルとの境界近傍にて電気的に接続される。これにより、Si柱P1、P2の頭頂部に形成されているソース(他の回路ではドレインにもなる。)の抵抗値が低く抑えられたSGTが形成される。これにより、回路の高速駆動化が実現される。
(2)SGTのソースとなるP+領域13b及びN+領域12bが、ゲート導体層となるTiN層6a及びポリSi層7aをマスクとして用いたイオン注入により、自己整合により形成される。P+領域13b及びN+領域12bは、さらに熱処理を経て、SGTのソースとなるP+領域13bb及びN+領域12bbと、チャネル領域と、の境界位置が、ゲート導体層となるTiN層6a及びポリSi層7aの上端の位置と一致するように形成される。Niシリサイド層14c、14hは、HfO層9ba、9bbをマスクとすることで露出した、ソースとなるP+領域13bb、N+領域12bbの側面に自己整合により形成される。これらにより、コンタクトホール20a、20bの底部の電源配線金属層Vdd及びグランド配線金属層Vssと、ソースとなるP+領域13bb及びN+領域12bbと、の下端部の接続位置と、Niシリサイド層14c、14hの下端部の位置と、ソースとなるP+領域13bb、N+領域12bbのチャネルとの境界位置と、の関係が、ゲート層g1、g2上のHfO層9ba、9bbを挟み、自己整合により設定される。このため、バラツキの小さいソース(他の回路では、ドレインにもなる。)抵抗を有するとともに、低抵抗なソース、ゲート導体層間の低結合容量を有するSGTを形成することができる。
(3)Si柱P1、P2の外周に形成したTiN層6a、ポリSi層7a、及びNiシリサイド層14c、14gからなるゲート層g1、g2の上端に形成されたHfO層9ba、9bb上にコンタクトホール20a、20bが形成されている。このHfO層9ba、9bbは、SiO2層15のエッチングに対するエッチングストッパ層の役割を果たしている。これにより、コンタクトホール20a、20bを形成するためのSiO2層15のエッチング工程が制御性良好に行なえる。
図2A〜図2Eに、本発明の第2実施形態に係る、SGTを有するCMOSインバータ回路の製造方法を示す。
図3A〜図3E、図4A、図4Bに、本発明の第3実施形態に係る、SGTを有するCMOSインバータ回路の製造方法を示す。
(1)第1実施形態では、図1Jに示すSi柱P1、P2の上下にイオン注入により形成したN+領域12a、12b、P+領域13a、13bについて熱処理を行い、図1Kで示すように、ドナー、アクセプタ不純物を熱拡散させることで、N+領域12aa、12bb、P+領域13aa、13bbを形成した。この場合、Si柱P1、P2の頭頂部のP+領域13bb、N+領域12bbの下端の位置は、SGTゲートとなるTiN層6aの上端と等しい高さに位置することが好ましい。第1実施形態では、このような高さ位置の設定を、HfO層9ba、9bbの厚さと、不純物拡散の熱処理時間とを調整することにより行う。これに対し、第2実施形態では、第1実施形態における、HfO層9ba、9bbの厚さと、不純物拡散の熱処理時間との調整に加え、さらにTiN層6aの上端部24a、24bのエッチング深さを調整することで、Si柱P1、P2の頭頂部のP+領域13bb、N+領域12bbの下端を、SGTゲートとなるTiN層6aの上端と等しい高さに位置させる。これにより、さらに高さ位置の設定が容易となる。
(2)図3Eに示すように、TiN層6aと、電源配線金属層Vdd及びグランド配線金属層Vssと、の間に、HfO層9ba、9bbに加え、TiN層6aの上端部24a、24bにあるHfO層23a、23bが介在するため、第1実施形態と比べ、TiN層6aと、電源配線金属層Vdd及びグランド配線金属層Vssと、の間の電気的短絡の発生がさらに効果的に防止される。
Lh>(1/2)×Lt
の関係を満たすことが好ましい。これによって、図3Cに示すように、TiN層6aの上端部24a、24bに、HfO層23a、23bが一様に埋め込められる。
図5A〜図5Cに、本発明の第4実施形態に係るSGTを有するCMOSインバータ回路の製造方法を示す。
図6に、本発明の第5実施形態に係る、SGTを有するCMOSインバータ回路の製造方法を示す。
(1)コンタクトホール20a、20bに接触するSi柱P1、P2の内部全体に低抵抗なNiシリサイド層26d、26hが形成されているので、コンタクトホール20a、20bに接触するSi柱P1、P2の表層部に形成されたNiシリサイド層14d、14h、28a、28bを有する第1〜第3実施形態と比べ、ドレイン抵抗が低いCMOSインバータ回路が形成される(回路によっては、ソース抵抗が低いSGT回路が得られる)。
(2)コンタクトホール20a、20bに接触するSi柱P1、P2の内部全体に低抵抗なNiシリサイド層26d、26hが形成されているので、第3実施形態のように、Si柱P1、P2の頭頂部のSiO2層4a、4b及びHfO層9ca、9abを除去する工程を追加することなく、ドレイン抵抗が低いCMOSインバータ回路が形成される(回路によっては、ソース抵抗が低いSGT回路が得られる)。
図7に、本発明の第6実施形態に係る、SGTを有するCMOSインバータ回路の製造方法を示す。
[付記1]
半導体基板上に形成された半導体柱と、
前記半導体柱の下方に形成されたドナー又はアクセプタ不純物を含む第1の不純物領域と、
前記第1の不純物領域から上方に離間するとともに、前記半導体柱の頭頂部に形成され、前記第1の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域との間において、前記半導体柱の外周を囲む第1の絶縁層と、
前記第1の絶縁層の外周を囲む第1の導体層と、
前記第1の導体層の上端面に接触する第2の絶縁層と、
前記半導体基板と前記半導体柱とを覆う第3の絶縁層と、
前記第3の絶縁層に形成され、前記半導体柱の頭頂部を囲むとともに、前記第2の絶縁層の表層部と接触する底部を有し、かつ、その底部の外周が、前記第2の絶縁層上に位置するコンタクトホールと、
前記コンタクトホール内において、前記第2の絶縁層の表層部に接触し、かつ前記第2の不純物領域が形成された前記半導体柱の頭頂部の側面と接触する第2の導体層と、を有し、
前記第1の不純物領域と前記第2の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
前記第1の不純物領域と前記第2の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
前記第1の絶縁層が、ゲート絶縁層として機能し、
前記第1の導体層が、ゲート導体層として機能し、
前記第2の導体層が、前記半導体柱の頭頂部に位置する前記第2の不純物領域に電気的に接続されている、SGT(Surrounding Gate Transistor)が構成されている、
ことを特徴とするSGTを有する半導体装置。
[付記2]
前記第2の絶縁層が形成された後に、前記第2の絶縁層をマスクとして用いることで、前記半導体柱の頭頂部に、前記第2の不純物領域が形成されている、
ことを特徴とする付記1に記載のSGTを有する半導体装置。
[付記3]
前記第1の導体層の外周を囲む第4の絶縁層をさらに有し、
前記第2の絶縁層は、前記第1の導体層及び前記第4の絶縁層の上端面に接触するように形成されている、
ことを特徴とする付記1に記載のSGTを有する半導体装置。
[付記4]
前記第1の導体層と前記第2の絶縁層との間に第5の絶縁層が形成されている、
ことを特徴とする付記1に記載のSGTを有する半導体装置。
[付記5]
前記第2の不純物領域と前記第2の導体層との電気的接続が、前記半導体柱に形成され、前記コンタクトホールに繋がるシリサイド層を介してなされている、
ことを特徴とする付記1に記載のSGTを有する半導体装置。
[付記6]
前記シリサイド層が、前記半導体柱の頭頂部の内部全体に形成され、
前記第2の不純物領域は、前記シリサイド層に接触するとともに、前記第2の不純物領域の下端が前記第1の導体層の上端の高さに位置する、
ことを特徴とする付記5に記載のSGTを有する半導体装置。
[付記7]
前記コンタクトホールの、前記半導体基板の上面から観た外周が円形である、
ことを特徴とする付記1に記載のSGTを有する半導体装置。
[付記8]
前記半導体基板上に、半導体柱を形成する半導体柱形成工程と、
前記半導体柱の底部に、ドナー又はアクセプタ不純物を含む第1の不純物領域を形成する第1不純物領域形成工程と、
前記第1の不純物領域から上方に離間するとともに、前記第1の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第2の不純物領域を、前記半導体柱の頭頂部に形成する第2不純物領域形成工程と、
前記第1の不純物領域と前記第2の不純物領域との間に、前記半導体柱の外周を囲むように第1の絶縁層を形成する第1絶縁層形成工程と、
前記第1の絶縁層の外周を囲むように第1の導体層を形成する第1導体層形成工程と、
前記第1の導体層の上端面に接触するように第2の絶縁層を形成する第2絶縁層形成工程と、
前記半導体基板と前記半導体柱とを覆うように第3の絶縁層を形成する第3絶縁層形成工程と、
前記第3の絶縁層に、前記半導体柱の頭頂部を囲むとともに、前記第2の絶縁層の表層部と接触する底部を有し、かつ、前記底部の外周が、前記第2の絶縁層上に位置するようにコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内に、前記第2の絶縁層の表層部に接触するように、かつ前記第2の不純物領域が形成された前記半導体柱の頭頂部の側面と接触するように、第2の導体層を形成する第2導体層形成工程と、を有し、
前記第1の不純物領域と前記第2の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
前記第1の不純物領域と前記第2の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
前記第1の絶縁層がゲート絶縁層として機能し、
前記第1の導体層がゲート導体層として機能し、
前記第2の導体層が、前記半導体柱の頭頂部に位置する前記第2の不純物領域に電気的に接続されるSGT(Surrounding Gate Transistor)を形成する、
ことを特徴とするSGTを有する半導体装置の製造方法。
[付記9]
前記第2の絶縁層を形成した後に、前記第2の絶縁層をマスクとして用いることで、前記半導体柱の頭頂部に、前記第2の不純物領域を形成する、
ことを特徴とする付記8に記載のSGTを有する半導体装置の製造方法。
[付記10]
前記コンタクトホール形成工程が、前記第3の絶縁層のエッチング速度が前記第2の絶縁層のエッチング速度よりも速くなるエッチングイオンを含むプラズマ雰囲気で行われる、
ことを特徴とする付記8に記載のSGTを有する半導体装置の製造方法。
[付記11]
前記第1の導体層の外周を囲むように第4の絶縁層を形成する第4絶縁層形成工程をさらに有し、
前記第2絶縁層形成工程では、前記第2の絶縁層を、前記第1の導体層及び前記第4の絶縁層の上端面に接触するように形成する、
ことを特徴とする付記8に記載のSGTを有する半導体装置の製造方法。
[付記12]
前記第1の導体層と前記第2の絶縁層との間に第5の絶縁層を形成する第5絶縁層形成工程をさらに有する、
ことを特徴とする付記8に記載のSGTを有する半導体装置の製造方法。
[付記13]
前記第1の導体層の外周を囲むようにエッチングストッパ層を形成するエッチングストッパ層形成工程と、
前記エッチングストッパ層をエッチングマスクとして用い、前記第1の導体層の上端部を除去するエッチング工程と、
前記半導体基板と前記半導体柱との全体を絶縁層で被覆する絶縁膜被覆工程と、
等方プラズマエッチングを用いて前記絶縁層のエッチングを行い、前記第1の導体層の上端に、前記第5の絶縁層を形成する工程と、を有し、
前記第5の絶縁層の厚さを、前記第1の導体層の厚さの1/2よりも厚くする、
ことを特徴とする付記12に記載のSGTを有する半導体装置の製造方法。
[付記14]
前記コンタクトホールに繋がるように、前記半導体柱に、前記第2の不純物領域と前記第2の導体層との電気的接続を行うシリサイド層を形成するシリサイド層形成工程をさらに有する、
ことを特徴とする付記8に記載のSGTを有する半導体装置の製造方法。
[付記15]
前記シリサイド層を、前記半導体柱の頭頂部の内部全体に、かつ前記コンタクトホールに繋がるように形成し、
前記第2の不純物領域を、前記シリサイド層に接触するとともに、前記第2の不純物領域の下端が前記第1の導体層の上端の高さに位置するように形成する、
ことを特徴とする付記14に記載のSGTを有する半導体装置の製造方法。
[付記16]
前記コンタクトホールを、前記半導体基板の上面から観た外周が、円形となるように形成する、
ことを特徴とする付記8に記載のSGTを有する半導体装置の製造方法。
2a、2b、3 SiO2層
5、5a、9、9a、9ba、9bb、9ca、9cb、9aa、21、21a、22aa、22ba、22bb、22ca、22cb、23 HfO層
6、6a TiN層
7、7a ポリSi層
8、10、11a、11b、15、27 レジスト層
12a、12b 、12aa、12bb N+領域
13a、13b、13aa、13bb P+領域
14a、14b、14c、14d、14e、14g、14h、14i、26a、26b、26c、26d、26e、26f、26h、28a、28b、 Niシリサイド層
16、18、20a、20b、30a、30b コンタクトホール
23a、23b、25a、25b (埋め込まれた)HfO層
24a、24b TiN層の上端部
g1、g2 ゲート層
P1、P2 Si柱
Vdd 電源配線金属層
Vss グランド配線金属層
Vin 入力配線金属層
Vout 出力配線金属層
Claims (14)
- 基板上に形成された半導体柱と、
前記半導体柱の下方に形成されたドナー又はアクセプタ不純物を含む第1の不純物領域と、
前記第1の不純物領域から上方に離間するとともに、前記半導体柱の頭頂部に形成され、前記第1の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第2の不純物領域と、
前記第1の不純物領域と前記第2の不純物領域との間において、前記半導体柱の外周を囲む第1の絶縁層と、
前記第1の絶縁層の外周を囲む第1の導体層と、
前記第1の導体層の外周を囲んで形成された、導電性を有するか又は導電性を有さない第1の材料層と、
前記第1の導体層及び前記第1の材料層の各上端面に接触し、かつ、外周縁が前記第1の材料層の外周縁とほぼ一致している第2の絶縁層と、
前記基板と前記半導体柱とを覆う第3の絶縁層と、
前記第3の絶縁層に形成され、前記半導体柱の頭頂部を囲むとともに、前記第2の絶縁層の表層部と接触する底部を有し、かつ、その底部の外周が、前記第2の絶縁層上に位置するコンタクトホールと、
前記コンタクトホールは、前記第2の絶縁層の外周縁から内側の領域に形成されており、
前記コンタクトホール内において、前記第2の絶縁層の表層部に接触し、かつ前記第2の不純物領域が形成された前記半導体柱の頭頂部の側面と接触する第2の導体層と、を有し、
前記第1の不純物領域と前記第2の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
前記第1の不純物領域と前記第2の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
前記第1の絶縁層が、ゲート絶縁層として機能し、
前記第1の導体層が、ゲート導体層として機能し、
前記第2の導体層が、前記半導体柱の頭頂部に位置する前記第2の不純物領域に電気的に接続されている、SGT(Surrounding Gate Transistor)が構成されている、
ことを特徴とするSGTを有する半導体装置。 - 前記第1の材料層は絶縁層である、
ことを特徴とする請求項1に記載のSGTを有する半導体装置。 - 前記第1の導体層と前記第2の絶縁層との間に第5の絶縁層が形成されている、
ことを特徴とする請求項1に記載のSGTを有する半導体装置。 - 前記第2の不純物領域と前記第2の導体層との電気的接続が、前記半導体柱に形成され、前記コンタクトホールに繋がるシリサイド層を介してなされており、
前記シリサイド層が、前記半導体柱の頭頂部の内部全体に形成され、
前記第2の不純物領域は、前記シリサイド層に接触するとともに、前記第2の不純物領域の下端が前記第1の導体層の上端の高さに位置する、
ことを特徴とする請求項1に記載のSGTを有する半導体装置。 - 前記コンタクトホールの、前記基板の上面から観た外周が円形である、
ことを特徴とする請求項1に記載のSGTを有する半導体装置。 - 基板上に、半導体柱を形成する半導体柱形成工程と、
前記半導体柱の底部に、ドナー又はアクセプタ不純物を含む第1の不純物領域を形成する第1不純物領域形成工程と、
前記第1の不純物領域から上方に離間するとともに、前記第1の不純物領域と同じ導電性を有するドナー又はアクセプタ不純物を含む第2の不純物領域を、前記半導体柱の頭頂部に形成する第2不純物領域形成工程と、
前記第1の不純物領域が形成される領域と前記第2の不純物領域が形成される領域との間に、前記半導体柱の外周を囲むように第1の絶縁層を形成する第1絶縁層形成工程と、
前記第1の絶縁層の外周を囲むように第1の導体層を形成し、前記第1の導体層の外周を囲むように、導電性を有するか又は導電性を有さない第1の材料層を形成する第1導体層形成工程と、
前記第1の導体層及び前記第1の材料層の各上端面に接触するとともに、外周縁が前記第1の材料層の外周縁とほぼ一致するように、第2の絶縁層を形成する第2絶縁層形成工程と、
前記基板と前記半導体柱とを覆うように第3の絶縁層を形成する第3絶縁層形成工程と、
前記第3の絶縁層に、前記半導体柱の頭頂部を囲むとともに、前記第2の絶縁層の表層部と接触する底部を有し、かつ、前記底部の外周が、前記第2の絶縁層上に位置するようにコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内に、前記第2の絶縁層の表層部に接触するように、かつ前記第2の不純物領域が形成された前記半導体柱の頭頂部の側面と接触するように、第2の導体層を形成する第2導体層形成工程と、を有し、
前記第1の不純物領域と前記第2の不純物領域とは、一方がソースとして機能するときに、他方がドレインとして機能し、
前記第1の不純物領域と前記第2の不純物領域との間における前記半導体柱の一部がチャネルとして機能し、
前記第1の絶縁層がゲート絶縁層として機能し、
前記第1の導体層がゲート導体層として機能し、
前記第2の導体層が、前記半導体柱の頭頂部に位置する前記第2の不純物領域に電気的に接続されるSGT(Surrounding Gate Transistor)を形成する、
ことを特徴とするSGTを有する半導体装置の製造方法。 - 前記第2の絶縁層を形成した後に、前記第2の絶縁層をマスクとして用いることで、前記半導体柱の頭頂部に、前記第2の不純物領域を形成する、
ことを特徴とする請求項6に記載のSGTを有する半導体装置の製造方法。 - 前記コンタクトホール形成工程が、前記第3の絶縁層のエッチング速度が前記第2の絶縁層のエッチング速度よりも速くなるエッチングイオンを含むプラズマ雰囲気で行われる、
ことを特徴とする請求項6に記載のSGTを有する半導体装置の製造方法。 - 前記第1の材料層は絶縁層である、
ことを特徴とする請求項6に記載のSGTを有する半導体装置の製造方法。 - 前記第1の導体層と前記第2の絶縁層との間に第5の絶縁層を形成する第5絶縁層形成工程をさらに有する、
ことを特徴とする請求項6に記載のSGTを有する半導体装置の製造方法。 - 前記第1の導体層の外周を囲むようにエッチングストッパ層を形成するエッチングストッパ層形成工程と、
前記エッチングストッパ層をエッチングマスクとして用い、前記第1の導体層の上端部を除去するエッチング工程と、
前記基板と前記半導体柱との全体を絶縁層で被覆する絶縁膜被覆工程と、
等方プラズマエッチングを用いて前記絶縁層のエッチングを行い、前記第1の導体層の上端に、前記第5の絶縁層を形成する工程と、を有し、
前記第5の絶縁層の厚さを、前記第1の導体層の厚さの1/2よりも厚くする、
ことを特徴とする請求項10に記載のSGTを有する半導体装置の製造方法。 - 前記コンタクトホールに繋がるように、前記半導体柱に、前記第2の不純物領域と前記第2の導体層との電気的接続を行うシリサイド層を形成するシリサイド層形成工程をさらに有する、
ことを特徴とする請求項6に記載のSGTを有する半導体装置の製造方法。 - 前記シリサイド層を、前記半導体柱の頭頂部の内部全体に、かつ前記コンタクトホールに繋がるように形成し、
前記第2の不純物領域を、前記シリサイド層に接触するとともに、前記第2の不純物領域の下端が前記第1の導体層の上端の高さに位置するように形成する、
ことを特徴とする請求項12に記載のSGTを有する半導体装置の製造方法。 - 前記コンタクトホールを、前記基板の上面から観た外周が、円形となるように形成する、
ことを特徴とする請求項6に記載のSGTを有する半導体装置の製造方法。
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