WO2016021020A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

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舛岡　富士雄
広記 中村
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
広記 中村
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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • one transistor is formed on one silicon column, and an nMOS transistor composed of one silicon column and a pMOS transistor composed of one silicon column are formed on a plane (for example, see Patent Document 4). Since at least two silicon pillars are formed on a plane, an area corresponding to at least two silicon pillars is required.
  • a plurality of gates are formed on one silicon pillar (see, for example, Patent Document 5).
  • a gate insulating film is formed on the side wall of the silicon pillar, and a source line and a bit line are connected to the upper end and the lower end of the silicon pillar.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2008-300558 A JP 2014-57068 A
  • an object is to provide an inverter circuit formed of a single semiconductor pillar.
  • the semiconductor device of the present invention includes a third first conductive semiconductor layer formed on a semiconductor substrate, and a first columnar semiconductor layer formed on the semiconductor substrate, the first conductive semiconductor layer, 1st body region, 2nd 1st conductivity type semiconductor layer, 1st 2nd conductivity type semiconductor layer, 2nd body region, 2nd 2nd conductivity type semiconductor layer, 3rd 2nd conductivity type semiconductor
  • a first columnar semiconductor layer formed in this order from the substrate side; a first gate insulating film formed around the first body region; and a periphery of the first gate insulating film.
  • An output terminal made of a semiconductor connected to the first conductive type semiconductor layer and the first second conductive type semiconductor layer;
  • the first gate insulating film is further formed on the upper and lower surfaces of the first gate, and the second gate insulating film is further formed on the upper and lower surfaces of the second gate.
  • the semiconductor device has a first connection region formed between the second first conductivity type semiconductor layer and the first second conductivity type semiconductor layer.
  • the fourth conductive film has the same impurity as that of the second conductive semiconductor layer, and the fourth insulating film has the same impurity as that of the second second conductive semiconductor layer.
  • a second insulating film that is an oxide film containing a first conductivity type impurity is deposited on a substrate, and a sixth insulating film that is a nitride film is deposited.
  • the first columnar silicon layer and the output terminal include the second first conductive semiconductor layer and the first first layer.
  • a two-conductivity type semiconductor layer is formed.
  • an inverter circuit formed of one semiconductor pillar can be provided.
  • the region, the second first conductivity type semiconductor layer, the first second conductivity type semiconductor layer, the second body region, the second second conductivity type semiconductor layer, and the third second conductivity type semiconductor layer are on the substrate side.
  • the output terminal is formed of a semiconductor, for example, silicon
  • the silicon is not etched by the hot phosphoric acid used when removing the nitride film, so that the first gate and the second gate can be formed simultaneously.
  • the output terminal can be silicided.
  • the first gate insulating film is further formed on the upper and lower surfaces of the first gate, and the second gate insulating film is further formed on the upper and lower surfaces of the second gate.
  • the vertical insulation of the first gate and the vertical insulation of the second gate can be ensured.
  • the first connection region formed between the second first conductivity type semiconductor layer and the first second conductivity type semiconductor layer includes the second first conductivity type semiconductor layer,
  • the first second-conductivity-type semiconductor layer can be separated, and the second first-conductivity-type semiconductor layer, the first second-conductivity-type semiconductor layer, and the output terminal extending in the connection region can be connected. it can.
  • the fourth conductive film has the same impurity as the impurity of the second conductive type semiconductor layer, and the fourth insulating film has the same impurity as the impurity of the second second conductive type semiconductor layer.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
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  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line xx ′ in FIG. (C) is a sectional view taken along line y-y ′ of (a).
  • FIG. 1 A structure of a semiconductor device according to an embodiment of the present invention is shown in FIG.
  • the semiconductor is silicon, but a semiconductor other than silicon may be used.
  • silicide 135 is formed at the output terminal 119, and the second first conductivity type semiconductor layer 124 and the first second conductivity type semiconductor layer 123 are connected.
  • the first gate 121b and the second gate 121a are preferably made of metal in order to adjust the threshold value of the transistor.
  • the metal is preferably titanium nitride or aluminum titanium nitride.
  • the first gate insulating film 120b and the second gate insulating film 120a are preferably an oxide film, an oxynitride film, and a high dielectric film.
  • the first gate insulating film 120b is further formed on the upper and lower surfaces of the first gate 121b, and the second gate insulating film 120a is further formed on the upper and lower surfaces of the second gate 121a.
  • a first connection region 128 formed between the second first conductivity type silicon layer 124 and the first second conductivity type silicon layer 123 is provided.
  • first insulating film 103 surrounding the first first conductivity type silicon layer 125 and the second insulating film 105 surrounding the second first conductivity type silicon layer 124 are provided.
  • the insulating film 103 has the same impurity as the impurity of the first first conductivity type silicon layer 125, and the second insulating film 105 is the same as the impurity of the second first conductivity type silicon layer 124.
  • the third insulating film 109 has the same impurity as the impurity of the first second conductive silicon layer 123, and the fourth insulating film 111 is formed of the second second conductive silicon layer 122. It has the same impurity as the impurity.
  • the first insulating film 103 and the second insulating film 105 are preferably oxide films containing phosphorus or arsenic at a high concentration.
  • the third insulating film 109 and the fourth insulating film 111 are preferably oxide films containing boron at a high concentration.
  • the first insulating film 103 and the second insulating film 105 are preferably oxide films containing boron at a high concentration.
  • the third insulating film 109 and the fourth insulating film 111 are preferably oxide films containing phosphorus or arsenic at a high concentration.
  • FIGS. 1-10 A manufacturing process for forming an SGT structure according to an embodiment of the present invention will be described with reference to FIGS.
  • silicon is used for the substrate, but other semiconductors may be used.
  • the nMOS is formed below the columnar semiconductor layer and the pMOS is formed above, but the pMOS may be formed below and the nMOS may be formed above.
  • impurities are introduced into the silicon substrate 101 to form a third first conductivity type silicon layer 102.
  • a first insulating film 103 is formed.
  • the first insulating film 103 is preferably an oxide film.
  • An oxide film containing phosphorus or arsenic at a high concentration is preferable.
  • an impurity may be implanted to form an oxide film containing phosphorus or arsenic at a high concentration.
  • the fifth insulating film 104 is formed.
  • the fifth insulating film 104 is preferably a nitride film.
  • a second insulating film 105 is formed.
  • the second insulating film 105 is preferably an oxide film.
  • An oxide film containing phosphorus or arsenic at a high concentration is preferable.
  • an impurity may be implanted to form an oxide film containing phosphorus or arsenic at a high concentration.
  • a sixth insulating film 106 is formed.
  • the sixth insulating film 106 is preferably a nitride film.
  • a first resist 107 is formed.
  • the sixth insulating film 106 is etched.
  • the first resist 107 is removed.
  • a seventh insulating film 108 is formed and planarized.
  • the seventh insulating film 108 is preferably an oxide film.
  • the seventh insulating film 108 is etched back to expose the sixth insulating film 106.
  • a third insulating film 109 is formed.
  • the third insulating film 109 is preferably an oxide film.
  • An oxide film containing boron at a high concentration is preferable.
  • an impurity may be implanted to form an oxide film containing boron at a high concentration.
  • an eighth insulating film 110 is formed.
  • the eighth insulating film 110 is preferably a nitride film.
  • a fourth insulating film 111 is formed.
  • the fourth insulating film 111 is preferably an oxide film.
  • An oxide film containing boron at a high concentration is preferable.
  • an impurity may be implanted to form an oxide film containing boron at a high concentration.
  • a second resist 112 is formed.
  • the second resist 112 is removed.
  • epitaxial growth is performed to form a first columnar silicon layer 114.
  • Polysilicon may be deposited.
  • boron impurities are introduced to form a third second conductivity type silicon layer 201.
  • polysilicon 115 is deposited. Although polysilicon is used, any material can be used as long as it becomes a hard mask.
  • a ninth insulating film 116 is deposited.
  • the ninth insulating film 116 is preferably an oxide film.
  • a third resist 117 is formed.
  • the ninth insulating film 116, the polysilicon 115, the fourth insulating film 111, the eighth insulating film 110, and the third insulating film 109 are etched.
  • the third resist 117 is removed.
  • a tenth insulating film 118 is deposited.
  • the tenth insulating film 118 is preferably an oxide film.
  • the tenth insulating film 118 is etched and left in a sidewall shape.
  • the sixth insulating film 106 is removed. Wet etching with hot phosphoric acid is preferred. Further, dry etching may be used.
  • an output terminal 119 is formed by epitaxial growth of silicon.
  • Polysilicon may be used.
  • silicon etching is performed to remove an excess portion of the output terminal 119.
  • Silicon etching is preferably dry etching.
  • the seventh insulating film 108 and the second insulating film 105 are etched. Dry etching is preferred. At the same time, the ninth insulating film 116 and the tenth insulating film 118 are also etched.
  • the tenth insulating film 118 is removed. Isotropic etching such as wet etching is preferred.
  • the eighth insulating film 110 and the fifth insulating film 104 are removed.
  • Wet etching with hot phosphoric acid is preferred. Further, dry etching may be used. Further, since the output terminal is made of silicon, silicon is not etched by the hot phosphoric acid used when removing the nitride film.
  • the gate insulating film 120 is preferably an oxide film, an oxynitride film, or a high dielectric film.
  • a metal 121 to be a gate is formed.
  • the metal 121 is preferably titanium nitride or aluminum titanium nitride.
  • the metal 121 is etched to form a first gate 121b and a second gate 121a.
  • the gate insulating film 120 becomes the first gate insulating film 120b and the second gate insulating film 120a.
  • heat treatment is performed, and by solid phase diffusion, the first first conductivity type silicon layer 125, the second first conductivity type silicon layer 124, the first second conductivity type silicon layer 123, and the first Two second conductivity type silicon layers 122 are formed. Heat treatment may be performed before forming the first gate 121b and the second gate 121a. Further, the second first conductivity type silicon layer 124 and the first second conductivity type silicon layer 123 are formed at the output terminal 119. A diffusion layer 126 is formed in the polysilicon 115.
  • a first interlayer insulating film 130 is formed.
  • the first interlayer insulating film 130 is planarized and etched back. At this time, the upper portion of the gate insulating film 120, the polysilicon 115, and the upper portion of the third second conductivity type silicon layer 201 are removed.
  • a second interlayer insulating film 131 is deposited.
  • a fourth resist 132 is formed.
  • the second interlayer insulating film 131, the first interlayer insulating film 130, the fourth insulating film 111, and the second gate insulating film 120a are etched.
  • the second gate 120a, the second gate insulating film 120a, and the third insulating film 109 are etched to form a contact hole 133.
  • an eleventh insulating film 134 is deposited.
  • the eleventh insulating film 134 is preferably an oxide film or a nitride film.
  • the eleventh insulating film 134 is etched and left in a sidewall shape.
  • a silicide 135 is formed at the output terminal 119, and the second first conductivity type semiconductor layer 124 and the first second conductivity type semiconductor layer 123 are connected.
  • a metal is deposited to form a contact 136. As shown in FIG.
  • the second interlayer insulating film 131 and the first interlayer insulating film 130 are etched to form contact holes 138.
  • the fifth resist 137 is removed.
  • a sixth resist 139 is formed.
  • the contact hole 140 is formed by etching the 120a, the third insulating film 109, the seventh insulating film 108, the second insulating film 105, and the first gate insulating film 120b.
  • the sixth resist 139 is removed.
  • metal is deposited to form the first contact 141 and the contact 142.
  • the second interlayer insulating film 131 is etched to expose the third second conductivity type silicon layer 201.
  • metal 143 is deposited.
  • seventh resists 144, 145, 146, 147 are formed.
  • the metal 143 is etched to form metal wirings 143a, 143b, 143c, and 143d.
  • the seventh resists 144, 145, 146, 147 are removed.

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Abstract

　一本の半導体柱で形成されたインバータ回路を提供することを課題とする。　半導体基板上に形成された第３の第１導電型半導体層と、前記半導体基板上に形成された第１の柱状半導体層であって、第１導電型半導体層と第１のボディ領域、第２の第１導電型半導体層、第１の第２導電型半導体層、第２のボディ領域、第２の第２導電型半導体層、第３の第２導電型半導体層が基板側からこの順に形成された第1の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、　前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに接続する半導体からなる出力端子と、前記出力端子にさらに形成された前記第２の第１導電型半導体層と前記第１の第２導電型半導体層と、　前記第１のゲートと前記第２のゲートとを接続する第１のコンタクトと、を有することを特徴とする半導体装置により、上記課題を解決する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴを用いたインバータでは、一本のシリコン柱に一個のトランジスタが形成され、１本のシリコン柱からなるｎＭＯＳトランジスタと１本のシリコン柱からなるｐＭＯＳトランジスタが平面上に形成されている（例えば特許文献４を参照）。少なくとも２本のシリコン柱が平面上に形成されているため、少なくとも２本のシリコン柱分の面積が必要となる。
　従来の不揮発性メモリにおいて、一本のシリコン柱に複数のゲートが形成されている（例えば特許文献５を参照）。シリコン柱の側壁にゲート絶縁膜が形成され、シリコン柱の上部端と下部端でソース線、ビット線が接続されている。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００８－３００５５８号公報 特開２０１４－５７０６８号公報
　そこで、一本の半導体柱で形成されたインバータ回路を提供することを目的とする。
　本発明の半導体装置は、半導体基板上に形成された第３の第１導電型半導体層と、前記半導体基板上に形成された第１の柱状半導体層であって、第１導電型半導体層、第１のボディ領域、第２の第１導電型半導体層、第１の第２導電型半導体層、第２のボディ領域、第２の第２導電型半導体層、第３の第２導電型半導体層が基板側からこの順に形成された第1の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに接続する半導体からなる出力端子と、前記出力端子にさらに形成された前記第２の第１導電型半導体層と前記第１の第２導電型半導体層と、前記第１のゲートと前記第２のゲートとを接続する第１のコンタクトと、を有することを特徴とする。
　また、前記第１のゲート絶縁膜は前記第１のゲートの上面と下面にさらに形成され、前記第２のゲート絶縁膜は前記第２のゲートの上面と下面にさらに形成されていることを特徴とする。
　また、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層との間に形成された第１の接続領域を有することを特徴とする。
　また、前記第１の第１導電型半導体層を取り囲む第１の絶縁膜と、前記第２の第１導電型半導体層を取り囲む第２の絶縁膜とを有し、前記第１の絶縁膜は、前記第１の第１導電型半導体層の不純物と同じ不純物を有し、前記第２の絶縁膜は、前記第２の第１導電型半導体層の不純物と同じ不純物を有し、前記第１の第２導電型半導体層を取り囲む第３の絶縁膜と、前記第２の第２導電型半導体層を取り囲む第４の絶縁膜とを有し、前記第３の絶縁膜は、前記第１の第２導電型半導体層の不純物と同じ不純物を有し、前記第４の絶縁膜は、前記第２の第２導電型半導体層の不純物と同じ不純物を有することを特徴とする。
　また、本発明の半導体装置の製造方法は、基板上に、第１の導電型の不純物を含む酸化膜である第２の絶縁膜を堆積し、窒化膜である第６の絶縁膜を堆積し、第１の導電型とは異なる導電型である第２の導電型の不純物を含む酸化膜である第３の絶縁膜を堆積し、前記第２の絶縁膜と前記第６の絶縁膜と前記第３の絶縁膜をエッチングしコンタクト孔を形成し、前記コンタクト孔にエピタキシャル成長により第１の柱状シリコン層を形成し、前記第６の絶縁膜を除去し、エピタキシャル成長を行うことにより出力端子を形成することを特徴とする。
　また、前記コンタクト孔にエピタキシャル成長により第１の柱状シリコン層を形成した後に、熱処理を行うことにより、第１の柱状シリコン層と前記出力端子に第２の第１導電型半導体層と第１の第２導電型半導体層を形成することを特徴とする。
　本発明によれば、一本の半導体柱で形成されたインバータ回路を提供することができる。
　半導体基板上に形成された第３の第１導電型半導体層と、前記半導体基板上に形成された第１の柱状半導体層であって、第１の第１導電型半導体層、第１のボディ領域、第２の第１導電型半導体層、第１の第２導電型半導体層、第２のボディ領域、第２の第２導電型半導体層、第３の第２導電型半導体層が基板側からこの順に形成された第1の柱状半導体装置と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに接続する半導体からなる出力端子と、前記出力端子にさらに形成された前記第２の第１導電型半導体層と前記第１の第２導電型半導体層と、前記第１のゲートと前記第２のゲートとを接続する第１のコンタクトとにより、一本の半導体柱で形成されたインバータが形成されるため、１本の半導体柱分の面積でインバータを実現することができる。
　また、出力端子を半導体、例えばシリコンで形成すると、窒化膜を除去するときに使用する熱燐酸によりシリコンはエッチングされないため、第１のゲートと第２のゲートとを同時に形成することができる。また、出力端子をシリサイド化することができる。
　また、前記第１のゲート絶縁膜は前記第１のゲートの上面と下面にさらに形成され、前記第２のゲート絶縁膜は前記第２のゲートの上面と下面にさらに形成されていることにより、第１のゲートの上下方向の絶縁と、第２のゲートの上下方向の絶縁を確かなものとすることができる。
　また、前記第２の第１導電型半導体層と前記第１の第２導電型半導体層との間に形成された第１の接続領域を有することにより、第２の第１導電型半導体層と第１の第２導電型半導体層とを分離することができ、接続領域に延在する第２の第１導電型半導体層と第１の第２導電型半導体層と出力端子を接続することができる。
　また、前記第１の第１導電型半導体層を取り囲む第１の絶縁膜と、前記第２の第１導電型半導体層を取り囲む第２の絶縁膜とを有し、前記第１の絶縁膜は、前記第１の第１導電型半導体層の不純物と同じ不純物を有し、前記第２の絶縁膜は、前記第２の第１導電型半導体層の不純物と同じ不純物を有し、前記第１の第２導電型半導体層を取り囲む第３の絶縁膜と、前記第２の第２導電型半導体層を取り囲む第４の絶縁膜とを有し、前記第３の絶縁膜は、前記第１の第２導電型半導体層の不純物と同じ不純物を有し、前記第４の絶縁膜は、前記第２の第２導電型半導体層の不純物と同じ不純物を有することを特徴とすることにより、固相拡散により、一本の柱状半導体層に異なる導電型の半導体層を形成することができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のｘ－ｘ’線での断面図である。（ｃ）は（ａ）のｙ－ｙ’線での断面図である。
　以下に、本発明の実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図１に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
　シリコン基板１０１上に形成された第３の第１導電型シリコン層１０２と、前記シリコン基板１０１上に形成された第１の柱状シリコン層１１４とを有し、前記第１の柱状シリコン層１１４は、第１の第１導電型シリコン層１２５と第１のボディ領域１２９と第２の第１導電型シリコン層１２４と第１の第２導電型シリコン層１２３と第２のボディ領域１２７と第２の第２導電型シリコン層１２２と第３の第２導電型シリコン層２０１とが基板側からこの順に形成され、さらに、前記第１のボディ領域１２９の周囲に形成された第１のゲート絶縁膜１２０ｂと、前記第１のゲート絶縁膜１２０ｂの周囲に形成された第１のゲート１２１ｂと、前記第２のボディ領域１２７の周囲に形成された第２のゲート絶縁膜１２０ａと、前記第２のゲート絶縁膜１２０ａの周囲に形成された第２のゲート１２１ａと、前記第２の第１導電型シリコン層１２４と前記第１の第２導電型シリコン層１２３とに接続する半導体からなる出力端子１１９と、前記出力端子１１９にさらに形成された前記第２の第１導電型半導体層１２４と前記第１の第２導電型半導体層１２３と、前記第１のゲート１２１ｂと前記第２のゲート１２１ａとを接続する第１のコンタクト１４１と、を有している。
　また、出力端子１１９には、シリサイド１３５が形成され、前記第２の第１導電型半導体層１２４と前記第１の第２導電型半導体層１２３とが接続される。
　第１のゲート１２１ｂと第２のゲート１２１ａは、トランジスタのしきい値を調整するため、金属であることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。また、第１のゲート絶縁膜１２０ｂと第２のゲート絶縁膜１２０ａは、酸化膜、酸窒化膜、高誘電体膜が好ましい。
　前記第１のゲート絶縁膜１２０ｂは前記第１のゲート１２１ｂの上面と下面にさらに形成され、前記第２のゲート絶縁膜１２０ａは前記第２のゲート１２１ａの上面と下面にさらに形成されている。
　前記第２の第１導電型シリコン層１２４と前記第１の第２導電型シリコン層１２３との間に形成された第１の接続領域１２８を有している。
　また、前記第１の第１導電型シリコン層１２５を取り囲む第１の絶縁膜１０３と、前記第２の第１導電型シリコン層１２４を取り囲む第２の絶縁膜１０５とを有し、前記第１の絶縁膜１０３は、前記第１の第１導電型シリコン層１２５の不純物と同じ不純物を有し、前記第２の絶縁膜１０５は、前記第２の第１導電型シリコン層１２４の不純物と同じ不純物を有し、前記第１の第２導電型シリコン層１２３を取り囲む第３の絶縁膜１０９と、前記第２の第２導電型シリコン層１２２を取り囲む第４の絶縁膜１１１とを有し、前記第３の絶縁膜１０９は、前記第１の第２導電型シリコン層１２３の不純物と同じ不純物を有し、前記第４の絶縁膜１１１は、前記第２の第２導電型シリコン層１２２の不純物と同じ不純物を有する。
　下部のトランジスタがｎＭＯＳの場合、第１の絶縁膜１０３と第２の絶縁膜１０５は、リンもしくは砒素を高濃度に含む酸化膜が好ましい。上部のトランジスタがｐＭＯＳの場合、第３の絶縁膜１０９と前記第４の絶縁膜１１１は、ボロンを高濃度に含む酸化膜が好ましい。下部のトランジスタがｐＭＯＳの場合、第１の絶縁膜１０３と第２の絶縁膜１０５は、ボロンを高濃度に含む酸化膜が好ましい。上部のトランジスタがｎＭＯＳの場合、第３の絶縁膜１０９と前記第４の絶縁膜１１１は、リンもしくは砒素を高濃度に含む酸化膜が好ましい。
　本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図５９を参照して説明する。本実施例では、基板にシリコンを使用したが、他の半導体を用いてもよい。また、本実施例では、柱状半導体層の下部にｎＭＯＳを、上部にｐＭＯＳを形成する工程としたが、下部にｐＭＯＳを、上部にｎＭＯＳを形成してもよい。
　図２に示すように、シリコン基板１０１に不純物を導入し、第３の第１導電型シリコン層１０２を形成する。
　図３に示すように、第１の絶縁膜１０３を形成する。第１の絶縁膜１０３は、酸化膜が好ましい。リンもしくは砒素を高濃度に含む酸化膜が好ましい。また、第１の絶縁膜１０３を形成後、不純物を注入し、リンもしくは砒素を高濃度に含む酸化膜としてもよい。
　図４に示すように、第５の絶縁膜１０４を形成する。第５の絶縁膜１０４は窒化膜が好ましい。
　図５に示すように、第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、酸化膜が好ましい。リンもしくは砒素を高濃度に含む酸化膜が好ましい。また、第２の絶縁膜１０５を形成後、不純物を注入し、リンもしくは砒素を高濃度に含む酸化膜としてもよい。
　図６に示すように、第６の絶縁膜１０６を形成する。第６の絶縁膜１０６は窒化膜が好ましい。
　図７に示すように、第１のレジスト１０７を形成する。
　図８に示すように、第６の絶縁膜１０６をエッチングする。
　図９に示すように、第１のレジスト１０７を除去する。
　図１０に示すように、第７の絶縁膜１０８を形成し、平坦化する。第７の絶縁膜１０８は酸化膜が好ましい。
　図１１に示すように、第７の絶縁膜１０８をエッチバックし、第６の絶縁膜１０６を露出する。
　図１２に示すように、第３の絶縁膜１０９を形成する。第３の絶縁膜１０９は、酸化膜が好ましい。ボロンを高濃度に含む酸化膜が好ましい。また、第３の絶縁膜１０９を形成後、不純物を注入し、ボロンを高濃度に含む酸化膜としてもよい。
　図１３に示すように、第８の絶縁膜１１０を形成する。第８の絶縁膜１１０は窒化膜が好ましい。
　図１４に示すように、第４の絶縁膜１１１を形成する。第４の絶縁膜１１１は、酸化膜が好ましい。ボロンを高濃度に含む酸化膜が好ましい。また、第４の絶縁膜１１１を形成後、不純物を注入し、ボロンを高濃度に含む酸化膜としてもよい。
　図１５に示すように、第２のレジスト１１２を形成する。
　図１６に示すように、第４の絶縁膜１１１、第８の絶縁膜１１０、第３の絶縁膜１０９、第６の絶縁膜１０６、第２の絶縁膜１０５、第５の絶縁膜１０４、第１の絶縁膜１０３をエッチングし、コンタクト孔１１３を形成する。
　図１７に示すように、第２のレジスト１１２を除去する。
　図１８に示すように、エピタキシャル成長を行い、第１の柱状シリコン層１１４を形成する。ポリシリコンを堆積してもよい。
　図１９に示すように、ボロンの不純物導入を行い、第３の第２導電型シリコン層２０１を形成する。
　図２０に示すように、ポリシリコン１１５を堆積する。ポリシリコンを用いたが、ハードマスクとなる材料であればよい。
　図２１に示すように、第９の絶縁膜１１６を堆積する。第９の絶縁膜１１６は、酸化膜が好ましい。
　図２２に示すように、第３のレジスト１１７を形成する。
　図２３に示すように、第９の絶縁膜１１６、ポリシリコン１１５、第４の絶縁膜１１１、第８の絶縁膜１１０、第３の絶縁膜１０９をエッチングする。
　図２４に示すように、第３のレジスト１１７を除去する。
　図２５に示すように、第１０の絶縁膜１１８を堆積する。第１０の絶縁膜１１８は、酸化膜が好ましい。
　図２６に示すように、第１０の絶縁膜１１８をエッチングし、サイドウォール状に残存させる。
　図２７に示すように、第６の絶縁膜１０６を除去する。熱燐酸によるウエットエッチングが好ましい。また、ドライエッチングを用いてもよい。
　図２８に示すように、シリコンのエピタキシャル成長を行うことにより出力端子１１９を形成する。ポリシリコンを用いてもよい。
　図２９に示すように、シリコンエッチングを行うことにより、出力端子１１９の余分な部分を除去する。シリコンエッチングは、ドライエッチングが好ましい。
　図３０に示すように、第７の絶縁膜１０８、第２の絶縁膜１０５、をエッチングする。ドライエッチングが好ましい。同時に、第９の絶縁膜１１６、第１０の絶縁膜１１８もエッチングされる。
　図３１に示すように、第１０の絶縁膜１１８を除去する。ウエットエッチングといった等方性エッチングが好ましい。
　図３２に示すように、第８の絶縁膜１１０、第５の絶縁膜１０４を除去する。熱燐酸によるウエットエッチングが好ましい。また、ドライエッチングを用いてもよい。また、出力端子がシリコンで形成されているため、窒化膜を除去するときに使用する熱燐酸によりシリコンはエッチングされない。
　図３３に示すように、ゲート絶縁膜１２０を形成する。ゲート絶縁膜１２０は、酸化膜、酸窒化膜、高誘電体膜が好ましい。
　図３４に示すように、ゲートとなる金属１２１を形成する。金属１２１は、窒化チタン、窒化アルミチタンが好ましい。
　図３５に示すように、金属１２１をエッチングし、第１のゲート１２１ｂ、第２のゲート１２１ａを形成する。このとき、ゲート絶縁膜１２０は、第１のゲート絶縁膜１２０ｂ、第２のゲート絶縁膜１２０ａとなる。
　図３６に示すように、熱処理を行い、固相拡散により、第１の第１導電型シリコン層１２５と第２の第１導電型シリコン層１２４と第１の第２導電型シリコン層１２３と第２の第２導電型シリコン層１２２が形成される。第１のゲート１２１ｂ、第２のゲート１２１ａ形成前に熱処理を行ってもよい。また、出力端子１１９に第２の第１導電型シリコン層１２４と第１の第２導電型シリコン層１２３が形成される。また、ポリシリコン１１５に拡散層１２６が形成される。
　図３７に示すように、第１の層間絶縁膜１３０を形成する。
　図３８に示すように、第１の層間絶縁膜１３０を平坦化し、エッチバックする。このとき、ゲート絶縁膜１２０上部、ポリシリコン１１５、第３の第２導電型シリコン層２０１上部を除去する。
　図３９に示すように、第２の層間絶縁膜１３１を堆積する。
　図４０に示すように、第４のレジスト１３２を形成する。
　図４１に示すように、第２の層間絶縁膜１３１、第１の層間絶縁膜１３０、第４の絶縁膜１１１、第２のゲート絶縁膜１２０ａをエッチングする。
　図４２に示すように、第２のゲート１２０ａ、第２のゲート絶縁膜１２０ａ、第３の絶縁膜１０９をエッチングし、コンタクト孔１３３を形成する。
　図４３に示すように、第４のレジスト１３２を除去する。
　図４４に示すように、第１１の絶縁膜１３４を堆積する。第１１の絶縁膜１３４は、酸化膜もしくは窒化膜が好ましい。
　図４５に示すように、第１１の絶縁膜１３４をエッチングし、サイドウォール状に残存させる。
　図４６に示すように、出力端子１１９にシリサイド１３５が形成され、前記第２の第１導電型半導体層１２４と前記第１の第２導電型半導体層１２３とが接続される。
　図４７に示すように、金属を堆積し、コンタクト１３６を形成する。
　図４８に示すように、第５のレジスト１３７を形成する。
　図４９に示すように、第２の層間絶縁膜１３１、第１の層間絶縁膜１３０をエッチングし、コンタクト孔１３８を形成する。
　図５０に示すように、第５のレジスト１３７を除去する。
　図５１に示すように、第６のレジスト１３９を形成する。
　図５２に示すように、第２の層間絶縁膜１３１、第１の層間絶縁膜１３０、第４の絶縁膜１１１、第２のゲート絶縁膜１２０ａ、第２のゲート１２０ａ、第２のゲート絶縁膜１２０ａ、第３の絶縁膜１０９、第７の絶縁膜１０８、第２の絶縁膜１０５、第１のゲート絶縁膜１２０ｂをエッチングし、コンタクト孔１４０を形成する。
　図５３に示すように、第６のレジスト１３９を除去する。
　図５４に示すように、金属を堆積し、第１のコンタクト１４１、コンタクト１４２を形成する。
　図５５に示すように、第２の層間絶縁膜１３１をエッチングし、第３の第２導電型シリコン層２０１を露出する。
　図５６に示すように、金属１４３を堆積する。
　図５７に示すように、第７のレジスト１４４、１４５、１４６、１４７を形成する。
　図５８に示すように、金属１４３をエッチングし、金属配線１４３ａ、１４３ｂ、１４３ｃ、１４３ｄを形成する。
　図５９に示すように、第７のレジスト１４４、１４５、１４６、１４７を除去する。
　以上により、本発明の半導体装置の製造方法が示された。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第３の第１導電型シリコン層
１０３．第１の絶縁膜
１０４．第５の絶縁膜
１０５．第２の絶縁膜
１０６．第６の絶縁膜
１０７．第１のレジスト
１０８．第７の絶縁膜
１０９．第３の絶縁膜
１１０．第８の絶縁膜
１１１．第４の絶縁膜
１１２．第２のレジスト
１１３．コンタクト孔
１１４．第１の柱状シリコン層
１１５．ポリシリコン
１１６．第９の絶縁膜
１１７．第３のレジスト
１１８．第１０の絶縁膜
１１９．出力端子
１２０．ゲート絶縁膜
１２０ａ．第２のゲート絶縁膜
１２０ｂ．第１のゲート絶縁膜
１２１．金属
１２１ａ．第２のゲート
１２１ｂ．第１のゲート
１２２．第２の第２導電型シリコン層
１２３．第１の第２導電型シリコン層
１２４．第２の第１導電型シリコン層
１２５．第１の第１導電型シリコン層
１２６．拡散層
１２７．第２のボディ領域
１２８．第１の接続領域
１２９．第１のボディ領域
１３０．第１の層間絶縁膜
１３１．第２の層間絶縁膜
１３２．第４のレジスト
１３３．コンタクト孔
１３４．第１１の絶縁膜
１３５．シリサイド
１３６．コンタクト
１３７．第５のレジスト
１３８．コンタクト孔
１３９．第６のレジスト
１４０．コンタクト孔
１４１．第１のコンタクト
１４２．コンタクト
１４３．金属
１４３ａ．金属配線
１４３ｂ．金属配線
１４３ｃ．金属配線
１４３ｄ．金属配線
１４４．第７のレジスト
１４５．第７のレジスト
１４６．第７のレジスト
１４７．第７のレジスト
２０１．第３の第２導電型シリコン層

Claims (6)

  1. 　半導体基板上に形成された第３の第１導電型半導体層と、
    　前記半導体基板上に形成された第１の柱状半導体層であって、第１導電型半導体層と第１のボディ領域、第２の第１導電型半導体層、第１の第２導電型半導体層、第２のボディ領域、第２の第２導電型半導体層、第３の第２導電型半導体層が基板側からこの順に形成された第1の柱状半導体層と、
    　前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、
    　前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、
    　前記第２の第１導電型半導体層と前記第１の第２導電型半導体層とに接続する半導体からなる出力端子と、
    　前記出力端子にさらに形成された前記第２の第１導電型半導体層と前記第１の第２導電型半導体層と、
    　前記第１のゲートと前記第２のゲートとを接続する第１のコンタクトと、
    　を有することを特徴とする半導体装置。
  2. 　前記第１のゲート絶縁膜は前記第１のゲートの上面と下面にさらに形成され、前記第２のゲート絶縁膜は前記第２のゲートの上面と下面にさらに形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２の第１導電型半導体層と前記第１の第２導電型半導体層との間に形成された第１の接続領域を有することを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１の第１導電型半導体層を取り囲む第１の絶縁膜と、前記第２の第１導電型半導体層を取り囲む第２の絶縁膜とを有し、
    　前記第１の絶縁膜は、前記第１の第１導電型半導体層の不純物と同じ不純物を有し、
    　前記第２の絶縁膜は、前記第２の第１導電型半導体層の不純物と同じ不純物を有し、
    　前記第１の第２導電型半導体層を取り囲む第３の絶縁膜と、前記第２の第２導電型半導体層を取り囲む第４の絶縁膜とを有し、
    　前記第３の絶縁膜は、前記第１の第２導電型半導体層の不純物と同じ不純物を有し、
    　前記第４の絶縁膜は、前記第２の第２導電型半導体層の不純物と同じ不純物を有することを特徴とする請求項１に記載の半導体装置。
  5. 　基板上に、第１の導電型の不純物を含む酸化膜である第２の絶縁膜を堆積し、窒化膜である第６の絶縁膜を堆積し、第１の導電型とは異なる導電型である第２の導電型の不純物を含む酸化膜である第３の絶縁膜を堆積し、前記第２の絶縁膜と前記第６の絶縁膜と前記第３の絶縁膜をエッチングしコンタクト孔を形成し、前記コンタクト孔にエピタキシャル成長により第１の柱状シリコン層を形成し、前記第６の絶縁膜を除去し、エピタキシャル成長を行うことにより出力端子を形成することを特徴とする半導体装置の製造方法。
  6. 　前記コンタクト孔にエピタキシャル成長により第１の柱状シリコン層を形成した後に、熱処理を行うことにより、第１の柱状シリコン層と前記出力端子に第２の第１導電型半導体層と第１の第２導電型半導体層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
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