WO2014170949A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

Info

Publication number
WO2014170949A1
WO2014170949A1 PCT/JP2013/061247 JP2013061247W WO2014170949A1 WO 2014170949 A1 WO2014170949 A1 WO 2014170949A1 JP 2013061247 W JP2013061247 W JP 2013061247W WO 2014170949 A1 WO2014170949 A1 WO 2014170949A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
insulating film
fin
metal film
film
Prior art date
Application number
PCT/JP2013/061247
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
広記 中村
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to JP2014521765A priority Critical patent/JP5654184B1/ja
Priority to PCT/JP2013/061247 priority patent/WO2014170949A1/ja
Publication of WO2014170949A1 publication Critical patent/WO2014170949A1/ja
Priority to US14/753,774 priority patent/US9768294B2/en
Priority to US15/672,533 priority patent/US10056483B2/en
Priority to US15/672,543 priority patent/US10002963B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • the density of silicon is 5 ⁇ 10 22 pieces / cm 3 , so that it becomes difficult for impurities to exist in the silicon pillar.
  • the sidewall of the LDD region is formed of polycrystalline silicon having the same conductivity type as that of the low concentration layer, and the surface carrier of the LDD region is induced by the work function difference, so that the oxide film sidewall LDD type MOS It has been shown that the impedance of the LDD region can be reduced as compared with a transistor (see, for example, Patent Document 5).
  • the polycrystalline silicon sidewall is shown to be electrically insulated from the gate electrode. In the figure, it is shown that the polysilicon side wall and the source / drain are insulated by an interlayer insulating film.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2004-356314 A JP-A-11-297984
  • an object of the present invention is to provide an SGT having a structure in which a transistor is formed by a work function difference between a metal and a semiconductor.
  • the semiconductor device of the present invention includes a fin-like semiconductor layer formed on a substrate, a first insulating film formed around the fin-like semiconductor layer, and a first insulating film formed around the first insulating film.
  • 1 metal film, a columnar semiconductor layer formed on the fin-shaped semiconductor layer, a gate insulating film formed around the columnar semiconductor layer, and a third metal formed around the gate insulating film A gate electrode connected to the gate electrode, a second insulating film formed around the upper sidewall of the columnar semiconductor layer, and a second insulating film formed around the second insulating film. 2, wherein the upper part of the columnar semiconductor layer and the second metal film are connected, and the upper part of the fin-like semiconductor layer and the first metal film are connected. .
  • the semiconductor layer can be silicon.
  • the work function of the first metal film and the second metal film is between 4.0 eV and 4.2 eV.
  • the work function of the first metal film and the second metal film is between 5.0 eV and 5.2 eV.
  • the width of the columnar semiconductor layer is the same as the shorter width of the fin-shaped semiconductor layer.
  • a fin-like semiconductor layer is formed on a substrate, a first insulating film is formed around the fin-like semiconductor layer, and a first insulating film is formed around the first insulating film.
  • a first resist for forming a fin-like semiconductor layer is formed on a semiconductor substrate, the semiconductor substrate is etched, the fin-like semiconductor layer is formed, and the first step is performed. 1 resist is removed, a fourth insulating film is deposited around the fin-like semiconductor layer, the fourth insulating film is etched back, and an upper portion of the fin-like semiconductor layer is exposed, and the fin-like semiconductor is exposed.
  • a sixth insulating film is deposited around the fin-shaped semiconductor layer, the sixth insulating film is etched back, and an upper portion of the fin-shaped semiconductor layer is exposed.
  • Forming the columnar semiconductor layer so that a portion perpendicular to the columnar semiconductor layer becomes the columnar semiconductor layer.
  • the gate insulating film is deposited on the periphery of the columnar semiconductor layer and on the fin-shaped semiconductor layer, and the third metal film is formed so as to cover the gate insulating film.
  • an eighth insulating film is deposited on the columnar semiconductor layer, the eighth insulating film is etched back, and the upper portion of the columnar semiconductor layer is exposed.
  • an SGT having a structure in which a transistor is formed by a work function difference between a metal and a semiconductor can be provided.
  • the fin-like semiconductor layer functions as an n-type semiconductor layer or a p-type semiconductor layer by a work function difference between the semiconductor layer and the first metal.
  • the semiconductor layer is a silicon layer and the work function of the first metal film is between 4.0 eV and 4.2 eV
  • the fin-like semiconductor layer functions as an n-type semiconductor layer.
  • the work function of the first metal film is between 5.0 eV and 5.2 eV
  • the fin-like semiconductor layer functions as a p-type semiconductor layer.
  • the second insulating film formed around the upper sidewall of the columnar semiconductor layer and the second metal film formed around the second insulating film include the semiconductor layer and the second metal.
  • the upper part of the columnar semiconductor layer is caused to function as an n-type semiconductor layer or a p-type semiconductor layer.
  • the semiconductor layer is a silicon layer and the work function of the second metal film is between 4.0 eV and 4.2 eV
  • the upper part of the columnar semiconductor layer functions as an n-type semiconductor layer.
  • the work function of the second metal film is between 5.0 eV and 5.2 eV
  • the upper part of the columnar semiconductor layer functions as a p-type semiconductor layer.
  • Transistor operation is possible with no impurities present in the columnar silicon. Therefore, impurity implantation and high-temperature heat process for forming the diffusion layer are not necessary.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG.
  • a second metal film 117 formed around the insulating film 116, and the upper portion of the columnar silicon layer 110 and the second metal film 117 are connected to the metal wiring 1. It is connected by 9, wherein said fin-shaped silicon layer top and the first metal film 106 is connected by a contact 122.
  • the same potential is applied to the upper part of the columnar silicon layer 110 and the second metal film 117.
  • carriers are induced by the work function difference between the second metal film 117 and silicon.
  • the same potential is applied to the upper part of the fin-like silicon layer 103 and the first metal film 106.
  • carriers are induced by the work function difference between the first metal film 106 and silicon.
  • the first metal film 106 and the second metal film 117 are preferably made of a compound of tantalum and titanium (TaTi) or tantalum nitride (TaN), for example.
  • the work function of p-type silicon is in the vicinity of 5.15 eV.
  • the upper part of 110 and the upper part of the fin-like silicon layer 103 function as p-type silicon.
  • the first metal film 106 and the second metal film 117 are preferably, for example, ruthenium (Ru) or titanium nitride (TiN).
  • the third metal 112 can operate as an enhancement type.
  • the transistor can be operated in a state where impurities are not present in the columnar silicon. Therefore, impurity implantation and high-temperature heat process for forming the diffusion layer are not necessary.
  • a first resist for forming a fin-shaped semiconductor layer is formed on a semiconductor substrate, the semiconductor substrate is etched, the fin-shaped semiconductor layer is formed, the first resist is removed, and the fin-shaped semiconductor layer is removed.
  • a first insulating film is formed on the first insulating film, a first metal film is deposited around the first insulating film, the first metal film is etched, and a sidewall is formed around the fin-like semiconductor layer.
  • a first resist 102 for forming a fin-like silicon layer 103 is formed on a silicon substrate 101.
  • a silicon substrate is used, but a substrate other than silicon may be used as long as it is a semiconductor.
  • the silicon substrate 101 is etched to form a fin-like silicon layer 103.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resist 102 is removed.
  • a fourth insulating film 104 is deposited around the fin-like silicon layer 103.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure chemical vapor deposition may be used as the fourth insulating film.
  • the fourth insulating film 104 is etched back to expose the upper portion of the fin-like silicon layer 103.
  • the first insulating film 105 is formed around the fin-like silicon layer 103 and on the fourth insulating film 104.
  • a thermal oxide film or an oxide film formed by low pressure chemical vapor deposition may be used as the first insulating film.
  • a nitride film or a high dielectric film may be used.
  • the first metal film 106 is deposited around the first insulating film 105.
  • the first metal film 106 is etched and left in a sidewall shape around the fin-like silicon layer 103.
  • a fifth insulating film 107 is deposited.
  • An oxide film formed by high density plasma or an oxide film formed by low pressure chemical vapor deposition may be used as the fifth insulating film.
  • the fifth insulating film 107 is etched back to expose the upper portion of the first metal film 106.
  • the exposed first metal film 106 is removed.
  • the fin-like silicon layer 103 is formed on the substrate 101, the first insulating film 105 is formed around the fin-like silicon layer 103, and the first metal film is formed around the first insulating film 105.
  • a first step of forming 106 was shown.
  • a sixth insulating film is deposited around the fin-shaped semiconductor layer, the sixth insulating film is etched back, an upper portion of the fin-shaped semiconductor layer is exposed, and is orthogonal to the fin-shaped semiconductor layer.
  • Forming a second resist, etching the fin-like semiconductor layer, and removing the second resist, so that a portion where the fin-like semiconductor layer and the second resist are orthogonal to each other is formed as a columnar semiconductor layer A second step of forming the columnar semiconductor layer will be described.
  • a sixth insulating film 108 is deposited around the fin-like silicon layer 103.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure chemical vapor deposition may be used as the sixth insulating film.
  • the sixth insulating film 108 is etched back to expose the upper portion of the fin-like silicon layer 103.
  • a second resist 109 is formed so as to be orthogonal to the fin-like silicon layer 103.
  • the fin-like silicon layer 103 is etched to form a columnar silicon layer 110.
  • a portion where the fin-shaped silicon layer 103 and the second resist 109 are orthogonal to each other becomes the columnar silicon layer 110. Accordingly, the width of the columnar silicon layer 110 is the same as the width of the fin-shaped silicon layer 103.
  • the second resist 109 is removed.
  • a gate insulating film is deposited around the columnar semiconductor layer and on the fin-shaped semiconductor layer, a third metal film is deposited so as to cover the gate insulating film, and a gate wiring is formed.
  • 3 resist is formed, the third metal film is etched to form the gate wiring, a seventh insulating film is deposited, the seventh insulating film is etched back, and the third metal film is etched.
  • a third step of exposing the upper part of the film and removing the exposed third metal film is shown.
  • the sixth insulating film 108 is etched to expose the upper portion of the first metal film 106. This is because the first metal film 106 and the third metal 112 are brought close to each other. This step may be omitted.
  • a gate insulating film 111 is deposited around the pillar-shaped silicon layer 110 and on the fin-shaped silicon layer 103.
  • the gate insulating film 111 may be any film used in a semiconductor process, such as an oxide film, an oxynitride film, or a high dielectric film.
  • a third metal film 112 is deposited so as to cover the gate insulating film 111.
  • the third metal film 112 may be any metal that is used in a semiconductor process and sets a threshold voltage of a transistor. At this time, when the work function of the third metal 112 is between 4.2 eV and 5.0 eV, the third metal 112 can operate as an enhancement type.
  • a third resist 113 for forming the gate wiring 112b is formed.
  • the third metal film 112 is etched to form a gate wiring 112b.
  • the third resist 113 is removed.
  • a seventh insulating film 114 is deposited.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure chemical vapor deposition may be used as the seventh insulating film.
  • the seventh insulating film 114 is etched back to expose the upper part of the third metal film 112.
  • the exposed third metal film 112 is removed to form a gate electrode 112a.
  • the gate insulating film 111 is formed around the columnar silicon layer 110, and the gate electrode 112a made of the third metal 112 and the gate wiring 112b connected to the gate electrode 112a are formed around the gate insulating film 111.
  • a third step was shown.
  • an eighth insulating film is deposited on the columnar semiconductor layer, the eighth insulating film is etched back, the upper portion of the columnar semiconductor layer is exposed, and a second insulating film is formed on the columnar semiconductor layer.
  • a film is deposited, a second metal film is deposited so as to cover the second insulating film, the second metal film is etched, and a fourth sidewall is left around the top of the columnar semiconductor layer. The process of is shown.
  • an eighth insulating film 115 is deposited on the columnar silicon layer.
  • An oxide film formed by high-density plasma or an oxide film formed by low-pressure chemical vapor deposition may be used as the eighth insulating film.
  • the eighth insulating film 115 is etched back to expose the upper portion of the columnar silicon layer 110. If the gate insulating film 111 is sufficiently thin, the steps of FIGS. 27 and 28 may be omitted.
  • a second insulating film 116 is deposited on the columnar silicon layer 110.
  • the second insulating film is preferably a film formed by deposition. This is because the second metal film 117 and the gate electrode 112a are insulated.
  • a second metal film 117 is deposited so as to cover the second insulating film 116.
  • the second metal film 117 is etched and left in a sidewall shape around the top of the columnar silicon layer 110.
  • the fourth step of forming the second insulating film 116 around the upper side wall of the columnar silicon layer 110 and forming the second metal film 117 around the second insulating film 116 is shown. .
  • a ninth insulating film 118 is deposited.
  • a fourth resist 119 for forming the contact holes 120 and 121 is formed.
  • the insulating film is etched to form contact holes 120 and 121.
  • the fourth resist 119 is removed.
  • a metal 124 is deposited. At this time, contacts 122 and 123 are formed. The upper part of the columnar silicon layer 110 and the second metal film 117 are connected by a metal wiring 124, and the upper part of the fin-like silicon layer and the first metal film 106 are connected by a contact 122.
  • fifth resists 125, 126, and 127 for forming metal wirings 128, 129, and 130 are formed.
  • the metal 124 is etched to form metal wirings 128, 129, and 130. As shown in FIG.
  • the fifth resists 125, 126, 127 are removed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　トランジスタを金属と半導体との仕事関数差によって形成する構造を持つＳＧＴを提供することを課題とする。フィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１の絶縁膜の周囲に形成された第１の金属膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第３の金属からなるゲート電極と、前記ゲート電極に接続されたゲート配線と、前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、前記第２の絶縁膜の周囲に形成された第２の金属膜と、を有し、前記柱状半導体層上部と前記第２の金属膜とが接続され、前記フィン状半導体層上部と前記第１の金属膜とが接続されることを特徴とすることにより上記課題を解決する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。
　従来のＳＧＴでは、チャネル濃度を１０17ｃｍ-3以下と低不純物濃度とし、ゲート材料の仕事関数を変えることによってしきい値電圧を決定することが提案されている（例えば、特許文献４を参照）。
　平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献５を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００４－３５６３１４号公報 特開平１１－２９７９８４号公報
　そこで、本発明は、トランジスタを金属と半導体との仕事関数差によって形成する構造を持つＳＧＴを提供することを目的とする。
　本発明の半導体装置は、基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１の絶縁膜の周囲に形成された第１の金属膜と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第３の金属からなるゲート電極と、前記ゲート電極に接続されたゲート配線と、前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、前記第２の絶縁膜の周囲に形成された第２の金属膜と、を有し、前記柱状半導体層上部と前記第２の金属膜とが接続され、前記フィン状半導体層上部と前記第１の金属膜とが接続されることを特徴とする。
　また、前記半導体層は、シリコンとすることができる。
　また、前記第１の金属膜と第２の金属膜の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。
　また、前記第１の金属膜と第２の金属膜の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。
　また、前記柱状半導体層の幅は前記フィン状半導体層の短い方の幅と同じであることを特徴とする。
　また、本発明の装置の製造方法は、基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に第１の金属膜を形成する第１の工程と、前記第１の工程の後、前記フィン状半導体層上に柱状半導体層を形成する第２の工程と、前記第２の工程の後、前記柱状半導体層の周囲にゲート絶縁膜を形成し、　前記ゲート絶縁膜の周囲に第３の金属からなるゲート電極と前記ゲート電極に接続されたゲート配線とを形成する第３の工程と、前記第３の工程の後、前記柱状半導体層の上部側壁の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の周囲に第２の金属膜を形成する第４の工程と、を有することを特徴とする。
　また、前記第１の工程には、例えば、半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第４の絶縁膜を堆積し、前記第４の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層の周囲と前記第４の絶縁膜の上部に前記第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に前記第１の金属膜を堆積し、前記第１の金属膜をエッチングし、前記フィン状半導体層の周囲にサイドウォール状に残存させ、第５の絶縁膜を堆積し、エッチバックを行い、前記第１の金属膜の上部を露出し、露出した前記第１の金属膜を除去することが含まれる。
　また、前記第２の工程には、例えば、前記フィン状半導体層の周囲に第６の絶縁膜を堆積し、前記第６の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が前記柱状半導体層となるよう前記柱状半導体層を形成することが含まれる。
　また、前記第３の工程には、例えば、前記柱状半導体層の周囲と前記フィン状半導体層の上部に前記ゲート絶縁膜を堆積し、前記ゲート絶縁膜を覆うように前記第３の金属膜を堆積し、前記ゲート配線を形成するための第３のレジストを形成し、前記第３の金属膜をエッチングすることにより前記ゲート配線を形成し、第７の絶縁膜を堆積し、前記第７の絶縁膜をエッチバックし、前記第３の金属膜の上部を露出し、露出した前記第３の金属膜を除去することが含まれる。
　また、前記第４の工程には、例えば、前記柱状半導体層の上部に第８の絶縁膜を堆積し、前記第８の絶縁膜をエッチバックし、前記柱状半導体層の上部を露出し、前記柱状半導体層上部に前記第２の絶縁膜を堆積し、前記第２の絶縁膜を覆うように前記第２の金属膜を堆積し、前記第２の金属膜をエッチングし、前記柱状半導体層上部の周囲にサイドウォール状に残存させることが含まれる
　本発明によれば、トランジスタを金属と半導体との仕事関数差によって形成する構造を持つＳＧＴを提供することができる。
　基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記第１の絶縁膜の周囲に形成された第１の金属膜と、によって、半導体層と第１の金属との仕事関数差によってフィン状半導体層を、ｎ型半導体層もしくはｐ型半導体層として機能させる。例えば、半導体層がシリコン層であり、第１の金属膜の仕事関数が４．０ｅＶから４．２ｅＶの間であれば、フィン状半導体層はｎ型半導体層として機能する。一方、第１の金属膜の仕事関数が５．０ｅＶから５．２ｅＶの間であれば、フィン状半導体層はｐ型半導体層として機能する。
　また、前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、前記第２の絶縁膜の周囲に形成された第２の金属膜と、によって、半導体層と第２の金属との仕事関数差によって柱状半導体層の上部を、ｎ型半導体層もしくはｐ型半導体層として機能させる。例えば、半導体層がシリコン層であり、第２の金属膜の仕事関数が４．０ｅＶから４．２ｅＶの間であれば、柱状半導体層上部はｎ型半導体層として機能する。一方、第２の金属膜の仕事関数が５．０ｅＶから５．２ｅＶの間であれば、柱状半導体層上部はｐ型半導体層として機能する。
　不純物が柱状シリコン内に存在しない状態でトランジスタ動作が可能となる。従って、拡散層を形成するための不純物注入及び高温の熱工程が不要となる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下、本発明の実施形態に係る、ＳＧＴの構造を有する半導体装置を、図１を参照しながら説明する。
　基板１０１上に形成されたフィン状シリコン層１０３と、前記フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０５と、前記第１の絶縁膜１０５の周囲に形成された第１の金属膜１０６と、前記フィン状シリコン層１０３上に形成された柱状シリコン層１１０と、前記柱状シリコン層１１０の周囲に形成されたゲート絶縁膜１１１と、前記ゲート絶縁膜１１１の周囲に形成された第３の金属１１２からなるゲート電極１１２ａと、前記ゲート電極１１２ａに接続されたゲート配線１１２ｂと、前記柱状シリコン層１１０の上部側壁の周囲に形成された第２の絶縁膜１１６と、前記第２の絶縁膜１１６の周囲に形成された第２の金属膜１１７と、を有し、前記柱状シリコン層１１０上部と前記第２の金属膜１１７とが金属配線１２９により接続され、前記フィン状シリコン層上部と前記第１の金属膜１０６とがコンタクト１２２により接続される。
　従って、前記柱状シリコン層１１０上部と前記第２の金属膜１１７には同電位が印加される。柱状シリコン層１１０上部は、第２の金属膜１１７とシリコンとの仕事関数差によってキャリアが誘起されることとなる。
　また、前記フィン状シリコン層１０３上部と前記第１の金属膜１０６には同電位が印加される。フィン状シリコン層１０３上部は、第１の金属膜１０６とシリコンとの仕事関数差によってキャリアが誘起されることとなる。
　前記第１の金属膜１０６と前記第２の金属膜１１７の仕事関数が４．０ｅＶから４．２ｅＶの間であるとき、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、柱状シリコン層１１０上部とフィン状シリコン層１０３上部は、ｎ型シリコンとして機能する。前記第１の金属膜１０６と前記第２の金属膜１１７は、例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
　前記第１の金属膜１０６と前記第２の金属膜１１７の仕事関数が５．０ｅＶから５．２ｅＶの間であるとき、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、柱状シリコン層１１０上部とフィン状シリコン層１０３上部は、ｐ型シリコンとして機能する。前記第１の金属膜１０６と前記第２の金属膜１１７は、例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
　このとき、前記第３の金属１１２の仕事関数は４．２ｅＶから５．０ｅＶの間であると、エンハンスメント型として動作することができる。
　上記により、不純物が柱状シリコン内に存在しない状態でトランジスタ動作が可能となる。従って、拡散層を形成するための不純物注入及び高温の熱工程が不要となる。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図３３を参照して説明する。
　まず、半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第４の絶縁膜を堆積し、前記第４の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層の周囲と前記第４の絶縁膜の上部に第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に第１の金属膜を堆積し、前記第１の金属膜をエッチングし、前記フィン状半導体層の周囲にサイドウォール状に残存させ、第５の絶縁膜を堆積し、エッチバックを行い、前記第１の金属膜の上部を露出し、露出した前記第１の金属膜を除去する第１工程を示す。
　図２に示すように、シリコン基板１０１上にフィン状シリコン層１０３を形成するための第１のレジスト１０２を形成する。この例ではシリコン基板を用いたが、半導体であればシリコン以外の基板でもよい。
　図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図４に示すように、第１のレジスト１０２を除去する。
　図５に示すように、前記フィン状シリコン層１０３の周囲に第４の絶縁膜１０４を堆積する。第４の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図６に示すように、第４の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。
　図７に示すように、前記フィン状シリコン層１０３の周囲と前記第４の絶縁膜１０４の上部に前記第１の絶縁膜１０５を形成する。第１の絶縁膜として熱酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。また、窒化膜、高誘電体膜を用いてもよい。
　図８に示すように、前記第１の絶縁膜１０５の周囲に前記第１の金属膜１０６を堆積する。
　図９に示すように、前記第１の金属膜１０６をエッチングし、前記フィン状シリコン層１０３の周囲にサイドウォール状に残存させる。
　図１０に示すように、第５の絶縁膜１０７を堆積する。第５の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図１１に示すように、第５の絶縁膜１０７をエッチバックし、前記第１の金属膜１０６の上部を露出する。
　図１２に示すように、露出した前記第１の金属膜１０６を除去する。
　以上により、基板１０１上にフィン状シリコン層１０３を形成し、前記フィン状シリコン層１０３の周囲に第１の絶縁膜１０５を形成し、前記第１の絶縁膜１０５の周囲に第１の金属膜１０６を形成する第１の工程が示された。
　次に、フィン状半導体層の周囲に第６の絶縁膜を堆積し、前記第６の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が柱状半導体層となるよう前記柱状半導体層を形成する第２の工程を示す。
　図１３に示すように、前記フィン状シリコン層１０３の周囲に第６の絶縁膜１０８を堆積する。第６の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図１４に示すように、前記第６の絶縁膜１０８をエッチバックし、前記フィン状シリコン層１０３の上部を露出する。
　図１５に示すように、前記フィン状シリコン層１０３に直交するように第２のレジスト１０９を形成する。
　図１６に示すように、前記フィン状シリコン層１０３をエッチングし、柱状シリコン層１１０を形成する。前記フィン状シリコン層１０３と前記第２のレジスト１０９とが直交する部分が前記柱状シリコン層１１０となる。従って、前記柱状シリコン層１１０の幅は前記フィン状シリコン層１０３の幅と同じとなる。
　図１７に示すように、第２のレジスト１０９を除去する。
　以上により、前記フィン状シリコン層１０３上に柱状シリコン層１１０を形成する第２の工程が示された。
　次に、前記柱状半導体層の周囲と前記フィン状半導体層の上部にゲート絶縁膜を堆積し、前記ゲート絶縁膜を覆うように第３の金属膜を堆積し、ゲート配線を形成するための第３のレジストを形成し、前記第３の金属膜をエッチングすることにより前記ゲート配線を形成し、第７の絶縁膜を堆積し、前記第７の絶縁膜をエッチバックし、前記第３の金属膜の上部を露出し、露出した前記第３の金属膜を除去する第３の工程を示す。
　図１８に示すように、第６の絶縁膜１０８をエッチングし、第１の金属膜１０６の上部を露出する。第１の金属膜１０６と第３の金属１１２とを近づけるためである。この工程を省いてもよい。
　図１９に示すように、前記柱状シリコン層１１０の周囲と前記フィン状シリコン層１０３の上部にゲート絶縁膜１１１を堆積する。ゲート絶縁膜１１１は、酸化膜、酸窒化膜、高誘電体膜といった、半導体工程に用いられるものであればよい。
　図２０に示すように、前記ゲート絶縁膜１１１を覆うように第３の金属膜１１２を堆積する。第３の金属膜１１２は、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよい。このとき、前記第３の金属１１２の仕事関数は４．２ｅＶから５．０ｅＶの間であると、エンハンスメント型として動作することができる。
　図２１に示すように、ゲート配線１１２ｂを形成するための第３のレジスト１１３を形成する。
　図２２に示すように、前記第３の金属膜１１２をエッチングすることによりゲート配線１１２ｂを形成する。
　図２３に示すように、第３のレジスト１１３を除去する。
　図２４に示すように、第７の絶縁膜１１４を堆積する。第７の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図２５に示すように、前記第７の絶縁膜１１４をエッチバックし、前記第３の金属膜１１２の上部を露出する。
　図２６に示すように、露出した前記第３の金属膜１１２を除去し、ゲート電極１１２ａを形成する。
　以上により、柱状シリコン層１１０の周囲にゲート絶縁膜１１１を形成し、ゲート絶縁膜１１１の周囲に第３の金属１１２からなるゲート電極１１２ａとゲート電極１１２ａに接続されたゲート配線１１２ｂとを形成する第３の工程が示された。
　次に、前記柱状半導体層の上部に第８の絶縁膜を堆積し、前記第８の絶縁膜をエッチバックし、前記柱状半導体層の上部を露出し、前記柱状半導体層上部に第２の絶縁膜を堆積し、前記第２の絶縁膜を覆うように第２の金属膜を堆積し、前記第２の金属膜をエッチングし、前記柱状半導体層上部の周囲にサイドウォール状に残存させる第４の工程を示す。
　図２７に示すように、前記柱状シリコン層の上部に第８の絶縁膜１１５を堆積する。第８の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図２８に示すように、前記第８の絶縁膜１１５をエッチバックし、前記柱状シリコン層１１０の上部を露出する。ゲート絶縁膜１１１が十分薄い場合には、図２７、図２８の工程を省いてもよい。
　図２９に示すように、前記柱状シリコン層１１０上部に第２の絶縁膜１１６を堆積する。第２の絶縁膜は堆積により形成される膜が好ましい。第２の金属膜１１７とゲート電極１１２ａとが絶縁されるからである。
　図３０に示すように、前記第２の絶縁膜１１６を覆うように第２の金属膜１１７を堆積する。
　図３１に示すように、前記第２の金属膜１１７をエッチングし、柱状シリコン層１１０上部の周囲にサイドウォール状に残存させる。
　以上により、前記柱状シリコン層１１０の上部側壁の周囲に第２の絶縁膜１１６を形成し、第２の絶縁膜１１６の周囲に第２の金属膜１１７を形成する第４の工程が示された。
　次に、図３２に示すように、第９の絶縁膜１１８を堆積する。
　図３３に示すように、コンタクト孔１２０、１２１を形成するための第４のレジスト１１９を形成する。
　図３４に示すように、絶縁膜をエッチングし、コンタクト孔１２０、１２１を形成する。
　図３５に示すように、第４のレジスト１１９を除去する。
　図３６に示すように、金属１２４を堆積する。このとき、コンタクト１２２、１２３が形成される。前記柱状シリコン層１１０上部と前記第２の金属膜１１７とが金属配線１２４により接続され、前記フィン状シリコン層上部と前記第１の金属膜１０６とがコンタクト１２２により接続される。
　図３７に示すように、金属配線１２８、１２９、１３０を形成するための第５のレジスト１２５、１２６、１２７を形成する。
　図３８に示すように、金属１２４をエッチングし、金属配線１２８、１２９、１３０を形成する。
　図３９に示すように、第５のレジスト１２５、１２６、１２７を除去する。
　以上により、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程が示された。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第４の絶縁膜
１０５．第１の絶縁膜
１０６．第１の金属膜
１０７．第５の絶縁膜
１０８．第６の絶縁膜
１０９．第２のレジスト
１１０．柱状シリコン層
１１１．ゲート絶縁膜
１１２．第３の金属
１１２ａ．ゲート電極
１１２ｂ．ゲート配線
１１３．第３のレジスト
１１４．第７の絶縁膜
１１５．第８の絶縁膜
１１６．第２の絶縁膜
１１７．第２の金属膜
１１８．第９の絶縁膜
１１９．第４のレジスト
１２０．コンタクト孔
１２１．コンタクト孔
１２２．コンタクト
１２３．コンタクト
１２４．金属
１２５．第５のレジスト
１２６．第５のレジスト
１２７．第５のレジスト
１２８．金属配線
１２９．金属配線
１３０．金属配線

Claims (10)

  1. 　基板上に形成されたフィン状半導体層と、
    　前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
    　前記第１の絶縁膜の周囲に形成された第１の金属膜と、
    　前記フィン状半導体層上に形成された柱状半導体層と、
    　前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された第３の金属からなるゲート電極と、
    　前記ゲート電極に接続されたゲート配線と、
    　前記柱状半導体層の上部側壁の周囲に形成された第２の絶縁膜と、
    　前記第２の絶縁膜の周囲に形成された第２の金属膜と、
    　を有し、
    　前記柱状半導体層上部と前記第２の金属膜とが接続され、
    　前記フィン状半導体層上部と前記第１の金属膜とが接続されることを特徴とする半導体装置。
  2. 　前記半導体層がシリコンであることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１の金属膜と第２の金属膜の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第１の金属膜と第２の金属膜の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項３に記載の半導体装置。
  5. 　前記柱状半導体層の幅は前記フィン状半導体層の短い方の幅と同じであることを特徴とする請求項１に記載の半導体装置。
  6. 　基板上にフィン状半導体層を形成し、
    　前記フィン状半導体層の周囲に第１の絶縁膜を形成し、
    　前記第１の絶縁膜の周囲に第１の金属膜を形成する第１の工程と、
    　前記第１の工程の後、
    　前記フィン状半導体層上に柱状半導体層を形成する第２の工程と、
    　前記第２の工程の後、
    　前記柱状半導体層の周囲にゲート絶縁膜を形成し、
    　前記ゲート絶縁膜の周囲に第３の金属からなるゲート電極と前記ゲート電極に接続されたゲート配線とを形成する第３の工程と、
    　前記第３の工程の後、前記柱状半導体層の上部側壁の周囲に第２の絶縁膜を形成し、
    　前記第２の絶縁膜の周囲に第２の金属膜を形成する第４の工程とを有することを特徴とする半導体装置の製造方法。
  7. 　前記第１の工程は、
    　半導体基板上にフィン状半導体層を形成するための第１のレジストを形成し、半導体基板をエッチングし、前記フィン状半導体層を形成し、前記第１のレジストを除去し、前記フィン状半導体層の周囲に第４の絶縁膜を堆積し、前記第４の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層の周囲と前記第４の絶縁膜の上部に前記第１の絶縁膜を形成し、前記第１の絶縁膜の周囲に前記第１の金属膜を堆積し、前記第１の金属膜をエッチングし、前記フィン状半導体層の周囲にサイドウォール状に残存させ、第５の絶縁膜を堆積し、エッチバックを行い、前記第１の金属膜の上部を露出し、露出した前記第１の金属膜を除去することを含むことを特徴とする、請求項６に記載の半導体装置の製造方法。
  8. 　前記第２の工程は、
    　前記フィン状半導体層の周囲に第６の絶縁膜を堆積し、前記第６の絶縁膜をエッチバックし、前記フィン状半導体層の上部を露出し、前記フィン状半導体層に直交するように第２のレジストを形成し、前記フィン状半導体層をエッチングし、前記第２のレジストを除去することにより、前記フィン状半導体層と前記第２のレジストとが直交する部分が前記柱状半導体層となるよう前記柱状半導体層を形成することを含むことを特徴とする、請求項６又は７に記載の半導体装置の製造方法。
  9. 　前記第３の工程は、
    　前記柱状半導体層の周囲と前記フィン状半導体層の上部に前記ゲート絶縁膜を堆積し、前記ゲート絶縁膜を覆うように前記第３の金属膜を堆積し、前記ゲート配線を形成するための第３のレジストを形成し、前記第３の金属膜をエッチングすることにより前記ゲート配線を形成し、第７の絶縁膜を堆積し、前記第７の絶縁膜をエッチバックし、前記第３の金属膜の上部を露出し、露出した前記第３の金属膜を除去することを含むことを特徴とする、請求項６乃至８のうちいずれか１項に記載の半導体装置の製造方法。
  10. 　前記第４の工程は、
    　前記柱状半導体層の上部に第８の絶縁膜を堆積し、前記第８の絶縁膜をエッチバックし、前記柱状半導体層の上部を露出し、前記柱状半導体層上部に前記第２の絶縁膜を堆積し、前記第２の絶縁膜を覆うように前記第２の金属膜を堆積し、前記第２の金属膜をエッチングし、前記柱状半導体層上部の周囲にサイドウォール状に残存させることを含むことを特徴とする、請求項６乃至９のうちいずれか１項に記載の半導体装置の製造方法。
PCT/JP2013/061247 2013-04-16 2013-04-16 半導体装置の製造方法、及び、半導体装置 WO2014170949A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014521765A JP5654184B1 (ja) 2013-04-16 2013-04-16 半導体装置の製造方法、及び、半導体装置
PCT/JP2013/061247 WO2014170949A1 (ja) 2013-04-16 2013-04-16 半導体装置の製造方法、及び、半導体装置
US14/753,774 US9768294B2 (en) 2013-04-16 2015-06-29 Method for producing semiconductor device and semiconductor device
US15/672,533 US10056483B2 (en) 2013-04-16 2017-08-09 Method for producing a semiconductor device including semiconductor pillar and fin
US15/672,543 US10002963B2 (en) 2013-04-16 2017-08-09 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/061247 WO2014170949A1 (ja) 2013-04-16 2013-04-16 半導体装置の製造方法、及び、半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/753,774 Continuation US9768294B2 (en) 2013-04-16 2015-06-29 Method for producing semiconductor device and semiconductor device

Publications (1)

Publication Number Publication Date
WO2014170949A1 true WO2014170949A1 (ja) 2014-10-23

Family

ID=51730922

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/061247 WO2014170949A1 (ja) 2013-04-16 2013-04-16 半導体装置の製造方法、及び、半導体装置

Country Status (3)

Country Link
US (3) US9768294B2 (ja)
JP (1) JP5654184B1 (ja)
WO (1) WO2014170949A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024376B2 (en) * 2013-01-25 2015-05-05 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with dielectrically-isolated work-function metal electrodes surrounding the semiconductor pillar
JP5654184B1 (ja) * 2013-04-16 2015-01-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5798276B1 (ja) * 2014-06-16 2015-10-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
US10269915B2 (en) * 2017-04-24 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical MOS transistor and fabricating method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111469A (ja) * 1990-08-31 1992-04-13 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタ回路
JP2002050770A (ja) * 2000-06-15 2002-02-15 Se Bin サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法
JP2010251678A (ja) * 2009-04-20 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置の製造方法
JP2012004473A (ja) * 2010-06-21 2012-01-05 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP3057661B2 (ja) 1988-09-06 2000-07-04 株式会社東芝 半導体装置
JP2950558B2 (ja) 1989-11-01 1999-09-20 株式会社東芝 半導体装置
US5124769A (en) 1990-03-02 1992-06-23 Nippon Telegraph And Telephone Corporation Thin film transistor
US5874760A (en) 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
JPH11297984A (ja) 1998-04-07 1999-10-29 Seiko Epson Corp Ｌｄｄ型ｍｏｓトランジスタの構造および形成方法
US6891234B1 (en) 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
JP4108537B2 (ja) 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
JP2005268418A (ja) * 2004-03-17 2005-09-29 Fujio Masuoka 半導体記憶装置及びその製造方法
KR100739532B1 (ko) 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
US8759178B2 (en) * 2011-11-09 2014-06-24 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8735971B2 (en) * 2011-12-02 2014-05-27 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9117690B2 (en) * 2011-12-02 2015-08-25 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
JP5654184B1 (ja) * 2013-04-16 2015-01-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111469A (ja) * 1990-08-31 1992-04-13 Nippon Telegr & Teleph Corp <Ntt> 薄膜トランジスタ回路
JP2002050770A (ja) * 2000-06-15 2002-02-15 Se Bin サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法
JP2010251678A (ja) * 2009-04-20 2010-11-04 Unisantis Electronics Japan Ltd 半導体装置の製造方法
JP2012004473A (ja) * 2010-06-21 2012-01-05 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
JP5654184B1 (ja) 2015-01-14
US20170338339A1 (en) 2017-11-23
US10002963B2 (en) 2018-06-19
US9768294B2 (en) 2017-09-19
JPWO2014170949A1 (ja) 2017-02-16
US20150303301A1 (en) 2015-10-22
US20170338340A1 (en) 2017-11-23
US10056483B2 (en) 2018-08-21

Similar Documents

Publication Publication Date Title
JP5731073B1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2014024266A1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2016009473A1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2015019444A1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2015125205A1 (ja) 半導体装置の製造方法、及び、半導体装置
US10002963B2 (en) Semiconductor device
JP5902868B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5596245B1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2014203303A1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2014199433A1 (ja) 半導体装置の製造方法、及び、半導体装置
JP5833214B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5740535B1 (ja) 半導体装置の製造方法、及び、半導体装置
WO2015193939A1 (ja) 半導体装置の製造方法、及び、半導体装置
JP6368836B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6159777B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5646116B1 (ja) 半導体装置の製造方法、及び、半導体装置
JP6080989B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5869166B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6326437B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP5890053B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP6055883B2 (ja) 半導体装置の製造方法、及び、半導体装置
JP2016105500A (ja) 半導体装置の製造方法、及び、半導体装置
JP2014207486A (ja) 半導体装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2014521765

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13882364

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13882364

Country of ref document: EP

Kind code of ref document: A1