CN110366775B - 柱状半导体装置的制造方法 - Google Patents

Abstract

柱状半导体装置的制造方法包括如下工序：形成包围在Si柱6b上通过外延结晶生长而形成的P+层38a、N+层38b、8c的侧面的圆带状的SiO2层及在包围所述SiO2层的外周部形成AlO层51，以所述AlO层51为掩模，对圆带状的SiO2层进行蚀刻而形成圆带状的接触孔，在所述接触孔埋入W层52c、52d、52e，由此形成圆带状的W层52c、52d、52e(包括缓冲导体层)，所述圆带状的W层52c、52d、52e(包括缓冲导体层)与P+层38a、N+层38b、8c的顶部的侧面相接且在俯视时为等宽度。

Description

柱状半导体装置的制造方法

本申请主张基于2016年12月28日提出申请的国际申请PCT/JP2016/089129号的优先权。成为本申请的基础的专利申请的公开内容通过参照而整体包含于本申请中。

技术领域

本发明是涉及一种柱状半导体装置的制造方法。

背景技术

近年来，在大规模集成电路(Large Scale Integration，LSI)中使用三维结构晶体管。其中，作为柱状半导体装置的环绕式栅极晶体管(Surrounding Gate Transistor，SGT)作为提供高集成的半导体装置的半导体元件受到关注。另外，要求具有SGT的半导体装置的进一步高集成化、高性能化。

在通常的平面(planar)型金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管中，沟道在沿半导体基板的上表面的水平方向上延伸。相对于此，SGT的沟道在相对于半导体基板的上表面垂直的方向上延伸(例如，参照专利文献1、非专利文献1)。因此，与平面型MOS晶体管相比，SGT可实现半导体装置的高密度化。

在图10中示出N沟道SGT的示意结构图。在具有P型或i型(本征型)的导电型的Si柱200(以下将硅半导体柱称为“Si柱”)内的上下位置，形成有当一者成为源极时，另一者成为漏极的N⁺层101a、101b(以下将以高浓度包含施体杂质的半导体区域称为“N⁺层”)。所述成为源极、漏极的N⁺层101a、101b间的Si柱200的部分成为沟道区域202。以包围所述沟道区域202的方式形成栅极绝缘层203。以包围所述栅极绝缘层203的方式形成栅极导体层104。在SGT中，成为源极、漏极的N⁺层101a、101b、沟道区域202、栅极绝缘层203、栅极导体层104整体呈柱状形成。因此，在俯视时，SGT的占有面积相当于平面型MOS晶体管的单一的源极或漏极N⁺层的占有面积。因此，与具有平面型MOS晶体管的电路芯片相比，具有SGT的电路芯片可实现芯片尺寸的进一步缩小化。

在图10所示的SGT中，要求成为源极、漏极的N⁺层101a、101b的低电阻化。通过N⁺层101a、101b的低电阻化，可实现使用SGT的电路的低功耗化、高速化。

现有技术文献

专利文献

专利文献1：日本专利特开平2-188966号公报

非专利文献

非专利文献1：高户博(Hiroshi Takato)、须之内一正(Kazumasa Sunouchi)、冈部直子(Naoko Okabe)、仁田山晃宽(Akihiro Nitayama)、稗田克彦(Katsuhiko Hieda)、堀口文男(Fumio Horiguchi)及(and)舛冈富士雄(Fujio Masuoka)：“IEEE会刊：电子器件(IEEETransaction on Electron Devices)”,Vol.38,No.3,pp.573-578(1991)

非专利文献2：柴田直(Tadashi Shibata)、神山进(Susumu Kohyama)及(and)井塚久胜(Hisakazu Iizuka)：“用于高密度金属氧化物半导体大规模集成电路的新的场隔离技术(A New Field Isolation Technology for High Density MOS LSI)”、“日本应用物理学杂志(Japanese Journal of Applied Physics)”,Vol.18,pp.263-267(1979)

非专利文献3：T.森本(T.Morimoto)、T.大黑(T.Ohguro)、H.佐佐木(H.Sasaki)、M.S.桃濑(M.S.Momose)、T.饭沼(T.Iinuma)、I.国岛(I.Kunishima)、K.须黑(K.Suguro)、I.(I.Katakabe)、H.中岛(H.Nakajima)、M.土明(M.Tsuchiaki)、M.大野(M.Ono)、Y.胜俣(Y.Katsumata)及(and)H.岩井(H.Iwai)：“用于高速深亚微米逻辑互补金属氧化物半导体超大规模集成电路的自对准单镍硅化物技术(Self-Aligned Nickel-Mono-SilicideTechnology for High-Speed Deep Submicrometer Logic CMOS ULSI)”、“IEEE会刊：电子器件(IEEE Transaction on Electron Devices)”,Vol.42,No.5,pp.915-922(1995)

发明内容

发明所要解决的问题

要求实现柱状半导体装置的高密度化、低功耗化、高速化。

解决问题的技术手段

本发明的第一观点的柱状半导体装置的制造方法包括：

在基板上形成沿垂直方向延伸的第一半导体柱的工序；

形成包围所述第一半导体柱的外周的第一栅极绝缘层的工序；

形成包围所述第一栅极绝缘层的第一栅极导体层的工序；

在垂直方向上，在所述第一栅极绝缘层的下端形成第一杂质区域的工序，所述第一杂质区域与其上端位置所具有的所述第一半导体柱的内部或所述第一半导体柱的侧面相接；

在所述垂直方向上，形成在所述第一栅极导体层的上端以上且所述第一半导体柱的顶部以下的高度具有上表面位置的第一绝缘层的工序；

包围在较所述第一绝缘层的上表面更靠上方处露出的所述第一半导体柱的上部的侧面而形成第一材料层的工序；

以所述第一材料层为掩模，对所述第一半导体柱的顶部进行蚀刻而形成凹部的工序；

在所述凹部使包含施体杂质或受体杂质的第二杂质区域外延结晶生长并加以形成的工序；

去除所述第一材料层的工序；

形成包围较所述第一绝缘层更靠上部的所述第二杂质区域的侧面的第二材料层的工序；

在所述第二材料层的外周部形成第三材料层的工序；

以所述第三材料层与所述第二杂质区域为蚀刻掩模，对所述第二材料层进行蚀刻而形成以所述第一绝缘层为底部的第一接触孔的工序；以及

在所述第一接触孔埋入由单层或多层构成的具有导电性的第一导体材料层的工序。

进而优选为包括：

将所述第二杂质区域的上表面位置形成得低于所述第二材料层的上表面位置的工序；以及

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面与上表面，从而形成由单层或多层构成的具有导电性的第二导体材料层的工序。

进而优选为包括：

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面、上表面及所述第三材料层的上表面，从而形成由单层或多层构成的具有导电性的第三导体材料层的工序；

以使所述第三导体材料层的上表面位置成为所述第二材料层的上表面位置的方式进行研磨的工序；以及

与所述第三导体材料层连接而形成第一布线导体层的工序。

进而优选为包括：

在所述第二导体材料层上，通过选择生长而形成第四导体材料层的工序。

进而优选为包括：

通过选择生长而形成所述第二导体材料层的工序。

进而优选为包括：

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面与上表面，从而形成上表面位置高于所述第三材料层的上表面且由单层或多层构成的具有导电性的第五导体材料层的工序；以及

在所述第五导体材料层上形成第二布线导体层的工序。

进而优选为包括：

形成包围所述第一栅极导体层的第二绝缘层的工序；

在所述第一半导体柱的下方形成贯穿所述第二绝缘层、所述栅极导体层及所述栅极绝缘层的开口部的工序；

形成面向所述开口部且覆盖所述栅极导体层的端面的第三绝缘层的工序；以及

通过选择外延结晶生长而形成所述第一杂质区域的工序，所述第一杂质区域与所述开口部的所述第一半导体柱的侧面相接而沿水平方向延伸且包含施体杂质或受体杂质。

进而优选为还包括：

在俯视时，以使所述第一杂质区域的外周较所述第二绝缘层的外周更靠外侧的方式形成所述第一杂质区域的工序。

进而优选为：

所述第一杂质区域与所述第二杂质区域的一者或两者由与构成所述第一半导体柱的半导体母体不同的半导体母体形成。

进而优选为还包括：

在所述基板上与所述第一半导体柱邻接竖立的第二半导体柱、包围所述第二半导体柱的外周的第二栅极绝缘层、包围所述第二栅极绝缘层的第二栅极导体层；

在所述第二半导体柱上，使用与所述第二杂质区域相同的工序，将施体杂质或受体杂质包含在内进行外延结晶生长而形成第三杂质区域的工序；

形成位于所述第一半导体柱的下方且与所述第一半导体柱内或侧面相连的第四杂质区域的工序；

形成位于所述第二半导体柱的下方且与所述第二半导体柱内或侧面相连的第五杂质区域的工序；

提供包含第二布线导体层、第三布线导体层及第四布线导体层的层叠结构体的工序，所述第二布线导体层、第三布线导体层及第四布线导体层分别与选自所述第一栅极导体层、所述第二栅极导体层、所述第一杂质区域、所述第三杂质区域、所述第四杂质区域及所述第五杂质区域中的不同的部位连接，在所述基板上水平延伸，在俯视时相互至少部分重叠，且自上至下依序存在；

自所述第三材料层的上表面至所述第四布线导体层的上表面或内部连续形成贯穿所述第二布线导体层及所述第三布线导体层的第二接触孔的工序；

在露出于所述第二接触孔的所述第三布线导体层的侧面形成第一管状绝缘层的工序；

充满所述第二接触孔而形成具有导电性的第六导体材料层的工序；

使所述第六导体材料层的上部的侧面露出的工序；

形成所述第二材料层的工序包括包围所述第六导体材料层的侧面而形成第四材料层的工序，

形成所述第三材料层的工序包括包围所述第四材料层而形成第五材料层的工序，而且，

以所述第五材料层为蚀刻掩模，对所述第四材料层进行蚀刻而形成与所述第二布线导体层的上表面相连的第三接触孔的工序；以及

在所述第三接触孔形成具有导电性的第七导体材料层的工序。

进而优选为还包括：

形成第四接触孔的工序，所述第四接触孔在俯视时位于所述第一接触孔、所述第二接触孔、所述第三接触孔的位置以外，与所述第一栅极导体层、所述第二栅极导体层、所述第四杂质区域、所述第五杂质区域的任一者连接且与沿水平方向延伸的第五布线导体层相连，并且自所述第三材料层的表面向下方延伸；以及

将第八导体材料层充满所述第四接触孔的工序。

进而优选为：

在俯视时，面向所述第二接触孔的所述第三布线导体层的侧面形成为较所述第二布线导体层的侧面更靠外侧。

进而优选为：

所述第一材料层在俯视时包围所述半导体柱的上部而形成。

本发明的第二观点的柱状半导体装置的制造方法包括：

在基板上形成沿垂直方向延伸的第一半导体柱的工序；

形成包围所述第一半导体柱的外周的第一栅极绝缘层的工序；

形成包围所述第一栅极绝缘层的第一栅极导体层的工序；

在相对于所述基板的垂直方向上，在所述第一栅极绝缘层的下端形成第一杂质区域的工序，所述第一杂质区域与其上端位置所具有的所述第一半导体柱的内部或所述第一半导体柱的侧面相接；

在所述垂直方向上，形成在所述第一栅极导体层的上端以上且所述第一半导体柱的顶部以下的高度具有上表面位置的第一绝缘层的工序；

在俯视时，以等宽度包围在较所述第一绝缘层的上表面更靠上方处露出的所述第一半导体柱的上部的侧面而形成第一材料层的工序；

包围所述第一材料层而形成第二材料层的工序；

以所述第一材料层与所述第二材料层为掩模，对所述半导体柱的顶部进行蚀刻而形成凹部的工序；

在所述凹部使包含施体杂质或受体杂质的第一杂质区域外延结晶生长并加以形成的工序；

对所述第一材料层进行蚀刻而形成位于所述第二材料层与所述第二杂质区域之间且以所述第一绝缘层为底部的第一接触孔的工序；以及

在所述第一接触孔埋入由单层或多层构成的具有导电性的第一导体材料层的工序。

进而优选为包括：

将所述第二杂质区域的上表面位置形成得低于所述第一材料层的上表面位置的工序；以及

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面与上表面，从而形成由单层或多层构成的具有导电性的第二导体材料层的工序。

进而优选为包括：

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面、上表面及所述第二材料层的上表面，从而形成由单层或多层构成的具有导电性的第三导体材料层的工序；

以使所述第三导体材料层的上表面位置成为所述第二材料层的上表面位置的方式进行研磨的工序；以及

与所述第三导体材料层连接而形成第一布线导体层的工序。

进而优选为包括：

在所述第二导体材料层上，通过选择生长而形成第四导体材料层的工序。

进而优选为包括：

通过选择生长而形成所述第二导体材料层的工序。

进而优选为包括：

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面与上表面，从而形成上表面位置高于所述第二材料层的上表面且由单层或多层构成的具有导电性的第五导体材料层的工序；以及

在所述第五导体材料层上形成第二布线导体层的工序。

进而优选为包括：

形成包围所述第一栅极导体层的第二绝缘层的工序；

在所述第一半导体柱的下方形成贯穿所述第二绝缘层、所述栅极导体层及所述栅极绝缘层的开口部的工序；

形成面向所述开口部且覆盖所述栅极导体层的端面的第三绝缘层的工序；以及

通过选择外延结晶生长而形成第一杂质区域的工序，所述第一杂质区域与所述开口部的所述第一半导体柱的侧面相接而沿水平方向延伸且包含施体杂质或受体杂质。

进而优选为包括：

在俯视时，以使所述第一杂质区域的外周较所述第二绝缘层的外周更靠外侧的方式形成所述第一杂质区域的工序。

进而优选为：

所述第一杂质区域与所述第二杂质区域的一者或两者由与构成所述第一半导体柱的半导体母体不同的半导体母体形成。

进而优选为还包括：

在所述基板上与所述第一半导体柱邻接竖立的第二半导体柱、包围所述第二半导体柱的外周的第二栅极绝缘层、包围所述第二栅极绝缘层的第二栅极导体层；

在所述第二半导体柱上，使用与所述第二杂质区域相同的工序，将施体杂质或受体杂质包含在内进行外延结晶生长而形成第三杂质区域的工序；

形成位于所述第一半导体柱的下方且与所述第一半导体柱内或侧面相连的第四杂质区域的工序；

形成位于所述第二半导体柱的下方且与所述第二半导体柱内或侧面相连的第五杂质区域的工序；

提供包含第二布线导体层、第三布线导体层及第四布线导体层的层叠结构体的工序，所述第二布线导体层、第三布线导体层及第四布线导体层分别与选自所述第一栅极导体层、所述第二栅极导体层、所述第一杂质区域、所述第三杂质区域、所述第四杂质区域及所述第五杂质区域中的不同的部位连接，在所述基板上水平延伸，在俯视时相互至少部分重叠，且自上至下依序存在；

自所述第二材料层的上表面至所述第四布线导体层的上表面或内部连续形成贯穿所述第二布线导体层及所述第三布线导体层的第二接触孔的工序；

在露出于所述第二接触孔的所述第三布线导体层的侧面形成第一管状绝缘层的工序；

充满所述第二接触孔而形成具有导电性的第六导体材料层的工序；

使所述第六导体材料层的上部的侧面露出的工序；

形成所述第一材料层的工序包括包围所述第六导体材料层的侧面而形成第三材料层的工序，

形成所述第二材料层的工序包括包围所述第三材料层而形成第四材料层的工序，而且，

以所述第四材料层为蚀刻掩模，对所述第三材料层进行蚀刻而形成与所述第二布线导体层和所述第六导体材料层的上表面相连的第三接触孔的工序；以及

在所述第三接触孔形成具有导电性的第七导体材料层的工序。

进而优选为还包括：

形成第四接触孔的工序，所述第四接触孔在俯视时位于所述第一接触孔、所述第二接触孔、所述第三接触孔的位置以外，与所述第一栅极导体层、所述第二栅极导体层、所述第四杂质区域、所述第五杂质区域的任一者连接且与沿水平方向延伸的第五布线导体层相连，并且自所述第二材料层的表面向下方延伸；以及

将第八导体材料层充满所述第四接触孔的工序。

进而优选为：

在俯视时，面向所述第二接触孔的所述第三布线导体层的侧面形成为较所述第二布线导体层的侧面更靠外侧。

发明的效果

根据本发明，实现高密度化、低功耗化、高速化的柱状半导体装置。

附图说明

图1A是用以对本发明的第一实施方式的具有SGT的柱状半导体装置进行说明的静态随机存取存储器(Static Random Access Memory，SRAM)单元电路图。

图1B是用以对第一实施方式的具有SGT的柱状半导体装置进行说明的SRAM单元示意结构图。

图2A(a)至图2A(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2B(a)至图2B(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2C(a)至图2C(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2D(a)至图2D(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2E(a)至图2E(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2F(a)至图2F(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2G(a)至图2G(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2H(a)至图2H(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2I(a)至图2I(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2J(a)至图2J(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2K(a)至图2K(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2L(a)至图2L(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2M(a)至图2M(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2N(a)至图2N(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2O(a)至图2O(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2P(a)至图2P(d)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2Q(a)至图2Q(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2R(a)至图2R(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2S(a)至图2S(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2T(a)至图2T(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2U(a)至图2U(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2V(a)至图2V(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2W(a)至图2W(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2X(a)至图2X(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2Y(a)至图2Y(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图2Z(a)至图2Z(e)是用以对第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图3A(a)至图3A(d)是用以对本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图3B(a)至图3B(d)是用以对第二实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图3C(a)至图3C(d)是用以对第二实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图4A(a)至图4A(d)是用以对本发明的第三实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图4B(a)至图4B(d)是用以对第三实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图5(a)至图5(d)是用以对本发明的第四实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图6(a)至图6(d)是用以对本发明的第五实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图7A(a)至图7A(c)是用以对本发明的第六实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图7B(a)至图7B(c)是用以对第六实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图8(a)至图8(c)是用以对本发明的第七实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图9A(a)至图9A(d)是用以对本发明的第八实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图9B(a)至图9B(d)是用以对第八实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图9C(a)至图9C(d)是用以对第八实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图9D(a)至图9D(d)是用以对第八实施方式的具有SGT的柱状半导体装置的制造方法进行说明的平面图与剖面结构图。

图10是表示现有例的SGT的示意结构图。

[符号说明]

Pc1、Pc2：P沟道型SGT

Nc1、Nc2：N沟道型SGT

SN1、SN2：选择N沟道型SGT

BLt：位线端子

BLRt：反转位线端子

WLt：字线端子

Vss：接地端子

Vdd：电源端子

C1、C2：电路区域

Gp1、Gp2、Gn1、Gn2、Gs1、Gs2：栅极

1：SiO₂层基板

2、2a1、2a2、2a3、2b1、2b2、2b3、4、4a、4b、4c：i层

Ns1、Ns2、Ss1、Ss2：源极N⁺层

Nd1、Nd2、Sd1、Sd2：漏极N⁺层

8b、8c、8bb、8cc、31b、31c、33b、33c、38b、38c、38B、38C、101a、101b、116b、116c：N⁺层

8a、8aa、31a、33a、38a、38A、96、96a、105、116a：P⁺层

Ox1、Ox2、Ox3、3、3a、3b、3c、5、5a、5b、5c、7a、7b、7c、10、14、14a、14b、14c、14d、23a、23b、23aa、23bb、35b、35d、37、41a、41b、46a、46b、46c、46d、46e、54、56、58、90、93、93a、101、111a、111b、111c、111d、111e：SiO₂层

35e、35f、113a、113b：SiN/SiO₂层

SP1、SP2、SP3、6a、6b、6c、85、200：Si柱

11、11a、11b、11c、11d、91、91a：HfO₂层

12、12a、12b、18a、18b、18c、18d、18e、92、92a：TiN层

15、35a、35c、89、102：SiN层

51、71、103、110：AlO层

16、27、37a、37b、114a、114b：抗蚀剂层

20a、20b、20c、20d、20e、20f：TiO层

21a、21b：Ni层

22a、22b：P型多晶Si层

26a、26b：N⁺型多晶Si层

25a、25b、25c：空间

19a、19b、19c、94：开口部

38AA、38BB、38CC：凹部

28a、28b、28aa、28bb、30a、30b、30c、32a、32b、32c、36a、36b、62a、67a、67b、67c、67d、67e：NiSi层

40a、40b、50a、50b、50c、50d、50e、50aa、50bb、55a、55b、55c、55d、57、60a、60b、108a、108b：接触孔

43a、43b、52a、52b、52c、52d、52e、72a、72b、72c、73a、73b、76a、76b、76c、77a、77b、78a、78b、78c、79a、79b、82a、82b、82c、82d、82e、98、100、106：W层

74a、74b、74c、75a、75b、81a、81b、81c、81d、81e：缓冲导体层

86：P层

87：N层

95：绝缘层

VDD：电源布线金属层

VSS：接地布线金属层

WL：字线布线金属层

BL：位线布线金属层

BLR：反转位线布线金属层

M1、M2、MG：布线金属层

Pd1、Pd2：漏极P⁺层

Ps1、Ps2：源极P⁺层

104：栅极导体层

115a、115b、115c：凹部

202：沟道区域

203：栅极绝缘层

具体实施方式

以下，一面参照附图，一面对本发明的实施方式的柱状半导体装置的制造方法进行说明。

(第一实施方式)

以下，一面参照图1A、图1B、图2A(a)～图2Z(e)，一面对本发明的第一实施方式的具有SGT的柱状半导体装置的制造方法进行说明。

在图1A中示出作为本实施方式的柱状半导体装置的使用SGT的SRAM单元结构的等效电路图。本SRAM单元电路包含两个逆变器电路。一个逆变器电路包含作为负载晶体管的P沟道型SGT_Pc1与作为驱动晶体管的N沟道型SGT_Nc1。另一个逆变器电路包含作为负载晶体管的P沟道型SGT_Pc2与作为驱动晶体管的N沟道型SGT_Nc2。将P沟道型SGT_Pc1的栅极、N沟道型SGT_Nc1的栅极、P沟道型SGT_Pc2的漏极及N沟道型SGT_Nc2的漏极连接。将P沟道型SGT_Pc2的栅极、N沟道型SGT_Nc2的栅极、P沟道型SGT_Pc1的漏极及N沟道型SGT_Nc1的漏极连接。

如图1A所示，P沟道型SGT_Pc1、Pc2的源极与电源端子Vdd连接。而且，N沟道型SGT_Nc1、Nc2的源极与接地端子Vss连接。选择N沟道型SGT_SN1、SN2配置于两个逆变器电路的两侧。选择N沟道型SGT_SN1、SN2的栅极与字线端子WLt连接。选择N沟道型SGT_SN1的源极、漏极与位线端子BLt和N沟道型SGT_Nc1、P沟道型SGT_Pc1的漏极连接。选择N沟道型SGT_SN2的源极、漏极与反转位线端子BLRt和N沟道型SGT_Nc2、P沟道型SGT_Pc2的漏极连接。如上所述，本实施方式的具有SRAM单元的电路(以下称为“SRAM单元电路”)包括包含两个P沟道型SGT_Pc1、Pc2与四个N沟道型SGT_Nc1、Nc2、SN1、SN2的合计六个SGT。而且，所述SRAM单元电路包含电路区域C1与电路区域C2，所述电路区域C1包含P沟道型SGT_Pc1、N沟道型SGT_Nc1、SN1，所述电路区域C2包含P沟道型SGT_Pc2、N沟道型SGT_Nc2、SN2。

在图1B中示出第一实施方式的SRAM单元电路的示意结构图。所述SRAM单元电路包含三个Si柱SP1、SP2、SP3。现有的在一个Si柱上形成有一个SGT的SRAM单元中，为了形成一个SRAM单元，必须在基板上形成六个Si柱，相对于此，在图1B所示的SRAM单元中，SRAM单元由三个Si柱形成。由此，实现电路的高集成化。

在Si柱SP1中，在上部形成有图1A中的P沟道型SGT_Pc1，在下部形成有P沟道型SGT_Pc2。P沟道型SGT_Pc1、Pc2被位于Si柱SP1的中间的SiO₂层Ox1分离。P沟道型SGT_Pc1由作为沟道的Si柱SP1的一部分、包围所述Si柱SP1的一部分的栅极Gp1、栅极Gp1的上下的位于Si柱SP1内的漏极P⁺层Pd1与源极P⁺层Ps1形成。P沟道型SGT_Pc2由作为沟道的Si柱SP1的一部分、包围所述Si柱SP1的一部分的栅极Gp2、栅极Gp2的上下的位于Si柱SP1内的漏极P⁺层Pd2与源极P⁺层Ps2形成。

在Si柱SP2中，在上部形成有图1A中的N沟道型SGT_Nc1，在下部形成有N沟道型SGT_Nc2。N沟道型SGT_Nc1、Nc2被位于Si柱SP2的中间的SiO₂层Ox2分离。N沟道型SGT_Nc1由作为沟道的Si柱SP2的一部分、包围所述Si柱SP2的一部分的栅极Gn1、栅极Gn1的上下的位于Si柱SP2内的漏极N⁺层Nd1与源极N⁺层Ns1形成。N沟道型SGT_Nc2由作为沟道的Si柱SP2的一部分、包围所述Si柱SP2的一部分的栅极Gn2、栅极Gn2的上下的位于Si柱SP2内的漏极N⁺层Nd2与源极N⁺层Ns2形成。

在Si柱SP3中，在上部形成有图1A中的选择N沟道型SGT_SN1，在下部形成有选择N沟道型SGT_SN2。选择N沟道型SGT_SN1、SN2被位于Si柱SP3的中间的SiO₂层Ox3分离。选择N沟道型SGT_SN1由作为沟道的Si柱SP3的一部分、包围所述Si柱SP3的一部分的栅极Gs1、栅极Gs1的上下的位于Si柱SP3内的漏极N⁺层Sd1与源极N⁺层Ss1形成。选择N沟道型SGT_SN2由作为沟道的Si柱SP3的一部分、包围所述Si柱SP3的一部分的栅极Gs2、栅极Gs2的上下的位于Si柱SP3内的漏极N⁺层Sd2与源极N⁺层Ss2形成。

如图1B所示，将位于Si柱SP1、SP2、SP3的相同高度的构成要素彼此连接。即，将栅极Gp1、Gn1连接，将漏极P⁺层Pd1、漏极N⁺层Nd1及漏极N⁺层Sd1连接，将漏极P⁺层Pd2、漏极N⁺层Nd2及漏极N⁺层Sd2连接，将栅极Gp2、Gn2连接。进而，将栅极Gp1、Gn1、漏极P⁺层Pd2、漏极N⁺层Nd2及漏极N⁺层Sd2连接，栅极Gp2、Gn2与漏极P⁺层Pd1、漏极N⁺层Nd1及漏极N⁺层Sd1连接。

如图1B所示，Si柱SP1的源极P⁺层Ps1、Ps2与电源端子Vdd连接，Si柱SP2的源极N⁺层Ns1、Ns2与接地端子Vss连接，Si柱SP3的源极N⁺层Ss1与位线端子BLt连接，Si柱SP3的源极N⁺层Ss2与反转位线端子BLRt连接，Si柱SP3的栅极Gs1、Gs2与字线端子WLt连接。

如图1B所示，在Si柱SP1、SP2、SP3的上部形成有图1A所示的电路图的电路区域C1，在下部形成有电路区域C2。而且，位于Si柱SP1、SP2、SP3的相同高度的构成要素彼此不经由Si柱的上下间的连接路径而连接。即，栅极Gp1、Gn1不经由Si柱SP1、SP2的上下间的连接路径而连接，漏极P⁺层Pd1、N⁺层Nd1、Sd1不经由Si柱SP1、SP2、SP3的上下间的连接路径而连接，漏极P⁺层Pd2、N⁺层Nd2、Sd2不经由Si柱SP1、SP2、SP3的上下间的连接路径而连接，同样地，栅极Gp2、Gn2不经由Si柱SP1、SP2的上下间的连接路径而连接。相对于此，栅极Gp1、Gn1与漏极P⁺层Pd2、N⁺层Nd2的连接需要经由上下间的连接布线路径进行连接。同样地，栅极Gp2、Gn2与漏极P⁺层Pd1、N⁺层Nd1的连接是经由上下间的连接布线路径进行连接。

在图2A(a)至图2A(d)中示出用以对作为具有SGT的柱状半导体装置的SRAM单元电路的制造工序进行说明的平面图及剖面图。图2A(a)表示平面图，图2A(b)表示沿图2A(a)的X-X'线的剖面结构图，图2A(c)表示沿图2A(a)的Y1-Y1'线的剖面结构图，图2A(d)表示沿图2A(a)的Y2-Y2'线的剖面结构图。

如图2A(a)至图2A(d)所示，在SiO₂层基板1上形成经层叠的i层2、SiO₂层3、i层4、SiO₂层5。

接着，如图2B(a)至图2B(d)所示，以抗蚀剂层(未图示)为掩模，使用光刻法与反应离子蚀刻(Reactive Ion Etching，RIE)法而形成在俯视时为圆形状的SiO₂层5a、5b、5c。接着，以抗蚀剂层、SiO₂层5a、5b、5c为掩模，使用RIE法对i层4、SiO₂层3、i层2进行蚀刻，在SiO₂层基板1上残留i层2的下层而形成Si柱6a、6b、6c。然后，去除抗蚀剂层。其结果，Si柱6a包含i层2b1、SiO₂层3a、i层4a、SiO₂层5a，Si柱6b包含i层2b2、SiO₂层3b、i层4b、SiO₂层5b，Si柱6c包含i层2b3、SiO₂层3c、i层4c、SiO₂层5c。

接着，使用光刻法与RIE法，对残存于下层的i层2进行蚀刻而在Si柱6a的外周部形成i层2a1，在Si柱6b的外周部形成i层2a2，在Si柱6c的外周部形成i层2a3。

接着，如图2C(a)至图2C(d)所示，例如通过热氧化或原子层沉积(Atomic LayerDeposition，ALD)法而在Si柱6a、6b、6c与i层2a1、2a2、2a3的外周形成SiO₂层7a、7b、7c。然后，使用光刻法与离子注入法而在Si柱6a的外周部的i层2a1形成P⁺层8a，在Si柱6b的外周部的i层2a2形成N⁺层8b，在Si柱6c的外周部的i层2a3形成N⁺层8c。然后，包围Si柱6a、6b、6c的下部与i层2a1、2a2、2a3而形成SiO₂层10。

接着，如图2D(a)至图2D(d)所示，在去除较SiO₂层10更靠上的SiO₂层7a、7b、7c后，例如通过ALD法来覆盖Si柱6a、6b、6c与SiO₂层10而依次形成氧化铪(HfO₂)层11与氮化钛(TiN)层12。最终，HfO₂层11成为SGT的栅极绝缘层，TiN层12成为SGT的栅极导体层。

接着，如图2E(a)至图2E(d)所示，使用光刻法与RIE法而形成包围Si柱6a、6b的TiN层12a与包围Si柱6c的TiN层12b。

接着，如图2F(a)至图2F(d)所示，覆盖整体而形成SiO₂层14。其后，进行热处理，使P⁺层8a、N⁺层8b、8c的施体杂质原子或受体杂质原子热扩散至i层2a1、2a2、2a3的整体而形成P⁺层8aa、N⁺层8bb、8cc。其后，在Si柱6a、6b、6c的外周形成氮化硅(SiN)层15。接着，在SiN层15上形成抗蚀剂层16。以使SiO₂层3a、3b、3c在垂直方向上的位置成为抗蚀剂层16的中央部的方式形成抗蚀剂层16。抗蚀剂层16是以如下方式形成：将抗蚀剂材料涂布于SiN层15的上表面后，进行热处理而增大抗蚀剂材料的流动性，抗蚀剂材料在Si柱6a、6b、6c的外侧的SiN层15上均匀地积存。接着，整体供给氟化氢气体(以下称为“HF气体”)。然后，HF气体因抗蚀剂层16内所含的水分而电离，从而形成氟化氢离子(HF₂ ⁺)(以下称为“HF离子”)。所述HF离子在抗蚀剂层16内扩散而对与抗蚀剂层16接触的SiO₂层14进行蚀刻(这里的蚀刻的机理参照非专利文献2)。另一方面，未与抗蚀剂层16接触的SiO₂层14几乎不被蚀刻而残存。其后，去除抗蚀剂层16。

以上结果，如图2G(a)至图2G(d)所示，SiO₂层14分离为被SiN层15覆盖的SiO₂层14a与Si柱6a、6b、6c的上部区域的SiO₂层14b、14c、14d。接着，将SiO₂层14a、14b、14c、14d与SiN层15用作掩模，对TiN层12a、12b进行蚀刻，由此TiN层12a分离为由Si柱6a、6b的下方区域的SiN层15覆盖的TiN层18a、与由SiO₂层14b覆盖的TiN层18c和由SiO₂层14c覆盖的TiN层18d，TiN层12b分离为由Si柱6c的下方区域的SiN层15覆盖的TiN层18b与由SiO₂层14d覆盖的TiN层18e。接着，将SiO₂层14a、14b、14c与TiN层18a、18b、18c、18d、18e用作掩模，对HfO₂层11进行蚀刻，由此形成开口部19a、19b、19c。由此，HfO₂层11分离为在Si柱6a、6b、6c的下方区域由TiN层18a、18b覆盖的HfO₂层11a、与在Si柱6a、6b、6c的上部区域分别被TiN层18c、18d、18e覆盖的HfO₂层11b、11c、11d。其后，通过分别对TiN层18a的Si柱6a侧的露出部、TiN层18a的Si柱6b侧的露出部、TiN层18b、18c、18d、18e的露出部进行氧化而形成氧化钛(TiO)层20a、20b、20c、20d、20e、20f。其后，在形成TiO层20a、20b、20c、20d、20e、20f时，去除形成于Si柱6a、6b、6c侧面的SiO₂层(未图示)。

接着，如图2H(a)至图2H(d)所示，例如准备配置有SiO₂层基板1的基板金属板与自所述基板金属板离开的相向金属板，并使用偏压溅射法而使Ni原子自与SiO₂层基板1的上表面垂直的方向入射，从而在SiN层15上形成Ni层21a，所述偏压溅射法是通过对基板金属板施加直流电压，并对所述两片平行金属板施加射频(Radio Frequency，RF)高频电压而溅射相向金属板的材料原子来使其堆积于SiO₂层基板1上。同样地，通过偏压溅射法，依次层叠包含硼(B)杂质的P型多晶Si层22a、SiO₂层23a、Ni层21b、P型多晶Si层22b、SiO₂层23b。这里，SiO₂层23b的上表面形成为与覆盖Si柱6a、6b、6c的上部的SiO₂层14b、14c、14d相接。Ni原子、多晶Si原子、SiO₂原子自与SiO₂层基板1的上表面垂直的方向入射，因此在Si柱6a、6b、6c的外周部侧面与Ni层21a、21b、P型多晶Si层22a、22b、SiO₂层23a、23b之间形成密闭的空间25a、25b、25c。其后，将堆积于SiN层15上的包含Ni层21a、21b、P型多晶Si层22a、22b、SiO₂层23a、23b的层叠膜与形成于Si柱6a、6b、6c顶部上的层叠膜(未图示)同时去除。

接着，如图2I(a)至图2I(d)所示，形成覆盖Si柱6a的抗蚀剂层27。其后，通过自SiO₂层基板1上表面进行砷(As)原子的离子注入而将Si柱6b、6c的外周部的P型多晶Si层22a、22b加以N⁺层化，从而形成N⁺型多晶Si层26a、26b。其后，去除抗蚀剂层27。

接着，如图2J(a)至图2J(d)所示，例如通过进行550℃的热处理而使Ni层21a、21b的Ni原子扩散至P型多晶Si层22a、22b、N⁺型多晶Si层26a、26b内，从而分别形成硅化镍(NiSi)层28a、28b。与P型多晶Si层22a、22b、N⁺型多晶Si层26a、26b的体积相比，NiSi层28a、28b膨胀(关于所述体积膨胀，参照非专利文献3)。由于P型多晶Si层22a、22b、N⁺型多晶Si层26a、26b由SiN层15、SiO₂层23a、23b夹着，因此NiSi层28a、28b主要突出至空间25a、25b、25c内。N⁺型多晶Si层26a、26b中所含的As原子与P型多晶Si层22a、22b中所含的B原子被挤出至较NiSi层28a、28b更靠外侧处(关于所述挤出现象，参照非专利文献3)。通过所述杂质原子挤出效果，在突出至空间25a、25b、25c内的NiSi层28a、28b的侧面表层形成包含大量杂质原子的突起部(未图示)。而且，突起部侧面与Si柱6a、6b、6c表面接触。

接着，如图2K(a)至图2K(d)所示，进行热处理而使NiSi层28a、28b的硅化物化扩张，并且通过杂质挤出效果而使As原子、B原子自突起部扩散至Si柱6a、6b、6c内。如此，在与NiSi层28a相接的Si柱6a、6b、6c的侧面表层分别形成NiSi层30a、30b、30c，并且B原子及As原子通过杂质挤出效果而扩散至Si柱6a、6b、6c内部，从而在Si柱6a、6b、6c内部分别形成包含高浓度的受体杂质或施体杂质的P⁺层31a、N⁺层31b、31c。同样地，在与NiSi层28b相接的Si柱6a、6b、6c的侧面表层分别形成NiSi层32a、32b、32c，并且B原子及As原子通过杂质挤出效果而扩散至Si柱6a、6b、6c内部，从而在Si柱6a、6b、6c内部分别形成包含高浓度的受体杂质或施体杂质的P⁺层33a、N⁺层33b、33c。在SiO₂层3a、3b、3c中，施体杂质原子及受体杂质原子的热扩散得到抑制，同时硅化物化也得到抑制，因此P⁺层31a、N⁺层31b、31c与P⁺层33a、N⁺层33b、33c由SiO₂层3a、3b、3c分离。接着，使用光刻法与RIE法，以使NiSi层28a、28b、SiO₂层23a、23b残存于Si柱6a、6b、6c的外周部的方式进行图案加工，由此分别形成NiSi层28aa、28bb、SiO₂层23aa、23bb。

接着，如图2L(a)至图2L(d)所示，通过使用与形成SiN层15的方法相同的方法，以使SiN层35a的上表面位于TiN层18c、18d、18e的高度方向的中间的方式形成SiN层35a。接着，通过使用与形成空间25a、25b、25c的方法相同的方法，在TiN层18c、18d、18e的外周形成开口部。接着，形成与TiN层18c、18d接触的NiSi层36a及与TiN层18e接触的NiSi层36b。

接着，如图2M(a)至图2M(d)所示，以使SiO₂层35b的上表面的位置高于NiSi层36a、36b的表面且低于Si柱6a、6b、6c的顶部的方式形成SiO₂层35b。其后，将SiO₂层35b用作掩模，对Si柱6a、6b、6c的顶部的SiO₂层14b、14c、14d、TiN层18c、18d、18e、HfO₂层11b、11c、11d进行蚀刻。

接着，如图2N(a)至图2N(d)所示，在Si柱6a、6b、6c的外周部的SiO₂层35b上形成SiN层35c。然后，整体被覆SiO₂膜(未图示)，其后，通过化学机械抛光(ChemicalMechanical Polishing，CMP)法而形成上表面的位置与Si柱6a、6b、6c的顶部一致且表面平坦的SiO₂层35d。然后，整体被覆包含下方的SiN层以及上方的SiO₂层的SiN/SiO₂层(未图示)。然后，使用光刻法与RIE法而在抗蚀剂层37a的下方形成SiN/SiO₂层35e。然后，去除抗蚀剂层37a。然后，以SiO₂层35d、SiN/SiO₂层35e为蚀刻掩模，对Si柱6a的顶部进行蚀刻而形成凹部(recess)38AA。凹部38AA形成为其底部与SiN层35c的下表面为相同高度。在俯视时，凹部38AA与Si柱6a为相同形状，且通过自对准而形成。所谓通过所述自对准而形成是指凹部38AA是不使用光刻法而形成的，且可无使用光刻法时所产生的与Si柱6a的掩模对准偏移地形成。

接着，如图2O(a)至图2O(d)所示，在凹部38AA的底部的Si柱6a上使以高浓度包含受体杂质的P⁺层(未图示)外延结晶生长，直至其顶部高于SiO₂层35d的上表面位置。然后，通过CMP法来去除P⁺层的顶部与SiN/SiO₂层35e，从而形成上表面位置与SiO₂层35d的上表面位置相同的P⁺层38a。或者，也可通过选择外延法而以使P⁺层38a的上表面位置成为SiO₂层35d附近的方式形成P⁺层38a。在所述情况下，也可不利用CMP法来研磨P⁺层38a的顶部。由此，P⁺层38a相对于Si柱6a通过自对准而形成。

接着，如图2P(a)至图2P(d)所示，通过图2N(a)至图2N(d)中所说明的相同的方法，在俯视时，在Si柱6a上进行覆盖而形成抗蚀剂层37b、SiN/SiO₂层35f。然后，去除抗蚀剂层37b。然后，以SiO₂层35d、SiN/SiO₂层35f为蚀刻掩模，对Si柱6b、6c的顶部进行蚀刻而形成凹部38BB、38CC。凹部38BB、38CC与凹部38AA的情况同样地形成为它们的底部与SiN层35c的下表面为相同高度。由此，与凹部38AA同样地，凹部38BB、38CC相对于Si柱6b、6c通过自对准而形成。

将以下工序示于图2Q(a)至图2Q(e)中。图2Q(e)表示沿图2Q(a)的Y3-Y3'线的剖面结构图。如图2Q(a)至图2Q(e)所示，通过图2O(a)至图2O(d)中所说明的相同的方法而在凹部38BB、38CC的底部的Si柱6b、6c上使包含施体杂质的N⁺层(未图示)外延结晶生长，直至其上表面位置高于SiO₂层35d的上表面位置。然后，通过CMP法来去除N⁺层的顶部与SiN/SiO₂层35f，从而形成上表面位置与SiO₂层35d的上表面位置相同的N⁺层38b、38c。由此，N⁺层38b、38c相对于Si柱6b、6c通过自对准而形成。接着，使用光刻法与RIE法，在NiSi层28aa上贯穿SiO₂层35d、SiN层35c、SiO₂层35b、NiSi层36a、SiN层35a、SiO₂层23bb、NiSi层28bb、SiO₂层23aa而形成接触孔40a。同样地，使用光刻法与RIE法，在TiN层18a上贯穿SiO₂层35d、SiN层35c、SiO₂层35b、SiN层35a、SiO₂层23bb、NiSi层28bb、SiO₂层23aa、NiSi层28aa、SiN层15、SiO₂层14a而形成接触孔40b。

接着，整体通过ALD法来堆积SiO₂层(未图示)。然后，如图2R(a)至图2R(e)所示，使用RIE法而使SiO₂层41a残存于接触孔40a的侧面并去除NiSi层28aa上的SiO₂层。同样地，使SiO₂层41b残存于接触孔40b的侧面并去除TiN层18a上的SiO₂层。

接着，整体通过ALD法而将钨(W)层(未图示)堆积于接触孔40a、40b的内部与NiSi层28aa上部。然后，如图2S(a)至图2S(e)所示，通过CMP法来研磨W层的表面层，从而形成上表面的位置与P⁺层38a、N⁺层38b、38c的顶部及SiO₂层35d的上表面一致的W层43a、43b。

接着，去除SiO₂层35d而使较SiN层35c的上表面更靠上的P⁺层38a、N⁺层38b、38c、W层43a、43b露出。然后，整体通过化学气相沉积(Chemical Vapor Deposition，CVD)法来堆积SiO₂层(未图示)。然后，如图2T(a)至图2T(e)所示，使用RIE法对SiO₂层进行蚀刻，直至SiN层35c上表面。由此，使SiO₂层46a、46b残存于W层43a、43b的侧面。同时，使SiO₂层46c、46d、46e残存于P⁺层38a、N⁺层38b、38c的侧面。由此，在俯视时，SiO₂层46a～SiO₂层46e是不使用光刻法而以等宽度且呈圆带状包围N⁺层38b、38c的顶部与W层43a、43b来形成。由此，SiO₂层46a～SiO₂层46e相对于N⁺层38b、38c的顶部与W层43a、43b通过自对准而形成。通过所述自对准，在俯视时，可确实地形成细微的SiO₂层46a～SiO₂层46e。

接着，整体通过CVD法来堆积例如氧化铝(AlO)绝缘层(未图示)。然后，如图2U(a)至图2U(e)所示，通过CMP法来以使AlO层的上表面的位置成为P⁺层38a、N⁺层38b、38c的顶部与W层43a、43b的上表面的方式平坦研磨而形成AlO层51。然后，去除P⁺层38a、N⁺层38b、38c与W层43a、43b的侧面的SiO₂层46a、46b、46c、46d、46e。由此，形成在俯视时以等宽度且呈圆带状包围P⁺层38a、N⁺层38b、38c的顶部与W层43a、43b各个的接触孔50a、50b、50c、50d、50e。SiO₂层46a～SiO₂层46e相对于N⁺层38b、38c与W层43a、43b通过自对准而形成，因此接触孔50a、50b、50c、50d、50e相对于P⁺层38a、N⁺层38b、38c与W层43a、43b通过自对准而形成。

接着，覆盖接触孔50c、50d、50e而形成抗蚀剂层(未图示)。然后，如图2V(a)至图2V(e)所示，通过RIE法，以抗蚀剂层、AlO层51为掩模，对W层43a的外周的SiN层35c、SiO₂层35b进行蚀刻而在NiSi层36a上形成接触孔50aa。同样地，以抗蚀剂层与AlO层51为掩模，对W层43b的外周的SiN层35c、SiO₂层35b、SiN层35a、SiO₂层23bb及与它们相接的SiO₂层41b进行蚀刻而在NiSi层28bb上形成接触孔50bb。由此，接触孔50aa、50bb相对于W层43a、43b通过自对准而形成。

接着，通过ALD法而在接触孔50c、50d、50e、50aa、50bb的内部及AlO层51上堆积W层(未图示，最初也可形成用以减小P⁺层38a、N⁺层38b、38c与W层的接触电阻的Ti等薄的阻挡导体层)。然后，如图2W(a)至图2W(e)所示，通过CMP法而以使上表面的位置成为P⁺层38a、N⁺层38b、38c的顶部与W层43a、43b的方式研磨W层。由此，包围W层43a、43b的侧面、P⁺层38a的侧面及N⁺层38b、38c的侧面，且在接触孔50aa、50bb、50c、50d、50e内部形成W层52a、52b、52c、52d、52e。由此，W层52a、52b、52c、52d、52e与接触孔50aa、50bb、50c、50d、50e为相同形状。接触孔50aa、50bb、50c、50d、50e相对于P⁺层38a、N⁺层38b、38c与W层43a、43b通过自对准而形成。由此，W层52a、52b、52c、52d、52e相对于P⁺层38a、N⁺层38b、38c与W层43a、43b通过自对准而形成。由此，俯视时的SiO₂层46a、46b、46c、46d、46e的宽度长与使用光刻法而形成的情况相比，无需确保光刻法中的掩模对准尺寸裕度，因此可形成得短。

接着，如图2X(a)至图2X(e)所示，整体形成SiO₂层54。然后，形成贯穿P⁺层38a、N⁺层38b上的SiO₂层54的接触孔55a、55b，在P⁺层8aa上形成贯穿SiO₂层54、AlO层51、SiN层35c、SiO₂层35b、SiN层35a、15、SiO₂层14a、HfO₂层11b、SiO₂层10、7a的接触孔55c，在N⁺层8bb上形成贯穿SiO₂层54、AlO层51、SiN层35c、SiO₂层35b、SiN层35a、15、SiO₂层14a、HfO₂层11a、SiO₂层10、7b的接触孔55d。然后，以硅化物层的形式，在Si柱6a、6b的顶部形成NiSi层67a、67b，在接触孔55c的底部的P⁺层8aa上形成NiSi层67c，在接触孔55c的底部的N⁺层8bb上形成NiSi层67d。NiSi层67a、67b理想的是在俯视时形成至Si柱6a、6b的外周。然后，形成经由接触孔55a、55c与P⁺层38a、8aa连接的电源布线金属层VDD和经由接触孔55b、55d与N⁺层38b、8bb连接的接地布线金属层VSS。

接着，如图2Y(a)至图2Y(e)所示，通过CVD法与CMP法而整体形成SiO₂层56。然后，贯穿SiO₂层56、54、AlO层51、SiN层35c、SiO₂层35b、SiN层35a、SiN层15、SiO₂层14a而在TiN层18b上形成接触孔57。然后，形成经由接触孔57与TiN层18b连接的字布线金属层WL。

接着，如图2Z(a)至图2Z(e)所示，通过CVD法与CMP法而整体形成SiO₂层58。其后，在Si柱6c的顶部的N⁺层38c上贯穿SiO₂层58、56、54而形成接触孔60a。同样地，在N⁺层8cc上贯穿SiO₂层58、56、54、AlO层51、SiN层35c、SiO₂层35b、SiN层35a、15、SiO₂层14a、HfO₂层11a、SiO₂层10、7c而形成接触孔60b。然后，以硅化物层的形式，在Si柱6c的顶部形成NiSi层67e，在接触孔60b的底部的N⁺层8cc上形成NiSi层67f。其后，形成经由接触孔60a与N⁺层38c连接且在俯视时在沿Y2-Y2'线的方向上相连的位线布线金属层BL，并形成经由接触孔60b与N⁺层8cc连接且在俯视时与位线布线金属层BL平行相连的反转位线布线金属层BLR。

如图2Z(a)至图2Z(e)所示，在Si柱6a的上部形成以P⁺层33a、38a为漏极、源极、以TiN层18c为栅极、以P⁺层33a、38a间的Si柱6a为沟道的SGT(与图1B的P沟道型SGT_Pc1相对应)，在Si柱6a的下部形成以P⁺层8aa、31a为源极、漏极、以TiN层18a为栅极、以P⁺层8aa、31a间的Si柱6a为沟道的SGT(与图1B的P沟道型SGT_Pc2相对应)。

另外，在Si柱6b的上部形成以N⁺层33b、38b为源极、漏极、以TiN层18d为栅极、以N⁺层33b、38b间的Si柱6b为沟道的SGT(与图1B的N沟道型SGT_Nc1相对应)，在Si柱6b的下部形成以N⁺层8bb、31b为源极、漏极、以TiN层18a为栅极、以N⁺层8bb、31b间的Si柱6a为沟道的SGT(与图1B的N沟道型SGT_Nc2相对应)。

另外，在Si柱6c的上部形成以N⁺层33c、38c为源极、漏极、以TiN层18e为栅极、以N⁺层33c、38c间的Si柱6c为沟道的SGT(与图1B的N沟道型SGT_SN1相对应)，在Si柱6c的下部形成以N⁺层8cc、31c为源极、漏极、以TiN层18b为栅极、以N⁺层8cc、31c间的Si柱6c为沟道的SGT(与图1B的N沟道型SGT_Nc2相对应)。

将这些SGT(与图1B的SGT_Pc1、Pc2、Nc1、Nc2、SN1、SN2相对应)连接布线而与图1B所示的示意结构图同样地形成SRAM单元电路，所述SRAM单元电路包含由形成于Si柱6a、6b、6c的上部的P沟道型SGT(与图1B的P沟道型SGT_Pc1相对应)及N沟道型SGT(与图1B的N沟道型SGT_Nc1、SN1相对应)形成的电路区域(与图1B的电路区域C1相对应)、以及由形成于Si柱6a、6b、6c的下部的P沟道型SGT(与图1B的P沟道型SGT_Pc2相对应)及N沟道型SGT(与图1B的N沟道型SGT_Nc2、SN2相对应)的电路区域(与图1B的电路区域C2相对应)。

根据第一实施方式的制造方法，可获得以下特征。

1.如图2N(a)～图2Q(e)所示，以高浓度包含受体杂质以及施体杂质的P⁺层38a、N⁺层38b、38c在位于对Si柱6a、6b、6c的顶部进行蚀刻而形成的凹部38AA、38BB、38CC的底部的Si柱6a、6b、6c上进行外延结晶生长而形成。所述方法与例如通过离子注入法来形成P⁺层38a、N⁺层38b、38c的情况相比，可获得如下特征：可以更高的浓度包含受体杂质以及施体杂质，且可使P⁺层38a、N⁺层38b、38c与Si柱6a、6b、6c的边界处的杂质浓度分布陡峭。所述两个特征均可减小P⁺层38a、N⁺层38b、38c的二极管接合电阻。所述情况可有助于SGT电路的低电压驱动化与高速化。

2.进而，如图2Z(a)至图2Z(e)所示，P⁺层38a、N⁺层38b、38c的侧面由作为低电阻金属层的W层52c、52d、52e包围。W层52c、52d、52e(包括阻挡金属层)的底部位置形成于靠近P⁺层38a、N⁺层38b、38c的下端的位置。由此，可减低由P⁺层38a、N⁺层38b、38c所引起的二极管接合电阻。所述情况可有助于SGT电路的进一步低电压驱动化与高速化。

3.P⁺层38a、N⁺层38b、38c相对于Si柱6a、6b、6c通过自对准而形成。然后，W层52a、52b、52c、52d、52e相对于W层43a、43b、P⁺层38a、N⁺层38b、38c通过自对准而形成。由此，Si柱6a、6b、6c、P⁺层38a、N⁺层38b、38c及W层52c、52d、52c这三者通过自对准的关系而形成，W层43a、43b与W层52a、52b通过自对准的关系而形成。由此，除了低电压驱动化与高速化以外，也可实现SGT电路的进一步高密度化。

(第二实施方式)

以下，一面参照图3A(a)～图3C(d)，一面对本发明的第二实施方式的具有SGT的柱状半导体装置的制造方法进行说明。图3A(a)～图3C(a)是平面图，图3A(b)～图3C(b)是沿图3A(a)～图3C(a)的X-X'线的剖面结构图，图3A(c)～图3C(c)是沿图3A(a)～图3C(a)的Y1-Y1'线的剖面结构图，图3A(d)～图3C(d)是沿图3A(a)～图3C(a)的Y2-Y2'线的剖面结构图。除了以下所说明的不同点以外，第二实施方式的制造方法与第一实施方式的图2A(a)～图2Z(e)所示的工序相同。

在图3A(a)～图3A(d)所示的工序前，进行与图2A(a)至图2T(e)相同的工序。然后，接着，整体通过CVD法来堆积例如氧化铝(AlO)绝缘层(未图示)。然后，如图3A(a)～图3A(d)所示，通过CMP法来以使AlO层的上表面的位置成为P⁺层38a、N⁺层38b、38c的顶部与W层43a、43b的上表面的方式平坦研磨而形成AlO层71。

接着，如图3B(a)～图3B(d)所示，以AlO层71、SiO₂层46a～SiO₂层46e为蚀刻掩模，对P⁺层38a、N⁺层38b、38c的顶部进行蚀刻而形成P⁺层38A、N⁺层38B、38C。

接着，如图3C(a)～图3C(d)所示，在去除SiO₂层46a～SiO₂层46e后，整体被覆W层(未图示，包含薄的缓冲金属层)，直至上表面位置高于AlO层71的上表面位置。然后，使用CMP法对W层进行研磨，直至上表面位置达到AlO层71的上表面位置，从而形成包围P⁺层38A、N⁺层38B、38C的侧面与顶部的整体的W层72a、72b、72c。同时形成包围W层43a、43b的顶部侧面的W层73a、73b。以后，通过进行与图2X(a)～图2Z(e)相同的工序而形成与第一实施方式相同的SRAM单元。再者，根据本工序，也可不形成第一实施方式中的NiSi层67a、67b、67e。

根据本实施方式的具有SGT的柱状半导体装置的制造方法，可获得以下特征。

在第一实施方式中，在P⁺层38a、N⁺层38b、38c的顶部形成NiSi层67a、67b、67c。这些NiSi层67a、67b、67c通过如下方式而形成：在P⁺层38a、N⁺层38b、38c的上表面被覆Ni层后，进行热处理，并进行P⁺层38a、N⁺层38b、38c的顶部的硅化物化。在利用所述硅化物化的NiSi层67a、67b、67c的形成中，在NiSi层67a、67b、67c与P⁺层38a、N⁺层38b、38c之间且在Ni原子与Si原子的组成比不同的区域形成电阻高的硅化物区域。其原因在于：在NiSi层中，电阻低的是相对于一个Ni原子以两个Si原子的比例形成的NiSi₂层，但在NiSi层67a、67b、67c与P⁺层38a、N⁺层38b、38c的边界附近，所述比例偏离的区域变长。所述情况在通常的使用SGT的电路形成中不存在问题，但在进行SGT电路的进一步高速化、低电压化的情况下成为问题。相对于此，在本实施方式中，直接覆盖P⁺层38A、N⁺层38B、38C的侧面与上表面的整体而形成电阻低的W层72a、72b、72c(包含缓冲金属层)。由此，可进一步减小P⁺层38A、N⁺层38B、38C的二极管PN接合电阻，可实现SGT电路的低电压驱动化与高速化。

(第三实施方式)

以下，一面参照图4A(a)～图4B(d)，一面对本发明的第三实施方式的具有SGT的柱状半导体装置的制造方法进行说明。图4A(a)、图4B(a)是平面图，图4A(b)、图4B(b)是沿图4A(a)、图4B(a)的X-X'线的剖面结构图，图4A(c)、图4B(c)是沿图4A(a)、图4B(a)的Y1-Y1'线的剖面结构图，图4A(d)、图4B(d)是沿图4A(a)、图4B(a)的Y2-Y2'线的剖面结构图。

在图4A(a)～图4A(d)所示的工序前，进行与图3B(a)～图3B(d)所示的工序相同的工序。然后，对包围P⁺层38A、N⁺层38B、38C、W层43a、43b的侧面的SiO₂层46a、46b、46c、46d、46e进行蚀刻并加以去除，使用与图2U(a)～图2V(e)所示的工序相同的工序来形成接触孔50aa、50bb、50c、50d、50e(未图示)。然后，整体被覆包含例如Ti层、TiN层等的缓冲金属层。然后，通过CMP法而以使上表面位置成为AlO层71的上表面位置的方式研磨缓冲金属层。由此，覆盖P⁺层38A、N⁺层38B、38C而形成缓冲金属层74a、74b、74c。同时，在W层43a、43b的侧面也形成缓冲金属层75a、75b。

接着，覆盖整体来被覆W层(未图示)。然后，通过光刻法与RIE蚀刻，如图4B(a)～图4B(d)所示，在缓冲金属层74a、74b、74c、75a、75b及W层43a、43b上形成W层76a、76b、76c、77a、77b。然后，与第一实施方式同样地，通过进行与图2X(a)～图2Z(e)相同的工序，与第一实施方式同样地形成SRAM单元。

根据本实施方式的具有SGT的柱状半导体装置的制造方法，可获得以下特征。

在第一实施方式中，包围P⁺层38a、N⁺层38b、38c、W层43a、43b的侧面而形成W层52a、52b、52c、52d、52e。在所述情况下，若欲将用以降低W层52c、52d、52e与P⁺层38a、N⁺层38b、38c的接触电阻的例如Ti层、TiN层等缓冲金属层确实地设置于W层52c、52d、52e与P⁺层38a、N⁺层38b、38c之间，则在俯视时，必须增大图2U(a)～图2U(e)所示的接触孔50c、50d、50e的宽度。相对于此，在本实施方式中，在接触孔50c、50d、50e内仅形成有缓冲金属层。因此，无需在接触孔50c、50d、50e内形成W层。由此，在俯视时，可使接触孔50c、50d、50e的宽度变窄。由此，可实现SGT电路的高密度化。

(第四实施方式)

以下，一面参照图5(a)～图5(d)，一面对本发明的第四实施方式的具有SGT的柱状半导体装置的制造方法进行说明。图5(a)是平面图，图5(b)是沿图5(a)的X-X'线的剖面结构图，图5(c)是沿图5(a)的Y1-Y1'线的剖面结构图，图5(d)是沿图5(a)的Y2-Y2'线的剖面结构图。

在进行第三实施方式中的图4A(a)～图4A(d)的工序后，通过W选择生长而在缓冲金属层74a、74b、74c、75a、75b及W层43a、43b上形成W层78a、78b、78c、79a、79b。然后，与第一实施方式同样地，通过进行与图2X(a)～图2Z(e)相同的工序而形成与第一实施方式相同的SRAM单元。

根据本实施方式的具有SGT的柱状半导体装置的制造方法，可获得以下特征。

1.在第三实施方式中，在覆盖整体而被覆W层(未图示)后，通过光刻法与RIE蚀刻，如图4B(a)～图4B(d)所示，在缓冲金属层74a、74b、74c、75a、75b上与W层43a、43b上形成W层76a、76b、76c、77a、77b。相对于此，在本实施方式中，可不使用光刻法与RIE蚀刻工序，以与W层76a、76b、76c、77a、77b相同的方式形成W层78a、78b、78c、79a、79b。且，W层78a、78b、78c、79a、79b相对于缓冲金属层74a、74b、74c、75a、75b及W层43a、43b通过自对准而形成。由此，可实现SGT电路的高密度化，并且可实现制造工序的简易化。

(第五实施方式)

以下，一面参照图6(a)～图6(d)，一面对本发明的第五实施方式的具有SGT的柱状半导体装置的制造方法进行说明。图6(a)是平面图，图6(b)是沿图6(a)的X-X'线的剖面结构图，图6(c)是沿图6(a)的Y1-Y1'线的剖面结构图，图6(d)是沿图6(a)的Y2-Y2'线的剖面结构图。

与图2V(a)～图2V(e)所示的情况同样地形成接触孔50aa、50bb、50c、50d、50e。然后，整体被覆缓冲导体层(未图示)与W层(未图示)。在所述情况下，将缓冲导体层的上表面位置形成为较AlO层51的上表面位置更靠上。然后，通过CMP法而使W层的表面平坦。然后，如图6(a)～图6(d)所示，通过光刻法与RIE蚀刻而对缓冲导体层与W层进行蚀刻，从而形成缓冲导体层81a、81b、81c、81d、81e与W层82a、82b、82c、82d、82e。然后，与第一实施方式同样地，通过进行与图2X(a)～图2Z(e)相同的工序而与第一实施方式同样地形成SRAM单元。

根据本实施方式的具有SGT的柱状半导体装置的制造方法，可获得以下特征。

在第3实施方式中，对与P⁺层38A、N⁺层38B、38C的侧面相接的SiO₂层46c、46d、46e进行蚀刻并加以去除，所述P⁺层38A、N⁺层38B、38C是对P⁺层38a、N⁺层38b、38c的顶部进行蚀刻而形成。然后，包围P⁺层38A、N⁺层38B、38C的侧面与顶部上而形成缓冲导体层74a、74b、74c。相对于此，在本实施方式中，可不进行P⁺层38a、N⁺层38b、38c的顶部的蚀刻，包围P⁺层38a、N⁺层38b、38c的侧面与顶部上的整体而形成缓冲导体层81c、81d、81e。由此，可实现SGT电路的高密度化，并且可实现制造工序的简易化。

(第六实施方式)

以下，一面参照图7A(a)～图7B(c)，一面对本发明的第六实施方式的具有SGT的柱状半导体装置的制造方法进行说明。图7A(a)、图7B(a)是平面图，图7A(b)、图7B(b)是沿图7A(a)、图7B(a)的X-X'线的剖面结构图，图7A(c)、图7B(c)是沿图7A(a)、图7B(a)的Y-Y'线的剖面结构图。

如图7A(a)～图7A(c)所示，在P层86上的N层87上形成Si柱85。然后，在N层87的外周部形成SiN层89。然后，整体通过ALD法来被覆HfO₂层(未图示)、TiN层(未图示)、SiO₂层(未图示)。然后，对SiN层89上及与SiN层89相连的Si柱85的下部外周部的SiO₂层、TiN层、HfO₂层进行蚀刻而形成开口部94、HfO₂层91、TiN层92、SiO₂层93。然后，在面向开口部94的TiN层92端形成绝缘层95。然后，包围Si柱85而在SiN层89上形成上表面位置成为开口部94的下部的SiO₂层90。然后，通过选择外延结晶生长法，使以高浓度包含受体杂质的半导体层P⁺层96在开口部与Si柱85侧面相接且沿水平方向扩展地形成。在俯视时，P⁺层96的外周位于较SiO₂层93的外周更靠外侧处，但可容易形成与P⁺层96相连的布线导体层，因此理想。

然后，如图7B(a)～图7B(c)所示，形成位于SiO₂层90上且与由包含多量的受体杂质的半导体层制成的P⁺层96连接的布线W层98(包含缓冲金属层)。然后，在布线W层98与SiO₂层90上且在垂直方向上形成上表面位置位于TiN层92a的中间的SiN层99。然后，形成与TiN层92a相接且在SiN层99上沿水平方向延伸的布线W层100。然后，包围Si柱85而形成上表面位置位于Si柱85的上部的SiO₂层101。然后，通过与使用图3A(a)～图3C(d)所说明的形成P⁺层38A、W层72a的方法相同的方法，形成在Si柱85上通过以高浓度包含受体杂质的Si的外延结晶生长法而形成的P⁺层105、通过自对准来覆盖所述P⁺层105的上表面与外周的W层106、位于W层106的外周部的AlO层103。然后，在布线W层98上形成贯穿AlO层103、SiN层102、SiO₂层101、SiN层99的接触孔108a。然后，在布线W层100上形成贯穿AlO层103、SiN层102、SiO₂层101的接触孔108b。然后，形成经由接触孔108a与布线W层98相连的布线金属层M1、经由接触孔108b与布线W层100相连的布线金属层MG及与W层106相连的布线金属层M2。由此，形成以P⁺层96、105为源极、漏极、以TiN层92a为栅极、以P⁺层96、105间的Si柱85为沟道的SGT。

根据本实施方式的具有SGT的柱状半导体装置的制造方法，可获得以下特征。

1.与Si柱85的下部侧面相连的P⁺层96也与上部的P⁺层105同样地，通过包含高浓度的受体杂质的Si的外延结晶生长法而形成。由此，与成为SGT的源极及漏极的杂质区域这两者通过离子注入法而形成的情况相比，可以更高的浓度包含受体杂质以及施体杂质，且可使P⁺层96与Si柱85的边界处的杂质浓度分布陡峭。由此，可减小P⁺层96、105的二极管接合电阻。所述情况可有助于SGT电路的进一步低电压驱动化与高速化。

2.可以例如硅锗(SiGe)为母体而形成P⁺层96、105来代替以Si为母体的P⁺层96、105。通过在P⁺层96、105中使用SiGe，因在作为沟道的Si柱85内产生的应力而可提高霍耳迁移率。由此，可实现电路的进一步高速化。

3.P⁺层96、105可分别独立地通过外延结晶生长法而形成半导体层。因此，可容易以不同的半导体原子为母体来形成P⁺层96与P⁺层105。由此，可进一步实现SGT的特性提高。

(第七实施方式)

以下，一面参照图8(a)～图8(c)，一面对本发明的第七实施方式的具有SGT的柱状半导体装置的制造方法进行说明。图8(a)是平面图，图8(b)是沿图8(a)的X-X'线的剖面结构图，图8(c)是沿图8(a)的Y-Y'线的剖面结构图。

如图8(a)～图8(c)所示，针对与开口部94相接的部分的Si柱85侧面，通过蚀刻或将侧面的表面氧化后去除所述氧化膜等方法而使其向内方向凹陷。然后，与图7A(a)～图7A(c)同样地，通过Si的外延结晶生长法而形成与开口部的Si柱85的侧面相接且以高浓度包含受体杂质的P⁺层96。以后，通过进行与图7B(a)～图7B(c)相同的工序而形成SGT。

根据本实施方式的具有SGT的柱状半导体装置的制造方法，可获得以下特征。

1.在俯视时，P⁺层96a较沟道部分的Si柱85外周更靠内侧，因此与图7B(a)～图7B(c)相比，可在沟道内形成均匀的电场分布。所述情况对于SGT的低电压驱动而言是理想的。

例如，在以SiGe为母体而形成P⁺层96a、105的情况下，在沟道Si柱85内容易形成提高霍耳迁移率的应力。由此，可实现SGT的高性能化。此时，P⁺层105优选为也是SiGe层。

(第八实施方式)

以下，一面参照图9A(a)～图9D(d)，一面对本发明的第八实施方式的具有SGT的柱状半导体装置的制造方法进行说明。9A(a)～图9D(a)是平面图，9A(b)～图9D(b)是沿9A(a)～图9D(a)的X-X'线的剖面结构图，9A(c)～图9D(c)是沿9A(a)～图9D(a)的Y-Y'线的剖面结构图。而且，图9A(d)～图9D(d)是沿图9A(a)～图9D(a)的Y2-Y2'线的剖面结构图。

在第一实施方式中，如图2T(a)～图2T(e)所示，在形成P⁺层38a、N⁺层38b、38c后，包围W层43a、43b、P⁺层38a、N⁺层38b、38c侧面而形成在俯视时为等宽度的SiO₂层46a、46b、46c、46d、46e。然后，如在图2U(a)～图2U(e)中所说明般，包围SiO₂层46a、46b、46c、46d、46e的侧面而形成AlO层51。相对于此，在本实施方式中，如图9A(a)～图9A(d)所示，包围使W面露出的W层43a、43b的顶部与使Si面露出的Si柱6a、6b、6c的顶部的底部，与第一实施方式同样地形成SiN层35c。然后，包围W层43a、43b的顶部的侧面与Si柱6a、6b、6c的顶部的侧面而形成在俯视时为等宽度的SiO₂层111a、111b、111c、111d、111e。然后，在SiO₂层111a、111b、111c、111d、111e的外周部形成AlO层110。

接着，如图9B(a)～图9B(d)所示，在俯视时，在Si柱6b、6c上进行覆盖而形成SiN/SiO₂层113a、抗蚀剂层114a。然后，以SiO₂层111c、AlO层110、SiN/SiO₂层113a、抗蚀剂层114a为掩模，对Si柱6a的顶部进行蚀刻而形成凹部115a。然后，去除抗蚀剂层114a。

接着，如图9C(a)～图9C(d)所示，在凹部115a的底部的Si柱6a上，使以高浓度包含受体杂质的P⁺层(未图示)外延结晶生长，直至其顶部高于AlO层110的上表面位置。然后，通过CMP法来去除P⁺层的顶部与SiN/SiO₂层113a，从而形成上表面位置与AlO层110的上表面位置相同的P⁺层116a。由此，P⁺层116a相对于Si柱6a通过自对准而形成。然后，在俯视时，在Si柱6b、6c上进行覆盖而形成SiN/SiO₂层113b、抗蚀剂层114b。然后，以SiO₂层111b、111c、AlO层110、SiN/SiO₂层113b、抗蚀剂层114b为掩模，对Si柱6b、6c的顶部进行蚀刻而形成凹部115b、115c。然后，去除抗蚀剂层114b。

接着，如图9D(a)～图9D(d)所示，在凹部115b、115c的底部的Si柱6b、6c上，使以高浓度包含施体杂质的N⁺层(未图示)外延结晶生长，直至其顶部高于AlO层110的上表面位置。然后，通过CMP法来去除N⁺层的顶部与SiN/SiO₂层113b，从而形成上表面位置与AlO层110的上表面位置相同的N⁺层116b、116c。由此，N⁺层116b、116c相对于Si柱6b、6c通过自对准而形成。然后，通过进行图2U(a)～图2Z(e)的工序，与第一实施方式同样地形成高密度SRAM单元电路。

根据本实施方式的具有SGT的柱状半导体装置的制造方法，可获得以下特征。

1.在第一实施方式中，在通过外延结晶生长而形成P⁺层38a、N⁺层38b、38c后，为了形成自对准接触孔50a～自对准接触孔50e，形成以等宽度包围P⁺层38a、N⁺层38b、38c的侧面与W层43a、43b的顶部的侧面的SiO₂层46a～SiO₂层46e，然后，包围SiO₂层46a～SiO₂层46e而形成AlO层51。相对于此，在本实施方式中，在通过外延结晶生长而形成P⁺层116a、N⁺层116b、116c前，形成以等宽度包围未掺杂施体杂质或受体杂质的Si柱6a、6b、6c与W层43a、43b的顶部的侧面的SiO₂层111a～SiO₂层111e，并形成包围SiO₂层111a～SiO₂层111e的AlO层110。其后，通过对SiO₂层111a～SiO₂层111e进行蚀刻而形成自对准接触孔(未图示)。如上所述，以等宽度包围Si柱6a、6b、6c与W层43a、43b的顶部的侧面的SiO₂层111a～SiO₂层111e发挥用以形成凹部115a、115b、115c的蚀刻掩模的作用与形成自对准接触孔的作用。由此，本实施方式的工序与第一实施方式的工序相比，可更简单。

2.在本实施方式中，P⁺层116a、N⁺层116b、116c与自对准接触孔(未图示)形成为和第一实施方式中的P⁺层38a、N⁺层38b、38c与自对准接触孔50a～自对准接触孔50e相同的形状。在形成P⁺层38a、N⁺层38b、38c与自对准接触孔50a～自对准接触孔50e后的制造方法的第二实施方式～第五实施方式、及形成P⁺层38a、N⁺层38b、38c与自对准接触孔50a～自对准接触孔50e前的制造方法的第六实施方式、第七实施方式中，可直接应用本实施方式。由此，可实现第二实施方式～第七实施方式的电路形成工序的简略化。

3.在本实施方式中，在图9A(a)～图9A(d)中，可在使图2L(a)～图2L(d)所示的SiO₂层5a、5b、5c残存于Si柱6a、6b、6c的顶部上的状态下，包围Si柱6a、6b、6c的顶部与SiO₂层5a、5b、5c的侧面而形成SiO₂层111c、111d、111e与AlO层110。其后，对SiO₂层5a、5b、5c与SiO₂层111c、111d、111e进行蚀刻并加以去除后，可以与第二实施方式相同的方式使P⁺层116a、N⁺层116b、116c的顶部上表面位置低于AlO层110的上表面位置。由此，与第二实施方式同样地，可进一步减小P⁺层116a、N⁺层116b、116c的二极管PN接合电阻，从而可实现SGT电路的低电压驱动化与高速化。

再者，在本发明的实施方式中，以使用SGT的SRAM单元电路为例进行了说明，但在使用SGT的其他电路形成中，也可应用本发明。

另外，在第一实施方式～第五实施方式、第八实施方式中，在Si柱6a、6b、6c上分别形成两个SGT，但在形成一个或三个以上的电路形成中，也可应用本发明。另外，在第六实施方式、第七实施方式中，对在Si柱85上形成一个SGT的例子进行了说明，但在形成两个以上的SGT的情况下，也可应用本发明。

另外，在第一实施方式中，如图2U(a)～图2U(e)所示，将AlO层51用作蚀刻掩模，使Si柱6a、6b、6c的顶部及W层43a、43b的顶部残存，同时形成接触孔50a、50b、50c、50d、50e，但关于蚀刻掩模的材料(在第一实施方式中使用AlO层51)、半导体柱的材料(在第一实施方式中使用Si柱6a、6b、6c)及用以制成接触孔的形状的其他被去除层的材料(在第一实施方式中使用SiO₂层46a、46b、46c、46d、46e、SiN层35c)以及蚀刻法，若为可获得各自的目的者，则为任意。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，在Si柱6a、6b、6c、W层40a、40b的外周部的SiO₂层35b上形成SiN层35c。若为成为以AlO层51与Si柱6a、6b、6c、W层43a、43b为掩模对SiO₂层46a、46b、46c、46d、46e进行蚀刻时的蚀刻阻挡层的材料层，则也可使用其他材料层来代替SiN层35c。另外，也可将TiN层18c、18d、18e的上端氧化而在这里形成绝缘层来代替SiN层35c，另外，也可对TiN层18c、18d、18e的上端的一部分进行蚀刻而在这里埋入绝缘层来代替SiN层35c。若至少在SiO₂层46c、46d、46e的下方具有相对于SiO₂层46c、46d、46e的蚀刻成为蚀刻阻挡层的材料层，则可省略SiN层35c。另外，关于SiN层35c、SiO₂层46a、46b、46c、46d、46e、AlO层51的材料选择，若为获得各自的目的者，则为任意。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，Si柱6a、6b、6c的顶部的外周部的SiN层35c若为获得其目的者，则也可为由单层或多层构成的其他材料层。另外，若为至少覆盖作为导体层的栅极TiN层18c、18d、18e的上端部并在图2U(a)～图2U(e)所示的通过蚀刻SiO₂层46a～SiO₂层46e而形成接触孔50a～接触孔50e的过程中成为蚀刻阻挡层的单层或多层的绝缘材料层，则可代替第一实施方式中所示的覆盖Si柱6a、6b、6c的顶部的外周部的整个面的SiN层35c。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，分别形成SiO₂层35b与SiN层35c，但例如也可在去除垂直方向上的Si柱6a、6b、6c的顶部的HfO₂层11b、11c、11d、TiN层18b、18c、18d、SiO₂层14b、14c、14d后，形成将SiO₂层35b与SiN层35c一体化而成的SiN层。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，如在图2N(a)～图2Q(e)中所说明般，首先，在Si柱6a上形成凹部38AA，其后，在凹部38AA内通过外延结晶生长法而形成P⁺层38a。其后，在Si柱6b、6c上形成凹部38BB、38CC，其后，在凹部38BB、38CC内通过外延结晶生长法而形成N⁺层38b、38c。相对于此，也可同时形成凹部38AA、38BB、38CC，其后，例如通过可流动化学气相沉积(Flowable Chemical Vapor Deposition，CVD)法而利用SiO₂层填埋凹部38AA或凹部38BB、38CC的任一者后，形成P⁺层38a或N⁺层38b、38c。可流动CVD-SiO₂层与通常的CVD-SiO₂层相比，蚀刻速度大，因此可容易形成进行外延结晶生长的部分的凹部。如上所述，对Si柱6a、6b、6c的顶部进行蚀刻而形成凹部38AA、38BB、38CC，然后，在Si柱6a、6b、6c上形成P⁺层38a、N⁺层38b、38c的方法也可使用其他方法。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，使用外延结晶生长法进行P⁺层38a、N⁺层38b、38c的形成。P⁺层38a、N⁺层38b、38c的形成并不限于CVD法，例如也可使用分子束沉积(Molecular beamdeposition)、ALD法、液相外延法等其他方法。所述情况在本发明的其他实施方式中也相同。

另外，如图2Q(a)～图2Q(e)所示，第一实施方式中的P⁺层38a、N⁺层38b、38c的底部在垂直方向上的位置形成为位于栅极HfO₂层的上端。只要在SGT的运行中不产生不良情况，则所述P⁺层38a、N⁺层38b、38c的底部的位置可位于较栅极HfO₂层的上端更靠上方处，也可位于较栅极HfO₂层的上端更靠下方处。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，在形成图2N(a)～图2N(d)中的SiN层35c前，至少在栅极TiN层18c、18d、18e的顶部上形成绝缘层而更确实地实现P⁺层38a、N⁺层38b、38c、W层52c、52d、52e与栅极TiN层18c、18d、18e的绝缘。关于所述绝缘层，可将栅极TiN层18c、18d、18e上端氧化。或者，也可对栅极TiN层18c、18d、18e的上端进行蚀刻而形成凹部，在所述凹部埋入绝缘层。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，如图2N(a)～图2N(d)所示，在Si柱6a、6b、6c的外周部的SiO₂层35b上形成SiN层35c。然后，整体被覆SiO₂膜(未图示)，其后，通过CMP法而形成上表面的位置与Si柱6a、6b、6c的顶部一致且表面平坦的SiO₂层35d。然后，整体被覆包含下方的SiN层以及上方的SiO₂层的SiN/SiO₂层(未图示)。然后，使用光刻法与RIE法而在抗蚀剂层37a的下方形成SiN/SiO₂层35e。SiN/SiO₂层35e为用以对Si柱6a的顶部进行蚀刻而形成凹部38AA的蚀刻掩模。关于所述蚀刻掩模的形成，若为可获得其目的者，则也可使用其他方法。例如，也可在垂直方向上，将表面平坦的SiO₂层35d的上表面位置形成为高于Si柱6a、6b、6c的顶部，其后，形成抗蚀剂层37a，以抗蚀剂层37a为掩模，对SiO₂层35d进行蚀刻，直至上表面位置成为Si柱6a、6b、6c的顶部上表面位置。所述情况在本发明的其他实施方式中也相同。

另外，关于第一实施方式中的P⁺层33a、N⁺层33b、33c的形成，也可利用其他方法来形成。例如，在图2A(a)～图2A(d)中，也可在俯视时，在SiO₂层3上，通过外延生长法或离子注入法而形成包含受体杂质的P⁺杂质区域与包含施体杂质的N⁺杂质区域。另外，关于这些P⁺杂质区域、N⁺杂质区域，也可代替Si而为例如SiGe等其他半导体材料。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，如图2T(a)～图2T(e)所示，使用RIE法对覆盖整体的利用CVD法而形成的SiO₂层(未图示)进行蚀刻，直至SiN层35c上表面。由此，使SiO₂层46a、46b残存于W层43a、43b的侧面。同时使SiO₂层46c、46d、46e残存于P⁺层38a、N⁺层38b、38c的侧面。覆盖整体的SiO₂层(未图示)的形成并不限于CVD法，也可使用ALD法等其他方法。另外，SiO₂层46c、46d、46e的形成并不限于RIE法，若为可包围P⁺层38a、N⁺层38b、38c的侧面而以等宽度形成的方法，则也可使用例如离子混合法等其他方法。

另外，在第一实施方式中，利用相同的材料层来形成构成下部SGT的源极P⁺层8aa、N⁺层8bb、8cc的Si柱6a、6b、6c的底部的源极杂质区域及相互在水平方向上相连的布线导体层部分，但例如也可利用由硅化物或金属等的单层或多层构成的其他材料层来形成布线导体层部分。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，在俯视时，在作为下部布线导体层的NiSi层28aa、作为中间布线导体层的NiSi层28bb、作为上部布线导体层的NiSi层36a重叠而形成的区域形成接触孔40a、40b。在所述情况下，NiSi层28aa与下部SGT的漏极N⁺层31b相连，NiSi层28bb与上部SGT的漏极N⁺层33b连接，NiSi层36a与上部SGT的栅极TiN层18d连接。如上所述，根据使用SGT的电路的设计，与上部布线导体层、中间布线导体层、下部布线导体层相连的SGT的源极杂质区域、漏极杂质区域、栅极导体层的组合可适当变更。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，侧面由SiO₂层41a绝缘的NiSi层28bb的侧面形状在俯视时与接触孔40a的外周位置一致，但NiSi层28bb的侧面也可向接触孔40a的外侧扩展。由此，可减小NiSi层28aa、28bb间的容量。同样地，侧面由SiO₂层41b绝缘的NiSi层28aa的侧面形状在俯视时与接触孔40b的外周位置一致，但NiSi层28aa的侧面也可向接触孔40b的外侧扩展。由此，可减小NiSi层28aa与TiN层18a之间的容量。而且，所述情况在SRAM单元电路以外的电路形成中也有效。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，接触孔40a、40b自最上层的SiO₂层35d形成至NiSi层28aa、TiN层18a的上表面，但当然也可通过接触孔40a、40b的过蚀刻而将接触孔40a、40b的底部形成至NiSi层28aa、TiN层18a的内部。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，伴随由Ni层21a、21b的Ni原子所引起的P型多晶Si层22a、22b、N⁺型多晶Si层26a、26b的硅化物化，使NiSi层28a、28b向空间25a、25b、25c内突起而与Si柱6a、6b、6c侧面连接，其后，通过热处理而使施体杂质以及受体杂质扩散，从而在Si柱6a、6b、6c内形成N⁺层31b、31c、32b、32c、P⁺层31a、33a。然后，同时通过P型多晶Si层22a、22b、N⁺型多晶Si层26a、26b的硅化物化而进行作为布线导体层的NiSi层28aa、28bb的形成。关于所述N⁺层31b、31c、32b、32c、P⁺层31a、33a及作为布线导体层的NiSi层28aa、28bb的形成方法，包含改变所使用的材料层在内，也可使用其他方法来实现。另外，关于与TiN层18c、18d、18e连接的作为布线导体层的NiSi层36a、36b，也相同。所述情况也同样适用于本发明的其他实施方式。

另外，在第一实施方式中，在面向接触孔40a、40b的侧面的作为上部布线导体层的NiSi层36a、28bb的侧面形成SiO₂层41a、41b，但也可通过RIE蚀刻的过蚀刻而自NiSi层36a、28bb的侧面去除SiO₂层41a、41b。所述情况也同样适用于本发明的其他实施方式。

另外，在第一实施方式～第五实施方式中，在SiO₂层基板1上形成Si柱6a、6b、6c而形成SRAM单元电路，但也可使用硅绝缘体(Silicon on Insulator，SOI)基板、Si基板等其他基板来代替SiO₂层基板1。在Si基板的情况下，也可在Si基板表层设置与Si柱6a、6b、6c底部的源极或漏极的N⁺层或P⁺层相对应的阱结构。另外，在第六实施方式中，使用阱结构进行了说明，但也可使用SiO₂层基板、SOI基板。

另外，第一实施方式的SiO₂层46a、46b、46c、46d、46e、W层52a、52b、52c、52d、52e的各层形成为在俯视时呈圆带状包围Si柱6a、6b、6c、W层43a、43b的任一者，但这些的形状并不限于圆带状。俯视时的以上结构的剖面形状的外形可为依存于与它们相对应的Si柱6a、6b、6c、W层43a、43b的剖面形状的形状、例如相似形，例如，若Si柱6a、6b、6c、W层43a、43b的剖面形状为正方形，则可为正方形或长方形，若Si柱6a、6b、6c、W层43a、43b的剖面形状为椭圆形，则可为椭圆形、圆形、长圆形。另外，以上结构的剖面形状在俯视时也可为包围Si柱6a、6b、6c、W层43a、43b的任意形状。所述情况也同样适用于本发明的其他实施方式。

另外，在第一实施方式中，Si柱6a、6b、6c侧面表面与NiSi层28aa、28bb的连接、Si柱6a、6b、6c内的NiSi层30a、30b、30c、32a、32b、32c的形成、P⁺层31a、33a、N⁺层31b、31c、33b、33c的形成是通过图2K(a)至图2K(d)中的热处理来进行。利用热处理的这些结构的形成可迟于第一实施方式中所示的时序，只要在制造SGT的最终工序前进行即可。所述情况在本发明的其他实施方式中也相同。

另外，关于第一实施方式中所说明的开口部19a、19b、19c的形成方法，在形成开口部19a、19b、19c的材料层、工艺的基础上，也可使用其他方法。所述情况在本发明的其他实施方式中也相同。

另外，在第一实施方式中，包围P⁺层38a、N⁺层38b、38c、W层43a、43b而形成W层(包含缓冲金属层)52a～W层(包含缓冲金属层)52e。也可使用由单层或多层构成的其他金属层或合金层来代替W层52a～W层52e。所述情况在本发明的其他实施方式中也相同。

另外，在第二实施方式中，如图3C(a)至图3C(d)所示，在去除SiO₂层46a～SiO₂层46e后，整体被覆W层(未图示，包含薄的缓冲金属层)，直至上表面位置高于AlO层71的上表面位置。所述缓冲金属层与W层这两层金属层也可不均匀地被覆于P⁺层38A、N⁺层38B、38C的侧面及顶部上。例如，也可在P⁺层38A、N⁺层38B、38C侧面仅形成缓冲金属层。

另外，在第三实施方式中，在形成W层76a、76b、76c、77a、77b前，通过CMP法或CDE法而对整体被覆的作为缓冲导体层的Ti层、TiN层进行研磨，以使上表面位置成为AlO层71的上表面位置。相对于此，在以使所被覆的Ti层、TiN层在Si柱6a、6b、6c上的上表面位置低于AlO层71的上表面位置的方式形成后，连续被覆W层。然后，通过CMP法而对Ti层、TiN层、W层进行研磨，直至AlO层71的上表面位置。由此，可在缓冲导体层74a、74b、74c与W层76a、76b、76c之间形成W层。通过所述方法，也可减小缓冲导体层74a、74b、74c与W层76a、76b、76c的接触电阻。所述情况在第四实施方式中也相同。

另外，在第六实施方式、第七实施方式中，形成与Si柱85的侧面相接且包含受体杂质的P⁺层94、96。在所述情况下，通过后续的热处理而使P⁺层94、96内的受体杂质扩散至Si柱85表层。若所述杂质扩散控制为不损及SGT的特性，则不存在问题。

另外，在第六实施方式、第七实施方式中，形成与Si柱85的侧面相接且包含受体杂质的P⁺层96、96a。也可形成N⁺层来代替P⁺层96、96a。另外，也可在基板上形成多个半导体柱，并分别形成包含不同的半导体母体的P⁺层96、96a、N⁺层。

另外，在第六实施方式、第七实施方式中，在Si柱85的底部形成作为阻挡层的N层87，所述N层87用以防止在P⁺层105、96间流动的电流泄漏至P层86中。相对于此，若为获得阻挡效果者，则也可为其他结构。例如，也可形成SiO₂层来代替N层87。在所述情况下，所述SiO₂层也可连接至P层86的内部或在俯视时连接至Si柱85的外周部的P层86表层。另外，也可使用SOI基板来代替N层、P层基板86。

另外，在第六实施方式中，对Si柱85的下部外周部的SiO₂层、TiN层、HfO₂层进行蚀刻而形成开口部94、HfO₂层91、TiN层92、SiO₂层93。然后，在面向开口部94的TiN层92端形成绝缘层95。所述绝缘层95为用以进行TiN层92与P⁺层96的电绝缘的层。所述电绝缘也可使用其他结构来进行。例如，也可在形成开口部94前，包围Si柱85的外周而例如呈层状形成SiO₂层与SiN层，其后，在俯视时，以等宽度地包围Si柱85的方式进行蚀刻，然后，对SiO₂层进行蚀刻而形成开口部94。在所述情况下，SiN层成为TiN层92a与P⁺层96的绝缘层。在所述情况下，关于HfO₂层91、TiN层92、SiO₂层93，在呈层状形成SiO₂层与SiN层后，包围Si柱85而形成。或者，也可使用其他方法。所述情况在第七实施方式中也相同。

另外，在第八实施方式中，在图9A(a)至图9A(d)中，在使图2L(a)至图2L(d)所示的SiO₂层5a、5b、5c残存于Si柱6a、6b、6c的顶部上的状态下，包围Si柱6a、6b、6c的顶部与SiO₂层5a、5b、5c的侧面而形成SiO₂层111c、111d、111e与AlO层110。其后，对SiO₂层5a、5b、5c与SiO₂层111c、111d、111e进行蚀刻并加以去除后，可以与第二实施方式相同的方式使P⁺层116a、N⁺层116b、116c的顶部上表面位置低于AlO层110的上表面位置。所述情况也可适用于本发明的其他实施方式。

另外，第八实施方式与第一实施方式不同，以SiO₂层111a、111b、111c与AlO层110为掩模，对Si柱6a、6b、6c的顶部进行蚀刻而形成凹部115a、115b、115c。所述情况也可适用于本发明的其他实施方式。

另外，在所述各实施方式中，关于半导体柱中的沟道、源极、漏极等半导体区域，对使用硅(Si)的例子进行了说明。但并不限于此，本发明的技术思想也可适用于使用如SiGe般包含Si的半导体材料或Si以外的半导体材料的具有SGT的半导体装置。

另外，在第一实施方式中，栅极导体层设为包含TiN层18a、18b、18c、18d的形态。但并不限于此，栅极导体层也可由其他金属材料形成。另外，栅极导体层也可具有包含金属层与例如多晶Si层等的多层结构。所述情况也可同样适用于本发明的其他实施方式。

另外，在纵型与非(NAND)型快闪存储器电路中，在垂直方向上形成多段以半导体柱为沟道且包含包围所述半导体柱的隧道氧化层、电荷蓄积层、层间绝缘层、控制导体层的存储单元。在这些存储单元的两端的半导体柱中存在与源极相对应的源极线杂质层及与漏极相对应的位线杂质层。另外，相对于一个存储单元，若其两侧的存储单元的一者为源极，则另一者发挥漏极的作用。如上所述，纵型NAND型快闪存储器电路为SGT电路之一。因此，本发明也可适用于NAND型快闪存储器电路。

另外，在第一实施方式中，SGT的源极、漏极由相同极性的杂质区域形成，但也可为包含相互不同的具有导电性的杂质区域的隧道效应SGT。所述情况也可同样适用于本发明的其他实施方式。

本发明可在不脱离本发明的广义精神与范围的情况下，进行各种实施方式及变形。另外，所述实施方式为用以对本发明的一实施例进行说明者，并不限定本发明的范围。所述实施例及变形例可任意组合。进而，即便视需要去除所述实施方式的一部分构成要件，也为本发明的技术思想的范围内。

产业上的可利用性

根据本发明的柱状半导体装置的制造方法，可获得高性能的柱状半导体装置。

Claims (24)

1.一种柱状半导体装置的制造方法，其特征在于，包括：

在基板上形成沿垂直方向延伸的第一半导体柱的工序；

形成包围所述第一半导体柱的外周的第一栅极绝缘层的工序；

形成包围所述第一栅极绝缘层的第一栅极导体层的工序；

在垂直方向上，在所述第一栅极绝缘层的下端形成第一杂质区域的工序，所述第一杂质区域与其上端位置所具有的所述第一半导体柱的内部或所述第一半导体柱的侧面相接；

在所述垂直方向上，形成在所述第一栅极导体层的上端以上且所述第一半导体柱的顶部以下的高度具有上表面位置的第一绝缘层的工序；

包围在较所述第一绝缘层的上表面更靠上方处露出的所述第一半导体柱的上部的侧面而形成第一材料层的工序；

以所述第一材料层为掩模，对所述第一半导体柱的顶部进行蚀刻而形成凹部的工序；

在所述凹部使包含施体杂质或受体杂质的第二杂质区域外延结晶生长并加以形成的工序；

去除所述第一材料层的工序；

形成包围较所述第一绝缘层更靠上部的所述第二杂质区域的侧面的第二材料层的工序；

在所述第二材料层的外周部形成第三材料层的工序；

以所述第三材料层与所述第二杂质区域为蚀刻掩模，对所述第二材料层进行蚀刻而形成以所述第一绝缘层为底部的第一接触孔的工序；以及

在所述第一接触孔埋入由单层或多层构成的具有导电性的第一导体材料层的工序。

2.根据权利要求1所述的柱状半导体装置的制造方法，其特征在于，包括：

将所述第二杂质区域的上表面位置形成得低于所述第二材料层的上表面位置的工序；以及

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面与上表面，从而形成由单层或多层构成的具有导电性的第二导体材料层的工序。

3.根据权利要求1所述的柱状半导体装置的制造方法，其特征在于，包括：

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面、上表面及所述第三材料层的上表面，从而形成由单层或多层构成的具有导电性的第三导体材料层的工序；

以使所述第三导体材料层的上表面位置成为所述第二材料层的上表面位置的方式进行研磨的工序；以及

与所述第三导体材料层连接而形成第一布线导体层的工序。

4.根据权利要求2所述的柱状半导体装置的制造方法，其特征在于，包括：

在所述第二导体材料层上，通过选择生长而形成第四导体材料层的工序。

5.根据权利要求2所述的柱状半导体装置的制造方法，其特征在于，包括：

通过选择生长而形成所述第二导体材料层的工序。

6.根据权利要求1所述的柱状半导体装置的制造方法，其特征在于，包括：

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面与上表面，从而形成上表面位置高于所述第三材料层的上表面且由单层或多层构成的具有导电性的第五导体材料层的工序；以及

在所述第五导体材料层上形成第二布线导体层的工序。

7.根据权利要求1所述的柱状半导体装置的制造方法，其特征在于，包括：

形成包围所述第一栅极导体层的第二绝缘层的工序；

在所述第一半导体柱的下方形成贯穿所述第二绝缘层、所述栅极导体层及所述栅极绝缘层的开口部的工序；

在形成所述开口部之前或之后，形成面向所述开口部且至少覆盖所述栅极导体层的端面的第三绝缘层的工序；以及

通过选择外延结晶生长而形成所述第一杂质区域的工序，所述第一杂质区域与所述开口部的所述第一半导体柱的侧面相接而沿水平方向延伸且包含施体杂质或受体杂质。

8.根据权利要求7所述的柱状半导体装置的制造方法，其特征在于，还包括：

在俯视时，以使所述第一杂质区域的外周较所述第二绝缘层的外周更靠外侧的方式形成所述第一杂质区域的工序。

9.根据权利要求7所述的柱状半导体装置的制造方法，其特征在于：

所述第一杂质区域与所述第二杂质区域的一者或两者由与构成所述第一半导体柱的半导体母体不同的半导体母体形成。

10.根据权利要求1所述的柱状半导体装置的制造方法，其特征在于，还包括：

在所述基板上与所述第一半导体柱邻接竖立的第二半导体柱、包围所述第二半导体柱的外周的第二栅极绝缘层、包围所述第二栅极绝缘层的第二栅极导体层；

在所述第二半导体柱上，使用与所述第二杂质区域相同的工序，将施体杂质或受体杂质包含在内进行外延结晶生长而形成第三杂质区域的工序；

形成位于所述第一半导体柱的下方且与所述第一半导体柱内或侧面相连的第四杂质区域的工序；

形成位于所述第二半导体柱的下方且与所述第二半导体柱内或侧面相连的第五杂质区域的工序；

提供包含第二布线导体层、第三布线导体层及第四布线导体层的层叠结构体的工序，所述第二布线导体层、第三布线导体层及第四布线导体层分别与选自所述第一栅极导体层、所述第二栅极导体层、所述第一杂质区域、所述第三杂质区域、所述第四杂质区域及所述第五杂质区域中的不同的部位连接，在所述基板上水平延伸，在俯视时相互至少部分重叠，且自上至下依序存在；

自所述第三材料层的上表面至所述第四布线导体层的上表面或内部连续形成贯穿所述第二布线导体层及所述第三布线导体层的第二接触孔的工序；

在露出于所述第二接触孔的所述第三布线导体层的侧面形成第一管状绝缘层的工序；

充满所述第二接触孔而形成具有导电性的第六导体材料层的工序；

使所述第六导体材料层的上部的侧面露出的工序；

形成所述第二材料层的工序包括包围所述第六导体材料层的侧面而形成第四材料层的工序，

形成所述第三材料层的工序包括包围所述第四材料层而形成第五材料层的工序，而且，

以所述第五材料层为蚀刻掩模，对所述第四材料层进行蚀刻而形成与所述第二布线导体层的上表面相连的第三接触孔的工序；以及

在所述第三接触孔形成具有导电性的第七导体材料层的工序。

11.根据权利要求10所述的柱状半导体装置的制造方法，其特征在于，还包括：

形成第四接触孔的工序，所述第四接触孔在俯视时位于所述第一接触孔、所述第二接触孔、所述第三接触孔的位置以外，与所述第一栅极导体层、所述第二栅极导体层、所述第四杂质区域、所述第五杂质区域的任一者连接且与沿水平方向延伸的第五布线导体层相连，并且自所述第三材料层的表面向下方延伸；以及

将第八导体材料层充满所述第四接触孔的工序。

12.根据权利要求10所述的柱状半导体装置的制造方法，其特征在于：

在俯视时，面向所述第二接触孔的所述第三布线导体层的侧面形成为较所述第二布线导体层的侧面更靠外侧。

13.一种柱状半导体装置的制造方法，其特征在于，包括：

在基板上形成沿垂直方向延伸的第一半导体柱的工序；

形成包围所述第一半导体柱的外周的第一栅极绝缘层的工序；

形成包围所述第一栅极绝缘层的第一栅极导体层的工序；

在相对于所述基板的垂直方向上，在所述第一栅极绝缘层的下端形成第一杂质区域的工序，所述第一杂质区域与其上端位置所具有的所述第一半导体柱的内部或所述第一半导体柱的侧面相接；

在所述垂直方向上，形成在所述第一栅极导体层的上端以上且所述第一半导体柱的顶部以下的高度具有上表面位置的第一绝缘层的工序；

在俯视时，以等宽度包围在较所述第一绝缘层的上表面更靠上方处露出的所述第一半导体柱的上部的侧面而形成第一材料层的工序；

包围所述第一材料层而形成第二材料层的工序；

以所述第一材料层与所述第二材料层为掩模，对所述半导体柱的顶部进行蚀刻而形成凹部的工序；

在所述凹部使包含施体杂质或受体杂质的第二杂质区域外延结晶生长并加以形成的工序；

对所述第一材料层进行蚀刻而形成位于所述第二材料层与所述第二杂质区域之间且以所述第一绝缘层为底部的第一接触孔的工序；以及

在所述第一接触孔埋入由单层或多层构成的具有导电性的第一导体材料层的工序。

14.根据权利要求13所述的柱状半导体装置的制造方法，其特征在于，包括：

将所述第二杂质区域的上表面位置形成得低于所述第一材料层的上表面位置的工序；以及

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面与上表面，从而形成由单层或多层构成的具有导电性的第二导体材料层的工序。

15.根据权利要求13所述的柱状半导体装置的制造方法，其特征在于，包括：

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面、上表面及所述第二材料层的上表面，从而形成由单层或多层构成的具有导电性的第三导体材料层的工序；

以使所述第三导体材料层的上表面位置成为所述第二材料层的上表面位置的方式进行研磨的工序；以及

与所述第三导体材料层连接而形成第一布线导体层的工序。

16.根据权利要求14所述的柱状半导体装置的制造方法，其特征在于，包括：

在所述第二导体材料层上，通过选择生长而形成第四导体材料层的工序。

17.根据权利要求14所述的柱状半导体装置的制造方法，其特征在于，包括：

通过选择生长而形成所述第二导体材料层的工序。

18.根据权利要求13所述的柱状半导体装置的制造方法，其特征在于，包括：

填埋所述第一接触孔而覆盖所述第二杂质区域的侧面与上表面，从而形成上表面位置高于所述第二材料层的上表面且由单层或多层构成的具有导电性的第五导体材料层的工序；以及

在所述第五导体材料层上形成第二布线导体层的工序。

19.根据权利要求13所述的柱状半导体装置的制造方法，其特征在于，包括：

形成包围所述第一栅极导体层的第二绝缘层的工序；

在所述第一半导体柱的下方形成贯穿所述第二绝缘层、所述栅极导体层及所述栅极绝缘层的开口部的工序；

在形成所述开口部之前或之后，形成至少覆盖所述栅极导体层的端面的第三绝缘层的工序；以及

通过选择外延结晶生长而形成第一杂质区域的工序，所述第一杂质区域与所述开口部的所述第一半导体柱的侧面相接而沿水平方向延伸且包含施体杂质或受体杂质。

20.根据权利要求19所述的柱状半导体装置的制造方法，其特征在于，还包括：

在俯视时，以使所述第一杂质区域的外周较所述第二绝缘层的外周更靠外侧的方式形成所述第一杂质区域的工序。

21.根据权利要求19所述的柱状半导体装置的制造方法，其特征在于：

所述第一杂质区域与所述第二杂质区域的一者或两者由与构成所述第一半导体柱的半导体母体不同的半导体母体形成。

22.根据权利要求13所述的柱状半导体装置的制造方法，其特征在于，还包括：

在所述基板上与所述第一半导体柱邻接竖立的第二半导体柱、包围所述第二半导体柱的外周的第二栅极绝缘层、包围所述第二栅极绝缘层的第二栅极导体层；

在所述第二半导体柱上，使用与所述第二杂质区域相同的工序，将施体杂质或受体杂质包含在内进行外延结晶生长而形成第三杂质区域的工序；

形成位于所述第一半导体柱的下方且与所述第一半导体柱内或侧面相连的第四杂质区域的工序；

形成位于所述第二半导体柱的下方且与所述第二半导体柱内或侧面相连的第五杂质区域的工序；

提供包含第二布线导体层、第三布线导体层及第四布线导体层的层叠结构体的工序，所述第二布线导体层、第三布线导体层及第四布线导体层分别与选自所述第一栅极导体层、所述第二栅极导体层、所述第二杂质区域、所述第三杂质区域、所述第四杂质区域及所述第五杂质区域中的不同的部位连接，在所述基板上水平延伸，在俯视时相互至少部分重叠，且自上至下依序存在；

自所述第二材料层的上表面至所述第四布线导体层的上表面或内部连续形成贯穿所述第二布线导体层及所述第三布线导体层的第二接触孔的工序；

在露出于所述第二接触孔的所述第三布线导体层的侧面形成第一管状绝缘层的工序；

充满所述第二接触孔而形成具有导电性的第六导体材料层的工序；

使所述第六导体材料层的上部的侧面露出的工序；

形成所述第一材料层的工序包括包围所述第六导体材料层的侧面而形成第三材料层的工序，

形成所述第二材料层的工序包括包围所述第三材料层而形成第四材料层的工序，而且，

以所述第四材料层为蚀刻掩模，对所述第三材料层进行蚀刻而形成与所述第二布线导体层和所述第六导体材料层的上表面相连的第三接触孔的工序；以及

在所述第三接触孔形成具有导电性的第七导体材料层的工序。

23.根据权利要求22所述的柱状半导体装置的制造方法，其特征在于，还包括：

形成第四接触孔的工序，所述第四接触孔在俯视时位于所述第一接触孔、所述第二接触孔、所述第三接触孔的位置以外，与所述第一栅极导体层、所述第二栅极导体层、所述第四杂质区域、所述第五杂质区域的任一者连接且与沿水平方向延伸的第五布线导体层相连，并且自所述第二材料层的表面向下方延伸；以及

将第八导体材料层充满所述第四接触孔的工序。

24.根据权利要求22所述的柱状半导体装置的制造方法，其特征在于：

在俯视时，面向所述第二接触孔的所述第三布线导体层的侧面形成为较所述第二布线导体层的侧面更靠外侧。

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