WO2018123823A1 - 柱状半導体装置の製造方法 - Google Patents

柱状半導体装置の製造方法 Download PDF

Info

Publication number
WO2018123823A1
WO2018123823A1 PCT/JP2017/046000 JP2017046000W WO2018123823A1 WO 2018123823 A1 WO2018123823 A1 WO 2018123823A1 JP 2017046000 W JP2017046000 W JP 2017046000W WO 2018123823 A1 WO2018123823 A1 WO 2018123823A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
material layer
forming
layers
impurity region
Prior art date
Application number
PCT/JP2017/046000
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
原田　望
広記 中村
フィリップ マタニア
善明 菊池
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
原田　望
広記 中村
フィリップ マタニア
善明 菊池
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from PCT/JP2015/060763 external-priority patent/WO2016162927A1/ja
Priority claimed from PCT/JP2015/069689 external-priority patent/WO2017006468A1/ja
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 舛岡　富士雄, 原田　望, 広記 中村, フィリップ マタニア, 善明 菊池 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to CN201780087458.7A priority Critical patent/CN110366775B/zh
Priority to JP2018559129A priority patent/JP6793409B2/ja
Publication of WO2018123823A1 publication Critical patent/WO2018123823A1/ja
Priority to US16/372,717 priority patent/US10651181B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Definitions

  • the present invention relates to a method for manufacturing a columnar semiconductor device.
  • the channel In a normal planar MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate.
  • the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). For this reason, the SGT can increase the density of the semiconductor device as compared with the planar type MOS transistor.
  • FIG. 9 shows a schematic structural diagram of an N-channel SGT.
  • Si pillars When one of the Si pillars 100 (hereinafter referred to as “Si pillars”) having a P-type or i-type (intrinsic) conductivity type (hereinafter referred to as “Si pillar”) is a source, the other is a drain.
  • N + layers 101a and 101b hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer” are formed.
  • the portion of the Si pillar 100 between the N + layers 101 a and 101 b serving as the source and drain becomes the channel region 102.
  • a gate insulating layer 103 is formed so as to surround the channel region 102.
  • a gate conductor layer 104 is formed so as to surround the gate insulating layer 103.
  • N + layers 101a and 101b serving as sources and drains, a channel region 102, a gate insulating layer 103, and a gate conductor layer 104 are formed in a column shape as a whole.
  • the occupied area of the SGT corresponds to the occupied area of the single source or drain N + layer of the planar MOS transistor. Therefore, the circuit chip having SGT can realize further reduction of the chip size as compared with the circuit chip having a planar type MOS transistor.
  • a method for manufacturing a columnar semiconductor device includes: Forming a substrate and a first semiconductor pillar extending in a direction perpendicular to the substrate; Forming a first gate insulating layer surrounding an outer periphery of the first semiconductor pillar; Forming a first gate conductor layer surrounding the gate insulating layer; Forming a first impurity region in contact with the inside or the side surface of the first semiconductor pillar, which has the top end position at the bottom end of the first gate insulating layer in the vertical direction; Forming a first insulating layer having an upper surface position at a height not less than the upper end of the first gate conductor layer and not more than the top of the semiconductor pillar in the vertical direction; Forming a first material layer surrounding an upper side surface of the semiconductor pillar exposed above an upper surface of the first insulating layer; Etching the top of the first semiconductor pillar using the first material layer as a mask to form a recess; Forming a second impurity region containing a donor
  • the first contact hole is filled, the side surface of the second impurity region, the upper surface, and the upper surface of the third material layer are covered, and has a single layer or a plurality of layers of conductivity.
  • Conductivity comprising a single layer or a plurality of layers in which the first contact hole is filled, and the side surface, upper surface, and upper surface position of the second impurity region are higher than the upper surface of the third material layer.
  • Forming a fifth conductor material layer having: Forming a second wiring conductor layer on the fifth conductor material layer, More preferably.
  • Forming a second insulating layer surrounding the first gate conductor layer Forming an opening penetrating the second insulating layer, the gate conductor layer, and the gate insulating layer below the first semiconductor pillar; Forming a third insulating layer facing the opening and covering an end surface of the gate conductor layer; Forming a first impurity region containing a donor or acceptor impurity extending in a horizontal direction in contact with a side surface of the first semiconductor pillar of the opening by selective epitaxial crystal growth, More preferably.
  • One or both of the first impurity region and the second impurity region are formed from a semiconductor base different from the semiconductor base constituting the first semiconductor pillar. More preferably.
  • Two gate conductor layers Using the same step as the second impurity region on the second semiconductor pillar, including a donor or acceptor impurity, and epitaxially growing to form a third impurity region; Forming a fourth impurity region below the first semiconductor pillar and connected to the inside or side of the first semiconductor pillar; Forming a fifth impurity region below the second semiconductor pillar and connected to the side or side of the second semiconductor pillar; In different parts selected from the first gate conductor layer, the second gate conductor layer, the first impurity region, the third impurity region, the fourth impurity region, and the fifth impurity region.
  • a process of Forming a first tubular insulating layer on a side surface of the third wiring conductor layer exposed in the second contact hole Filling the second contact hole to form a conductive sixth conductive material layer; Exposing an upper side surface of the sixth conductive material layer; Forming the second material layer includes forming a fourth material layer surrounding a side surface of the sixth conductive material layer; Forming the third material layer includes forming a fifth material layer surrounding the fourth material layer; and Etching the fourth material layer using the fifth material layer as an etching mask to form a third contact hole connected to the upper surface of the second conductor material layer; Forming a seventh conductive material layer having conductivity in the third contact hole, and More preferably.
  • the first gate conductor layer, the second gate conductor layer, and the fourth impurity are present at locations other than the location of the first contact hole, the second contact hole, and the third contact hole.
  • a fourth contact hole connected to either the region or the fifth impurity region and connected to the fifth wiring conductor layer extending in the horizontal direction and extending below the surface of the third material layer is formed.
  • the side surface of the third wiring conductor layer facing the second contact hole is formed outside the side surface of the second wiring conductor layer. More preferably.
  • the first material layer is formed surrounding an upper portion of the semiconductor pillar in a plan view; More preferably.
  • a method for manufacturing a columnar semiconductor device includes: Forming a substrate and a first semiconductor pillar extending in a direction perpendicular to the substrate; Forming a first gate insulating layer surrounding an outer periphery of the first semiconductor pillar; Forming a first gate conductor layer surrounding the first gate insulating layer; Forming a first impurity region in contact with the inside or the side surface of the first semiconductor pillar, the upper end position of which is located at the lower end of the first gate insulating layer in a direction perpendicular to the substrate; Forming a first insulating layer having a top surface position at a height not less than the upper end of the first gate conductor layer and not more than the top of the first semiconductor pillar in the vertical direction; Forming a first material layer by surrounding the upper side surface of the first semiconductor pillar exposed above the upper surface of the first insulating layer with a uniform width in a plan view; Forming a second material layer surrounding the first material layer; Etching
  • the first contact hole is filled, and the side surface of the second impurity region, the upper surface, and the upper surface of the second material layer are covered, and has a single layer or a plurality of layers of conductivity.
  • the first contact hole is filled, and the side surface, the upper surface, and the upper surface position of the second impurity region are higher than the upper surface of the second material layer.
  • Forming a second insulating layer surrounding the first gate conductor layer Forming an opening penetrating the second insulating layer, the gate conductor layer, and the gate insulating layer below the first semiconductor pillar; Forming a third insulating layer facing the opening and covering an end surface of the gate conductor layer; Forming a first impurity region containing a donor or acceptor impurity extending in a horizontal direction in contact with a side surface of the first semiconductor pillar of the opening by selective epitaxial crystal growth, More preferably.
  • One or both of the first impurity region and the second impurity region are formed from a semiconductor base different from the semiconductor base constituting the first semiconductor pillar. More preferably.
  • Two gate conductor layers Using the same step as the second impurity region on the second semiconductor pillar, including a donor or acceptor impurity, and epitaxially growing to form a third impurity region; Forming a fourth impurity region below the first semiconductor pillar and connected to the inside or side of the first semiconductor pillar; Forming a fifth impurity region below the second semiconductor pillar and connected to the side or side of the second semiconductor pillar; In different parts selected from the first gate conductor layer, the second gate conductor layer, the first impurity region, the third impurity region, the fourth impurity region, and the fifth impurity region.
  • a process of Forming a first tubular insulating layer on a side surface of the third wiring conductor layer exposed in the second contact hole Filling the second contact hole to form a conductive sixth conductive material layer; Exposing an upper side surface of the sixth conductive material layer; Forming the first material layer includes forming a third material layer surrounding a side surface of the sixth conductive material layer; Forming the second material layer includes forming a fourth material layer surrounding the third material layer; and Using the fourth material layer as an etching mask, the third material layer is etched to form a third contact hole connected to the upper surfaces of the second conductor material layer and the sixth conductor material layer. Process, Forming a seventh conductive material layer having conductivity in the third contact hole, and More preferably.
  • the first gate conductor layer, the second gate conductor layer, and the fourth impurity are present at locations other than the location of the first contact hole, the second contact hole, and the third contact hole.
  • a fourth contact hole connected to either the region or the fifth impurity region and connected to the fifth wiring conductor layer extending in the horizontal direction and extending below the surface of the second material layer is formed.
  • the side surface of the third wiring conductor layer facing the second contact hole is formed outside the side surface of the second wiring conductor layer. More preferably.
  • 1 is an SRAM cell circuit diagram for explaining a columnar semiconductor device having an SGT according to a first embodiment of the present invention. It is a SRAM cell schematic structure diagram for demonstrating the columnar semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional structure figure for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional structure figure for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional structure figure for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment. It is the top view and sectional structure figure for demonstrating the manufacturing method of the columnar semiconductor device which has SGT which concerns on 1st Embodiment.
  • FIG. 1A shows an equivalent circuit diagram of an SRAM cell structure using SGT, which is a columnar semiconductor device of the present embodiment.
  • This SRAM cell circuit includes two inverter circuits.
  • One inverter circuit is composed of a P-channel type SGT_Pc1 as a load transistor and an N-channel type SGT_Nc1 as a drive transistor.
  • Another inverter circuit is composed of a P-channel type SGT_Pc2 as a load transistor and an N-channel type SGT_Nc2 as a drive transistor.
  • the gate of the P-channel type SGT_Pc1, the gate of the N-channel type SGT_Nc1, the drain of the P-channel type SGT_Pc2, and the drain of the N-channel type SGT_Nc2 are connected.
  • the gate of the P channel type SGT_Pc2, the gate of the N channel type SGT_Nc2, the drain of the P channel type SGT_Pc1, and the drain of the N channel type SGT_Nc1
  • the sources of P-channel type SGT_Pc1 and Pc2 are connected to the power supply terminal Vdd.
  • the sources of the N channel type SGT_Nc1 and Nc2 are connected to the ground terminal Vss.
  • Selected N-channel type SGT_SN1 and SN2 are arranged on both sides of the two inverter circuits.
  • the gates of the selected N-channel type SGT_SN1 and SN2 are connected to the word line terminal WLt.
  • the source and drain of the selected N channel type SGT_SN1 are connected to the bit line terminal BLt and the drains of the N channel type SGT_Nc1 and P channel type SGT_Pc1.
  • the source and drain of the selected N channel type SGT_SN2 are connected to the inverted bit line terminal BLRt and the drains of the N channel type SGT_Nc2 and P channel type SGT_Pc2.
  • the circuit having the SRAM cell of this embodiment (hereinafter referred to as “SRAM cell circuit”) includes two P-channel type SGT_Pc1 and Pc2 and four N-channel type SGT_Nc1, Nc2, Nc2, SN1, and SN2. Are composed of a total of six SGTs.
  • This SRAM cell circuit is composed of a circuit region C1 composed of P-channel type SGT_Pc1, N-channel type SGT_Nc1, and SN1, and a circuit region C2 composed of P-channel type SGT_Pc2, N-channel type SGT_Nc2, and SN2.
  • FIG. 1B is a schematic structural diagram of the SRAM cell circuit according to the first embodiment.
  • This SRAM cell circuit is composed of three Si pillars SP1, SP2, and SP3.
  • the conventional SRAM cell in which one SGT is formed on one Si pillar six Si pillars must be formed on the substrate in order to form one SRAM cell.
  • an SRAM cell is formed by three Si pillars. Thereby, high integration of the circuit is realized.
  • the P channel type SGT_Pc1 in FIG. 1A is formed in the upper part
  • the P channel type SGT_Pc2 is formed in the lower part.
  • the P channel type SGT_Pc1 and Pc2 are separated by the SiO 2 layer Ox1 in the middle of the Si pillar SP1.
  • the P-channel type SGT_Pc1 includes a part of a Si pillar SP1 that is a channel, a gate Gp1 surrounding the part of the Si pillar SP1, a drain P + layer Pd1 and a source P + in the Si pillar SP1 above and below the gate Gp1.
  • the layer Ps1 is formed.
  • the P-channel type SGT_Pc2 includes a part of the Si pillar SP1 which is a channel, a gate Gp2 surrounding the part of the Si pillar SP1, a drain P + layer Pd2 and a source P + in the Si pillar SP1 above and below the gate Gp2.
  • the layer Ps2 is formed.
  • the N channel type SGT_Nc1 in FIG. 1A is formed in the upper part, and the N channel type SGT_Nc2 is formed in the lower part.
  • the N channel type SGT_Nc1 and Nc2 are separated by the SiO 2 layer Ox2 in the middle of the Si pillar SP2.
  • the N channel type SGT_Nc1 includes a part of a Si pillar SP2 that is a channel, a gate Gn1 that surrounds a part of the Si pillar SP2, and a drain N + layer Nd1 and a source N + in the Si pillar SP2 above and below the gate Gn1.
  • the layer Ns1 is formed.
  • the N-channel type SGT_Nc2 includes a part of a Si pillar SP2 that is a channel, a gate Gn2 that surrounds a part of the Si pillar SP2, a drain N + layer Nd2 and a source N + in the Si pillar SP2 above and below the gate Gn2.
  • the layer Ns2 is formed.
  • the N channel type SGT_SN1 in FIG. 1A is formed in the upper part, and the N channel type SGT_SN2 is formed in the lower part.
  • the N channel type SGT_SN1 and SN2 are separated by a SiO 2 layer Ox3 in the middle of the Si pillar SP3.
  • the N-channel type SGT_SN1 includes a part of a Si pillar SP3 that is a channel, a gate Gs1 surrounding the part of the Si pillar SP3, a drain N + layer Sd1 and a source N + in the Si pillar SP3 above and below the gate Gs1.
  • the layer Ss1 is formed.
  • the N-channel type SGT_SN2 includes a part of the Si pillar SP3 which is a channel, a gate Gs2 surrounding the part of the Si pillar SP3, a drain N + layer Sd2 and a source N + in the Si pillar SP3 above and below the gate Gs2.
  • the layer Ss2 is formed.
  • the components located at the same height of the Si pillars SP1, SP2, and SP3 are connected to each other. That, is connected to the gate Gp1, Gn1, and drain the P + layer Pd1, and drain N + layer Nd1, drain N + layer Sd1 and is connected to the drain P + layers Pd2, and drain N + layer Nd2, drain N
  • the + layer Sd2 is connected, and the gates Gp2 and Gn2 are connected.
  • the gate Gp1, Gn1, and drain the P + layer Pd2, and drain N + layer Nd2, and drain N + layer Sd2 is connected, the gate Gp2, Gn2 is a drain P + layer Pd1, drain N + layer Nd1 Are connected to the drain N + layer Sd1.
  • the source P + layers Ps1 and Ps2 of the Si pillar SP1 are connected to the power supply terminal Vdd
  • the source N + layers Ns1 and Ns2 of the Si pillar SP2 are connected to the ground terminal Vss
  • the N + layer Ss1 is connected to the bit line terminal BLt
  • the source N + layer Ss2 of the Si pillar SP3 is connected to the inverted bit line terminal BLRt
  • the gates Gs1 and Gs2 of the Si pillar SP3 are connected to the word line terminal WLt.
  • the circuit region C1 of the circuit diagram shown in FIG. 1A is formed above the Si pillars SP1, SP2, and SP3, and the circuit region C2 is formed below.
  • the component in the same height of Si pillar SP1, SP2, SP3 is connected without passing through the connection path between the upper and lower sides of Si pillar. That is, the gates Gp1 and Gn1 are connected without connecting the upper and lower sides of the Si pillars SP1 and SP2, and the drain P + layer Pd1 and the N + layers Nd1 and Sd1 are placed between the upper and lower sides of the Si pillars SP1, SP2 and SP3.
  • the drain P + layer Pd2, the N + layer Nd2, and Sd2 are connected without passing through the upper and lower connection paths of the Si pillars SP1, SP2, and SP3.
  • the gates Gp2 and Gn2 are connected. However, they are connected without passing through the connection path between the upper and lower sides of the Si pillars SP1 and SP2.
  • the gates Gp2 and Gn2 are connected to the drain P + layer Pd1 and the N + layer Nd1 through upper and lower connection wiring paths.
  • FIG. 2A shows a plan view and a cross-sectional view for explaining a manufacturing process of an SRAM cell circuit which is a columnar semiconductor device having an SGT.
  • A is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is ( FIG. 3A is a sectional structural view taken along line Y2-Y2 ′ of a).
  • a laminated i layer 2, SiO 2 layer 3, i layer 4, and SiO 2 layer 5 are formed on the SiO 2 layer substrate 1.
  • the SiO 2 layers 5a, 5b, and 5c having a circular shape in plan view are formed using a lithography method and an RIE (Reactive Ion Etching) method. Form.
  • the i layer 4, the SiO 2 layer 3, and the i layer 2 are etched using the RIE method to form an i layer on the SiO 2 layer substrate 1.
  • the Si pillars 6a, 6b and 6c are formed leaving the lower layer of 2. Then, the resist layer is removed.
  • the Si pillar 6a includes the i layer 2b1, the SiO 2 layer 3a, the i layer 4a, and the SiO 2 layer 5a.
  • the Si pillar 6b includes the i layer 2b2, the SiO 2 layer 3b, the i layer 4b, and the SiO 2 layer 5b.
  • Si pillar 6c includes i layer 2b3, SiO 2 layer 3c, i layer 4c, and SiO 2 layer 5c.
  • the i layer 2 remaining in the lower layer is etched to form the i layer 2a1 on the outer periphery of the Si column 6a, the i layer 2a2 on the outer periphery of the Si column 6b, and the Si column.
  • the i layer 2a3 is formed on the outer periphery of 6c.
  • SiO 2 layers 7a, 7b, 7c are formed on the outer periphery of the Si pillars 6a, 6b, 6c and the i layers 2a1, 2a2, 2a3 by, for example, thermal oxidation or ALD (Atomic Layer Deposition) method. Form. Then, using a lithography method and an ion implantation method, a P + layer 8a is formed on the i layer 2a1 on the outer periphery of the Si pillar 6a, and an N + layer 8b is formed on the i layer 2a2 on the outer periphery of the Si pillar 6b.
  • ALD Atomic Layer Deposition
  • An N + layer 8c is formed on the i layer 2a3 on the outer periphery of the Si pillar 6c. Then, the SiO 2 layer 10 is formed so as to surround the lower portions of the Si pillars 6a, 6b, and 6c and the i layers 2a1, 2a2, and 2a3.
  • the SiO 2 layers 7a, 7b, 7c above the SiO 2 layer 10 are removed, the Si pillars 6a, 6b, 6c and the SiO 2 layer 10 are covered, for example, by the ALD method.
  • a hafnium oxide (HfO 2 ) layer 11 and a titanium nitride (TiN) layer 12 are sequentially formed.
  • the HfO 2 layer 11 becomes an SGT gate insulating layer
  • the TiN layer 12 becomes an SGT gate conductor layer.
  • a TiN layer 12a surrounding the Si pillars 6a and 6b and a TiN layer 12b surrounding the Si pillar 6c are formed by lithography and RIE.
  • a SiO 2 layer 14 is formed so as to cover the whole. Thereafter, heat treatment is performed, and the donor or acceptor impurity atoms of the P + layer 8a, the N + layers 8b and 8c are thermally diffused throughout the i layers 2a1, 2a2, and 2a3, and the P + layer 8aa, the N + layer 8bb, 8 cc is formed. Thereafter, a silicon nitride (SiN) layer 15 is formed on the outer periphery of the Si pillars 6a, 6b, 6c. Subsequently, a resist layer 16 is formed on the SiN layer 15.
  • SiN silicon nitride
  • the resist layer 16 is formed so that the position of the SiO 2 layers 3a, 3b, and 3c in the vertical direction is at the center of the resist layer 16.
  • the resist layer 16 is formed by applying a resist material to the upper surface of the SiN layer 15 and then performing a heat treatment to increase the fluidity of the resist material. To form a uniform reservoir. Subsequently, hydrogen fluoride gas (hereinafter referred to as “HF gas”) is supplied to the whole. Then, the HF gas is ionized by moisture contained in the resist layer 16 to form hydrogen fluoride ions (HF 2 + ) (hereinafter referred to as “HF ions”).
  • HF gas hydrogen fluoride gas
  • the HF ions diffuse in the resist layer 16 to etch the SiO 2 layer 14 in contact with the resist layer 16 (see Non-Patent Document 2 for the etching mechanism here).
  • the SiO 2 layer 14 not in contact with the resist layer 16 remains almost unetched. Thereafter, the resist layer 16 is removed.
  • the SiO 2 layer 14 includes the SiO 2 layer 14a covered with the SiN layer 15 and the SiO 2 layers 14b, 14c, 14d in the upper regions of the Si pillars 6a, 6b, 6c. Separated. Subsequently, by using the SiO 2 layers 14a, 14b, 14c, and 14d and the SiN layer 15 as a mask, the TiN layers 12a and 12b are etched, so that the TiN layer 12a is formed in the region below the Si pillars 6a and 6b. The TiN layer 18a covered with the SiN layer 15; the TiN layer 18c covered with the SiO 2 layer 14b; and the TiN layer 18d covered with the SiO 2 layer 14c.
  • the SiN layer 18b covered with the SiN layer 15 and a TiN layer 18e covered with the SiO 2 layer 14d are divided into a TiN layer 18b covered with the SiN layer 15 and a TiN layer 18e covered with the SiO 2 layer 14d.
  • the SiO 2 layers 14a, 14b, 14c and the TiN layers 18a, 18b, 18c, 18d, 18e are used as a mask, the openings 19a, 19b, 19c are formed by etching the HfO 2 layer 11. .
  • the HfO 2 layer 11 includes the HfO 2 layer 11a covered with the TiN layers 18a, 18b in the lower region of the Si pillars 6a, 6b, 6c, and the TiN layer 18c, Separated into HfO 2 layers 11b, 11c, and 11d covered with 18d and 18e, respectively.
  • the exposed portion of the TiN layer 18a on the Si pillar 6a side, the exposed portion of the TiN layer 18a on the Si pillar 6b side, and the exposed portions of the TiN layers 18b, 18c, 18d, and 18e are oxidized to form TiO (titanium oxide).
  • Layers 20a, 20b, 20c, 20d, 20e, and 20f are formed.
  • the SiO 2 layer (not shown) formed on the side surfaces of the Si pillars 6a, 6b, 6c when the TiO layers 20a, 20b, 20c, 20d, 20e, 20f are formed is removed.
  • a substrate metal plate on which the SiO 2 layer substrate 1 is arranged and a counter metal plate spaced from the substrate metal plate are prepared, and a DC voltage is applied to the substrate metal plate,
  • RF high-frequency voltage is applied to these two parallel metal plates
  • the material atoms of the opposing metal plate are sputtered and deposited on the SiO 2 layer substrate 1 by using a bias sputtering method, and Ni atoms are SiO 2 layer substrate.
  • the Ni layer 21 a is formed on the SiN layer 15 by being incident from a direction perpendicular to the upper surface of 1.
  • a P-type poly-Si layer 22a, a SiO 2 layer 23a, a Ni layer 21b, a P-type poly-Si layer 22b, and a SiO 2 layer 23b containing boron (B) impurities are sequentially laminated by bias sputtering.
  • the upper surface of the SiO 2 layer 23b is formed so as to be in contact with the SiO 2 layers 14b, 14c and 14d covering the upper portions of the Si pillars 6a, 6b and 6c.
  • Ni atoms, poly Si atoms, and SiO 2 atoms are incident from a direction perpendicular to the upper surface of the SiO 2 layer substrate 1, the side surfaces of the Si pillars 6a, 6b, and 6c and the Ni layers 21a, 21b, P Sealed spaces 25a, 25b, and 25c are formed between the mold poly Si layers 22a and 22b and the SiO 2 layers 23a and 23b. Thereafter, Ni layers 21a and 21b, P-type poly-Si layers 22a and 22b, and SiO 2 layers 23a and 23b deposited on the SiN layer 15 were simultaneously formed on the tops of the Si pillars 6a, 6b, and 6c. The laminated film (not shown) is removed.
  • a resist layer 27 covering the Si pillar 6a is formed.
  • arsenic (As) atoms are ion-implanted from the upper surface of the SiO 2 layer substrate 1 so that the P-type poly-Si layers 22a and 22b on the outer periphery of the Si pillars 6b and 6c are formed into N + layers to form N + -type poly-Si layers 26a, 26b is formed.
  • the resist layer 27 is removed.
  • Ni atoms in the Ni layers 21a and 21b are diffused into the P-type poly Si layers 22a and 22b and the N + -type poly Si layers 26a and 26b by performing a heat treatment at 550 ° C., for example.
  • nickel silicide (NiSi) layers 28a and 28b are formed, respectively.
  • the NiSi layers 28a and 28b expand from the volumes of the P-type poly Si layers 22a and 22b and the N + -type poly Si layers 26a and 26b (refer to Non-Patent Document 3 for the volume expansion).
  • the NiSi layers 28a and 28b mainly include the spaces 25a and 25b, It protrudes into 25c.
  • protrusions (not shown) containing a large amount of impurity atoms are formed on the side surface layers of the NiSi layers 28a, 28b protruding into the spaces 25a, 25b, 25c. Then, the side surfaces of the protrusions are in contact with the surfaces of the Si pillars 6a, 6b, 6c.
  • NiSi layers 30a, 30b, and 30c are formed on the side surface layers of the Si pillars 6a, 6b, and 6c in contact with the NiSi layer 28a, respectively, and B and As atoms are pushed out by the impurity extrusion effect to form the Si pillars 6a, 6b, and 6c.
  • P + layers 31a and N + layers 31b and 31c containing a high concentration of acceptor or donor impurities are formed inside the Si pillars 6a, 6b and 6c, respectively, by diffusion.
  • NiSi layers 32a, 32b, and 32c are formed on the side surface layers of the Si pillars 6a, 6b, and 6c in contact with the NiSi layer 28b, respectively, and B and As atoms are pushed out by impurities, and the Si pillars 6a, 6b, and P + layers 33a and N + layers 33b and 33c containing high-concentration acceptor or donor impurities are formed inside Si pillars 6a, 6b and 6c, respectively, by being diffused inside 6c.
  • the P + layer 31a, the N + layers 31b and 31c, and the P + layer 33a, N + Layers 33b and 33c are separated by SiO 2 layers 3a, 3b and 3c.
  • the NiSi layers 28a and 28b and the SiO 2 layers 23a and 23b are patterned so as to remain on the outer peripheral portions of the Si pillars 6a, 6b, and 6c. Layers 28aa and 28bb and SiO 2 layers 23aa and 23bb are formed, respectively.
  • the SiN layer 15c, 18d, 18e is positioned in the middle in the height direction of the SiN layer.
  • Layer 35a is formed.
  • openings are formed on the outer periphery of the TiN layers 18c, 18d, and 18e.
  • the NiSi layer 36a in contact with the TiN layers 18c and 18d and the NiSi layer 36b in contact with the TiN layer 18e are formed.
  • the SiO 2 layer 35b is formed such that the position of the upper surface thereof is higher than the surfaces of the NiSi layers 36a and 36b and lower than the tops of the Si pillars 6a, 6b and 6c. To do. Thereafter, using the SiO 2 layer 35b as a mask, the SiO 2 layers 14b, 14c, 14d, the TiN layers 18c, 18d, 18e, and the HfO 2 layers 11b, 11c, 11d on top of the Si pillars 6a, 6b, 6c are etched.
  • an SiN layer 35c is formed on the SiO 2 layer 35b on the outer periphery of the Si pillars 6a, 6b, 6c. Then, a SiO 2 film (not shown) is entirely covered, and then a SiO 2 layer 35d having a flat surface whose upper surface position coincides with the tops of the Si pillars 6a, 6b, 6c is formed by CMP. Form. Then, SiN layer under the entire, and covering the of SiO 2 layer SiN / SiO 2 layer (not shown) on. Then, a SiN / SiO 2 layer 35e is formed under the resist layer 37a by using a lithography method and an RIE method.
  • the resist layer 37a is removed.
  • the SiO 2 layer 35d and the SiN / SiO 2 layer 35e as an etching mask, the top portion of the Si pillar 6a is etched to form a recess 38AA.
  • the recess 38AA is formed so that the bottom thereof is at the same height as the lower surface of the SiN layer 35c.
  • the recess 38AA has the same shape as the Si pillar 6a and is formed in a self-aligned manner. To be formed by this self-alignment means that the recess 38AA is formed without using the lithography method, and is formed without any mask misalignment with the Si pillar 6a that occurs when the lithography method is used. .
  • a P + layer (not shown) containing acceptor impurities at a high concentration is formed on the SI pillar 6a at the bottom of the recess 38, and its top is higher than the upper surface position of the SiO 2 layer 35d.
  • Epitaxial crystal growth is performed until Then, the top portion of the P + layer and the SiN / SiO 2 layer 35e are removed by CMP to form a P + layer 38a whose upper surface position is the same as the upper surface position of the SiO 2 layer 35d.
  • the P + layer 38a may be formed by a selective epitaxial method so that the upper surface position is in the vicinity of the SiO 2 layer 35d. In this case, the top of the P + layer 38a may not be polished by the CMP method. As a result, the P + layer 38a is formed in self-alignment with the Si pillar 6a.
  • the resist layer 37b and the SiN / SiO 2 layer 35f are formed so as to cover the Si pillar 6a in plan view by the same method described in FIG. 2N. Then, the resist layer 37b is removed. Then, using the SiO 2 layer 35d and the SiN / SiO 2 layer 35f as etching masks, the tops of the Si pillars 6b and 6c are etched to form the recesses 38BB and 38CC.
  • the recesses 38BB and 38CC are formed so that their bottoms are at the same height as the lower surface of the SiN layer 35c, as in the case of the recesses 38AA. Thereby, like 38A, recessed part 38BB and 38CC are formed by the self-alignment with respect to Si pillar 6b, 6c.
  • FIG. 4E is a sectional structural view taken along line Y3-Y3 ′ in FIG.
  • an N + layer (not shown) containing donor impurities is formed on the SI pillars 6b and 6c at the bottoms of the recesses 38BB and 38CC by the same method described in FIG. Is epitaxially grown until it becomes higher than the upper surface position of the SiO 2 layer 35d.
  • the top portion of the N + layer and the SiN / SiO 2 layer 35f are removed by CMP to form N + layers 38b and 38c whose upper surface position is the same as the upper surface position of the SiO 2 layer 35d.
  • the N + layers 38b and 38c are formed in self-alignment with the Si pillars 6b and 6c.
  • a lithography method and an RIE method on the NiSi layer 28aa, the SiO 2 layer 35d, the SiN layer 35c, the SiO 2 layer 35b, the NiSi layer 36a, the SiN layer 35a, the SiO 2 layer 23bb, the NiSi layer 28bb, A contact hole 40a is formed through the SiO 2 layer 23aa.
  • a contact hole 40b is formed through the NiSi layer 28aa, the SiN layer 15, and the SiO 2 layer 14a.
  • a SiO 2 layer (not shown) is deposited on the entire surface by ALD. Then, as shown in FIG. 2R, by RIE, the side surfaces of the contact holes 40a are left the SiO 2 layer 41a, to remove the SiO 2 layer on the NiSi layer 28 aa. Similarly, the side surface of the contact hole 40b is left a SiO 2 layer 41b, the removal of the SiO 2 layer on the TiN layer 18a.
  • a tungsten (W) layer (not shown) is deposited on the whole inside the contact holes 40a and 40b and on the NiSi layer 28aa by the ALD method. Then, as shown in FIG. 2S, the surface layer of the W layer is polished by the MCP method so that the positions of the upper surfaces are the top of the P + layer 38a, the N + layers 38b and 38c, and the SiO 2 layer 35d. W layers 43a and 43b coinciding with the surface are formed.
  • the SiO 2 layer 35d is removed to expose the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b above the upper surface of the SiN layer 35c.
  • a SiO 2 layer (not shown) is deposited on the entire surface by CVD.
  • the SiO 2 layer is etched to the upper surface of the SiN layer 35c by using the RIE method.
  • the SiO 2 layers 46a and 46b are left on the side surfaces of the W layers 43a and 43b.
  • SiO 2 layers 46c, 46d, and 46e are left on the side surfaces of the P + layer 38a and the N + layers 38b and 38c.
  • the SiO 2 layers 46a to 46e are formed so as to surround the top portions of the N + layers 38b and 38c and the W layers 43a and 43b in a uniform band shape without using a lithography method.
  • the SiO 2 layers 46a to 46e are formed by self-alignment with the tops of the N + layers 38b and 38c and the W layers 43a and 43b. By this self-alignment, fine SiO 2 layers 46a to 46e are surely formed in a plan view.
  • an aluminum oxide (AlO) insulating layer (not shown) is deposited on the entire surface by CVD. Then, as shown in FIG. 2U, the position of the upper surface of the AlO layer by the CMP method is adjusted to be the top surfaces of the P + layer 38a, the N + layers 38b and 38c, and the upper surfaces of the W layers 43a and 43b.
  • the AlO layer 51 is formed by polishing flat. Then, the SiO 2 layers 46a, 46b, 46c, 46d, and 46e on the side surfaces of the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b are removed.
  • the contact holes 50a, 50b, 50c, 50d, and 50e that surround the top portions of the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b in a circular band shape with a uniform width in a plan view. Is formed. Since the SiO 2 layers 46a to 46e are formed by self-alignment with respect to the N + layers 38b and 38c and the W layers 43a and 43b, the contact holes 50a, 50b, 50c, 50d, and 50e are formed as P + layers. 38a, N + layers 38b, 38c and W layers 43a, 43b are formed by self-alignment.
  • a resist layer (not shown) is formed to cover the contact holes 50c, 50d, and 50e.
  • the SiN layer 35c and the SiO 2 layer 35b on the outer periphery of the W layer 43a are etched by the RIE method using the resist layer and the AlO layer 51 as a mask to contact holes 50aa on the NiSi layer 36a.
  • the SiN layer 35c, the SiO 2 layer 35b, the SiN layer 35a, the SiO 2 layer 23bb on the outer periphery of the W layer 43b, and the SiO 2 layer 41b in contact therewith are etched.
  • Contact hole 50bb is formed on NiSi layer 28bb. As a result, the contact holes 50aa and 50bb are formed in self-alignment with the W layers 43a and 43b.
  • a W layer (not shown; first, a P + layer 38a, an N + layer 38b, 38c, and a W layer is formed on the inside of the contact holes 50c, 50d, 50e, 50aa, 50bb and on the AlO layer 51 by ALD.
  • a thin barrier conductor layer such as Ti may be formed in order to reduce the contact resistance with the substrate).
  • the W layer is polished by CMP so that the positions of the upper surfaces become the top portions of the P + layer 38a and the N + layers 38b and 38c and the W layers 43a and 43b.
  • the W layers 43a and 43b This surrounds the side surfaces of the W layers 43a and 43b, the side surfaces of the P + layer 38a, and the side surfaces of the N + layers 38b and 38c, and in the contact holes 50aa, 50bb, 50c, 50d, and 50e, , 52b, 52c, 52d, and 52e.
  • the W layers 52a, 52b, 52c, 52d, and 52e have the same shape as the contact holes 50aa, 50bb, 50c, 50d, and 50e.
  • Contact holes 50aa, 50bb, 50c, 50d, and 50e are formed by self-alignment with respect to the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b.
  • the W layers 52a, 52b, 52c, 52d, and 52e are formed in a self-aligned manner with respect to the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b.
  • the width of the SiO 2 layers 46a, 46b, 46c, 46d, and 46e in a plan view is shorter than the case of using the lithography method because it is not necessary to secure a mask alignment dimension margin in the lithography method. Can be formed.
  • a SiO 2 layer 54 is formed on the entire surface. Then, contact holes 55a and 55b penetrating the SiO 2 layer 54 on the P + layer 38a and the N + layer 38b are formed, and the SiO 2 layer 54, the AlO layer 51, the SiN layer 35c, and the SiO 2 layer are formed on the P + layer 8aa. 2 layer 35b, SiN layers 35a and 15, SiO 2 layer 14a, HfO 2 layer 11b, contact hole 55c penetrating SiO 2 layers 10 and 7a are formed, and SiO 2 layer 54 and AlO layer are formed on N + layer 8bb.
  • a contact hole 55d penetrating through the SiN layer 35c, the SiO 2 layer 35b, the SiN layers 35a and 15, the SiO 2 layer 14a, the HfO 2 layer 11a, and the SiO 2 layers 10 and 7b is formed.
  • silicide layers NiSi layers 67a and 67b are formed on the tops of the Si pillars 6a and 6b, a NiSi layer 67c is formed on the P + layer 8aa at the bottom of the contact hole hole 55c, and a bottom of the contact hole hole 55c is formed.
  • a NiSi layer 67d is formed on N + layer 8bb.
  • NiSi layers 67a and 67b are desirably formed up to the outer periphery of the Si pillars 6a and 6b in plan view.
  • a power wiring metal layer VDD connected to the P + layers 38a and 8aa via the contact holes 55a and 55c; a ground wiring metal layer VSS connected to the N + layers 38b and 8bb via the contact holes 55b and 55d; Form.
  • a SiO 2 layer 56 is formed on the entire surface by CVD and CMP. Thereafter, a contact hole 57 is formed on the TiN layer 18b through the SiO 2 layers 56 and 54, the AlO layer 51, the SiN layer 35c, the SiO 2 layer 35b, the SiN layer 35a, the SiN layer 15, and the SiO 2 layer 14a. . Then, a word wiring metal layer WL connected to the TiN layer 18b through the contact hole 57 is formed.
  • an SiO 2 layer 58 is formed on the entire surface by CVD and CMP. Thereafter, a contact hole 60a is formed through the SiO 2 layers 58, 56, and 54 on the N + layer 38c at the top of the Si pillar 6c. Similarly, on the N + layer 8cc, SiO 2 layers 58, 56, 54, AlO layer 51, SiN layer 35c, SiO 2 layer 35b, SiN layers 35a, 15, SiO 2 layer 14a, HfO 2 layer 11a, SiO 2 layer 10 and 7c are penetrated and the contact hole 60b is formed.
  • a NiSi layer 67e is formed on the top of the Si pillar 6c, and a NiSi layer 67f is formed on the N + layer 8cc at the bottom of the contact hole 60b.
  • a bit line wiring metal layer BL connected to the N + layer 38c through the contact hole 60a and connected in the direction along the Y2-Y2 ′ line in plan view is formed, and the N line through the contact hole 60b is formed.
  • An inversion bit line wiring metal layer BLR connected in parallel to the bit line wiring metal layer BL in plan view and connected to the + layer 8cc is formed.
  • an SGT P + layer 33a, 38a as a drain and source, a TiN layer 18c as a gate, and an Si pillar 6a between the P + layers 33a, 38a as a channel
  • the P + layers 8aa and 31a are used as the source and drain
  • the TiN layer 18a is used as the gate
  • the Si between the P + layers 8aa and 31a is formed below the Si pillar 6a.
  • An SGT (corresponding to the P-channel type SGT_Pc2 in FIG. 1B) having the column 6a as a channel is formed.
  • an SGT (N-channel in FIG. 1B) having an N + layer 33b, 38b as a source and a drain, a TiN layer 18d as a gate, and a Si column 6b between the N + layers 33b, 38b as a channel is formed on the Si pillar 6b.
  • N + layers 8bb and 31b are used as sources and drains, a TiN layer 18a is used as a gate, and a Si column 6a between the N + layers 8bb and 31b is used as a channel.
  • SGT (corresponding to the N channel type SGT_Nc2 in FIG. 1B) is formed. Further, an SGT (N-channel in FIG.
  • N + layer 33c, 38c as a source and a drain
  • TiN layer 18e as a gate
  • Si column 6c between the N + layers 33c, 38c as a channel is formed on the Si pillar 6c.
  • SGT_SN1 the N + layers 8cc and 31c are used as the source and drain
  • the TiN layer 18b is used as the gate
  • the Si column 6c between the N + layers 8cc and 31c is used as the channel below the Si pillar 6c.
  • SGT (corresponding to the N channel type SGT_Nc2 in FIG. 1B) is formed.
  • SGTs (corresponding to SGT_Pc1, Pc2, Nc1, Nc2, SN1, and SN2 in FIG. 1B) are connected and formed, and are formed above the Si pillars 6a, 6b, and 6c, as in the schematic structural diagram shown in FIG. 1B.
  • a circuit region (corresponding to the circuit region C1 in FIG. 1B) by the P channel type SGT (corresponding to the P channel type SGT_Pc1 in FIG. 1B) and the N channel type SGT (corresponding to the N channel type SGT_Nc1, SN1 in FIG. 1B).
  • P-channel SGT (corresponding to P-channel SGT_Pc2 in FIG.
  • N-channel SGT (corresponding to N-channel SGT_Nc2 and SN2 in FIG. 1B) formed under the Si pillars 6a, 6b, 6c. And a circuit region (corresponding to the circuit region C2 in FIG. 1B).
  • a P + layer 38a and N + layers 38b and 38c containing acceptor and donor impurities at a high concentration are formed by etching the tops of the Si pillars 6a, 6b and 6c. It was formed by epitaxial crystal growth on the Si pillars 6a, 6b, 6c at the bottoms of the recesses 38AA, 38BB, 38CC.
  • the acceptor and donor impurities can be contained at a higher concentration than in the case where the P + layer 38a and the N + layers 38b and 38c are formed by ion implantation, and the P + layer 38a.
  • the impurity concentration distribution at the boundary between the N + layers 38b, 38c and the Si pillars 6a, 6b, 6c can be made steep. Both of these characteristics can reduce the diode junction resistance of the P + layer 38a and the N + layers 38b and 38c. This can contribute to lower voltage driving and higher speed of the SGT circuit. 2. Further, as shown in FIG. 2Z, the side surfaces of the P + layer 38a and the N + layers 38b and 38c are surrounded by W layers 52c, 52d and 52e which are low resistance metal layers.
  • the bottom positions of the W layers 52c, 52d and 52e are formed at positions close to the lower ends of the P + layer 38a and the N + layers 38b and 38c. Thereby, the diode junction resistance by the P + layer 38a and the N + layers 38b and 38c can be lowered. This can contribute to further lower voltage driving and higher speed of the SGT circuit. 3.
  • P + layers 38a and N + layers 38b and 38c are formed in a self-aligned manner with respect to the Si pillars 6a, 6b and 6c.
  • the W layers 52a, 52b, 52c, 52d, and 52e are formed in self alignment with the W layers 43a and 43b, the P + layer 38a, and the N + layers 38b and 38c.
  • the Si pillars 6a, 6b and 6c, the P + layer 38a, the N + layers 38b and 38c, and the W layers 52c, 52d and 52c are formed in a self-aligned relationship, and the W layers 43a and 43b W layers 52a and 52b are formed in a self-aligned relationship.
  • the SGT circuit can be further increased in density.
  • FIGS. 3A to 3C a method for manufacturing a columnar semiconductor device having an SGT according to the second embodiment of the present invention will be described with reference to FIGS. 3A to 3C.
  • (A) is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is ( FIG. 6 is a cross-sectional structure view taken along line Y2-Y2 ′ of a).
  • the manufacturing method of the second embodiment is the same as the steps shown in FIGS. 2A to 2Z of the first embodiment except for the differences described below.
  • AlO aluminum oxide
  • the upper surface position of the W layer (not shown, including a thin buffer metal layer) is higher than the upper surface position of the AlO layer 71. Cover the whole until Then, using the CMP method, the W layer is polished up to the upper surface position of the AlO layer 71, and the side surface of the P + layer 38A, the N + layers 38B and 38C and the entire top portion are surrounded. Layers 72a, 72b and 72c are formed. At the same time, W layers 73a and 73b surrounding the top side surfaces of the W layers 43a and 43b are formed. Thereafter, by performing the same steps as in FIGS. 2X to 2Z, the SRAM cell similar to that of the first embodiment is formed. In addition, according to this process, formation of the NiSi layers 67a, 67b, and 67e in 1st Embodiment is not necessary.
  • NiSi layers 67a, 67b, and 67c are formed on top of the P + layer 38a and the N + layers 38b and 38c.
  • These NiSi layer 67a, 67b, 67c is, P + layers 38a, N + layer 38b, after covering the Ni layer on the upper surface of the 38c, a heat treatment, P + layers 38a, N + layer 38b, Shirisado the top of 38c It is formed by performing.
  • the NiSi layers 67a, 67b and 67c and the P + layer 38a and the N + layers 38b and 38c have different composition ratios between Ni atoms and Si atoms.
  • a silicide region having a high resistance is formed. This is a NiSi 2 layer formed at a ratio of 2 Si atoms to 1 Ni atom among the NiSi layers, but the NiSi layers 67a, 67b, 67c and the P + layer are formed. This is because the region where this ratio is shifted becomes longer in the vicinity of the boundary between the 38a and N + layers 38b and 38c.
  • the W layers 72a, 72b, and 72c (including the buffer metal layer) having a low resistance directly cover the entire side surfaces and upper surfaces of the P + layers 38A and N + layers 38B and 38C. Formed. As a result, the diode PN junction resistances of the P + layer 38A, the N + layers 38B and 38C can be further reduced, and the SGT circuit can be driven at a lower voltage and speeded up.
  • FIGS. 4A and 4B (Third embodiment) Hereinafter, a method for manufacturing a columnar semiconductor device having SGTs according to a third embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
  • (A) is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is ( FIG. 6 is a cross-sectional structure view taken along line Y2-Y2 ′ of a).
  • the same process as the process shown in FIG. 3B is performed. Then, the SiO 2 layers 46a, 46b, 46c, 46d, and 46e surrounding the side surfaces of the P + layer 38A, the N + layers 38B and 38C, and the W layers 43a and 43b are removed by etching, as shown in FIGS. 2U and 2V. Contact holes 50aa, 50bb, 50c, 50d, 50e (not shown) are formed using the same process as shown. Then, the whole is covered with a buffer metal layer made of, for example, a Ti layer, a TiN layer, or the like.
  • buffer metal layer is polished by CMP so that the upper surface position becomes the upper surface position of the AlO layer 71.
  • buffer metal layers 74a, 74b, and 74c are formed covering the P + layer 38A and the N + layers 38B and 38C.
  • buffer metal layers 75a and 75b are also formed on the side surfaces of the W layers 43a and 43b.
  • W layers 76a, 76b, 76c, 77a, and 77b are formed on the buffer metal layers 74a, 74b, 74c, 75a, and 75b, and the W layers 43a and 43b by lithography and RIE etching.
  • SRAM cells are formed in the same manner as in the first embodiment by performing the same steps as in FIGS. 2X to 2Z.
  • W layers 52a, 52b, 52c, 52d, and 52e are formed surrounding the side surfaces of the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b.
  • a buffer metal layer such as a Ti layer or a TiN layer for reducing the contact resistance between the W layers 52c, 52d, and 52e and the P + layer 38a and the N + layers 38b and 38c is used as the W layer 52c, If it is to be surely provided between 52d, 52e and the P + layers 38a, N + layers 38b, 38c, the width of the contact holes 50c, 50d, 50e shown in FIG. 2U must be increased in plan view. . On the other hand, in this embodiment, only the buffer metal layer is formed in the contact holes 50c, 50d, and 50e. For this reason, it is not necessary to form a W layer in the contact holes 50c, 50d, and 50e. Thereby, the width of the contact holes 50c, 50d, and 50e can be reduced in plan view. Thereby, the density of the SGT circuit can be increased.
  • a buffer metal layer such as a Ti layer or a TiN layer for reducing the contact resistance between the W layers 52c, 52d, and
  • FIG. (A) is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is ( FIG. 6 is a cross-sectional structure view taken along line Y2-Y2 ′ of a).
  • W layers 78a, 78b, 78c are formed on the buffer metal layers 74a, 74b, 74c, 75a, 75b and the W layers 43a, 43b by W selective growth. , 79a, 79b. Similar to the first embodiment, the same process as that in FIGS. 2X to 2Z is performed to form the SRAM cell similar to that in the first embodiment.
  • the following characteristics are obtained. 1.
  • W layers 76a, 76b, 76c, 77a, and 77b were formed on the W layers 43a and 43b.
  • the W layers 78a, 78b, 78c, 79a, and 79b are formed in the same manner as the W layers 76a, 76b, 76c, 77a, and 77b without using the lithography method and the RIE etching process. can do.
  • the W layers 78a, 78b, 78c, 79a, and 79b are formed in a self-aligned manner with respect to the buffer metal layers 74a, 74b, 74c, 75a, and 75b and the W layers 43a and 43b. Thereby, the density of the SGT circuit can be increased and the manufacturing process can be simplified.
  • FIG. (A) is a plan view
  • (b) is a cross-sectional structure diagram along line XX ′ in (a)
  • (c) is a cross-sectional structure diagram along line Y1-Y1 ′ in (a)
  • (d) is ( FIG. 6 is a cross-sectional structure view taken along line Y2-Y2 ′ of a).
  • contact holes 50aa, 50bb, 50c, 50d, and 50e are formed.
  • a buffer conductor layer (not shown) and a W layer (not shown) are entirely covered.
  • the upper surface position of the buffer conductive layer is formed to be higher than the upper surface position of the AlO layer 51.
  • the surface of the W layer is flattened by CMP.
  • the buffer conductor layer and the W layer are etched by lithography and RIE etching, and the conductive buffer layers 81a, 81b, 81c, 81d, 81e and the W layers 82a, 82b, 82c, 82d, 82e is formed.
  • SRAM cells are formed in the same manner as in the first embodiment by performing the same steps as in FIGS. 2X to 2Z.
  • the buffer conductor layers 81c, 81d, 81e are replaced with the P + layers 38a, N + layers 38b, It can be formed so as to surround the entire side surface and the top of 38c. Thereby, the density of the SGT circuit can be increased and the manufacturing process can be simplified.
  • FIGS. 7A and 7B (Sixth embodiment) Hereinafter, a method for manufacturing a columnar semiconductor device having SGTs according to a sixth embodiment of the present invention will be described with reference to FIGS. 7A and 7B.
  • (A) is a plan view
  • (b) is a sectional structural view taken along line XX ′ in (a)
  • (c) is a sectional structural view taken along line YY ′ in (a).
  • the Si pillar 85 is formed on the N layer 87 on the P layer 86. Then, a SiN layer 89 is formed on the outer periphery of the N layer 87. Then, an HfO 2 layer (not shown), a TiN layer (not shown), and an SiO 2 layer (not shown) are covered by the ALD method. Then, the SiO 2 layer, the TiN layer, and the HfO 2 layer on the SiN layer 89 and the lower outer peripheral portion of the Si pillar 85 connected to the SiN layer 89 are etched to form the opening 94, the HfO 2 layer 91, the TiN layer 92, and the SiO 2 layer. Layer 93 is formed.
  • an insulating layer 95 is formed at the end of the TiN layer 92 facing the opening 94.
  • an SiO 2 layer 90 is formed on the SiN layer 89 so as to surround the Si pillar 85 and whose upper surface position is the lower part of the opening 94.
  • a silicon (Si) _P + layer 96 containing an acceptor impurity at a high concentration is formed to be spread in the horizontal direction in contact with the side surface of the Si pillar 85 in the opening by a selective epitaxial crystal growth method.
  • a wiring W layer 98 (including a buffer metal layer) on the SiO 2 layer 90 and connected to the P + layer 96 is formed.
  • an SiN layer 99 is formed which is on the W layer 98 and the SiO 2 layer 90 and whose upper surface position is in the middle of the TiN layer 92a in the vertical direction.
  • the wiring W layer 100 that is in contact with the TiN layer 92 a and extends in the horizontal direction is formed on the SiN layer 99.
  • the SiO 2 layer 101 is formed so as to surround the Si pillar 85 and the upper surface position is on the upper part of the Si pillar 85.
  • Si containing an acceptor impurity at a high concentration is formed on the Si pillar 85 by the epitaxial crystal growth method by the same method as that for forming the P + layer 38A and the W layer 72a described with reference to FIGS. 3A to 3C.
  • the formed P + layer 105, the W layer 106 covering the upper surface and the outer periphery of the P + layer 105 with self-alignment, and the AlO layer 103 on the outer periphery of the W layer 106 are formed.
  • a contact hole 108 a penetrating the AlO layer 103, the SiN layer 102, the SiO 2 layer 101, and the SiN layer 99 is formed on the wiring W layer 98.
  • a contact hole 108 b penetrating the AlO layer 103, the SiN layer 102, and the SiO 2 layer 101 is formed on the wiring W layer 100.
  • a wiring metal layer M1 connected to the wiring W layer 98 via the contact hole 108a, a wiring metal layer MG connected to the wiring W layer 100 via the contact hole 108b, and a wiring metal layer M2 connected to the W layer 106 are formed.
  • an SGT is formed using the P + layers 96 and 105 as the source and drain, the TiN layer 92a as the gate, and the Si pillar 85 between the P + layers 96 and 105 as the channel.
  • the P + layer 96 connected to the lower side surface of the Si pillar 85 is also formed by an epitaxial crystal growth method of Si containing a high concentration of acceptor impurities.
  • both of the SGT source and drain impurity regions can contain acceptor and donor impurities at a higher concentration than that formed by ion implantation, and the P + layer 96
  • the impurity concentration distribution at the boundary of the Si pillar 85 can be made steep. As a result, the diode junction resistance of the P + layers 96 and 105 can be reduced.
  • the P + layers 96 and 105 can be formed using, for example, silicon-germanium (SiGe) as a base instead of the P + layers 96 and 105 using Si as a base.
  • SiGe silicon-germanium
  • the P + layers 96 and 105 can each independently form a semiconductor layer by an epitaxial crystal growth method. Therefore, it is possible to easily form the P + layer 96 and the P + layer 105 using different semiconductor atoms as base materials. Thereby, it is possible to further improve the characteristics of SGT.
  • FIG. (A) is a plan view
  • (b) is a sectional structural view taken along line XX ′ in (a)
  • (c) is a sectional structural view taken along line YY ′ in (a).
  • the side surface of the Si pillar 85 in contact with the opening 94 is recessed inward by etching or removing the oxide film after oxidizing the surface of the side surface. Then, a P + layer 96 containing an acceptor impurity at a high concentration is formed in contact with the side surface of the Si pillar 85 in the opening by the epitaxial growth method of Si as in FIG. 7A. Thereafter, the SGT is formed by performing the same process as in FIG. 7B.
  • the P + layer 96a is inside the outer periphery of the Si pillar 85 in the channel portion, so that a uniform electric field distribution is formed in the channel as compared with FIG. 7B. This is desirable in SGT low voltage drive.
  • the P + layers 96a and 105 are formed using SiGe as a base material, it is easy to form a stress that increases the hole mobility in the channel Si pillar 85. Thereby, high performance of SGT can be achieved.
  • FIGS. 9A to 9D (Eighth embodiment) Hereinafter, a method for manufacturing a columnar semiconductor device having an SGT according to an eighth embodiment of the present invention will be described with reference to FIGS. 9A to 9D.
  • (A) is a plan view
  • (b) is a sectional structural view taken along line XX ′ in (a)
  • (c) is a sectional structural view taken along line YY ′ in (a).
  • FIG. 9A (d) is a sectional structural view taken along line Y2-Y2 ′ of FIG. 9A (d).
  • the SiN layer 35c is formed so as to surround the bottom portion as in the first embodiment. Then, the side surfaces of the top portions of the W layers 43a and 43b and the side surfaces of the top portions of the Si pillars 6a, 6b, and 6c are surrounded to form SiO 2 layers 111a, 111b, 111c, 111d, and 111e having equal widths in plan view. . Then, the AlO layer 110 is formed on the outer peripheral portions of the SiO 2 layers 111a, 111b, 111c, 111d, and 111e.
  • the SiN / SiO 2 layer 113a and the resist layer 114a are formed so as to cover the Si pillars 6b and 6c. Then, using the SiO 2 layer 111c, the AlO layer 110, the SiN / SiO 2 layer 113a, and the resist layer 114a as a mask, the top of the Si pillar 6a is etched to form a recess 115a. Then, the resist layer 114a is removed.
  • a P + layer (not shown) containing acceptor impurities at a high concentration is formed on the SI pillar 6a at the bottom of the recess 115a, and the top thereof becomes higher than the upper surface position of the AlO layer 110. Epitaxial crystal growth. Then, the top of the P + layer and the SiN / SiO 2 layer 113a are removed by CMP to form a P + layer 116a whose upper surface position is the same as the upper surface position of the AlO layer 110. Thereby, the P + layer 116a is formed in a self-alignment with the Si pillar 6a.
  • the SiN / SiO 2 layer 113b and the resist layer 114b are formed so as to cover the Si pillars 6b and 6c.
  • the SiO 2 layers 111b and 111c, the AlO layer 110, the SiN / SiO 2 layer 113b, and the resist layer 114b are etched to form the recesses 115b and 115c.
  • the resist layer 114b is removed.
  • an N + layer (not shown) containing a donor impurity at a high concentration is formed on the SI pillars 6b and 6c at the bottoms of the recesses 115b and 115c, and the top is on the AlO layer 110. Epitaxial crystal growth is carried out until it becomes higher than the surface position. Then, the top of the N + layer and the SiN / SiO 2 layer 113b are removed by CMP to form N + layers 116b and 116c whose upper surface position is the same as the upper surface position of the AlO layer 110. Thereby, the N + layers 116b and 116c are formed in a self-aligned manner with respect to the Si pillars 6b and 6c. Then, by performing the steps of FIGS. 2U to 2Z, a high-density SRAM cell circuit is formed as in the first embodiment.
  • the method for manufacturing a columnar semiconductor device having the SGT of the present embodiment the following characteristics are obtained. 1.
  • the self-aligned contact holes 50a to 50e are formed, so that the P + layer 38a and the N + layers 38b and 38c are formed.
  • SiO 2 layers 46a to 46e were formed so as to surround the side surfaces and the side surfaces of the top portions of the W layers 43a and 43b with equal widths, and the AlO layer 51 was formed surrounding the SiO 2 layers 46a to 46e.
  • Si pillars 6a, 6b, and 6c that are not doped with donor or acceptor impurities and W
  • the SiO 2 layers 111a to 111e are formed by surrounding the top side surfaces of the layers 43a and 43b with a uniform width, and the AlO layer 110 is formed surrounding the SiO 2 layers 111a to 111e. Thereafter, the SiO 2 layers 111a to 111e are etched to form self-aligned contact holes (not shown).
  • the SiO 2 layers 111a to 111e surrounding the Si pillars 6a, 6b and 6c and the side surfaces of the top portions of the W layers 43a and 43b with equal widths serve as etching masks for forming the recesses 115a, 115b and 115c.
  • the role of forming self-aligned contact holes thereby, the process of this embodiment can be simplified rather than the process of 1st Embodiment. 2.
  • the P + layer 116a, the N + layers 116b and 116c, and the self-aligned contact hole are self-aligned with the P + layer 38a and the N + layers 38b and 38c in the first embodiment.
  • the contact holes 50a to 50e are formed in the same shape.
  • the present embodiment can be directly applied to the sixth embodiment and the seventh embodiment according to the manufacturing method before the formation of the self-aligned contact holes 50a to 50e.
  • the circuit formation process of the second to seventh embodiments can be simplified. 3.
  • the tops of the Si pillars 6a, 6b, 6c are left on the tops of the Si pillars 6a, 6b, 6c with the SiO 2 layers 5a, 5b, 5c shown in FIG. 2L remaining.
  • the SiO 2 layers 111c, 111d, and 111e and the AlO layer 110 can be formed so as to surround the side surfaces of the SiO 2 layers 5a, 5b, and 5c. Thereafter, when the SiO 2 layers 5a, 5b, and 5c and the SiO 2 layers 111c, 111d, and 111e are removed by etching, the top portions of the P + layer 116a and the N + layers 116b and 116c, as in the second embodiment.
  • the upper surface position can be made lower than the upper surface position of the AlO layer 110.
  • the diode PN junction resistance of the P + layer 116a and the N + layers 116b and 116c can be further reduced, and the SGT circuit can be driven at a lower voltage and speeded up.
  • the SRAM cell circuit using SGT has been described as an example, but the present invention can be applied to other circuit formation using SGT.
  • two SGTs are formed in each of the Si pillars 6a, 6b, and 6c, but a circuit formation that forms one or more than three is provided.
  • the present invention can also be applied.
  • an example in which one SGT is formed on the Si pillar 85 has been described.
  • the present invention can be applied to the case where two or more SGTs are formed.
  • the AlO layer 51 is used as an etching mask, and the tops of the Si pillars 6a, 6b, 6c and the tops of the W layers 43a, 43b are left and contact holes are left. 50a, 50b, 50c, 50d, and 50e are formed, but the material of the etching mask (the AlO layer 51 is used in the first embodiment) and the material of the semiconductor pillar (the Si pillars 6a, 6b, and 6c are used in the first embodiment).
  • the SiN layer 35c is formed on the SiO 2 layer 35b on the outer periphery of the Si pillars 6a, 6b, 6c and the W layers 40a, 40b.
  • Etching stopper layer when etching SiO 2 layers 46a, 46b, 46c, 46d, 46e using AlO layer 51 and Si pillars 6a, 6b, 6c, W layers 43a, 43b as masks instead of SiN layer 35c
  • Other material layers may be used as long as the material layer becomes.
  • the upper ends of the TiN layers 18c, 18d, and 18e may be oxidized to form an insulating layer there, or part of the upper ends of the TiN layers 18c, 18d, and 18e may be formed.
  • An insulating layer may be embedded therein by etching.
  • the SiN layer 35c can be omitted if there is at least a material layer that serves as an etching stopper for etching the SiO 2 layers 46c, 46d, 46e below the SiO 2 layers 46c, 46d, 46e.
  • the material selection of the SiN layer 35c, the SiO 2 layers 46a, 46b, 46c, 46d, 46e, and the AlO layer 51 is arbitrary as long as the respective purposes are obtained. The same applies to other embodiments according to the present invention.
  • the SiN layer 35c on the outer periphery of the top of the Si pillars 6a, 6b, 6c is another material layer composed of a single layer or a plurality of layers as long as the purpose is obtained. Also good. Further, instead of the SiN layer 35c covering the entire outer periphery of the top of the Si pillars 6a, 6b, 6c shown in the first embodiment, at least the upper ends of the gate TiN layers 18c, 18d, 18e that are conductor layers
  • the insulating material layer may be a single layer or a plurality of layers that serve as an etching stopper in forming the contact holes 50a to 50e by etching the SiO 2 layers 46a to 46e shown in FIG. 2U. The same applies to other embodiments according to the present invention.
  • the SiO 2 layer 35b and the SiN layer 35c are formed separately.
  • the HfO layers 11b, 11c, 11d and the TiN layer 18b at the tops of the Si pillars 6a, 6b, 6c in the vertical direction are used.
  • 18c, 18d, and the SiO 2 layers 14b, 14c, 14d may be removed, and then a SiN layer in which the SiO 2 layer 35b and the SiN layer 35c are integrated may be formed.
  • the recess 38AA is formed on the Si pillar 6a, and then the recess 38AA is formed by the epitaxial crystal growth method.
  • a P + layer 38a was formed.
  • recesses 38BB and 38CC are formed on the Si pillars 6b and 6c, and then the recesses 38BB and 38CC are formed by an epitaxial crystal growth method.
  • N + layers 38b and 38c were formed.
  • the recesses 38AA, 38BB, and 38CC are formed at the same time, and then either the recess 38A or the recesses 38BB and 38CC are made of an SiO 2 layer by, for example, a flowable CVD (Flowable Chemical Vapor Deposition) method. Then, the P + layer 38a or the N + layers 38b and 38c may be formed. Since the flowable CVD-SiO 2 layer has an etching rate higher than that of a normal CVD-SiO 2 layer, it is possible to easily form a recess in a portion where an epitaxial crystal is grown.
  • a flowable CVD Flowable Chemical Vapor Deposition
  • the tops of the Si pillars 6a, 6b, 6c are etched to form the recesses 38AA, 38BB, 38CC, and the P + layer 38a, the N + layers 38b, 38c are formed on the Si pillars 6a, 6b, 6c.
  • Other methods may be used as the method for forming the film. The same applies to other embodiments according to the present invention.
  • the P + layer 38a and the N + layers 38b and 38c are formed using the epitaxial crystal growth method.
  • the formation of the P + layer 38a and the N + layers 38b and 38c is not limited to the CVD method, and other methods such as molecular beam deposition, ALD method, and liquid phase epitaxial method may be used. The same applies to other embodiments according to the present invention.
  • the vertical positions of the bottoms of the P + layers 38a, N + layers 38b, 38c are formed so as to be the upper ends of the gate HfO 2 layers as shown in FIG. 2Q.
  • the positions of the bottoms of the P + layer 38a and the N + layers 38b and 38c may be above or below the upper end of the gate HfO 2 layer, as long as there is no problem in the operation of the SGT. The same applies to other embodiments according to the present invention.
  • an insulating layer is formed at least on the tops of the gate TiN layers 18c, 18d, 18e, and the P + layers 38a, N + layers 38b, 38c are formed.
  • the insulation between the W layers 52c, 52d, and 52e and the gate TiN layers 18c, 18d, and 18e may be further ensured.
  • This insulating layer may oxidize the upper ends of the gate TiN layers 18c, 18d, and 18e.
  • the upper ends of the gate TiN layers 18c, 18d, and 18e may be etched to form a recess, and the insulating layer may be embedded in the recess. The same applies to other embodiments according to the present invention.
  • the SiN layer 35c is formed on the SiO 2 layer 35b on the outer periphery of the Si pillars 6a, 6b, 6c. Then, a SiO 2 film (not shown) is entirely covered, and then a SiO 2 layer 35d having a flat surface whose upper surface position coincides with the tops of the Si pillars 6a, 6b, 6c is formed by CMP. Form. Then, SiN layer under the entire, and covering the of SiO 2 layer SiN / SiO 2 layer (not shown) on. Then, a SiN / SiO 2 layer 35e was formed under the resist layer 37a by using a lithography method and an RIE method.
  • the SiN / SiO 2 layer 35e is an etching mask for etching the top of the Si pillar 6a to form the recess 38AA.
  • this etching mask other methods may be used as long as the purpose can be obtained.
  • the upper surface position of the SiO 2 layer 35d having a flat surface in the vertical direction is formed to be higher than the tops of the Si pillars 6a, 6b, 6c, and then a resist layer 37a is formed, and the resist layer 37a Using the mask as a mask, the SiO 2 layer 35d may be etched until the upper surface position is the top surface position of the tops of the Si pillars 6a, 6b, 6c.
  • the P + layer 33a and the N + layers 33b and 33c in the first embodiment may be formed by other methods.
  • a P + impurity region containing an acceptor impurity and an N + impurity region containing a donor impurity in a plan view may be formed on the SiO 2 layer 3 by an epitaxial growth method or an ion implantation method.
  • these P + impurity region and N + impurity region may be other semiconductor materials such as SiGe instead of Si. The same applies to other embodiments according to the present invention.
  • the SiO 2 layer (not shown) formed by the CVD method covering the entire surface using the RIE method is etched to the surface of the SiN layer 35c.
  • the SiO 2 layers 46a and 46b were left on the side surfaces of the W layers 43a and 43b.
  • SiO 2 layers 46c, 46d, and 46e were left on the side surfaces of the P + layer 38a and the N + layers 38b and 38c.
  • the formation of the SiO 2 layer (not shown) covering the whole is not limited to the CVD method, and other methods such as an ALD method may be used.
  • the formation of the SiO 2 layers 46c, 46d, and 46e is not limited to the RIE method.
  • an ion mixing method may be used as long as it can be formed to have the same width by surrounding the side surfaces of the P + layer 38a and the N + layers 38b and 38c. Other methods may be used.
  • the wiring conductor layer portion may be formed of another material layer composed of a single layer or a plurality of layers such as silicide or metal. The same applies to other embodiments according to the present invention.
  • the NiSi layer 28aa which is the lower wiring conductor layer
  • the NiSi layer 28bb which is the intermediate wiring conductor layer
  • the NiSi layer 36a which is the upper wiring conductor layer
  • Contact holes 40a and 40b were formed in the substrate.
  • the NiSi layer 28aa is connected to the drain N + layer 31b of the lower SGT
  • the NiSi layer 28bb is connected to the drain N + layer 33b of the upper SGT
  • the NiSi layer 36a is connected to the gate TiN layer 18d of the upper SGT. ing.
  • the combination of the source impurity region, drain impurity region, and gate conductor layer of SGT connected to the upper wiring conductor layer, the intermediate wiring conductor layer, and the lower wiring conductor layer is appropriately selected. It can be changed. The same applies to other embodiments according to the present invention.
  • the side surface shape of the NiSi layer 28bb whose side surface is insulated by the SiO 2 layer 41a coincides with the outer peripheral position of the contact hole 40a in plan view, but the side surface of the NiSi layer 28bb is the contact hole. You may spread on the outer side of 40a. Thereby, the capacity
  • the side surface shape of the NiSi layer 28aa whose side surface is insulated by the SiO 2 layer 41b coincided with the outer peripheral position of the contact hole 40b in plan view, but the side surface of the NiSi layer 28aa spreads outside the contact hole 40b. It may be. As a result, the capacitance between the NiSi layer 28aa and the TiN layer 18a can be reduced. This is also effective in forming circuits other than the SRAM cell circuit. The same applies to other embodiments according to the present invention.
  • the contact holes 40a and 40b are formed from the uppermost SiO 2 layer 35d to the upper surface of the NiSi layer 28aa and the TiN layer 18a.
  • the bottoms of the contact holes 40a and 40b may be formed up to the inside of the NiSi layer 28aa and the TiN layer 18a. The same applies to other embodiments according to the present invention.
  • the NiSi layers 28a and 28b are formed in the spaces 25a and 28b by silicidation of the P-type poly Si layers 22a and 22b and the N + type poly Si layers 26a and 26b by Ni atoms of the Ni layers 21a and 21b.
  • 25b and 25c are protruded and connected to the side surfaces of the Si pillars 6a, 6b and 6c, and then donor and acceptor impurities are diffused by heat treatment to diffuse the N + layers 31b and 31c into the Si pillars 6a, 6b and 6c.
  • 32b, 32c, and P + layers 31a, 33a were formed.
  • NiSi layers 28aa and 28bb which are wiring conductor layers, were formed by silicidation of the P-type poly-Si layers 22a and 22b and the N + -type poly-Si layers 26a and 26b.
  • the N + layers 31b, 31c, 32b and 32c, the P + layers 31a and 33a, and the NiSi layers 28aa and 28bb which are wiring conductor layers can be formed by other methods including changing the material layer to be used. It may be realized by using.
  • the SiO 2 layers 41a and 41b are formed on the side surfaces of the NiSi layers 36a and 28bb as the upper wiring conductor layers facing the side surfaces of the contact holes 40a and 40b.
  • the SiO 2 layers 41a and 41b may be removed from the side surfaces of the NiSi layers 36a and 28bb. This is similarly applicable to other embodiments according to the present invention.
  • the Si column 6a, 6b, 6c is formed on the SiO 2 layer substrate 1 to form the SRAM cell circuit.
  • SiO 2 layer substrate 1 instead of the SiO 2 layer substrate 1, SOI ( Other substrates such as a silicon on insulator) substrate and a Si substrate may be used.
  • SOI Other substrates such as a silicon on insulator
  • Si substrate a well structure corresponding to the N + layer or P + layer of the source or drain at the bottom of the Si pillars 6a, 6b, 6c may be provided on the surface of the Si substrate.
  • the well structure has been described.
  • an SiO 2 layer substrate or an SOI substrate may be used.
  • Each of the Si layers 67a, 67b, 67c, 67d, and 67e in the third embodiment is formed so as to surround any one of the Si pillars 6a, 6b, 6c, and the W layers 43a and 43b in a circular band shape in plan view. These shapes are not limited to the circular belt shape.
  • the outer shape of the cross-sectional shape of the above structure in plan view may be a shape depending on the cross-sectional shape of the Si pillars 6a, 6b, 6c and the W layers 43a, 43b corresponding to them, for example, a similar shape, As long as the cross-sectional shape of the Si pillars 6a, 6b, 6c and the W layers 43a, 43b is square, the cross-sectional shape of the Si pillars 6a, 6b, 6c, and the W layers 43a, 43b may be oval. The shape may be oval, circular, or oval.
  • the cross-sectional shape of the above structure may be any shape surrounding the Si pillars 6a, 6b, 6c and the W layers 43a, 43b in plan view. This is similarly applicable to other embodiments according to the present invention.
  • the side surfaces of the Si pillars 6a, 6b, and 6c are connected to the NiSi layers 28aa and 28bb, and the NiSi layers 30a, 30b, 30c, 32a, 32b, and 32c in the Si pillars 6a, 6b, and 6c.
  • the P + layers 31a and 33a and the N + layers 31b, 31c, 33b, and 33c were formed by heat treatment in FIG. 2K.
  • the formation of these structures by heat treatment can be delayed from the timing shown in the first embodiment, and may be performed by the final step of manufacturing the SGT. The same applies to other embodiments according to the present invention.
  • W layers (including buffer metal layers) 52a to 52e are formed surrounding the P + layer 38a, the N + layers 38b and 38c, and the W layers 43a and 43b.
  • W layers 52a to 52e other metal or alloy layers composed of a single layer or a plurality of layers may be used. The same applies to other embodiments according to the present invention.
  • a W layer (not shown, including a thin buffer metal layer) is provided, and the upper surface position is the AlO layer 71. The entire surface was coated until it was higher than the upper surface position.
  • the two-layer metal layer of the buffer metal layer and the W layer may not be uniformly coated on the side surfaces and the top portions of the P + layer 38A and the N + layers 38B and 38C.
  • only the buffer metal layer may be formed on the side surfaces of the P + layer 38A and the N + layers 38B and 38C.
  • the Ti layer and TiN layer which are the buffer conductor layers that are entirely covered, are subjected to CMP, and the upper surface position is an AlO layer. Polishing was performed so that the upper surface of 71 was located.
  • the W layer is continuously coated. To do. Then, the Ti layer, TiN layer, and W layer are polished to the upper surface position of the AlO layer 71 by CMP.
  • a W layer can be formed between the buffer conductor layers 74a, 74b, 74c and the W layers 76a, 76b, 76c.
  • This method can also reduce the contact resistance between the buffer conductor layers 74a, 74b, and 74c and the W layers 76a, 76b, and 76c. This is the same in the fourth embodiment.
  • the P + layers 94 and 96 containing the acceptor impurity are formed in contact with the side surface of the Si pillar 85.
  • the acceptor impurities in the P + layers 94 and 96 are diffused into the surface layer of the Si pillar 85 by the subsequent heat treatment. This impurity diffusion is not a problem as long as it is controlled so as not to impair the characteristics of the SGT.
  • the P + layers 96 and 96a containing the acceptor impurity are formed in contact with the side surface of the Si pillar 85.
  • An N + layer may be formed in place of the P + layers 96 and 96a.
  • a plurality of semiconductor pillars may be formed on the substrate, and P + layers 96, 96a and N + layers each made of a different semiconductor matrix may be formed.
  • an N layer 87 which is a barrier layer for preventing current flowing between the P + layers 105 and 96 from leaking to the P layer 86 is formed at the bottom of the Si pillar 85.
  • other structures may be used as long as the barrier effect is obtained.
  • an SiO 2 layer may be formed instead of the N layer 87.
  • the SiO 2 layer may be connected to the inside of the P layer 86 or the surface layer of the P layer 86 in the outer peripheral portion of the Si pillar 85 in plan view.
  • an SOI substrate may be used instead of the N layer and P layer substrate 86.
  • the SiO 2 layer, TiN layer, and HfO 2 layer in the lower outer peripheral portion of the Si pillar 85 are etched to form the opening 94, the HfO 2 layer 91, the TiN layer 92, and the SiO 2 layer 93. Formed. Then, an insulating layer 95 was formed at the end of the TiN layer 92 facing the opening 94. This insulating layer 95 is a layer for electrically insulating the TiN layer 92 and the P + layer 96. This electrical isolation may be done using other structures.
  • the outer periphery of the Si pillar 85 is surrounded, for example, an SiO 2 layer and an SiN layer are formed in layers, and thereafter, the Si pillar 85 is surrounded with a uniform width in plan view. Etching and then etching the SiO 2 layer may form openings 94.
  • the SiN layer becomes an insulating layer between the TiN layer 92 a and the P + layer 96.
  • the HfO 2 layer 91, the TiN layer 92, and the SiO 2 layer 93 are formed so as to surround the Si pillar 85 after forming the SiO 2 layer and the SiN layer in layers.
  • other methods may be used. This is the same in the seventh embodiment.
  • the SiO 2 layers 111c, 111d, and 111e and the AlO layer 110 can be formed surrounding the top of 6c and the side surfaces of the SiO 2 layers 5a, 5b, and 5c.
  • the SiO 2 layers 5a, 5b, and 5c and the SiO 2 layers 111c, 111d, and 111e are removed by etching, the top portions of the P + layer 116a and the N + layers 116b and 116c, as in the second embodiment.
  • the upper surface position can be lower than the upper surface position of the AlO layer 110. This can also be applied to other embodiments according to the present invention.
  • the eighth embodiment differs from the first embodiment in that the recesses 115a, 115b, and 115c are the top portions of the Si pillars 6a, 6b, and 6c using the SiO 2 layers 111a, 111b, and 111c and the AlO layer 110 as a mask. Was formed by etching. This can also be applied to other embodiments according to the present invention.
  • the gate conductor layer is composed of the TiN layers 18a, 18b, 18c, and 18d.
  • the present invention is not limited to this, and the gate conductor layer may be formed of another metal material.
  • the gate conductor layer may have a multilayer structure including a metal layer and, for example, a poly-Si layer. This is similarly applicable to other embodiments according to the present invention.
  • a semiconductor column is used as a channel, and a plurality of memory cells each including a tunnel oxide layer, a charge storage layer, an interlayer insulating layer, and a control conductor layer surrounding the semiconductor column are vertically arranged. Formed in the direction.
  • the semiconductor pillars at both ends of these memory cells include a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of the SGT circuits. Therefore, the present invention can also be applied to a NAND flash memory circuit.
  • the source and drain of the SGT are formed by impurity regions having the same polarity, but may be a tunnel effect SGT having impurity regions having different conductivity. This is similarly applicable to other embodiments according to the present invention.
  • the present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention. The said Example and modification can be combined arbitrarily. Furthermore, even if a part of the structural requirements of the above-described embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.
  • the columnar semiconductor device manufacturing method according to the present invention provides a high-performance columnar semiconductor device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Geometry (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

柱状半導体装置の製造方法は、Ｓｉ柱６ｂ上にエピタキシャル結晶成長により形成されたP+層３８ａ、Ｎ+層３８ｂ、８ｃの側面を囲んだ円帯状のＳｉＯ2層と、これを囲んだ外周部にＡｌＯ層５１と、を形成し、このＡｌＯ層５１をマスクに円帯状ＳｉＯ2層をエッチングして、円帯状のコンタクトホールを形成し、このコンタクトホールにＷ層５２ｃ、５２ｄ、５２ｅを埋め込むことにより、P+層３８ａ、Ｎ+層３８ｂ、８ｃの頂部の側面に接して、平面視において、等幅で、円帯状のＷ層５２ｃ、５２ｄ、５２ｅ（バッファ導体層を含む）を形成する工程を有する。

Description

柱状半導体装置の製造方法
　本発明は、柱状半導体装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図９に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
　図９に示したＳＧＴにおいて、ソース、ドレインとなるＮ+層１００ａ、１００ｂの低抵抗化が求められている。Ｎ+層１００ａ、１００ｂの低抵抗化により、ＳＧＴを用いた回路の低消費電力化、高速化が図れる。
特開平２－１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
　柱状半導体装置の高密度化、低消費電力化、高速化の実現が求められている。
　本発明の第１の観点に係る、柱状半導体装置の製造方法は、
　基板と、前記基板上に対して垂直方向に延在する第１の半導体柱を形成する工程と、
　前記第１の半導体柱の外周を囲む第１のゲート絶縁層を形成する工程と、
　前記ゲート絶縁層を囲む第１のゲート導体層を形成する工程と、
　垂直方向において、前記第１のゲート絶縁層の下端に、その上端位置がある、前記第１の半導体柱の内部、又はその側面に接した第１の不純物領域を形成する工程と、
　前記垂直方向において前記第１のゲート導体層の上端以上で、且つ前記半導体柱の頂部以下の高さに上面位置を有する第１の絶縁層を形成する工程と、
　　前記第１の絶縁層の上表面より上で露出している前記半導体柱の上部の側面を囲んで第１の材料層を形成する工程と、
　前記第１の材料層をマスクに前記第１の半導体柱の頂部をエッチングして、凹部を形成する工程と、
　前記凹部に、ドナーまたはアクセプタ不純物を含む第２の不純物領域をエピタキシャル結晶成長させて形成する工程と、
　前記第１の材料層を除去する工程と、
　前記第１の絶縁層より上部の前記第２の不純物領域の側面を、平面視において等幅で囲んだ第２の材料層を形成する工程と、
　前記第２の材料層の外周部に第３の材料層を形成する工程と、
　前記第３の材料層と、前記第２の不純物領域と、をエッチングマスクにして、前記第２の材料層をエッチングして前記第１の絶縁層を底部にした第１のコンタクトホールを形成する工程と、
　前記第１のコンタクトホールに単層又は、複数層よりなる導電性を有する第１の導体材料層を埋め込む工程と、を備える、
　ことを特徴とする。
　前記第２の不純物領域の上表面位置を前記第２の材料層の上表面位置より低く形成する工程と、
　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第２の導体材料層を形成する工程と、を備える、
　ことがさらに好ましい。
　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、前記第３の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第３の導体材料層を形成する工程と、
　前記第３の導体材料層の上表面位置が、前記第２の材料層の上表面位置になるように研磨する工程と、
　前記第３の導体材料層に接続して、第１の配線導体層を形成する工程と、を備える、
　ことがさらに好ましい。
　前記第２の導体材料層上に、選択成長により、第４の導体材料層を形成する工程、を備える、
　ことがさらに好ましい。
　前記第２の導体材料層を選択成長により形成する工程、を備える、
　ことがさらに好ましい。
　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、上表面位置が前記第３材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第５の導体材料層を形成する工程と、
　前記第５の導体材料層上に、第２の配線導体層を形成する工程と、を備える、
　ことがさらに好ましい。
　前記第１のゲート導体層を囲んだ第２の絶縁層を形成する工程と、
　前記第１の半導体柱の下方に、前記第２の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
　前記開口部に面した、前記ゲート導体層の端面を覆った第３の絶縁層を形成する工程と、
前記開口部の前記第１の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ前記第１の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
　ことがさらに好ましい。
　平面視において、前記第１の不純物領域の外周が、前記第２の絶縁層の外周より外側になるように、前記第１の不純物領域を形成する工程を、さらに備える、
　ことがさらに好ましい。
　前記第１の不純物領域と、前記第２の不純物領域と、の一方または両方が、前記第１の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
　ことがさらに好ましい。
　前記基板上に前記第１の半導体柱に隣接して立つ第２の半導体柱と、前記第２の半導体柱の外周を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、
　前記第２の半導体柱上に前記第２の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第３の不純物領域を形成する工程と、
前記第１の半導体柱の下方にあり、且つ前記第１の半導体柱内または、側面に繋がった第４の不純物領域、を形成する工程と、
　前記第２の半導体柱の下方にあり、且つ前記第２の半導体柱内または、側面に繋がった第５の不純物領域、を形成する工程と、
　前記第１のゲート導体層、前記第２のゲート導体層、前記第１の不純物領域、前記第３の不純物領域、前記第４の不純物領域、及び前記第５の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第２の配線導体層、第３の配線導体層、及び第４の配線導体層を含む積層構造体を提供する工程と、
　前記第３の材料層の上表面から前記第４の配線導体層の上表面又は内部までつづき、前記第２の配線導体層及び前記第３の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
　前記第２のコンタクトホールに露出した前記第３の配線導体層の側面に第１の管状絶縁層を形成する工程と、
　前記第２のコンタクトホールを充満して導電性を有する第６の導体材料層を形成する工程と、
　前記第６の導体材料層の上部の側面を露出させる工程と、
　前記第２の材料層を形成する工程は、前記第６の導体材料層の側面を囲んで第４の材料層を形成する工程を含み、
　前記第３の材料層を形成する工程は、前記第４の材料層を囲んで第５の材料層を形成する工程を含み、そして、
　前記第５の材料層をエッチングマスクにして、前記第４の材料層をエッチングして、前記第２の導体材料層上面に繋がる第３のコンタクトホールを形成する工程と、
　前記第３のコンタクトホールに導電性を有する第７の導体材料層を形成す工程と、をさらに備える、
　ことがさらに好ましい。
　平面視において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホールの場所以外にあり、前記第１のゲート導体層、前記第２ゲート導体層、前記第４の不純物領域、前記第５の不純物領域のいずれかに接続され水平方向に延在する第５の配線導体層に繋がり、且つ前記第３の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
　第８の導体材料層を前記第４のコンタクトホールに充満する工程と、
　をさらに備える、
　ことがさらに好ましい。
　平面視において、前記第２のコンタクトホールに面した前記第３の配線導体層の側面が、前記第２の配線導体層の側面より、外側になるように形成される、
　ことがさらに好ましい。
　前記第１の材料層が、平面視において、前記半導体柱の上部を囲んで形成される、
　ことがさらに好ましい。
　本発明の第２の観点に係る、柱状半導体装置の製造方法は、
　基板と、前記基板上に対して垂直方向に延在する第１の半導体柱を形成する工程と、
　前記第１の半導体柱の外周を囲む第１のゲート絶縁層を形成する工程と、
　前記第１のゲート絶縁層を囲む第１のゲート導体層を形成する工程と、
　前記基板に対する垂直方向において、前記第１のゲート絶縁層の下端に、その上端位置がある、前記第１の半導体柱の内部、又はその側面に接した第１の不純物領域を形成する工程と、
　前記垂直方向において前記第１のゲート導体層の上端以上で、且つ前記第１の半導体柱の頂部以下の高さに上面位置を有する第１の絶縁層を形成する工程と、
　　前記第１の絶縁層の上表面より上で露出している前記第１の半導体柱の上部の側面を平面視において等幅に囲んで第１の材料層を形成する工程と、
　前記第１の材料層を囲んで第２の材料層を形成する工程と、
　前記第１の材料層と、前記第２の材料層と、をマスクに前記半導体柱の頂部をエッチングして、凹部を形成する工程と、
　前記凹部に、ドナーまたはアクセプタ不純物を含む第１の不純物領域をエピタキシャル結晶成長させて形成する工程と、
　前記第１の材料層をエッチングして、前記第２の材料層と、前記第２の不純物領域の間にあり、且つ前記第１の絶縁層を底部にした第１のコンタクトホールを形成する工程と、
　前記第１のコンタクトホールに単層又は、複数層よりなる導電性を有する第１の導体材料層を埋め込む工程と、を備える、
　ことを特徴とする。
　前記第２の不純物領域の上表面位置を前記第１の材料層の上表面位置より低く形成する工程と、
　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第２の導体材料層を形成する工程と、を備える、
　ことがさらに好ましい。
　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、前記第２の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第３の導体材料層を形成する工程と、
　前記第３の導体材料層の上表面位置が、前記第２の材料層の上表面位置になるように研磨する工程と、
　前記第３の導体材料層に接続して、第１の配線導体層を形成する工程と、を備える、
　ことがさらに好ましい。
　前記第２の導体材料層上に、選択成長により、第４の導体材料層を形成する工程、を備える、
　ことがさらに好ましい。
　前記第２の導体材料層を選択成長により形成する工程、を備える、
　ことがさらに好ましい。
　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、上表面位置が前記第２の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第５の導体材料層を形成する工程と、
　前記第５の導体材料層上に、第２の配線導体層を形成する工程と、を備える、
　ことがさらに好ましい。
　前記第１のゲート導体層を囲んだ第２の絶縁層を形成する工程と、
　前記第１の半導体柱の下方に、前記第２の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
　前記開口部に面した、前記ゲート導体層の端面を覆った第３の絶縁層を形成する工程と、
前記開口部の前記第１の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ第１の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
　ことがさらに好ましい。
　平面視において、前記第１の不純物領域の外周が、前記第２の絶縁層の外周より外側になるように、前記第１の不純物領域を形成する工程と、を備える、
　ことがさらに好ましい。
　前記第１の不純物領域と、前記第２の不純物領域と、の一方または両方が、前記第１の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
　ことがさらに好ましい。
　前記基板上に前記第１の半導体柱に隣接して立つ第２の半導体柱と、前記第２の半導体柱の外周を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、
　前記第２の半導体柱上に前記第２の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第３の不純物領域を形成する工程と、
前記第１の半導体柱の下方にあり、且つ前記第１の半導体柱内または、側面に繋がった第４の不純物領域、を形成する工程と、
　前記第２の半導体柱の下方にあり、且つ前記第２の半導体柱内または、側面に繋がった第５の不純物領域、を形成する工程と、
　前記第１のゲート導体層、前記第２のゲート導体層、前記第１の不純物領域、前記第３の不純物領域、前記第４の不純物領域、及び前記第５の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第２の配線導体層、第３の配線導体層、及び第４の配線導体層を含む積層構造体を提供する工程と、
　前記第２の材料層の上表面から前記第４の配線導体層の上表面又は内部までつづき、前記第２の配線導体層及び前記第３の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
　前記第２のコンタクトホールに露出した前記第３の配線導体層の側面に第１の管状絶縁層を形成する工程と、
　前記第２のコンタクトホールを充満して導電性を有する第６の導体材料層を形成する工程と、
　前記第６の導体材料層の上部の側面を露出させる工程と、
　前記第１の材料層を形成する工程は、前記第６の導体材料層の側面を囲んで第３の材料層を形成する工程を含み、
　前記第２の材料層を形成する工程は、前記第３の材料層を囲んで第４の材料層を形成する工程を含み、そして、
　前記第４の材料層をエッチングマスクにして、前記第３の材料層をエッチングして、前記第２の導体材料層と前記第６の導体材料層の上面に繋がる第３のコンタクトホールを形成する工程と、
　前記第３のコンタクトホールに導電性を有する第７の導体材料層を形成す工程と、をさらに備える、
　ことがさらに好ましい。
　平面視において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホールの場所以外にあり、前記第１のゲート導体層、前記第２ゲート導体層、前記第４の不純物領域、前記第５の不純物領域のいずれかに接続され水平方向に延在する第５の配線導体層に繋がり、且つ前記第２の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
　第８の導体材料層を前記第４のコンタクトホールに充満する工程と、
　をさらに備える、
　ことがさらに好ましい。
　平面視において、前記第２のコンタクトホールに面した前記第３の配線導体層の側面が、前記第２の配線導体層の側面より、外側になるように形成される、
　ことがさらに好ましい。
　本発明によれば、高密度化、低消費電力化、高速化した柱状半導体装置が実現する。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体装置を説明するためのＳＲＡＭセル回路図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置を説明するためのＳＲＡＭセル模式構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第７実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第８実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第８実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第８実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。
　以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　以下、図１Ａ、図１Ｂ、図２Ａ～図２Ｚを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。
　図１Ａに、本実施形態の柱状半導体装置である、ＳＧＴを用いたＳＲＡＭセル構造の等価回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネル型ＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネル型ＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネル型ＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネル型ＳＧＴ_Ｎｃ２と、から構成されている。Ｐチャネル型ＳＧＴ_Ｐｃ１のゲートと、Ｎチャネル型ＳＧＴ_Ｎｃ１のゲートと、Ｐチャネル型ＳＧＴ_Ｐｃ２のドレインと、Ｎチャネル型ＳＧＴ_Ｎｃ２のドレインとが接続されている。Ｐチャネル型ＳＧＴ_Ｐｃ２のゲートと、Ｎチャネル型ＳＧＴ_Ｎｃ２のゲートと、Ｐチャネル型ＳＧＴ_Ｐｃ１のドレインと、Ｎチャネル型ＳＧＴ_Ｎｃ１のドレインとが接続されている。
　図１Ａに示すように、Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、Ｎチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１のソース、ドレインはビット線端子ＢＬｔとＮチャネル型ＳＧＴ_Ｎｃ１、Ｐチャネル型ＳＧＴ_Ｐｃ１のドレインとに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ２のソース、ドレインは反転ビット線端子ＢＬＲｔと、Ｎチャネル型ＳＧＴ_Ｎｃ２、Ｐチャネル型ＳＧＴ_Ｐｃ２のドレインとに接続されている。このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている。そして、このＳＲＡＭセル回路は、Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｎチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１よりなる回路領域Ｃ１と、Ｐチャネル型ＳＧＴ_Ｐｃ２、Ｎチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２よりなる回路領域Ｃ２とから構成されている。
　図１Ｂに第１実施形態に係るＳＲＡＭセル回路の模式構造図を示す。このＳＲＡＭセル回路は３個のＳｉ柱ＳＰ１、ＳＰ２、ＳＰ３より構成されている。従来の、１つのＳｉ柱に１個のＳＧＴが形成されているＳＲＡＭセルでは、１つのＳＲＡＭセルを形成するのに６個のＳｉ柱を基板上に形成しなければいけないのに対して、図１Ｂに示されたＳＲＡＭセルでは、３個のＳｉ柱によりＳＲＡＭセルが形成される。これにより、回路の高集積化が実現する。
　Ｓｉ柱ＳＰ１には、図１ＡにおけるＰチャネル型ＳＧＴ_Ｐｃ１が上部に形成され、Ｐチャネル型ＳＧＴ_Ｐｃ２が下部に形成されている。Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２はＳｉ柱ＳＰ１の中間にあるＳｉＯ2層Ｏｘ１で分離されている。Ｐチャネル型ＳＧＴ_Ｐｃ１は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ１と、ゲートＧｐ１の上下のＳｉ柱ＳＰ１内にあるドレインＰ+層Ｐｄ１とソースＰ+層Ｐｓ１とより形成されている。Ｐチャネル型ＳＧＴ_Ｐｃ２は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ２と、ゲートＧｐ２の上下のＳｉ柱ＳＰ１内にあるドレインＰ+層Ｐｄ２とソースＰ+層Ｐｓ２とより形成されている。
　Ｓｉ柱ＳＰ２には、図１ＡにおけるＮチャネル型ＳＧＴ_Ｎｃ１が上部に形成され、Ｎチャネル型ＳＧＴ_Ｎｃ２が下部に形成されている。Ｎチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２はＳｉ柱ＳＰ２の中間にあるＳｉＯ2層Ｏｘ２で分離されている。Ｎチャネル型ＳＧＴ_Ｎｃ１は、チャネルであるＳｉ柱ＳＰ２の一部と、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ１と、ゲートＧｎ１の上下のＳｉ柱ＳＰ２内にあるドレインＮ+層Ｎｄ１とソースＮ+層Ｎｓ１とより形成されている。Ｎチャネル型ＳＧＴ_Ｎｃ２は、チャネルであるＳｉ柱ＳＰ２の一部と、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ２と、ゲートＧｎ２の上下のＳｉ柱ＳＰ２内にあるドレインＮ+層Ｎｄ２とソースＮ+層Ｎｓ２とより形成されている。
　Ｓｉ柱ＳＰ３には、図１ＡにおけるＮチャネル型ＳＧＴ_ＳＮ１が上部に形成され、Ｎチャネル型ＳＧＴ_ＳＮ２が下部に形成されている。Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２はＳｉ柱ＳＰ３の中間にあるＳｉＯ2層Ｏｘ３で分離されている。Ｎチャネル型ＳＧＴ_ＳＮ１は、チャネルであるＳｉ柱ＳＰ３の一部と、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ１と、ゲートＧｓ１の上下のＳｉ柱ＳＰ３内にあるドレインＮ+層Ｓｄ１とソースＮ+層Ｓｓ１とより形成されている。Ｎチャネル型ＳＧＴ_ＳＮ２は、チャネルであるＳｉ柱ＳＰ３の一部と、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ２と、ゲートＧｓ２の上下のＳｉ柱ＳＰ３内にあるドレインＮ+層Ｓｄ２とソースＮ+層Ｓｓ２とより形成されている。
　図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さに位置している構成要素同士が接続されている。即ち、ゲートＧｐ１、Ｇｎ１が接続され、ドレインＰ+層Ｐｄ１と、ドレインＮ+層Ｎｄ１と、ドレインＮ+層Ｓｄ１とが接続され、ドレインＰ+層Ｐｄ２と、ドレインＮ+層Ｎｄ２と、ドレインＮ+層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が接続されている。さらに、ゲートＧｐ１、Ｇｎ１と、ドレインＰ+層Ｐｄ２と、ドレインＮ+層Ｎｄ２と、ドレインＮ+層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が、ドレインＰ+層Ｐｄ１と、ドレインＮ+層Ｎｄ１と、ドレインＮ+層Ｓｄ１とが接続されている。
　図１Ｂに示すように、Ｓｉ柱ＳＰ１のソースＰ+層Ｐｓ１、Ｐｓ２は電源端子Ｖｄｄに接続され、Ｓｉ柱ＳＰ２のソースＮ+層Ｎｓ１、Ｎｓ２はグランド端子Ｖｓｓに接続され、Ｓｉ柱ＳＰ３のソースＮ+層Ｓｓ１はビット線端子ＢＬｔに接続され、Ｓｉ柱ＳＰ３のソースＮ+層Ｓｓ２は反転ビット線端子ＢＬＲｔに接続され、Ｓｉ柱ＳＰ３のゲートＧｓ１、Ｇｓ２はワード線端子ＷＬｔに接続されている。
　図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上部に、図１Ａに示した回路図の回路領域Ｃ１が形成され、下部に回路領域Ｃ２が形成されている。そして、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さにある構成要素同士が、Ｓｉ柱の上下間の接続経路を介さないで接続されている。即ち、ゲートＧｐ１、Ｇｎ１が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介さないで接続され、ドレインＰ+層Ｐｄ１、Ｎ+層Ｎｄ１、Ｓｄ１が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介さないで接続され、ドレインＰ+層Ｐｄ２、Ｎ+層Ｎｄ２、Ｓｄ２が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介さないで接続され、同様にゲートＧｐ２、Ｇｎ２が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介さないで接続されている。これに対し、ゲートＧｐ１、Ｇｎ１と、ドレインＰ+層Ｐｄ２、Ｎ+層Ｎｄ２との接続は、上下間の接続配線経路を介して接続する必要がある。同様に、ゲートＧｐ２、Ｇｎ２と、ドレインＰ+層Ｐｄ１、Ｎ+層Ｎｄ１との接続は、上下間の接続配線経路を介して接続されている。
　図２Ａに、ＳＧＴを有する柱状半導体装置であるＳＲＡＭセル回路の製造工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図を示す。
　図２Ａに示すように、ＳｉＯ2層基板１上に、積層されたｉ層２、ＳｉＯ2層３、ｉ層４、ＳｉＯ2層５を形成する。
　次に、図２Ｂに示すように、レジスト層（図示せず）をマスクに、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、平面視において円形状のＳｉＯ2層５ａ、５ｂ、５ｃを形成する。次に、レジスト層、ＳｉＯ2層５ａ、５ｂ、５ｃをマスクに、ＲＩＥ法を用いて、ｉ層４、ＳｉＯ2層３、ｉ層２をエッチングして、ＳｉＯ2層基板１上にｉ層２の下層を残して、Ｓｉ柱６ａ、６ｂ、６ｃを形成する。そして、レジスト層を除去する。この結果、Ｓｉ柱６ａは、ｉ層２ｂ１、ＳｉＯ2層３ａ、ｉ層４ａ、ＳｉＯ2層５ａを含み、Ｓｉ柱６ｂは、ｉ層２ｂ２、ＳｉＯ2層３ｂ、ｉ層４ｂ、ＳｉＯ2層５ｂを含み、Ｓｉ柱６ｃは、ｉ層２ｂ３、ＳｉＯ2層３ｃ、ｉ層４ｃ、ＳｉＯ2層５ｃを含む。
　次に、リソグラフィ法とＲＩＥ法を用いて、下層に残存するｉ層２をエッチングして、Ｓｉ柱６ａの外周部にｉ層２ａ１を、Ｓｉ柱６ｂの外周部にｉ層２ａ２を、Ｓｉ柱６ｃの外周部にｉ層２ａ３を形成する。
　次に、図２Ｃに示すように、例えば熱酸化またはＡＬＤ（Atomic Layer Deposition）法により、Ｓｉ柱６ａ、６ｂ、６ｃとｉ層２ａ１、２ａ２、２ａ３の外周にＳｉＯ2層７ａ、７ｂ、７ｃを形成する。そして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの外周部のｉ層２ａ１にＰ+層８ａを形成し、Ｓｉ柱６ｂの外周部のｉ層２ａ２にＮ+層８ｂを形成し、Ｓｉ柱６ｃの外周部のｉ層２ａ３にＮ+層８ｃを形成する。そして、Ｓｉ柱６ａ、６ｂ、６ｃの下部と、ｉ層２ａ１、２ａ２、２ａ３とを囲んで、ＳｉＯ2層１０を形成する。
　次に、図２Ｄに示すように、ＳｉＯ2層１０より上のＳｉＯ2層７ａ、７ｂ、７ｃを除去した後に、Ｓｉ柱６ａ、６ｂ、６ｃと、ＳｉＯ2層１０を覆って、例えばＡＬＤ法により、酸化ハフニウム（ＨｆＯ2）層１１と、窒化チタン（ＴｉＮ）層１２を順次形成する。最終的に、ＨｆＯ2層１１はＳＧＴのゲート絶縁層となり、ＴｉＮ層１２はＳＧＴのゲート導体層となる。
　次に、図２Ｅに示すように、リソグラフィ法とＲＩＥ法を用いて、Ｓｉ柱６ａ、６ｂを囲んだＴｉＮ層１２ａと、Ｓｉ柱６ｃを囲んだＴｉＮ層１２ｂを形成する。
　次に、図２Ｆに示すように、全体を覆って、ＳｉＯ2層１４を形成する。その後、熱処理を行い、Ｐ+層８ａ、Ｎ+層８ｂ、８ｃのドナー、またはアクセプタ不純物原子をｉ層２ａ１、２ａ２、２ａ３の全体に熱拡散して、Ｐ+層８ａａ、Ｎ+層８ｂｂ、８ｃｃを形成する。その後、Ｓｉ柱６ａ、６ｂ、６ｃの外周に窒化シリコン（ＳｉＮ）層１５を形成する。続いて、ＳｉＮ層１５上にレジスト層１６を形成する。ＳｉＯ2層３ａ、３ｂ、３ｃの垂直方向での位置が、レジスト層１６の中央部になるように、レジスト層１６を形成する。レジスト層１６は、レジスト材料をＳｉＮ層１５との上表面に塗布した後、熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６ａ、６ｂ、６ｃの外側のＳｉＮ層１５上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。そして、ＨＦガスがレジスト層１６内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ2 +）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層１６内を拡散して、レジスト層１６に接触するＳｉＯ2層１４をエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１６に接触していないＳｉＯ2層１４は、殆どエッチングされずに残存する。その後、レジスト層１６を除去する。
　以上の結果、図２Ｇに示すように、ＳｉＯ2層１４は、ＳｉＮ層１５に覆われたＳｉＯ2層１４ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域のＳｉＯ2層１４ｂ、１４ｃ、１４ｄとに分離される。続いて、ＳｉＯ2層１４ａ、１４ｂ、１４ｃ、１４ｄと、ＳｉＮ層１５と、をマスクとして用い、ＴｉＮ層１２ａ、１２ｂをエッチングすることで、ＴｉＮ層１２ａが、Ｓｉ柱６ａ、６ｂの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ａと、ＳｉＯ2層１４ｂと、で覆われたＴｉＮ層１８ｃと、ＳｉＯ2層１４ｃで覆われたＴｉＮ層１８ｄに分離され、ＴｉＮ層１２ｂが、Ｓｉ柱６ｃの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ｂと、ＳｉＯ2層１４ｄで覆われたＴｉＮ層１８ｅに分離される。次に、ＳｉＯ2層１４ａ、１４ｂ、１４ｃと、ＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅと、をマスクとして用い、ＨｆＯ2層１１をエッチングすることで開口部１９ａ、１９ｂ、１９ｃを形成する。これにより、ＨｆＯ2層１１が、Ｓｉ柱６ａ、６ｂ、６ｃの下方領域においてＴｉＮ層１８ａ、１８ｂで覆われたＨｆＯ2層１１ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域でＴｉＮ層１８ｃ、１８ｄ、１８ｅにそれぞれ覆われたＨｆＯ2層１１ｂ、１１ｃ、１１ｄとに分離される。その後、ＴｉＮ層１８ａのＳｉ柱６ａ側の露出部、ＴｉＮ層１８ａのＳｉ柱６ｂ側の露出部、ＴｉＮ層１８ｂ、１８ｃ、１８ｄ、１８ｅの露出部をそれぞれ酸化することで、ＴｉＯ（酸化チタン）層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆを形成する。その後、ＴｉＯ層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ形成時にＳｉ柱６ａ、６ｂ、６ｃ側面に形成されたＳｉＯ2層（図示せず）を除去する。
　次に、図２Ｈに示すように、例えば、ＳｉＯ2層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてＳｉＯ2層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をＳｉＯ2層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１５上にＮｉ層２１ａを形成する。同様に、バイアス・スパッタ法により、ボロン（Ｂ）不純物を含んだＰ型ポリＳｉ層２２ａ、ＳｉＯ2層２３ａ、Ｎｉ層２１ｂ、Ｐ型ポリＳｉ層２２ｂ、ＳｉＯ2層２３ｂを順次積層する。ここで、ＳｉＯ2層２３ｂの上面は、Ｓｉ柱６ａ、６ｂ、６ｃの上部を覆ったＳｉＯ2層１４ｂ、１４ｃ、１４ｄと接するように形成する。Ｎｉ原子、ポリＳｉ原子、ＳｉＯ2原子は、ＳｉＯ2層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６ａ、６ｂ、６ｃの外周部側面とＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ2層２３ａ、２３ｂとの間に、密閉された空間２５ａ、２５ｂ、２５ｃが形成される。その後、ＳｉＮ層１５上に堆積されたＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ2層２３ａ、２３ｂよりなる積層膜と同時にＳｉ柱６ａ、６ｂ、６ｃ頂部上に形成された積層膜（図示せず）を除去する。
　次に、図２Ｉに示すように、Ｓｉ柱６ａを覆ったレジスト層２７を形成する。その後、ＳｉＯ2層基板１上面より砒素（Ａｓ）原子のイオン注入により、Ｓｉ柱６ｂ、６ｃの外周部のＰ型ポリＳｉ層２２ａ、２２ｂをＮ+層化してＮ+型ポリＳｉ層２６ａ、２６ｂを形成する。その後、レジスト層２７を除去する。
　次に、図２Ｊに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層２１ａ、２１ｂのＮｉ原子をＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２８ａ、２８ｂをそれぞれ形成する。ＮｉＳｉ層２８ａ、２８ｂは、Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂの体積より膨張する（この体積膨張については非特許文献３を参照のこと）。Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂはＳｉＮ層１５、ＳｉＯ2層２３ａ、２３ｂにより挟まれているので、ＮｉＳｉ層２８ａ、２８ｂは、主に空間２５ａ、２５ｂ、２５ｃ内に突出する。Ｎ+型ポリＳｉ層２６ａ、２６ｂに含まれているＡｓ原子と、Ｐ型ポリＳｉ層２２ａ、２２ｂとに含まれているＢ原子は、ＮｉＳｉ層２８ａ、２８ｂより外側に押し出される（この押し出し現象については非特許文献３を参照のこと）。この不純物原子押し出し効果により、空間２５ａ、２５ｂ、２５ｃ内に突き出したＮｉＳｉ層２８ａ、２８ｂの側面表層に不純物原子を多く含んだ突起部（図示せず）が形成される。そして、突起部側面がＳｉ柱６ａ、６ｂ、６ｃ表面に接触する。
　次に、図２Ｋに示すように、熱処理を行って、ＮｉＳｉ層２８ａ、２８ｂのシリサイド化を拡張すると共に、不純物押し出し効果により突起部からＡｓ原子、Ｂ原子をＳｉ柱６ａ、６ｂ、６ｃ内に拡散させる。こうして、ＮｉＳｉ層２８ａに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３０ａ、３０ｂ、３０ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれに高濃度のアクセプタ、またはドナー不純物を含むＰ+層３１ａ、Ｎ+層３１ｂ、３１ｃが形成される。同様に、ＮｉＳｉ層２８ｂに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３２ａ、３２ｂ、３２ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれに高濃度のアクセプタ、またはドナー不純物を含むＰ+層３３ａ、Ｎ+層３３ｂ、３３ｃが形成される。ＳｉＯ2層３ａ、３ｂ、３ｃでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、Ｐ+層３１ａ、Ｎ+層３１ｂ、３１ｃと、Ｐ+層３３ａ、Ｎ+層３３ｂ、３３ｃとは、ＳｉＯ2層３ａ、３ｂ、３ｃで分離される。次に、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａ、２８ｂ、ＳｉＯ2層２３ａ、２３ｂを、Ｓｉ柱６ａ、６ｂ、６ｃの外周部に残存するように、パターン加工することで、ＮｉＳｉ層２８ａａ、２８ｂｂ、ＳｉＯ2層２３ａａ、２３ｂｂをそれぞれ形成する。
　次に、図２Ｌに示すように、ＳｉＮ層１５を形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの高さ方向の中間に位置するように、ＳｉＮ層３５ａを形成する。続いて、空間２５ａ、２５ｂ、２５ｃを形成した方法と同じ方法を用いることで、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの外周に開口部を形成する。続いて、ＴｉＮ層１８ｃ、１８ｄに接触したＮｉＳｉ層３６ａと、ＴｉＮ層１８ｅに接触したＮｉＳｉ層３６ｂを形成する。
　次に、図２Ｍに示すように、ＳｉＯ2層３５ｂを、その上表面の位置がＮｉＳｉ層３６ａ、３６ｂの表面よりも高く、かつＳｉ柱６ａ、６ｂ、６ｃの頂部よりも低くなるように形成する。その後、ＳｉＯ2層３５ｂをマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＳｉＯ2層１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ2層１１ｂ、１１ｃ、１１ｄをエッチングする。
　次に、図２Ｎに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの外周部のＳｉＯ2層３５ｂの上にＳｉＮ層３５ｃを形成する。そして、全体にＳｉＯ2膜（図示せず）を被覆して、その後にＣＭＰ法により、上表面の位置がＳｉ柱６ａ、６ｂ、６ｃの頂部と一致する、表面が平坦なＳｉＯ2層３５ｄを形成する。そして、全体に下にＳｉＮ層、そして上にＳｉＯ2層よりなるＳｉＮ／ＳｉＯ2層（図示せず）を被覆する。そして、リソグラフィ法とＲＩＥ法を用いて、レジスト層３７ａの下にＳｉＮ／ＳｉＯ2層３５ｅを形成する。そして、レジスト層３７ａを除去する。そして、ＳｉＯ2層３５ｄ、ＳｉＮ／ＳｉＯ2層３５ｅをエッチングマスクにして、Ｓｉ柱６ａの頂部をエッチングして、凹部（recess）３８ＡＡを形成する。凹部３８ＡＡは、その底部が、ＳｉＮ層３５ｃの下面と同じ高さになるように形成する。平面視において、凹部３８ＡＡは、Ｓｉ柱６ａと同じ形状で、且つ自己整合で形成される。この自己整合により形成されるとは、凹部３８ＡＡが、リソグラフィ法を用いないで形成され、且つリソグラフィ法を用いた場合に発生するＳｉ柱６ａとのマスク合せズレがなく形成されることを意味する。
　次に、図２Ｏに示すように、凹部３８底部のＳＩ柱６ａ上にアクセプタ不純物を高濃度に含んだＰ+層（図示せず）を、その頂部がＳｉＯ2層３５ｄの上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、ＣＭＰ法によりＰ+層の頂部と、ＳｉＮ／ＳｉＯ2層３５ｅを除去して、上表面位置がＳｉＯ2層３５ｄの上表面位置と同じくなるＰ+層３８ａを形成する。または、Ｐ+層３８ａを選択エピタキシャル法により、その上表面位置が、ＳｉＯ2層３５ｄ付近になるように形成してもよい。この場合は、ＣＭＰ法によるＰ+層３８ａの頂部を研磨しないでもよい。これにより、Ｐ+層３８ａがＳｉ柱６ａに対して自己整合で形成される。
　次に、図２Ｐに示すように、図２Ｎで説明した同様な方法により、平面視において、Ｓｉ柱６ａ上を覆って、レジスト層３７ｂ、ＳｉＮ／ＳｉＯ2層３５ｆを形成する。そして、レジスト層３７ｂを除去する。そして、ＳｉＯ2層３５ｄ、ＳｉＮ／ＳｉＯ2層３５ｆをエッチングマスクにして、Ｓｉ柱６ｂ、６ｃの頂部をエッチングして、凹部３８ＢＢ、３８ＣＣを形成する。凹部３８ＢＢ、３８ＣＣは、それらの底部が、凹部３８ＡＡの場合と同様に、ＳｉＮ層３５ｃの下面と同じ高さになるように形成させる。これにより、３８Ａと同様に、凹部３８ＢＢ、３８ＣＣは、Ｓｉ柱６ｂ、６ｃに対して自己整合で形成される。
　次の工程を図２Ｑに示す。　（ｅ）は（ａ）のＹ３－Ｙ３’線に沿う断面構造図を示す。図２Ｑに示すように、図２Ｏで説明した同様な方法により、凹部３８ＢＢ，３８ＣＣの底部のＳＩ柱６ｂ、６ｃ上にドナー不純物を含んだＮ+層（図示せず）を、その上表面位置がＳｉＯ2層３５ｄの上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、ＣＭＰ法によりＮ+層の頂部と、ＳｉＮ／ＳｉＯ2層３５ｆを除去して、上表面位置がＳｉＯ2層３５ｄの上表面位置と同じくなるＮ+層３８ｂ、３８ｃを形成する。これにより、Ｎ+層３８ｂ、３８ｃが、Ｓｉ柱６ｂ、６ｃと自己整合で形成される。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａａ上に、ＳｉＯ2層３５ｄ、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＮｉＳｉ層３６ａ、ＳｉＮ層３５ａ、ＳｉＯ2層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ2層２３ａａを貫通させて、コンタクトホール４０ａを形成する。同じく、リソグラフィ法とＲＩＥ法とを用いて、ＴｉＮ層１８ａ上に、ＳｉＯ2層３５ｄ、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、ＳｉＯ2層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ2層２３ａａ、ＮｉＳｉ層２８ａａ、ＳｉＮ層１５、ＳｉＯ2層１４ａを貫通させて、コンタクトホール４０ｂを形成する。
　次に、全体にＡＬＤ法によりＳｉＯ2層（図示せず）を堆積する。そして、図２Ｒに示すように、ＲＩＥ法を用いて、コンタクトホール４０ａの側面にＳｉＯ2層４１ａを残存させ、ＮｉＳｉ層２８ａａ上のＳｉＯ2層を除去する。同様に、コンタクトホール４０ｂの側面にＳｉＯ2層４１ｂを残存させ、ＴｉＮ層１８ａ上のＳｉＯ2層を除去する。
　次に、全体にＡＬＤ法によりタングステン（Ｗ）層（図示せず）を、コンタクトホール４０ａ、４０ｂの内部とＮｉＳｉ層２８ａａ上部に堆積する。そして、図２Ｓに示すように、ＭＣＰ法により、Ｗ層の表面層を研磨して、上表面の位置がＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、ＳｉＯ2層３５ｄとの上表面と一致するＷ層４３ａ、４３ｂを形成する。
　次に、ＳｉＯ2層３５ｄを除去して、ＳｉＮ層３５ｃの上表面より上のＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂを露出させる。そして、全体にＣＶＤ法によりＳｉＯ2層（図示せず）を堆積する。そして、図２Ｔに示すように、ＲＩＥ法を用いてＳｉＯ2層をＳｉＮ層３５ｃ上表面までエッチングする。これにより、Ｗ層４３ａ、４３ｂの側面にＳｉＯ2層４６ａ、４６ｂを残存させる。同時にＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面にＳｉＯ2層４６ｃ、４６ｄ、４６ｅを残存させる。これにより、平面視において、ＳｉＯ2層４６ａ～４６ｅが、リソグラフィ法を用いないで、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂを等幅で、かつ円帯状に囲んで形成される。これにより、ＳｉＯ2層４６ａ～４６ｅは、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂに対して、自己整合により形成される。この自己整合により、平面視において微細なＳｉＯ2層４６ａ～４６ｅが、確実に形成される。
　次に全体にＣＶＤ法により例えば酸化アルミニウム（ＡｌＯ）絶縁層（図示せず）を堆積する。そして、図２Ｕに示すように、ＣＭＰ法によりＡｌＯ層の上表面の位置が、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとの上表面になるように、平坦に研磨して、ＡｌＯ層５１を形成する。そして、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂとの側面のＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅを除去する。これにより、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂのそれぞれを、平面視において、等幅で円帯状に囲んだコンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅが形成される。ＳｉＯ2層４６ａ～４６ｅは、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂに対して、自己整合により形成されているので、コンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅは、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂと、に対して、自己整合により形成される。
　次に、コンタクトホール５０ｃ、５０ｄ、５０ｅを覆ってレジスト層（図示せず）を形成する。そして、図２Ｖに示すように、ＲＩＥ法により、レジスト層、ＡｌＯ層５１をマスクにして、Ｗ層４３ａの外周のＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂをエッチングしてＮｉＳｉ層３６ａ上にコンタクトホール５０ａａを形成する。同様に、レジスト層とＡｌＯ層５１をマスクにして、Ｗ層４３ｂの外周のＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、ＳｉＯ2層２３ｂｂ、及びこれらに接するＳｉＯ2層４１ｂをエッチングしてＮｉＳｉ層２８ｂｂ上にコンタクトホール５０ｂｂを形成する。これにより、コンタクトホール５０ａａ、５０ｂｂはＷ層４３ａ、４３ｂに対して自己整合で形成される。
　次にＡＬＤ法により、コンタクトホール５０ｃ、５０ｄ、５０ｅ、５０ａａ、５０ｂｂの内部、及びＡｌＯ層５１上に、Ｗ層（図示せず、最初にＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃとＷ層との接触抵抗を小さくするための、Ｔｉなどの薄いバリヤ導体層を形成してもよい）を堆積する。そして、図２Ｗに示すように、ＣＭＰ法により、上表面の位置がＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとなるようにＷ層を研磨する。これにより、Ｗ層４３ａ、４３ｂの側面と、Ｐ+層３８ａの側面と、Ｎ+層３８ｂ、３８ｃの側面とを囲み、且つコンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅ内部に、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅを形成する。これにより、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅはコンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅと同じ形状になる。コンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅが、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂに対して、自己整合により形成される。これにより、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅは、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂに対して自己整合で形成される。これにより、平面視における、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅの幅長は、リソグラフィ法を用いて形成した場合より、リソグラフィ法におけるマスク合わせ寸法余裕を確保する必要がないので、短く形成できる。
　次に、図２Ｘに示すように、全体にＳｉＯ2層５４を形成する。そして、Ｐ+層３８ａ、Ｎ+層３８ｂ上のＳｉＯ2層５４を貫通するコンタクトホール５５ａ、５５ｂを形成し、Ｐ+層８ａａ上に、ＳｉＯ2層５４、ＡｌＯ層５１、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、１５、ＳｉＯ2層１４ａ、ＨｆＯ2層１１ｂ、ＳｉＯ2層１０、７ａを貫通するコンタクトホール５５ｃを形成し、Ｎ+層８ｂｂ上に、ＳｉＯ2層５４、ＡｌＯ層５１、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、１５、ＳｉＯ2層１４ａ、ＨｆＯ2層１１ａ、ＳｉＯ2層１０、７ｂを貫通するコンタクトホール５５ｄを形成する。そして、シリサイド層として、Ｓｉ柱６ａ、６ｂの頂部にＮｉＳｉ層６７ａ、６７ｂを形成し、コンタクトホールホール５５ｃの底部のＰ+層８ａａ上にＮｉＳｉ層６７ｃを形成し、コンタクトホールホール５５ｃの底部のＮ+層８ｂｂ上にＮｉＳｉ層６７ｄを形成する。ＮｉＳｉ層６７ａ、６７ｂは、平面視において、Ｓｉ柱６ａ、６ｂの外周まで形成されることが望ましい。そして、コンタクトホール５５ａ、５５ｃを介してＰ+層３８ａ、８ａａに接続した電源配線金属層ＶＤＤと、コンタクトホール５５ｂ、５５ｄを介してＮ+層３８ｂ、８ｂｂに接続したグランド配線金属層ＶＳＳと、を形成する。
　次に、図２Ｙに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ2層５６を形成する。その後、ＳｉＯ2層５６、５４、ＡｌＯ層５１、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、ＳｉＮ層１５、ＳｉＯ2層１４ａを貫通させて、ＴｉＮ層１８ｂ上にコンタクトホール５７を形成する。そして、コンタクトホール５７を介してＴｉＮ層１８ｂに接続したワード配線金属層ＷＬを形成する。
　次に、図２Ｚに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ2層５８を形成する。その後、Ｓｉ柱６ｃの頂部のＮ+層３８ｃ上に、ＳｉＯ2層５８、５６、５４を貫通させて、コンタクトホール６０ａを形成する。同じく、Ｎ+層８ｃｃ上に、ＳｉＯ2層５８、５６、５４、ＡｌＯ層５１、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、１５、ＳｉＯ2層１４ａ、ＨｆＯ2層１１ａ、ＳｉＯ2層１０、７ｃを貫通させて、コンタクトホール６０ｂを形成する。そして、シリサイド層として、Ｓｉ柱６ｃの頂部にＮｉＳｉ層６７ｅを形成し、コンタクトホール６０ｂの底部のＮ+層８ｃｃ上にＮｉＳｉ層６７ｆを形成する。その後、コンタクトホール６０ａを介して、Ｎ+層３８ｃと接続する、平面視上においてＹ２－Ｙ２’線に沿った方向に繋がったビット線配線金属層ＢＬを形成し、コンタクトホール６０ｂを介してＮ+層８ｃｃと接続する、平面視上においてビット線配線金属層ＢＬに並行して繋がった反転ビット線配線金属層ＢＬＲを形成する。
　図２Ｚに示すように、Ｓｉ柱６ａの上部に、Ｐ+層３３ａ、３８ａをドレイン、ソースとし、ＴｉＮ層１８ｃをゲートとし、Ｐ+層３３ａ、３８ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）が形成され、Ｓｉ柱６ａの下部に、Ｐ+層８ａａ、３１ａをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｐ+層８ａａ、３１ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）が、形成される。
　また、Ｓｉ柱６ｂの上部に、Ｎ+層３３ｂ、３８ｂをソース、ドレインとし、ＴｉＮ層１８ｄをゲートとし、Ｎ+層３３ｂ、３８ｂ間のＳｉ柱６ｂをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１に対応する）が形成され、Ｓｉ柱６ｂの下部に、Ｎ+層８ｂｂ、３１ｂをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｎ+層８ｂｂ、３１ｂ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
　また、Ｓｉ柱６ｃの上部に、Ｎ+層３３ｃ、３８ｃをソース、ドレインとし、ＴｉＮ層１８ｅをゲートとし、Ｎ+層３３ｃ、３８ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_ＳＮ１に対応する）が形成され、Ｓｉ柱６ｃの下部に、Ｎ+層８ｃｃ、３１ｃをソース、ドレインとし、ＴｉＮ層１８ｂをゲートとし、Ｎ+層８ｃｃ、３１ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
　これらＳＧＴ（図１ＢのＳＧＴ_Ｐｃ１、Ｐｃ２、Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２に対応する）が接続配線されて、図１Ｂに示した模式構造図と同じく、Ｓｉ柱６ａ、６ｂ、６ｃの上部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１に対応する）による回路領域（図１Ｂの回路領域Ｃ１に対応する）と、Ｓｉ柱６ａ、６ｂ、６ｃの下部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２に対応する）による回路領域（図１Ｂの回路領域Ｃ２に対応する）と、により構成されたＳＲＡＭセル回路が形成される。
　第１実施形態の製造方法によれば、次のような特徴が得られる。
１．図２Ｎ～図２Ｑに示したように、高濃度にアクセプタ、そしてドナー不純物を含んだＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃが、Ｓｉ柱６ａ、６ｂ、６ｃの頂部をエッチングして形成した凹部３８ＡＡ,３８ＢＢ，３８ＣＣ底部にあるＳｉ柱６ａ、６ｂ、６ｃ上にエピタキシャル結晶成長して形成された。この方法は、例えば、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃをイオン注入法により形成した場合と比べて、アクセプタ、そしてドナー不純物をより高濃度に含ませることが出来、かつＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃとＳｉ柱６ａ、６ｂ、６ｃの境界での不純物濃度分布を急峻にできる特徴を得ることができる。この２つの特徴共に、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃのダイオード接合抵抗を小さくすることができる。これは、ＳＧＴ回路の低電圧駆動化と高速化に寄与できる。
２．更に、図２Ｚに示されるように、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃは、側面を低抵抗金属層であるＷ層５２ｃ、５２ｄ、５２ｅで囲まれている。Ｗ層５２ｃ、５２ｄ、５２ｅ（バリヤ金属層を含む）の底部位置は、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの下端に近い位置に形成されている。これにより、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃによるダイオード接合抵抗を低くできる。これは、ＳＧＴ回路の更なる低電圧駆動化と高速化に寄与できる。
３．Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃが、Ｓｉ柱６ａ、６ｂ、６ｃに対して自己整合で形成されている。そして、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅが、Ｗ層４３ａ、４３ｂ、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃに対して自己整合で形成されている。これにより、Ｓｉ柱６ａ、６ｂ、６ｃと、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層５２ｃ、５２ｄ、５２ｃの３者が自己整合の関係で形成され、Ｗ層４３ａ、４３ｂとＷ層５２ａ、５２ｂが自己整合の関係で形成される。これにより、低電圧駆動化と高速化に加えて、ＳＧＴ回路の更なる高密度が図れる。
（第２実施形態）
　以下、図３Ａ～図３Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図である。第２実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ～図２Ｚに示す工程と同様である。
　図３Ａに示す工程の前までは、図２Ａから図２Ｔまでと同じ工程を行う。そして、次に全体にＣＶＤ法により例えば酸化アルミニウム（ＡｌＯ）絶縁層（図示せず）を堆積する。そして、図３Ａに示すように、ＣＭＰ法によりＡｌＯ層の上表面の位置が、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとの上表面になるように、平坦に研磨して、ＡｌＯ層７１を形成する。
　次に、図３Ｂに示すように、ＡｌＯ層７１、ＳｉＯ2層４６ａ～４６ｅをエッチングマスクにして、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部をエッチングして、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃを形成する。
　次に、図３Ｃに示すように、ＳｉＯ2層４６ａ～４６ｅを除去した後に、Ｗ層（図示せず、薄いバッファ金属層を含む）を、上表面位置がＡｌＯ層７１の上表面位置より高くなるまで全体に被覆する。そして、ＣＭＰ法を用いて、Ｗ層を上表面位置が、ＡｌＯ層７１の上表面位置まで研磨して、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面と、頂部の全体を囲んだＷ層７２ａ、７２ｂ、７２ｃを形成する。　同時にＷ層４３ａ、４３ｂの頂部側面を囲んだＷ層７３ａ、７３ｂを形成する。以降、図２Ｘ～図２Ｚと同じ工程を行うことによって、第１実施形態と同様のＳＲＡＭセルが形成される。なお、本工程によれば、第１実施形態におけるＮｉＳｉ層６７ａ、６７ｂ、６７ｅの形成は無くてもよい。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
　第１実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部にＮｉＳｉ層６７ａ、６７ｂ、６７ｃを形成した。　これらＮｉＳｉ層６７ａ、６７ｂ、６７ｃは、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの上面にＮｉ層を被覆した後に、熱処理を行い、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部のシリサド化を行うことにより形成させる。このシリサイド化によるＮｉＳｉ層６７ａ、６７ｂ、６７ｃの形成では、ＮｉＳｉ層６７ａ、６７ｂ、６７ｃとＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃとの間でＮｉ原子とＳｉ原子の組成比の異なる領域で抵抗に高いシリサイド領域が形成される。これは、ＮｉＳｉ層の中で、抵抗の低いのはＮｉ原子１個に対してＳｉ原子２個の割合で形成されているＮｉＳｉ2層であるが、ＮｉＳｉ層６７ａ、６７ｂ、６７ｃとＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの境界付近で、この割合がずれてくる領域が長くなることによる。このことは、通常のＳＧＴを用いた回路形成においては、問題ではないが、更なるＳＧＴ回路の高速化、低電圧化を行う場合において問題になる。これに対して、本実施形態では、直接に抵抗の低いＷ層７２ａ、７２ｂ、７２ｃ（バッファ金属層を含む）を、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面と上面の全体を覆って形成される。これによって、さらにＰ+層３８Ａ、Ｎ+層３８Ｂ、３８ＣのダイオードＰＮ接合抵抗を小さく出来て、ＳＧＴ回路の低電圧駆動化と高速化が図れる。
（第３実施形態）
　以下、図４Ａ、図４Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図である。
　図４Ａに示す工程の前までは、図３Ｂに示した工程と同じ工程を行う。そして、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃ、Ｗ層４３ａ、４３ｂの側面を囲んだＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅをエッチングして除去して、図２Ｕ、図２Ｖに示したと同様の工程を用いて、コンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅ（図示せず）を形成する。そして、全体に、例えばＴｉ層、ＴｉＮ層などからなるバッファ金属層を被覆する。そして、バッファ金属層を、ＣＭＰ法により、上表面位置がＡｌＯ層７１の上表面位置になるように研磨する。これにより、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃを覆ってバッファ金属層７４ａ、７４ｂ、７４ｃが形成される。同時にＷ層４３ａ、４３ｂの側面にも、バッファ金属層７５ａ、７５ｂが形成される。
　次に、全体を覆ってＷ層（図示せず）を被覆する。そして、リソグラフィ法とＲＩＥエッチングにより、図４Ｂに示すように、バッファ金属層７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂ、及びＷ層４３ａ、４３ｂ上にＷ層７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂを形成する。そして、第１実施形態と同様に、図２Ｘ～図２Ｚと同じ工程を行うことによって、第１実施形態と同様にＳＲＡＭセルが形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
　 第１実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂの側面を囲んで、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅが形成されている。この場合、Ｗ層５２ｃ、５２ｄ、５２ｅと、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃとの接触抵抗を下げるための、例えば、Ｔｉ層、ＴｉＮ層などのバッファ金属層を、Ｗ層５２ｃ、５２ｄ、５２ｅとＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃとの間に確実に設けようとすると、平面視において、図２Ｕに示したコンタクトホール５０ｃ、５０ｄ、５０ｅの幅を大きくしなければいけない。これに対して、本実施形態では、コンタクトホール５０ｃ、５０ｄ、５０ｅ内には、バッファ金属層のみを形成している。このため、コンタクトホール５０ｃ、５０ｄ、５０ｅ内にはＷ層を形成する必要がない。これにより、平面視において、コンタクトホール５０ｃ、５０ｄ、５０ｅの幅を狭くすることができる。これにより、ＳＧＴ回路の高密度化が図れる。
（第４実施形態）
　以下、図５を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図である。
　第３実施形態における図４Ａの工程を行った後に、Ｗ選択成長によりバッファ金属層７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂと、及びＷ層４３ａ、４３ｂとの上に、Ｗ層７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂを形成する。そして、第１実施形態と同様に、図２Ｘ～図２Ｚと同じ工程を行うことによって、第１実施形態と同様のＳＲＡＭセルが形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．　第３実施形態では、全体を覆ってＷ層（図示せず）を被覆した後、リソグラフィ法とＲＩＥエッチングにより、図４Ｂに示すように、バッファ金属層７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂ上とＷ層４３ａ、４３ｂ上にＷ層７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂを形成した。これに対して、本実施形態では、リソグラフィ法とＲＩＥエッチング工程を用いないで、Ｗ層７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂと同じように、Ｗ層７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂを形成することができる。且つ、Ｗ層７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂは、バッファ金属層７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂと、及びＷ層４３ａ、４３ｂと、に対して自己整合で形成される。これにより、ＳＧＴ回路の高密度化が図れると共に、製造工程の簡易化が図れる。
（第５実施形態）
　以下、図６を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２－Ｙ２’線に沿う断面構造図である。
　図２Ｖに示したと同様に、コンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅを形成する。そして、全体にバッファ導体層（図示せず）とＷ層（図示せず）を被覆する。この場合、バッファ導電層の上表面位置をＡｌＯ層５１の上表面位置より上になるように形成する。そして、ＣＭＰ法によりＷ層の表面を平坦にする。そして、図６に示すように、リソグラフィ法とＲＩＥエッチングにより、バッファ導体層とＷ層をエッチングして、導電バッファ層８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅとＷ層８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅを形成する。そして、第１実施形態と同様に、図２Ｘ～図２Ｚと同じ工程を行うことによって、第１実施形態と同様にＳＲＡＭセルが形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
　第３実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、の頂部をエッチングして形成された、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面に接したＳｉＯ2層４６ｃ、４６ｄ、４６ｅをエッチングして除去した。そして、バッファ導体層７４ａ、７４ｂ、７４ｃを、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面と頂部上とを囲んで形成した。これに対して、本実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部のエッチングを行わないで、バッファ導体層８１ｃ、８１ｄ、８１ｅを、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面と頂部上との全体を囲んで形成できる。これにより、ＳＧＴ回路の高密度化が図れると共に、製造工程の簡易化が図れる。
（第６実施形態）
　以下、図７Ａ、図７Ｂを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図７Ａに示すように、Ｓｉ柱８５をＰ層８６上のＮ層８７上に形成する。そして、Ｎ層８７の外周部にＳｉＮ層８９を形成する。そして、全体にＡＬＤ法によりＨｆＯ2層（図示せず）、ＴｉＮ層（図示せず）、ＳｉＯ2層（図示せず）を被覆する。そして、ＳｉＮ層８９上と、これに繋がるＳｉ柱８５の下部外周部のＳｉＯ2層、ＴｉＮ層、ＨｆＯ2層をエッチングして、開口部９４と、ＨｆＯ2層９１、ＴｉＮ層９２、ＳｉＯ2層９３を形成する。そして、開口部９４に面したＴｉＮ層９２端に絶縁層９５を形成する。そして、Ｓｉ柱８５を囲んで、ＳｉＮ層８９上に、上表面位置が開口部９４の下部になるＳｉＯ2層９０を形成する。そして、アプセプタ不純物を高濃度に含んだシリコン（Ｓｉ）_Ｐ+層９６を、選択エピタキシャル結晶成長法により、開口部にＳｉ柱８５側面に接して、水平方向に広がって形成させる。平面視において、Ｐ+層９６の外周は、ＳｉＯ2層９３の外周より外側にあるのが、Ｐ+層９６に繋がる配線導体層を形成し易くできるので望ましい。
　そして、図７Ｂに示すように、ＳｉＯ2層９０上にあり、Ｐ+層９６に接続させた配線Ｗ層９８（バッファ金属層を含む）を形成する。そして、Ｗ層９８とＳｉＯ2層９０との上にあって、且つ垂直方向において、上表面位置がＴｉＮ層９２ａの中間にあるＳｉＮ層９９を形成する。そして、ＴｉＮ層９２ａに接し、且つＳｉＮ層９９上に水平方向に延びる配線Ｗ層１００を形成する。そして、Ｓｉ柱８５を囲み、上表面位置がＳｉ柱８５の上部にあるＳｉＯ2層１０１を形成する。そして、図３Ａ～３Ｃを用いて説明したＰ+層３８Ａ、Ｗ層７２ａを形成したのと同様な方法により、Ｓｉ柱８５上にアクセプタ不純物を高濃度に含んだＳｉをエピタキシャル結晶成長法により形成させたＰ+層１０５と、このＰ+層１０５の上面と外周とを自己整合で覆ったＷ層１０６と、Ｗ層１０６の外周部にあるＡｌＯ層１０３を形成する。そして、配線Ｗ層９８上に、ＡｌＯ層１０３、ＳｉＮ層１０２、ＳｉＯ2層１０１、ＳｉＮ層９９を貫通したコンタクトホール１０８ａを形成する。そして、配線Ｗ層１００上に、ＡｌＯ層１０３、ＳｉＮ層１０２、ＳｉＯ2層１０１を貫通したコンタクトホール１０８ｂを形成する。そして、コンタクトホール１０８ａを介して配線Ｗ層９８に繋がる配線金属層Ｍ１と、コンタクトホール１０８ｂを介して配線Ｗ層１００に繋がる配線金属層ＭＧとＷ層１０６に繋がる配線金属層Ｍ２を形成する。これにより、Ｐ+層９６、１０５をソース、ドレインとし、ＴｉＮ層９２ａをゲートとし、Ｐ+層９６、１０５間のＳｉ柱８５をチャネルとしたＳＧＴが形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．Ｓｉ柱８５の下部側面に繋がった、Ｐ+層９６も、上部のＰ+層１０５と同様に、高濃度のアクセプタ不純物を含んだＳｉのエピタキシャル結晶成長法により形成される。これにより、ＳＧＴのソース、およびドレインとなる不純物領域の両者が、イオン注入法により形成した場合と比べて、アクセプタ、そしてドナー不純物をより高濃度に含ませることが出来、かつＰ+層９６とＳｉ柱８５の境界での不純物濃度分布を急峻にできる。これにより、Ｐ+層９６、１０５のダイオード接合抵抗を小さくすることができる。これは、ＳＧＴ回路の更なる低電圧駆動化と高速化に寄与できる。
２．Ｓｉを母体にしたＰ+層９６、１０５に替えて、例えばシリコン・ゲルマニウム（ＳｉＧｅ）を母体にして、Ｐ+層９６、１０５を形成することができる。　Ｐ+層９６、１０５にＳｉＧｅを用いることによりチャネルであるＳｉ柱８５内に生じる応力によりホール移動度が向上できる。これにより、更なる回路の高速化が図れる。
３．Ｐ+層９６、１０５は、それぞれ独立にエピタキシャル結晶成長法により半導体層を形成できる。従って、Ｐ+層９６と、Ｐ+層１０５とを異なる半導体原子を母体として形成することは容易に出来る。これにより、更にＳＧＴの特性向上を図ることが可能である。
（第７実施形態）
　以下、図８を参照しながら、本発明の第７実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
　図８に示すように、開口部９４に接した部分のＳｉ柱８５側面を、エッチングまたは側面の表面は酸化した後に、この酸化膜を除去するなどの方法により、内方向に凹ます。そして、図７Ａと同様にＳｉのエピタキシャル結晶成長法により、開口部のＳｉ柱８５の側面に接して、高濃度にアクセプタ不純物を含んだＰ+層９６を形成する。以後、図７Ｂと同様な工程を行うことにより、ＳＧＴが形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．　平面視において、Ｐ+層９６ａが、チャネル部分のＳｉ柱８５外周より、内側になるため、図７Ｂと比べてチャネル内に均一な電界分布が形成される。これはＳＧＴの低電圧駆動において望ましい。
　例えば、ＳｉＧｅを母体にしてＰ+層９６ａ、１０５を形成した場合、チャネルＳｉ柱８５内にホール移動度を高める応力を形成しやすくなる。これにより、ＳＧＴの高性能化が図れる。
（第８実施形態）
　以下、図９Ａ～図９Ｄを参照しながら、本発明の第８実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。　そして、図９Ａ（ｄ）は、図９Ａ（ｄ）のＹ２－Ｙ２’線に沿った断面構造図である。
　第１実施形態では、図２Ｔに示したように、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃを形成した後に、Ｗ層４３ａ、４３ｂ、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ側面を囲んで、平面視において等幅のＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅを形成した。そして、図２Ｕにおいて説明したように、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅの側面を囲んでＡｌＯ層５１を形成した。これに対して、本実施形態では、図９Ａに示すように、Ｗ面を露出させたＷ層４３ａ、４３ｂの頂部と、Ｓｉ面を露出させたＳｉ柱６ａ、６ｂ、６ｃの頂部と、の底部を囲み、第１実施形態と同じくＳｉＮ層３５ｃを形成する。そして、Ｗ層４３ａ、４３ｂの頂部の側面と、Ｓｉ柱６ａ、６ｂ、６ｃの頂部の側面と、を囲み、平面視において等幅のＳｉＯ2層１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅを形成する。そして、ＳｉＯ2層１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅの外周部にＡｌＯ層１１０を形成する。
　次に、図９Ｂに示すように、平面視において、Ｓｉ柱６ｂ、６ｃ上を覆ってＳｉＮ／ＳｉＯ2層１１３ａ、レジスト層１１４ａを形成する。そして、ＳｉＯ2層１１１ｃ、ＡｌＯ層１１０、ＳｉＮ／ＳｉＯ2層１１３ａ、レジスト層１１４ａをマスクにして、Ｓｉ柱６ａの頂部をエッチングして、凹部１１５ａを形成する。そして、レジスト層１１４ａを除去する。
　次に、図９Ｃに示すように、凹部１１５ａ底部のＳＩ柱６ａ上にアクセプタ不純物を高濃度に含んだＰ+層（図示せず）を、その頂部がＡｌＯ層１１０の上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、ＣＭＰ法によりＰ+層の頂部と、ＳｉＮ／ＳｉＯ2層１１３ａを除去して、上表面位置がＡｌＯ層１１０の上表面位置と同じくなるＰ+層１１６ａを形成する。これにより、Ｐ+層１１６ａがＳｉ柱６ａに対して自己整合で形成される。そして、平面視において、Ｓｉ柱６ｂ、６ｃ上を覆ってＳｉＮ／ＳｉＯ2層１１３ｂ、レジスト層１１４ｂを形成する。そして、ＳｉＯ2層１１１ｂ、１１１ｃ、ＡｌＯ層１１０、ＳｉＮ／ＳｉＯ2層１１３ｂ、レジスト層１１４ｂをマスクにして、Ｓｉ柱６ｂ、６ｃの頂部をエッチングして、凹部１１５ｂ、１１５ｃを形成する。そして、レジスト層１１４ｂを除去する。
　次に、図９Ｄに示すように、凹部１１５ｂ、１１５ｃの底部のＳＩ柱６ｂ、６ｃ上にドナー不純物を高濃度に含んだＮ+層（図示せず）を、その頂部がＡｌＯ層１１０の上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、ＣＭＰ法によりＮ+層の頂部と、ＳｉＮ／ＳｉＯ2層１１３ｂを除去して、上表面位置がＡｌＯ層１１０の上表面位置と同じくなるＮ+層１１６ｂ、１１６ｃを形成する。これにより、Ｎ+層１１６ｂ、１１６ｃがＳｉ柱６ｂ、６ｃに対して自己整合で形成される。そして、図２Ｕ～図２Ｚの工程を行うことにより、第１実施形態と同じく、高密度ＳＲＡＭセル回路が形成される。
　本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
　１．　第１実施形態では、エピタキシャル結晶成長によるＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃを形成した後に、自己整合コンタクトホール５０ａ～５０ｅを形成するため、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面と、Ｗ層４３ａ、４３ｂの頂部の側面と、を等幅で囲んだＳｉＯ2層４６ａ～４６ｅを形成し、そしてＳｉＯ2層４６ａ～４６ｅを囲んでＡｌＯ層５１を形成した。これに対して、本実施形態では、エピタキシャル結晶成長によるＰ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃを形成する前に、ドナー、又はアクセプタ不純物をドープしていないＳｉ柱６ａ、６ｂ、６ｃとＷ層４３ａ、４３ｂの頂部の側面を等幅で囲んだＳｉＯ2層１１１ａ～１１１ｅを形成し、ＳｉＯ2層１１１ａ～１１１ｅを囲んだＡｌＯ層１１０と、を形成する。その後に、ＳｉＯ2層１１１ａ～１１１ｅをエッチングすることにより、自己整合コンタクトホール（図示せず）が形成される。このように、Ｓｉ柱６ａ、６ｂ、６ｃとＷ層４３ａ、４３ｂの頂部の側面を等幅で囲んだＳｉＯ2層１１１ａ～１１１ｅは、凹部１１５ａ、１１５ｂ、１１５ｃを形成するためのエッチングマスクの役割と、自己整合コンタクトホール形成の役割を行う。これにより、本実施形態の工程は、第１実施形態の工程より簡略にできる。
　２．　本実施形態では、Ｐ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃと、自己整合コンタクトホール（図示せず）とが、第１実施形態におけるＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、自己整合コンタクトホール５０ａ～５０ｅは、同じ形状に形成される。Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、自己整合コンタクトホール５０ａ～５０ｅ形成の後の製造方法に係る第２実施形態～第５実施形態と、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、自己整合コンタクトホール５０ａ～５０ｅ形成の前の製造方法に係る第６実施形態と、第７実施形態には、本実施形態は直接適用することが出来る。これにより、第２実施形態～第７実施形態の回路形成工程の簡略化が図れる。
　３．本実施形態では、図９Ａにおいて、Ｓｉ柱６ａ、６ｂ、６ｃの頂部上に、図２Ｌで示したＳｉＯ2層５ａ、５ｂ、５ｃを残存させた状態で、Ｓｉ柱６ａ、６ｂ、６ｃの頂部と、ＳｉＯ2層５ａ、５ｂ、５ｃと、の側面を囲んで、ＳｉＯ2層１１１ｃ，１１１ｄ，１１１ｅとＡｌＯ層１１０を形成することができる。その後に、ＳｉＯ2層５ａ、５ｂ、５ｃとＳｉＯ2層１１１ｃ，１１１ｄ，１１１ｅとをエッチングして除去すると、第２実施形態と同じように、Ｐ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃの頂部上面位置をＡｌＯ層１１０の上表面位置より低くすることができる。これによって、第２実施形態と同様に、さらにＰ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃのダイオードＰＮ接合抵抗を小さく出来て、ＳＧＴ回路の低電圧駆動化と高速化が図れる。
　なお、本発明に係る実施形態では、ＳＧＴを用いたＳＲＡＭセル回路を例として説明したが、ＳＧＴを用いた他の回路形成においても本発明を適用することができる。
　また、第１実施形態～第５実施形態、第８実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃのそれぞれに、２個のＳＧＴを形成したが、１個、または３個以上を形成する回路形成においても、本発明を適用できる。また、第６実施形態、第７実施形態ではＳｉ柱８５に１個のＳＧＴを形成した例を説明したが、２個以上のＳＧＴを形成する場合においても、本発明を適用できる。
　また、第１実施形態では、図２Ｕに示したように、ＡｌＯ層５１をエッチングマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部、及びＷ層４３ａ、４３ｂの頂部を残存させつつ、コンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを形成したが、エッチングマスクの材料（第１実施形態ではＡｌＯ層５１を使用）、半導体柱の材料（第１実施形態ではＳｉ柱６ａ、６ｂ、６ｃを使用）、及びコンタクトホールの形状を作るための他の被除去層の材料（第１実施形態ではＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、３７、ＳｉＮ層３５ｃを使用）、及びエッチング法は、それぞれの目的が得られるものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４０ａ、４０ｂの外周部のＳｉＯ2層３５ｂの上にＳｉＮ層３５ｃを形成した。ＳｉＮ層３５ｃに代えて、ＡｌＯ層５１とＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂをマスクにして、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅをエッチングする場合の、エッチングストッパ層となる材料層であれば、他の材料層を用いてもよい。また、ＳｉＮ層３５ｃに代えて、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端を酸化して、そこに絶縁層を形成してもよいし、また、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端の一部をエッチングして、そこに絶縁層を埋め込んでもよい。少なくとも、ＳｉＯ2層４６ｃ、４６ｄ、４６ｅの下に、ＳｉＯ2層４６ｃ、４６ｄ、４６ｅのエッチングに対してエッチングストッパとなる材料層があれば、ＳｉＮ層３５ｃを省略できる。また、ＳｉＮ層３５ｃ、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、ＡｌＯ層５１の材料選択は、それぞれの目的を得るものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃの頂部の外周部に、ＳｉＮ層３５ｃは、その目的を得るものであれば、単層または複数層よりなる他の材料層であってもよい。また、第１実施形態で示した、Ｓｉ柱６ａ、６ｂ、６ｃの頂部の外周部の全面を覆ったＳｉＮ層３５ｃに替えて、少なくとも導体層であるゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端部を覆い、図２Ｕで示したＳｉＯ2層４６ａ～４６ｅをエッチングによるコンタクトホール５０ａ～５０ｅの形成においてエッチングストッパになる単層または複数層の絶縁材料層であれば、よい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、ＳｉＯ2層３５ｂとＳｉＮ層３５ｃを、別々に形成したが、例えば、垂直方向におけるＳｉ柱６ａ、６ｂ、６ｃの頂部のＨｆＯ層１１ｂ、１１ｃ、１１ｄ、ＴｉＮ層１８ｂ、１８ｃ、１８ｄ、ＳｉＯ2層１４ｂ、１４ｃ、１４ｄを除去した後に、ＳｉＯ2層３５ｂとＳｉＮ層３５ｃを一体化したＳｉＮ層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、図２Ｎ～図２Ｑにて説明したように、最初にＳｉ柱６ａ上に凹み３８ＡＡを形成し、その後に凹み部３８ＡＡ内にエピタキシャル結晶成長法により。Ｐ+層３８ａを形成した。その後、Ｓｉ柱６ｂ、６ｃ上に凹み３８ＢＢ，３８ＣＣを形成し、その後に凹み部３８ＢＢ、３８ＣＣ内にエピタキシャル結晶成長法により。Ｎ+層３８ｂ、３８ｃを形成した。これに対し、凹み部３８ＡＡ、３８ＢＢ、３８ＣＣを同時に形成して、その後に、例えばフロアブルCVD( Flowable Chemical Vapor Deposition )法により、凹み部３８Ａ、または凹み部３８ＢＢ、３８ＣＣのどちらか一方をＳｉＯ2層で埋めてから、Ｐ+層３８ａまたはＮ+層３８ｂ、３８ｃを形成してもよい。フロアブルＣＶＤ―ＳｉＯ2層は通常のＣＶＤ－ＳｉＯ2層よりエッチング速度が大きいので、エピタキシャル結晶成長させる部分の凹部を容易に形成できる。このように、Ｓｉ柱６ａ、６ｂ、６ｃの頂部をエッチングして凹み部３８ＡＡ，３８ＢＢ、３８ＣＣを形成し、そして、Ｓｉ柱６ａ、６ｂ、６ｃ上にＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃを形成する方法は、他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの形成をエピタキシャル結晶成長法を用いて行った。Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの形成は、ＣＶＤ法に限らず、例えば分子線堆積（Molecular beam deposition ）、ＡＬＤ法、液相エピタキシャル法などの他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの底部の垂直方向における位置は、図２Ｑに示したように、ゲートＨｆＯ2層の上端になるように形成した。このＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの底部の位置は、ＳＧＴの動作に不都合を生じさえなければ、ゲートＨｆＯ2層の上端より上にあっても、下にあってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において、図２ＮにおけるＳｉＮ層３５ｃの形成前に、少なくともゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅの頂部上に絶縁層を形成して、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、Ｗ層５２ｃ、５２ｄ、５２ｅとゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅとの絶縁を更に確実にさせてもよい。この絶縁層は、ゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端を酸化してもよい。または、ゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端をエッチングして凹部を形成し、その凹部に絶縁層を埋め込んでもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、図２Ｎに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの外周部のＳｉＯ2層３５ｂの上にＳｉＮ層３５ｃを形成する。そして、全体にＳｉＯ2膜（図示せず）を被覆して、その後にＣＭＰ法により、上表面の位置がＳｉ柱６ａ、６ｂ、６ｃの頂部と一致する、表面が平坦なＳｉＯ2層３５ｄを形成する。そして、全体に下にＳｉＮ層、そして上にＳｉＯ2層よりなるＳｉＮ／ＳｉＯ2層（図示せず）を被覆する。そして、リソグラフィ法とＲＩＥ法を用いて、レジスト層３７ａの下にＳｉＮ／ＳｉＯ2層３５ｅを形成した。ＳｉＮ／ＳｉＯ2層３５ｅは、Ｓｉ柱６ａの頂部をエッチングして凹部３８ＡＡを形成するためのエッチングマスクである。このエッチングマスクの形成は、その目的が得られるものであれば、他の方法を用いても良い。例えば、垂直方向において、表面が平坦なＳｉＯ2層３５ｄの上表面位置を、Ｓｉ柱６ａ、６ｂ、６ｃの頂部より、高くなるように形成し、その後にレジスト層３７ａを形成し、レジスト層３７ａをマスクに、上表面位置がＳｉ柱６ａ、６ｂ、６ｃの頂部上面位置になるまで、ＳｉＯ2層３５ｄをエッチングしても良い。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｐ+層３３ａ、Ｎ+層３３ｂ、３３ｃの形成は、他の方法で形成してもよい。例えば、図２Ａにおいて、ＳｉＯ2層３の上に、平面視においてアクセプタ不純物を含んだＰ+不純物領域と、ドナー不純物を含んだＮ+不純物領域をエピタキシャル成長法、またはイオン注入法により形成してもよい。また、これらＰ+不純物領域、Ｎ+不純物領域は、Ｓｉに替えて、例えばＳｉＧｅなどの他の半導体材料であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、図２Ｔに示したように、ＲＩＥ法を用いて全体を覆ったＣＶＤ法で形成したＳｉＯ2層（図示せず）をＳｉＮ層３５ｃ上表面までエッチングした。これにより、Ｗ層４３ａ、４３ｂの側面にＳｉＯ2層４６ａ、４６ｂを残存させた。同時にＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面にＳｉＯ2層４６ｃ、４６ｄ、４６ｅを残存させた。全体を覆ったＳｉＯ2層（図示せず）の形成は、CVD法に限らずALD法などの他の方法を用いても良い。また、ＳｉＯ2層４６ｃ、４６ｄ、４６ｅの形成は、RIE法に限らず、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面を囲んで等幅に形成できる方法であれば、例えばイオンミキシング法などの他の方法を用いても良い。
　また、第１実施形態では、下部ＳＧＴのソースＰ+層８ａａ、Ｎ+層８ｂｂ、８ｃｃを構成するＳｉ柱６ａ、６ｂ、６ｃの底部のソース不純物領域および互いに水平方向に繋がった配線導体層部分を、同じ材料層で形成したが、例えば配線導体層部をシリサイドまたは金属などの単層または複数層から構成されるほかの材料層で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、平面視において下部配線導体層であるＮｉＳｉ層２８ａａと、中間配線導体層であるＮｉＳｉ層２８ｂｂと、上部配線導体層であるＮｉＳｉ層３６ａとが重なって形成された領域にコンタクトホール４０ａ、４０ｂを形成した。この場合、ＮｉＳｉ層２８ａａは下部ＳＧＴのドレインＮ+層３１ｂに繋がっており、ＮｉＳｉ層２８ｂｂは上部ＳＧＴのドレインＮ+層３３ｂに接続され、ＮｉＳｉ層３６ａは上部ＳＧＴのゲートＴｉＮ層１８ｄに接続されている。このように、ＳＧＴを用いた回路の設計に応じて、上部配線導体層、中間配線導体層、下部配線導体層に繋がる、ＳＧＴのソース不純物領域、ドレイン不純物領域、ゲート導体層との組み合わせは適宜変更可能である。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、ＳｉＯ2層４１ａにより側面が絶縁されたＮｉＳｉ層２８ｂｂの側面形状が、平面視においてコンタクトホール４０ａの外周位置に一致していたが、ＮｉＳｉ層２８ｂｂの側面がコンタクトホール４０ａの外側に広がっていてもよい。これにより、ＮｉＳｉ層２８ａａ、２８ｂｂ間の容量を小さくすることが出来る。同様に、ＳｉＯ2層４１ｂにより側面が絶縁されたＮｉＳｉ層２８ａａの側面形状が、平面視においてコンタクトホール４０ｂの外周位置に一致していたが、ＮｉＳｉ層２８ａａの側面がコンタクトホール４０ｂの外側に広がっていてもよい。これにより、ＮｉＳｉ層２８ａａとＴｉＮ層１８ａとの間の容量を小さくすることが出来る。そして、これはＳＲＡＭセル回路以外の回路形成においても有効となる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、コンタクトホール４０ａ、４０ｂは、最上層のＳｉＯ2層３５ｄからＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの上表面まで形成されているが、コンタクトホール４０ａ、４０ｂのオーバエッチングにより、コンタクトホール４０ａ、４０ｂの底部は、ＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの内部まで形成されてもよいことは言うまでもない。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｎｉ層２１ａ、２１ｂのＮｉ原子によるＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂのシリサイド化に伴ってＮｉＳｉ層２８ａ、２８ｂを空間２５ａ、２５ｂ、２５ｃ内へ突起させてＳｉ柱６ａ、６ｂ、６ｃ側面に接続して、その後に熱処理によりドナー、そしてアクセプタ不純物を拡散させてＳｉ柱６ａ、６ｂ、６ｃ内に、Ｎ+層３１ｂ、３１ｃ、３２ｂ、３２ｃ、Ｐ+層３１ａ、３３ａを形成した。そして、同時にＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂのシリサイド化により配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂの形成を行った。このＮ+層３１ｂ、３１ｃ、３２ｂ、３２ｃ、Ｐ+層３１ａ、３３ａ、および配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂの形成方法は、使用する材料層を変えることを含めて、他の方法を用いて実現させてもよい。また、ＴｉＮ層１８ｃ、１８ｄ、１８ｅに接続する配線導体層であるＮｉＳｉ層３６ａ、３６ｂについても同様である。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、コンタクトホール４０ａ、４０ｂの側面に面した、上部配線導体層であるＮｉＳｉ層３６ａ、２８ｂｂの側面にＳｉＯ2層４１ａ、４１ｂが形成されるが、ＲＩＥエッチングのオーバエッチングにより、ＮｉＳｉ層３６ａ、２８ｂｂの側面からＳｉＯ2層４１ａ、４１ｂを除去してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態～第５実施形態ではでは、ＳｉＯ2層基板１上にＳｉ柱６ａ、６ｂ、６ｃを形成してＳＲＡＭセル回路を形成したが、ＳｉＯ2層基板１の代わりにＳＯＩ（Silicon on Insulator）基板、Ｓｉ基板などの他の基板を用いてもよい。Ｓｉ基板の場合、Ｓｉ基板表層にＳｉ柱６ａ、６ｂ、６ｃ底部のソースまたはドレインのＮ+層またはＰ+層に対応したウエル構造を儲けてもよい。また、第６実施形態ではウエル構造を用いて説明したが、ＳｉＯ2層基板、ＳＯＩ基板を用いてもよい。
　また、第１実施形態のＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、第２実施形態のＮｉＳｉ層６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ、第３実施形態のＳｉ層６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅの各層は、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂのいずれかを平面視において円帯状に囲むように形成されているが、これらの形状は円帯状に限られるものではない。平面視における以上の構造の断面形状の外形は、それらに対応するＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状に依存した形状、例えば、相似形であってもよく、例えば、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状が正方形であれば、正方形や長方形であってもよいし、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状が楕円形であれば、楕円形、円形、長円形であってもよい。また、以上の構造の断面形状は平面視においてＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂを囲む任意の形状であってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内でのＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ+層３１ａ、３３ａ、Ｎ+層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、図２Ｋにおける熱処理によって行った。熱処理によるこれらの構造の形成は、第１実施形態で示したタイミングより遅らせることができ、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても同じである。
　また、第１実施形態で説明した開口部１９ａ、１９ｂ、１９ｃの形成方法については、開口部１９ａ、１９ｂ、１９ｃ形成に係る材料層、プロセス共に、他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同じである。
　また、第１実施形態においては、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂを囲んでＷ層（バッファ金属層を含む）５２ａ～５２ｅを形成した。Ｗ層５２ａ～５２ｅに替えて単層、または複数層よりなる、他の金属、または合金層を用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。
　また、第２実施形態では、図３Ｃに示したように、ＳｉＯ2層４６ａ～４６ｅを除去した後に、Ｗ層（図示せず、薄いバッファ金属層を含む）を、上表面位置がＡｌＯ層７１の上表面位置より高くなるまで全体に被覆した。このバッファ金属層とＷ層との２層金属層は、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面、及び頂部上に均一に被覆されていなくてもよい。例えば、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面にはバッファ金属層のみが形成されていてもよい。
　また、第３実施形態において、Ｗ層７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂを形成する前、全体に被覆したバッファ導体層であるＴｉ層、ＴｉＮ層を、ＣＭＰ法により、上表面位置がＡｌＯ層７１の上表面位置になるように研磨した。これに対して、被覆するＴｉ層、ＴｉＮ層のＳｉ柱６ａ、６ｂ、６ｃ上の上表面位置が、ＡｌＯ層７１の上表面位置より低くなるように形成した後に、連続してＷ層を被覆する。そして、ＣＭＰ法により、Ｔｉ層、ＴｉＮ層、Ｗ層を、ＡｌＯ層７１の上表面位置まで研磨する。これにより、バッファ導体層７４ａ、７４ｂ、７４ｃとＷ層７６ａ、７６ｂ、７６ｃとの間にＷ層を形成することができる。この方法によっても、バッファ導体層７４ａ、７４ｂ、７４ｃとＷ層７６ａ、７６ｂ、７６ｃとの接触抵抗を小さく出来る。このことは、第４実施形態においても同じである。
　また、第６、第７実施形態では、Ｓｉ柱８５の側面に接して、アプセプタ不純物を含んだＰ+層９４、９６を形成した。この場合、後の熱処理により、Ｐ+層９４、９６内のアクセプタ不純物がＳｉ柱８５表層に拡散される。この不純物拡散は、ＳＧＴの特性が損なわれないように制御されていれば問題ない。
　また、第６、第７実施形態では、Ｓｉ柱８５の側面に接して、アプセプタ不純物を含んだＰ+層、９６、９６ａを形成した。Ｐ+層９６、９６ａに替えて、Ｎ+層を形成しても良い。また、基板上に複数の半導体柱を形成し、それぞれを異なる半導体母体からなるＰ+層９６、９６ａ、Ｎ+層を形成してもよい。
　また、第６、第７実施形態では、Ｓｉ柱８５の底部にＰ+層１０５、９６間に流れる電流がＰ層８６にリークするのを防止するためのバリヤー層であるＮ層８７を形成している。これに対し、バリヤー効果を得るものであれば、他の構造であってもよい。例えば、Ｎ層８７の替わりに、ＳｉＯ2層を形成してもよい。この場合、このＳｉＯ2層はＰ層８６の内部、または平面視において、Ｓｉ柱８５の外周部のＰ層８６表層まで繋がっていてもよい。また、Ｎ層、Ｐ層基板８６に替えて、ＳＯＩ基板を用いてもよい。
　また、第６実施形態では、Ｓｉ柱８５の下部外周部のＳｉＯ2層、ＴｉＮ層、ＨｆＯ2層をエッチングして、開口部９４と、ＨｆＯ2層９１、ＴｉＮ層９２、ＳｉＯ2層９３を形成した。そして、開口部９４に面したＴｉＮ層９２端に絶縁層９５を形成した。この絶縁層９５は、ＴｉＮ層９２とＰ+層９６との電気的絶縁を行うための層である。この電気的絶縁は、他の構造を用いて、なされてもよい。例えば、開口部９４形成の前に、Ｓｉ柱８５の外周を囲んで、例えば、ＳｉＯ2層とＳｉＮ層を層状に形成し、その後に、平面視において、Ｓｉ柱８５を等幅で囲むようにエッチングし、そして、ＳｉＯ2層をエッチングして、開口部９４を形成してもよい。この場合、ＳｉＮ層が、ＴｉＮ層９２ａとＰ+層９６との絶縁層になる。この場合、ＨｆＯ2層９１、ＴｉＮ層９２、ＳｉＯ2層９３はＳｉＯ2層とＳｉＮ層を層状に形成した後に、Ｓｉ柱８５を囲んで形成する。または、他の方法を用いてもよい。このことは、第７実施形態においても同じである。
　また、第８実施形態では、図９Ａにおいて、Ｓｉ柱６ａ、６ｂ、６ｃの頂部上に、図２Ｌで示したＳｉＯ2層５ａ、５ｂ、５ｃを残存させた状態で、Ｓｉ柱６ａ、６ｂ、６ｃの頂部と、ＳｉＯ2層５ａ、５ｂ、５ｃと、の側面を囲んで、ＳｉＯ2層１１１ｃ，１１１ｄ，１１１ｅとＡｌＯ層１１０を形成することができる。その後に、ＳｉＯ2層５ａ、５ｂ、５ｃとＳｉＯ2層１１１ｃ，１１１ｄ，１１１ｅとをエッチングして除去すると、第２実施形態と同じように、Ｐ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃの頂部上面位置をＡｌＯ層１１０の上表面位置より低くすることができると示した。このことは、本発明に係るその他の実施形態においても適用できる。
　また、第８実施形態は、第１実施形態と異なり、凹部１１５ａ、１１５ｂ、１１５ｃを、ＳｉＯ2層１１１ａ、１１１ｂ、１１１ｃと、ＡｌＯ層１１０をマスクにして、Ｓｉ柱６ａ、６ｂ、６ｃの頂部をエッチングして形成した。このことは、本発明に係るその他の実施形態においても適用できる。
　また、上記各実施形態では、半導体柱におけるチャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、ＳＧＴを有する半導体装置にも適用可能である。
　また、第１実施形態では、ゲート導体層がＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄからなる形態とした。しかしこれに限られず、ゲート導体層は、他の金属材料から形成されていてもよい。また、ゲート導体層は、金属層と例えばポリＳｉ層などから構成される多層構造を有していてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。
　また、第１実施形態において、ＳＧＴのソース、ドレインは、同じ極性の不純物領域により形成されているが、互いに異なる導電性を有する不純物領域を有するトンネル効果ＳＧＴであってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本願は、２０１６年１２月２８日に出願された国際出願ＰＣＴ／ＪＰ２０１６／０８９１２９号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。
　本発明に係る、柱状半導体装置の製造方法によれば、高性能な柱状半導体装置が得られる。
Ｐｃ１、Ｐｃ２　Ｐチャネル型ＳＧＴ
Ｎｃ１、Ｎｃ２、Ｎｃ３、Ｎｃ４、ＳＮ１、ＳＮ２　Ｎチャネル型ＳＧＴ
ＢＬｔ　ビット線端子
ＢＬＲｔ　反転ビット線端子
ＷＬｔ　ワード線端子
Ｖｓｓ　グランド端子
Ｖｄｄ　電源端子
Ｃ１、Ｃ２　回路領域
Ｇｐ１、Ｇｐ２、Ｇｎ１、Ｇｎ２、Ｇｓ１、Ｇｓ２　ゲート
１　ＳｉＯ2層基板
２、２ａ１、２ａ２、２ａ３、２ｂ１、２ｂ２、２ｂ３、４、４ａ、４ｂ、４ｃ　ｉ層
Ｎｓ１、Ｎｓ２、Ｎｄ１、Ｎｄ２、Ｓｄ１、Ｓｄ２、ＮＳ１、ＮＤ、Ｓｓ１、ＳＤ１、ＳＤ２、Ｓｓ２、８ｂ、８ｃ、８ｂｂ、８ｃｃ、３１ｂ、３１ｃ、３３ｂ、３３ｃ、３８ｂ、３８ｃ、３８Ｂ、３８Ｃ　　Ｎ+層
８ａ、８ａａ、３１ａ、３３ａ、３８ａ、３８Ａ、９６、９６ａ、１０５　　　Ｐ+層
Ｏｘ１、Ｏｘ２、Ｏｘ３、３、３ａ、３ｂ、３ｃ、５、５ａ、５ｂ、５ｃ、７ａ、７ｂ、７ｃ、１０、１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２３ａ、２３ｂ、２３ａａ、２３ｂｂ、３５ｂ、３５ｄ、３５ｅ、３５ｆ、３７、３９ｂ、４１ａ、４１ｂ、４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、５４、５６、５８、９０、９３、９３ａ、１０１、１０３　　ＳｉＯ2層
ＳＰ１、ＳＰ２、ＳＰ３、６ａ、６ｂ、６ｃ、８５　Ｓｉ柱
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、９１、９１ａ　ＨｆＯ2層
１２、１２ａ、１２ｂ、１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、９２、９２ａ　ＴｉＮ層
１５、３５ａ、３５ｃ、３９ａ、８９、１０２　ＳｉＮ層
５１、７１、１０３　　ＡｌＯ層
１６、２７、３７ａ、３７ｂ、　レジスト層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ　ＴｉＯ層
２１ａ、２１ｂ　Ｎｉ層
２２ａ、２２ｂ　Ｐ型ポリＳｉ層
２６ａ、２６ｂ　Ｎ+型ポリＳｉ層
２５ａ、２５ｂ、２５ｃ　　空間　
１９ａ、１９ｂ、１９ｃ、９４　開口部
３８ＡＡ、３８ＢＢ、３８ＣＣ　　凹部
２８ａ、２８ｂ、２８ａａ、２８ｂｂ、３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃ、３６ａ、３６ｂ、６２ａ、６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ　ＮｉＳｉ層
４０ａ、４０ｂ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ａａ、５０ｂｂ、５５ａ、５５ｂ、５５ｃ、５５ｄ、５７、６０ａ、６０ｂ、１０８ａ、１０８ｂ　コンタクトホール
４３ａ、４３ｂ、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、７０ａ、７２ａ、７２ｂ、７２ｃ、７３ａ、７３ｂ、７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂ、７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂ、８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅ、９８、１００、１０６　　Ｗ層
７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂ、８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ　　バッファ導体層
８６　　Ｐ層
８７　　Ｎ層
９５　　絶縁層
ＶＤＤ　電源配線金属層
ＶＳＳ　グランド配線金属層
ＷＬ　ワード線配線金属層
ＢＬ　ビット線配線金属層
ＢＬＲ　反転ビット線配線金属層
Ｍ１，Ｍ２、ＭＧ　配線金属層

Claims (24)

  1. 　基板と、
    　前記基板上に対して垂直方向に延在する第１の半導体柱を形成する工程と、
    　前記第１の半導体柱の外周を囲む第１のゲート絶縁層を形成する工程と、
    　前記第１のゲート絶縁層を囲む第１のゲート導体層を形成する工程と、
    　垂直方向において、前記第１のゲート絶縁層の下端に、その上端位置がある、前記第１の半導体柱の内部、又はその側面に接した第１の不純物領域を形成する工程と、
    　前記垂直方向において前記第１のゲート導体層の上端以上で、且つ前記第１の半導体柱の頂部以下の高さに上面位置を有する第１の絶縁層を形成する工程と、
    　　前記第１の絶縁層の上表面より上で露出している前記第１の半導体柱の上部の側面を囲んで第１の材料層を形成する工程と、
    　前記第１の材料層をマスクに前記第１の半導体柱の頂部をエッチングして、凹部を形成する工程と、
    　前記凹部に、ドナーまたはアクセプタ不純物を含む第２の不純物領域をエピタキシャル結晶成長させて形成する工程と、
    　前記第１の材料層を除去する工程と、
    　前記第１の絶縁層より上部の前記第２の不純物領域の側面を、平面視において等幅で囲んだ第２の材料層を形成する工程と、
    　前記第２の材料層の外周部に第３の材料層を形成する工程と、
    　前記第３の材料層と、前記第２の不純物領域と、をエッチングマスクにして、前記第２の材料層をエッチングして前記第１の絶縁層を底部にした第１のコンタクトホールを形成する工程と、
    　前記第１のコンタクトホールに単層又は、複数層よりなる導電性を有する第１の導体材料層を埋め込む工程と、を備える、
    　ことを特徴とする柱状半導体装置の製造方法。
  2. 　前記第２の不純物領域の上表面位置を前記第２の材料層の上表面位置より低く形成する工程と、
    　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第２の導体材料層を形成する工程と、を備える、
    　ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  3. 　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、前記第３の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第３の導体材料層を形成する工程と、
    　前記第３の導体材料層の上表面位置が、前記第２の材料層の上表面位置になるように研磨する工程と、
    　前記第３の導体材料層に接続して、第１の配線導体層を形成する工程と、を備える、
    　ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  4. 　前記第２の導体材料層上に、選択成長により、第４の導体材料層を形成する工程、を備える、
    　ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
  5. 　前記第２の導体材料層を選択成長により形成する工程、を備える、
    　ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
  6. 　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、上表面位置が前記第３の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第５の導体材料層を形成する工程と、
    　前記第５の導体材料層上に、第２の配線導体層を形成する工程と、を備える、
    　ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  7. 　前記第１のゲート導体層を囲んだ第２の絶縁層を形成する工程と、
    　前記第１の半導体柱の下方に、前記第２の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
    　前記開口部を形成する前、または後に、前記開口部に面して、少なくとも前記ゲート導体層の端面を覆った第３の絶縁層を形成する工程と、
    前記開口部の前記第１の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ前記第１の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
    　ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  8. 　平面視において、前記第１の不純物領域の外周が、前記第２の絶縁層の外周より外側になるように、前記第１の不純物領域を形成する工程を、さらに備える、
    　ことを特徴とする請求項７に記載の柱状半導体装置の製造方法。
  9. 　前記第１の不純物領域と、前記第２の不純物領域と、の一方または両方が、前記第１の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
    　ことを特徴とする請求項７に記載の柱状半導体装置の製造方法。
  10. 　前記基板上に前記第１の半導体柱に隣接して立つ第２の半導体柱と、前記第２の半導体柱の外周を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、
    　前記第２の半導体柱上に前記第２の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第３の不純物領域を形成する工程と、
    前記第１の半導体柱の下方にあり、且つ前記第１の半導体柱内または、側面に繋がった第４の不純物領域、を形成する工程と、
    　前記第２の半導体柱の下方にあり、且つ前記第２の半導体柱内または、側面に繋がった第５の不純物領域、を形成する工程と、
    　前記第１のゲート導体層、前記第２のゲート導体層、前記第１の不純物領域、前記第３の不純物領域、前記第４の不純物領域、及び前記第５の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第２の配線導体層、第３の配線導体層、及び第４の配線導体層を含む積層構造体を提供する工程と、
    　前記第３の材料層の上表面から前記第４の配線導体層の上表面又は内部までつづき、前記第２の配線導体層及び前記第３の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
    　前記第２のコンタクトホールに露出した前記第３の配線導体層の側面に第１の管状絶縁層を形成する工程と、
    　前記第２のコンタクトホールを充満して導電性を有する第６の導体材料層を形成する工程と、
    　前記第６の導体材料層の上部の側面を露出させる工程と、
    　前記第２の材料層を形成する工程は、前記第６の導体材料層の側面を囲んで第４の材料層を形成する工程を含み、
    　前記第３の材料層を形成する工程は、前記第４の材料層を囲んで第５の材料層を形成する工程を含み、そして、
    　前記第５の材料層をエッチングマスクにして、前記第４の材料層をエッチングして、前記第２の導体材料層上面に繋がる第３のコンタクトホールを形成する工程と、
    　前記第３のコンタクトホールに導電性を有する第７の導体材料層を形成す工程と、をさらに備える、
    　ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  11. 　平面視において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホールの場所以外にあり、前記第１のゲート導体層、前記第２ゲート導体層、前記第４の不純物領域、前記第５の不純物領域のいずれかに接続され水平方向に延在する第５の配線導体層に繋がり、且つ前記第３の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
    　第８の導体材料層を前記第４のコンタクトホールに充満する工程と、
    　をさらに備える、
    　ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  12. 　平面視において、前記第２のコンタクトホールに面した前記第３の配線導体層の側面が、前記第２の配線導体層の側面より、外側になるように形成される、
    　ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  13. 　基板上に対して垂直方向に延在する第１の半導体柱を形成する工程と、
    　前記第１の半導体柱の外周を囲む第１のゲート絶縁層を形成する工程と、
    　前記第１のゲート絶縁層を囲む第１のゲート導体層を形成する工程と、
    　前記基板に対する垂直方向において、前記第１のゲート絶縁層の下端に、その上端位置がある、前記第１の半導体柱の内部、又はその側面に接した第１の不純物領域を形成する工程と、
    　前記垂直方向において前記第１のゲート導体層の上端以上で、且つ前記第１の半導体柱の頂部以下の高さに上面位置を有する第１の絶縁層を形成する工程と、
    　前記第１の絶縁層の上表面より上で露出している前記第１の半導体柱の上部の側面を平面視において等幅に囲んで第１の材料層を形成する工程と、
    　前記第１の材料層を囲んで第２の材料層を形成する工程と、
    　前記第１の材料層と、前記第２の材料層と、をマスクに前記半導体柱の頂部をエッチングして、凹部を形成する工程と、
    　前記凹部に、ドナーまたはアクセプタ不純物を含む第２の不純物領域をエピタキシャル結晶成長させて形成する工程と、
    　前記第１の材料層をエッチングして、前記第２の材料層と、前記第２の不純物領域の間にあり、且つ前記第１の絶縁層を底部にした第１のコンタクトホールを形成する工程と、
    　前記第１のコンタクトホールに単層又は、複数層よりなる導電性を有する第１の導体材料層を埋め込む工程と、を備える、
    　ことを特徴とする柱状半導体装置の製造方法。
  14. 　前記第２の不純物領域の上表面位置を前記第１の材料層の上表面位置より低く形成する工程と、
    　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第２の導体材料層を形成する工程と、を備える、
    　ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  15. 　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、前記第２の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第３の導体材料層を形成する工程と、
    　前記第３の導体材料層の上表面位置が、前記第２の材料層の上表面位置になるように研磨する工程と、
    　前記第３の導体材料層に接続して、第１の配線導体層を形成する工程と、を備える、
    　ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  16. 　前記第２の導体材料層上に、選択成長により、第４の導体材料層を形成する工程、を備える、
    　ことを特徴とする請求項１４に記載の柱状半導体装置の製造方法。
  17. 　前記第２の導体材料層を選択成長により形成する工程、を備える、
    　ことを特徴とする請求項１４に記載の柱状半導体装置の製造方法。
  18. 　前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、上表面位置が前記第２の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第５の導体材料層を形成する工程と、
    　前記第５の導体材料層上に、第２の配線導体層を形成する工程と、を備える、
    　ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  19. 　前記第１のゲート導体層を囲んだ第２の絶縁層を形成する工程と、
    　前記第１の半導体柱の下方に、前記第２の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
    　前記開口部を形成する前、または後に、少なくとも前記ゲート導体層の端面を覆った第３の絶縁層を形成する工程と、
    前記開口部の前記第１の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ第１の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
    　ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  20. 　平面視において、前記第１の不純物領域の外周が、前記第２の絶縁層の外周より外側になるように、前記第１の不純物領域を形成する工程を、さらに備える、
    　ことを特徴とする請求項１９に記載の柱状半導体装置の製造方法。
  21. 　前記第１の不純物領域と、前記第２の不純物領域と、の一方または両方が、前記第１の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
    　ことを特徴とする請求項１９に記載の柱状半導体装置の製造方法。
  22. 　前記基板上に前記第１の半導体柱に隣接して立つ第２の半導体柱と、前記第２の半導体柱の外周を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、
    　前記第２の半導体柱上に前記第２の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第３の不純物領域を形成する工程と、
    前記第１の半導体柱の下方にあり、且つ前記第１の半導体柱内または、側面に繋がった第４の不純物領域、を形成する工程と、
    　前記第２の半導体柱の下方にあり、且つ前記第２の半導体柱内または、側面に繋がった第５の不純物領域、を形成する工程と、
    　前記第１のゲート導体層、前記第２のゲート導体層、前記第２の不純物領域、前記第３の不純物領域、前記第４の不純物領域、及び前記第５の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第２の配線導体層、第３の配線導体層、及び第４の配線導体層を含む積層構造体を提供する工程と、
    　前記第２の材料層の上表面から前記第４の配線導体層の上表面又は内部までつづき、前記第２の配線導体層及び前記第３の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
    　前記第２のコンタクトホールに露出した前記第３の配線導体層の側面に第１の管状絶縁層を形成する工程と、
    　前記第２のコンタクトホールを充満して導電性を有する第６の導体材料層を形成する工程と、
    　前記第６の導体材料層の上部の側面を露出させる工程と、
    　前記第１の材料層を形成する工程は、前記第６の導体材料層の側面を囲んで第３の材料層を形成する工程を含み、
    　前記第２の材料層を形成する工程は、前記第３の材料層を囲んで第４の材料層を形成する工程を含み、そして、
    　前記第４の材料層をエッチングマスクにして、前記第３の材料層をエッチングして、前記第２の配線導体層と前記第６の導体材料層の上面に繋がる第３のコンタクトホールを形成する工程と、
    　前記第３のコンタクトホールに導電性を有する第７の導体材料層を形成す工程と、をさらに備える、
    　ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  23. 　平面視において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホールの場所以外にあり、前記第１のゲート導体層、前記第２ゲート導体層、前記第４の不純物領域、前記第５の不純物領域のいずれかに接続され水平方向に延在する第５の配線導体層に繋がり、且つ前記第２の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
    　第８の導体材料層を前記第４のコンタクトホールに充満する工程と、
    　をさらに備える、
    　ことを特徴とする請求項２２に記載の柱状半導体装置の製造方法。
  24. 　平面視において、前記第２のコンタクトホールに面した前記第３の配線導体層の側面が、前記第２の配線導体層の側面より、外側になるように形成される、
    　ことを特徴とする請求項２２に記載の柱状半導体装置の製造方法。
PCT/JP2017/046000 2015-04-06 2017-12-21 柱状半導体装置の製造方法 WO2018123823A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201780087458.7A CN110366775B (zh) 2016-12-28 2017-12-21 柱状半导体装置的制造方法
JP2018559129A JP6793409B2 (ja) 2015-04-06 2017-12-21 柱状半導体装置の製造方法
US16/372,717 US10651181B2 (en) 2015-04-06 2019-04-02 Method for producing pillar-shaped semiconductor device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
PCT/JP2015/060763 WO2016162927A1 (ja) 2015-04-06 2015-04-06 柱状半導体メモリ装置と、その製造方法
PCT/JP2015/069689 WO2017006468A1 (ja) 2015-07-08 2015-07-08 柱状半導体メモリ装置と、その製造方法
PCT/JP2016/089129 WO2017208486A1 (ja) 2015-04-06 2016-12-28 柱状半導体装置の製造方法
JPPCT/JP2016/089129 2016-12-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/372,717 Continuation US10651181B2 (en) 2015-04-06 2019-04-02 Method for producing pillar-shaped semiconductor device

Publications (1)

Publication Number Publication Date
WO2018123823A1 true WO2018123823A1 (ja) 2018-07-05

Family

ID=57072210

Family Applications (4)

Application Number Title Priority Date Filing Date
PCT/JP2015/078776 WO2016163045A1 (ja) 2015-04-06 2015-10-09 Ｓｇｔを有する柱状半導体装置と、その製造方法
PCT/JP2016/066151 WO2017061139A1 (ja) 2015-04-06 2016-06-01 柱状半導体装置の製造方法
PCT/JP2016/089129 WO2017208486A1 (ja) 2015-04-06 2016-12-28 柱状半導体装置の製造方法
PCT/JP2017/046000 WO2018123823A1 (ja) 2015-04-06 2017-12-21 柱状半導体装置の製造方法

Family Applications Before (3)

Application Number Title Priority Date Filing Date
PCT/JP2015/078776 WO2016163045A1 (ja) 2015-04-06 2015-10-09 Ｓｇｔを有する柱状半導体装置と、その製造方法
PCT/JP2016/066151 WO2017061139A1 (ja) 2015-04-06 2016-06-01 柱状半導体装置の製造方法
PCT/JP2016/089129 WO2017208486A1 (ja) 2015-04-06 2016-12-28 柱状半導体装置の製造方法

Country Status (3)

Country Link
US (4) US10217865B2 (ja)
JP (4) JP6378826B2 (ja)
WO (4) WO2016163045A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020245946A1 (ja) * 2019-06-05 2020-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
WO2021005842A1 (ja) * 2019-07-11 2021-01-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6378826B2 (ja) 2015-04-06 2018-08-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する柱状半導体装置と、その製造方法
CN110366775B (zh) * 2016-12-28 2023-06-02 新加坡优尼山帝斯电子私人有限公司 柱状半导体装置的制造方法
US11211384B2 (en) * 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
KR102350485B1 (ko) * 2017-08-18 2022-01-14 삼성전자주식회사 반도체 소자
WO2019142670A1 (ja) 2018-01-19 2019-07-25 株式会社ソシオネクスト 半導体集積回路装置
US10756217B2 (en) 2018-02-15 2020-08-25 Micron Technology, Inc. Access devices formed with conductive contacts
CN112840449B (zh) * 2018-10-01 2024-05-07 新加坡优尼山帝斯电子私人有限公司 柱状半导体装置的制造方法
US11349025B2 (en) * 2018-10-31 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-channel device to improve transistor speed
US11217680B2 (en) * 2019-05-23 2022-01-04 International Business Machines Corporation Vertical field-effect transistor with T-shaped gate
US11373913B2 (en) * 2019-09-03 2022-06-28 Micron Technology, Inc. Method of forming an array of vertical transistors
US11177369B2 (en) * 2019-09-25 2021-11-16 International Business Machines Corporation Stacked vertical field effect transistor with self-aligned junctions
JP7350371B2 (ja) * 2019-10-30 2023-09-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US11640987B2 (en) * 2021-02-04 2023-05-02 Applied Materials, Inc. Implant to form vertical FETs with self-aligned drain spacer and junction
WO2023281728A1 (ja) * 2021-07-09 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
CN116959984A (zh) * 2022-04-18 2023-10-27 长鑫存储技术有限公司 半导体结构及其制备方法
EP4287241A4 (en) 2022-04-18 2023-12-27 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029469A (ja) * 2009-07-28 2011-02-10 Takehide Shirato 半導体装置及びその製造方法
WO2014203304A1 (ja) * 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2016163045A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する柱状半導体装置と、その製造方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JPH0324753A (ja) * 1989-06-22 1991-02-01 Nec Corp 半導体装置用パッケージ
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
KR100510997B1 (ko) * 2000-06-29 2005-08-31 주식회사 하이닉스반도체 복합 반도체소자의 접합전극 형성방법
US6670642B2 (en) 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
DE10350751B4 (de) * 2003-10-30 2008-04-24 Infineon Technologies Ag Verfahren zum Herstellen eines vertikalen Feldeffekttransistors und Feldeffekt-Speichertransistor, insbesondere FLASH-Speichertransistor
JP4293193B2 (ja) * 2005-03-09 2009-07-08 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2009141110A (ja) * 2007-12-06 2009-06-25 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8378425B2 (en) 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
JP5356260B2 (ja) 2008-02-15 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
JP5632055B2 (ja) 2008-02-15 2014-11-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置及びその製造方法
US8211758B2 (en) 2008-02-15 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and method of producing the same
WO2009110048A1 (ja) 2008-02-15 2009-09-11 日本ユニサンティスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6014726B2 (ja) 2008-02-15 2016-10-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置及びその製造方法
JP5779702B2 (ja) * 2008-02-15 2015-09-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置及びその製造方法
JP2010040538A (ja) * 2008-07-31 2010-02-18 Toshiba Corp 半導体装置の製造方法
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
JP4530098B1 (ja) * 2009-05-29 2010-08-25 日本ユニサンティスエレクトロニクス株式会社 半導体装置
JP2011023543A (ja) * 2009-07-15 2011-02-03 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US9373694B2 (en) * 2009-09-28 2016-06-21 Semiconductor Manufacturing International (Shanghai) Corporation System and method for integrated circuits with cylindrical gate structures
CN102034863B (zh) * 2009-09-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
JP2012209340A (ja) * 2011-03-29 2012-10-25 Nec Corp 多層基板及び多層基板の製造方法
US8575584B2 (en) * 2011-09-03 2013-11-05 Avalanche Technology Inc. Resistive memory device having vertical transistors and method for making the same
JP5701831B2 (ja) 2012-09-06 2015-04-15 株式会社東芝 パスゲートを備えた半導体記憶装置
US9368619B2 (en) * 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US9466668B2 (en) * 2013-02-08 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Inducing localized strain in vertical nanowire transistors
WO2014141485A1 (ja) * 2013-03-15 2014-09-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
JP6242799B2 (ja) 2013-05-15 2017-12-06 三洋電機株式会社 電池パックと電池パックの製造方法
JP5612237B1 (ja) * 2013-05-16 2014-10-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
KR20150028419A (ko) * 2013-09-06 2015-03-16 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR20150034980A (ko) * 2013-09-27 2015-04-06 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR20150037168A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 수직 채널 트랜지스터를 갖는 반도체 소자 및 그의 제조방법
JP5639317B1 (ja) * 2013-11-06 2014-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置と、その製造方法
WO2015097798A1 (ja) * 2013-12-25 2015-07-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
US20150318288A1 (en) * 2014-05-01 2015-11-05 Globalfoundries Inc. Vertical transistor static random access memory cell
WO2015193940A1 (ja) * 2014-06-16 2015-12-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5692884B1 (ja) * 2014-08-19 2015-04-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
JP5841696B1 (ja) * 2014-11-27 2016-01-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置と、その製造方法
WO2016110981A1 (ja) * 2015-01-08 2016-07-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
US9385195B1 (en) * 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
US9613955B1 (en) * 2015-12-10 2017-04-04 International Business Machines Corporation Hybrid circuit including a tunnel field-effect transistor
US9711618B1 (en) * 2016-03-31 2017-07-18 International Business Machines Corporation Fabrication of vertical field effect transistor structure with controlled gate length
US9954109B2 (en) * 2016-05-05 2018-04-24 International Business Machines Corporation Vertical transistor including controlled gate length and a self-aligned junction
US9865705B2 (en) * 2016-06-02 2018-01-09 International Business Machines Corporation Vertical field effect transistors with bottom source/drain epitaxy
US10580901B2 (en) * 2016-09-02 2020-03-03 International Business Machines Corporation Stacked series connected VFETs for high voltage applications
US10170616B2 (en) * 2016-09-19 2019-01-01 Globalfoundries Inc. Methods of forming a vertical transistor device
US10134642B2 (en) * 2016-09-28 2018-11-20 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US9972494B1 (en) * 2016-11-15 2018-05-15 Globalfoundries Inc. Method and structure to control channel length in vertical FET device
US10164056B2 (en) * 2017-05-17 2018-12-25 International Business Machines Corporation Vertical field effect transistors with uniform threshold voltage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029469A (ja) * 2009-07-28 2011-02-10 Takehide Shirato 半導体装置及びその製造方法
WO2014203304A1 (ja) * 2013-06-17 2014-12-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2016163045A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する柱状半導体装置と、その製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020245946A1 (ja) * 2019-06-05 2020-12-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
JPWO2020245946A1 (ja) * 2019-06-05 2021-11-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. 柱状半導体装置の製造方法
JP7231282B2 (ja) 2019-06-05 2023-03-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
WO2021005842A1 (ja) * 2019-07-11 2021-01-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
JPWO2021005842A1 (ja) * 2019-07-11 2021-01-14
JPWO2021005789A1 (ja) * 2019-07-11 2021-01-14
WO2021005789A1 (ja) * 2019-07-11 2021-01-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
TWI750729B (zh) * 2019-07-11 2021-12-21 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置及其製造方法
JP7357387B2 (ja) 2019-07-11 2023-10-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
JP7369471B2 (ja) 2019-07-11 2023-10-26 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法

Also Published As

Publication number Publication date
US20170323969A1 (en) 2017-11-09
WO2017208486A1 (ja) 2017-12-07
JPWO2017061139A1 (ja) 2017-11-16
US10651180B2 (en) 2020-05-12
JPWO2017208486A1 (ja) 2018-08-30
US20190237367A1 (en) 2019-08-01
JP6503470B2 (ja) 2019-04-17
WO2016163045A1 (ja) 2016-10-13
JPWO2016163045A1 (ja) 2017-09-28
JP6793409B2 (ja) 2020-12-02
US10651181B2 (en) 2020-05-12
US20190109140A1 (en) 2019-04-11
JPWO2018123823A1 (ja) 2019-07-18
JP6378826B2 (ja) 2018-08-22
US20190252392A1 (en) 2019-08-15
JP6542990B2 (ja) 2019-07-10
US10217865B2 (en) 2019-02-26
WO2017061139A1 (ja) 2017-04-13
US10734391B2 (en) 2020-08-04

Similar Documents

Publication Publication Date Title
WO2018123823A1 (ja) 柱状半導体装置の製造方法
US20190123053A1 (en) Method for producing a pillar-shaped semiconductor memory device
US10593682B2 (en) Method for producing pillar-shaped semiconductor memory device
JP6651657B2 (ja) 柱状半導体装置と、その製造方法
JP6442645B1 (ja) 柱状半導体装置と、その製造方法
JP7357387B2 (ja) 柱状半導体装置と、その製造方法
JPWO2021005842A5 (ja)
JPWO2021005789A5 (ja)
US10410932B2 (en) Method for producing pillar-shaped semiconductor device
CN110366775B (zh) 柱状半导体装置的制造方法
WO2022113187A1 (ja) 柱状半導体装置の製造方法
TWI815229B (zh) 柱狀半導體記憶裝置及其製造方法
WO2021176693A1 (ja) 柱状半導体装置とその製造方法
JPWO2021176693A5 (ja)

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17888040

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2018559129

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17888040

Country of ref document: EP

Kind code of ref document: A1