WO2019142670A1 - 半導体集積回路装置 - Google Patents

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WO2019142670A1
WO2019142670A1 PCT/JP2019/000081 JP2019000081W WO2019142670A1 WO 2019142670 A1 WO2019142670 A1 WO 2019142670A1 JP 2019000081 W JP2019000081 W JP 2019000081W WO 2019142670 A1 WO2019142670 A1 WO 2019142670A1
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storage node
transistor
integrated circuit
semiconductor integrated
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PCT/JP2019/000081
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山上　由展
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株式会社ソシオネクスト
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    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including vertical nanowire (VNW) field effect transistor (FET), and more particularly to a memory cell layout structure of static random access memory (SRAM).
  • VNW vertical nanowire
  • FET field effect transistor
  • SRAM static random access memory
  • the transistor which is a basic component of LSI, has achieved improvement in integration, reduction in operating voltage, and improvement in operating speed by reducing the gate length (scaling).
  • the off current due to excessive scaling and the significant increase in power consumption due to it have become problems.
  • a three-dimensional structure transistor in which the transistor structure is changed from the conventional flat type to a three-dimensional type is actively studied.
  • a vertical nanowire FET hereinafter, referred to as a VNW FET as appropriate
  • Patent documents 1 and 2 disclose layouts of SRAM memory cells using VNW FETs.
  • parasitic capacitance tends to increase.
  • storage nodes of the SRAM memory cell are adjacent in the same layer, parasitic capacitance between the storage nodes is increased. In this case, it becomes difficult to write data, and a memory may be slowed down, or an event that data can not be written may occur.
  • An object of the present disclosure is to provide a layout structure capable of suppressing parasitic capacitance between storage nodes for an SRAM memory cell using a VNW FET.
  • the SRAM memory cell includes a first memory node, a second memory node, and a high voltage side power supply line.
  • a first transistor of a first conductivity type provided between the first storage node and a second transistor of a second conductivity type provided between a low voltage side power supply line and the first storage node;
  • the third transistor of the first conductivity type provided between the high voltage side power supply line and the second storage node, and the above provided between the low voltage side power supply line and the second storage node
  • the fifth transistor of the second conductivity type provided between the fourth transistor of the second conductivity type, the bit line and the first storage node, and having the gate connected to the word line, the inversion bit line, and the fourth transistor Between 2 storage nodes And a sixth transistor of the second conductivity type whose gate is connected to the word line, and the gates of the first and second transistors are connected to each other, and the second storage node
  • the top electrodes of the first, second and fifth transistors are connected to the first storage node, while the third, fourth and fifth storage nodes are connected to the second storage node.
  • the bottom electrode of the sixth transistor is connected.
  • the SRAM memory cell includes a first memory node, a second memory node, and a high voltage side power supply line.
  • An inverted bit line and the second memory line Between the second bit line and the first storage node, and the gate is provided between the second bit line and the first storage node.
  • the second transistor is provided between the seventh transistor of the second conductivity type connected to the two word lines, the second inversion bit line and the second storage node, and the gate is connected to the second word line.
  • an eighth transistor of a conductivity type wherein the gates of the first and second transistors are connected to each other and to the second storage node, and the gates of the third and fourth transistors are Connected to each other and to the first storage node, and the first to eighth transistors are VNW (Vertical Nanowire: vertical nanowire) FETs, and the first, second and second transistors are connected to each other.
  • VNW Very Nanowire: vertical nanowire
  • the top electrodes of the first, second, fifth and seventh transistors are connected to the first storage node, while the third storage node is connected to the second storage node.
  • the bottom electrodes of the fourth, sixth and eighth transistors are connected.
  • a layout structure capable of suppressing parasitic capacitance between storage nodes can be realized for an SRAM memory cell using a VNW FET.
  • a diagram showing an example of the overall configuration of a circuit block provided with an SRAM memory cell using a VNW FET A plan view showing an example of the layout structure of the SRAM memory cell according to the first embodiment Layered plan view showing the layout structure of FIG. 2 Layered plan view showing the layout structure of FIG. 2 Layered plan view showing the layout structure of FIG. 2 Layered plan view showing the layout structure of FIG. 2 (A)-(c) is sectional drawing which shows the layout structure of FIG. 2 It is a circuit diagram of an SRAM memory cell, and (a) is 6T type and (b) is 8T type.
  • a plan view showing an example of a layout structure of tap cells in the first embodiment A plan view showing an example of the layout structure of the SRAM memory cell according to the second embodiment Layered top view showing the layout structure of FIG.
  • FIG. 9 Layered top view showing the layout structure of FIG. 9 Layered top view showing the layout structure of FIG. 9 A plan view showing an example of a layout structure of tap cells in the second embodiment
  • regions in which conductivity types differ in vertical nanowire FET is shown, (a) is sectional drawing, (b) is a top view.
  • the semiconductor integrated circuit device includes an SRAM memory cell, and the SRAM memory cell includes a so-called vertical nanowire FET (VNW FET).
  • VNW FET vertical nanowire FET
  • FIG. 14 is a schematic view showing an example of the basic structure of the VNW FET, where (a) is a sectional view and (b) is a plan view.
  • FIG. 14B illustration of metal wiring is omitted, and for ease of understanding, components which are not visible in an actual plan view are illustrated.
  • a P-type well 502 and an N-type well 503 are formed on a semiconductor substrate 501.
  • the semiconductor substrate 501 is a P-type substrate, the P-type well may not be formed.
  • a VNW FET 510 which is an N-type transistor is formed on the P-type well 502, and a VNW FET 520 which is a P-type transistor is formed on the N-type well 503.
  • Reference numeral 504 denotes an insulating film
  • reference numeral 505 denotes an interlayer insulating film.
  • the VNW FET 510 is arranged in the vertical direction (perpendicular to the substrate surface) between the bottom electrode 511 serving as the source / drain electrode, the top electrode 512 serving as the source / drain electrode, and the bottom electrode 511 and the top electrode 512. And the formed nanowire 513.
  • the bottom electrode 511 and the top electrode 512 are doped with N conductivity.
  • At least a part of the nanowire 513 is a channel region.
  • a gate insulating film 515 is formed around the nanowire 513, and a gate electrode 514 is formed around it. Note that the gate electrode 514 may surround the entire periphery of the nanowire 513 or may surround only a part of the periphery of the nanowire 513. When the gate electrode 514 surrounds only a part of the periphery of the nanowire 513, the gate insulating film 515 may be formed only in the portion where the gate electrode 514 surrounds the nanowire 513.
  • the bottom electrode 511 is connected to a bottom region 516 formed to extend along the upper surface of the semiconductor substrate 501.
  • Bottom region 516 is also doped with N conductivity type.
  • a silicide region 517 is formed on the surface of the bottom region 516.
  • sidewalls 518 are formed around the top electrode 512.
  • a silicide region 519 is formed on the top electrode 512. However, the sidewall 518 and the silicide region 519 may not be formed.
  • the VNW FET 520 includes a bottom electrode 521 serving as a source / drain electrode, a top electrode 522 serving as a source / drain electrode, and a nanowire 523 vertically formed between the bottom electrode 521 and the top electrode 522. Equipped with The bottom electrode 521 and the top electrode 522 are doped with P conductivity type. At least a portion of the nanowire 523 is a channel region. A gate insulating film 525 is formed around the nanowire 523 and a gate electrode 524 is formed around the same.
  • the bottom electrode 521 is connected to a bottom region 526 formed to extend along the upper surface of the semiconductor substrate 501.
  • Bottom region 526 is also doped with P conductivity.
  • a silicide region 527 is formed on the surface of the bottom region 526.
  • sidewalls 528 are formed around the top electrode 522.
  • a silicide region 529 is formed on the top electrode 522. However, the sidewall 528 and the silicide region 529 may not be formed.
  • the gate electrode region 514 of the VNW FET 510 and the gate electrode region 524 of the VNW FET 520 are connected by the gate wiring 531.
  • Bottom region 516, silicide region 519, gate interconnection 531, silicide region 529 and bottom region 526 are connected to interconnection 542 formed in metal interconnection layer M1 via contact 532 and contact 541, respectively.
  • a metal wiring layer can be stacked further on the metal wiring layer M1.
  • the semiconductor substrate 501 is made of, for example, bulk Si, germanium, a compound or an alloy thereof, or the like.
  • N-type dopants include As, P, Sb, N, C or combinations thereof.
  • P-type dopants include B, BF2, In, N, C or combinations thereof.
  • the planar shape of the VNW FETs 510 and 520 (the cross-sectional shape of the nanowires 513 and 523) may be, for example, a circle, a rectangle, an ellipse, or the like.
  • the material of the insulating film 504 is, for example, SiN, SiCN, or the like.
  • the material of the interlayer insulating film 505 is, for example, SiO, TEOS, PSG, BPSG, FSG, SiOC, SOG, Spin on Polymers, SiC, or a mixture thereof.
  • the material of the silicide regions 517 and 527 is, for example, NiSi, CoSi, TiSi, WSi or the like.
  • the material of the gate electrodes 514 and 524 and the gate wiring 531 is, for example, TiN, TaN, TiAl, Ti-containing Metal, Ta-containing Metal, Al-containing Metal, W-containing Metal, TiSi, NiSi, PtSi, polysilicon with silicide, combinations of these, etc
  • the material of the gate insulating films 515 and 525 is, for example, SiON, Si3N4, Ta2O5, Al2O3, Hf oxide, Ta oxide, Al oxide or the like.
  • the k value is preferably 7 or more.
  • the material of the silicide regions 519 and 529 provided on the top electrodes 512 and 522 may be NiSi, CoSi, MoSi, WSi, PtSi, TiSi, or a combination of these, or the like.
  • a metal such as W, Cu, Al, an alloy such as TiN, TaN, an impurity-implanted semiconductor, or the like, or a combination thereof may be used.
  • Examples of the material of the side walls 518 and 528 include SiN, SiON, SiC, SiCN, and SiOCN.
  • Examples of the material of the contact 532 include Ti, TiN, Ta, TaN and the like. In addition, there are Cu, Cu-arroy, W, Ag, Au, Ni, Al and the like. Alternatively, Co or Ru may be used.
  • FIG. 15 shows an example of the basic structure of the VNW FET and shows an example of the structure using local wiring.
  • the local wiring 534 is formed between the metal wiring layer M1 and the top electrode 512 of the VNW FET 510 and the top electrode 522 of the VNW FET 520.
  • Bottom regions 516 and 526 and gate interconnection 531 are connected to interconnection 542 formed in metal interconnection layer M1 via contact 533, local interconnection 534 and contact 541, respectively.
  • the silicide regions 519 and 529 are connected to the wiring 542 formed in the metal wiring layer M1 through the local wiring 534 and the contact 541, respectively.
  • the local interconnection 535 is formed between the metal interconnection layer M1 and the bottom regions 516 and 526.
  • the local interconnection 535 corresponds to the combination of the contact 533 and the local interconnection 534 in FIG.
  • the silicide region 536 is used as an etching stopper in the process of forming the local interconnection 535.
  • FIG. 16 shows an example of the structure for connecting the gate electrode and the bottom region in the VNW FET, where (a) is a plan view, (b) is a cross-sectional view along line AA in (a), (c) is It is sectional drawing in line BB of (a).
  • the holes reaching the bottom region 516 are penetrated through the gate insulating film 551 and the insulating film 504 thereunder. Form. The hole is included to form a film 552 of the gate electrode. Thereby, the gate electrodes 514 and 524 and the bottom region 516 are connected. Contact 553 is formed in the hole.
  • FIG. 17 shows an example of the structure in which bottom regions of different conductivity types are connected to each other in the VNW FET, (a) is a sectional view, and (b) is a plan view.
  • an inter-bottom region wiring 561 is formed so as to straddle the STI 560 between the bottom region 516 and the bottom region 526.
  • Bottom region interconnection 561 is made of, for example, a conductor film made of polysilicon or a conductive film obtained by siliciding polysilicon, and electrically connects bottom region 516 and bottom region 526.
  • VNW the bottom electrode, the top electrode and the gate electrode of the VNW FET will be referred to simply as the bottom, top and gate as appropriate.
  • VNW a unit configuration consisting of vertical nanowires, top, bottom and gate constitutes one VNW FET by one or more
  • VNW VNW FET and It shall be distinguished.
  • VDD indicates a power supply voltage or high voltage side power supply line
  • VVSS indicates a power supply voltage or low voltage side power supply line.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction), and the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • expressions that mean that the width and the like are the same, such as “the same wiring width”, include a manufacturing variation range.
  • FIG. 1 is a diagram showing an example of the overall configuration of a circuit block in a semiconductor integrated circuit device.
  • the circuit block of FIG. 1 includes an SRAM memory cell (hereinafter referred to simply as a memory cell as appropriate) using a VNW FET.
  • Memory cell arrays 1 and 2 each include a plurality of memory cells 4 arranged in an array in the X direction and the Y direction.
  • the memory cell arrays 1 and 2 are arranged side by side in the Y direction, and a tap cell area 3 in which tap cells are arranged is formed therebetween.
  • the tap cell supplies a power supply voltage to the substrate or well.
  • FIG. 2 to 6 are views showing an example of the layout structure of the memory cell according to the first embodiment
  • FIG. 2 is a plan view
  • FIGS. 3 to 5 are plan views according to layers
  • FIGS. c) is a cross sectional view.
  • FIG. 3 shows the VNW FET and the layers below it and the local wiring
  • FIG. 4 shows the local wiring and the M1 wiring
  • FIG. 5 shows the M2 and M3 wiring.
  • 6 (a) to 6 (c) are cross-sectional views in the horizontal direction in plan view of FIG. 2
  • FIG. 6 (a) is a cross section of line Y1-Y1 '
  • FIG. 6 (b) is a cross section of line Y2-Y2' 6C is a cross section of line Y3-Y3 '.
  • the vias between M1-M2 and the vias between M2-M3 are not shown in order to avoid the illustration being complicated.
  • the vias between M1-M2 and the vias between M2-M3 are shown in FIG.
  • FIG. 7A is a circuit diagram of the memory cell shown in FIGS.
  • the memory cell according to this embodiment implements a 6T-type one-port memory cell shown in FIG. 7A.
  • FIG. 7B is a circuit diagram of an 8T-type 2-port memory cell according to a second embodiment described later.
  • the 6T type memory cell according to the present embodiment is connected in series between VDD and VSS, and transistors PU1 and PD1 whose gates are connected to each other and between VDD and VSS. And transistors PU2 and PD2 whose gates are connected to each other, and transistors PG1 and PG2 which are access transistors whose gates are connected to the word line WL.
  • the transistors PU1 and PU2 are of P conductivity type, and the transistors PD1, PD2, PG1 and PG2 are of N conductivity type.
  • a connection node of the transistors PU1 and PD1 is a storage node A, which is connected to the gates of the transistors PU2 and PD2.
  • connection node of the transistors PU2 and PD2 is a storage node B, which is connected to the gates of the transistors PU1 and PD1.
  • Transistor PG1 is connected between storage node A and bit line BL
  • transistor PG2 is connected between storage node B and inverted bit line / BL.
  • Dotted lines running in the vertical and horizontal directions in the plan view of FIG. 2 and the like and dotted lines running in the vertical direction in the cross-sectional view of FIG. 6 and the like indicate grids used to arrange components during design.
  • the grids are arranged at equal intervals in the X direction and at equal intervals in the Y direction.
  • the grid intervals may be the same or different in the X direction and the Y direction.
  • the grid spacing may be different for each layer.
  • the grid of the VNW FET and the grid of the M1 wire may be arranged at different intervals.
  • the parts do not necessarily have to be arranged on the grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable to place the components on the grid.
  • the device structure according to the present embodiment is premised on the structure of FIG.
  • the structure shown in FIG. 14 or FIG. 15 (b) or another device structure may be assumed.
  • illustration is omitted for the well, STI, each insulating film, the silicide layer on the bottom, the silicide layer on the top, and the sidewall on the top. The same applies to the following figures.
  • FIGS. 2 to 5 show layouts of four memory cells MC1, MC2, MC3 and MC4 arranged adjacent to each other and the periphery thereof. Although only four memory cells MC1 to MC4 are shown in the drawing, in an actual circuit block, memory cells are arranged at the top, bottom, left, and right. Each of the memory cells MC1 to MC4 has the same structure, but the memory cell MC2 has a structure in which the memory cell MC1 is vertically inverted (Y direction), and the memory cell MC3 is a structure in which the memory cell MC1 is horizontally inverted (X direction) The memory cell MC4 has a structure in which the memory cell MC1 is inverted vertically and horizontally.
  • the transistors PU1, PU2, PD1, PD2, PG1, and PG2 are VNW FETs, each comprising one VNW.
  • the transistors PG1, PD1, PU1 are arranged side by side in the X direction.
  • the transistors PG2, PD2, PU2 are also arranged side by side in the X direction.
  • the transistors PG1 and PG2 are arranged in the Y direction, the transistors PD1 and PD2 are arranged in the Y direction, and the transistors PU1 and PU2 are arranged in the Y direction.
  • An N well is formed below the P conductivity type transistors PU1 and PU2 (not shown), and a P substrate is provided below the N conductivity type transistors PG1, PG2, PD1 and PD2.
  • Well is formed.
  • Bottom regions 11, 12, 13, 14, 15 are formed.
  • the bottom of the transistor PG1 is connected to the bottom region 11.
  • the bottom of the transistor PD1 is connected to the bottom region 12.
  • the bottom of the transistor PU1 is connected to the bottom region 13.
  • Bottom regions 11, 12, and 13 extend in the Y direction to the memory cell adjacent to the upper side of memory cell MC1, and are shared with the adjacent memory cell.
  • the bottoms of the transistors PG2 and PD2 are connected to the bottom region 14.
  • the bottom of the transistor PU2 is connected to the bottom region 15.
  • the bottom region 14 and the bottom region 15 are connected by a wiring 21 between the bottom regions. In the legend of the figure, the wiring between the bottom regions is described as "Bridge".
  • a gate wiring 31 is drawn from the gate of the transistor PG1 to the left side in the drawing in the X direction.
  • the gates of the transistors PD1 and PU1 are connected by a gate wiring 32 extending in the X direction.
  • a gate wiring 33 is drawn from the gate of the transistor PG2 to the left side in the drawing in the X direction.
  • the gates of the transistors PD2 and PU2 are connected by a gate wiring 34 extending in the X direction.
  • Gate interconnections 31 and 33 extend in the X direction up to the memory cell adjacent on the left side of memory cell MC1, and are shared with the adjacent memory cell.
  • Bottom region interconnection 21 extends to a range overlapping with gate interconnection 32 in plan view.
  • the inter-bottom region interconnection 21 is connected to the gate interconnection 32 through a via. That is, the bottoms of the transistors PG2, PD2, PU2 and the gates of the transistors PD1, PU1 are connected via the bottom regions 14, 15, the inter-bottom region wiring 21, and the gate wiring 32. Bottom regions 14 and 15, inter-bottom region interconnection 21, and gate interconnection 32 correspond to storage node B.
  • Tops of the transistors PG1, PD1, and PU1 are connected to a local interconnection 41 extending in the X direction.
  • the local wiring 41 is an example of a signal wiring connected to the top of the transistors PG1, PD1, and PU1.
  • the local wire 41 is connected to the M1 wire 53 extending in the Y direction through the via.
  • the M1 wire 53 extends to a range overlapping with the gate wire 34 in a plan view, and is connected to the gate wire 34 via a via and a local wire. That is, the tops of the transistors PG1, PD1, PU1 and the gates of the transistors PD2, PU2 are connected via the local wiring 41, the M1 wiring 53, and the gate wiring 34.
  • the local interconnection 41, the M1 interconnection 53, and the gate interconnection 34 correspond to the storage node A.
  • the M1 wiring 51 supplying the power supply voltage VSS and the M1 wiring 52 supplying the power supply voltage VDD extend in the Y direction.
  • the M1 wire 51 is connected to the bottom region 12 through a via and a local wire. That is, the power supply voltage VSS is supplied to the bottom of the transistor PD1 from the M1 wire 51 through the bottom region 12. Further, the M1 wiring 51 is connected to the top of the transistor PD2 through the via and the local wiring. That is, the power supply voltage VSS is supplied from the M1 wire 51 to the top of the transistor PD2.
  • the M1 interconnection 52 is connected to the bottom region 13 via a via and a local interconnection.
  • the power supply voltage VDD is supplied to the bottom of the transistor PU ⁇ b> 1 from the M ⁇ b> 1 wire 52 through the bottom region 13.
  • the M1 wire 52 is connected to the top of the transistor PU2 through a via and a local wire. That is, the power supply voltage VDD is supplied from the M1 wire 52 to the top of the transistor PU2.
  • the word line WL which is the M2 interconnect 61, extends in the X direction.
  • the M2 wiring 61 is connected to the gate wirings 31 and 33 through the M1 wiring 55 extending in the Y direction, the local wiring, and the via. That is, the gates of the transistors PG1 and PG2 are connected to the M2 wiring 61, that is, the word line WL via the M1 wiring 55.
  • the M3 interconnection 71 which is a bit line BL and the M3 interconnection 72 which is an inverted bit line / BL extend in the Y direction.
  • the M3 wiring 71 is connected to the bottom region 11 through the M2 wiring, the M1 wiring, the local wiring, and the via. That is, the bottom of the transistor PG1 is connected to the M3 interconnection 71, that is, the bit line BL via the bottom region 11.
  • the M3 interconnection 72 is connected to the top of the transistor PG2 through an M2 interconnection 62 extending in the X direction, an M1 interconnection 54 extending in the Y direction, a local interconnection, and a via. That is, the top of the transistor PG2 is connected to the M3 wiring 72, that is, the inverted bit line / BL through the M1 wiring 54 and the M2 wiring 62.
  • the top of the transistors PD1, PU1, and PG1 is connected to the storage node A.
  • the bottom of the transistors PD2, PU2, and PG2 is connected to the storage node B.
  • FIG. 8 shows an example of the layout configuration of tap cells in the present embodiment.
  • the function of the tap cell is to supply a power supply potential to the substrate or well.
  • the tap cell has a configuration in which the positions of the bit line pair are switched.
  • the SRAM memory cell having the layout structure described above is disposed on the lower side of the tap cell of FIG. 8 in the drawing, and on the upper side of the tap cell of FIG. 8, the SRAM in which the positions of bit line BL and inverted bit line / BL are interchanged. Memory cells are arranged.
  • an M2 wire 65 supplying the power supply voltage VSS and an M2 wire 66 supplying the power supply voltage VDD extend in the X direction.
  • the M2 interconnection 65 supplies the power supply voltage VSS to the P substrate or the P well via the M1 interconnection 56 and the bottom region 16.
  • M2 interconnection 66 supplies power supply voltage VDD to the N well via bottom region 17. That is, the power supply voltage to the substrate or well is supplied separately from the power supply voltage of the memory cell.
  • M1 wire 51 and M2 wire 65 are connected, M1 wire 52 and M2 wire 66 are connected, and the power supply voltage to the substrate or well and the power supply voltage of the memory cell are supplied without separation. It does not matter.
  • the M3 wire 71 which is a bit line BL
  • the M3 wire 72 which is the inverted bit line / BL
  • the M3 wire 72A is connected to the M3 wire 72A via the M2 wire 69, the M1 wire 57, and the M2 wire 67.
  • the M3 interconnection 71 to be the bit line BL is disposed on the transistors PG1 and PG2, and the M3 interconnection 72 to be the inversion bit line / BL is the power supply voltage VSS on the right side of the M3 interconnection 71 by one grid.
  • the arrangement of bit line pairs is not limited to this.
  • the M3 wiring 72 serving as the inversion bit line / BL may be further disposed on the right side of one grid. In this case, since the distance between the bit line BL and the inverted bit line / BL is increased, the capacitance between bit lines can be reduced and the influence of crosstalk can be suppressed.
  • FIGS. 9 to 12 are views showing an example of the layout structure of the memory cell according to the second embodiment, FIG. 9 is a plan view, and FIGS. 10 to 12 are plan views according to layers. Specifically, FIG. 10 shows the VNW FET and layers therebelow and the local wiring, FIG. 11 shows the local wiring and the M1 wiring, and FIG. 12 shows the M2 and M3 wiring.
  • FIG. 9 the vias between M1-M2 and the vias between M2-M3 are not shown in order to avoid complication of the figure.
  • the vias between M1-M2 and the vias between M2-M3 are shown in FIG.
  • the cross-sectional structure is the same as that of the first embodiment, the cross-sectional view is omitted.
  • FIG. 7 (b) is a circuit diagram of the memory cell shown in FIGS.
  • the memory cell according to the present embodiment realizes an 8T type 2-port memory cell shown in FIG. 7B.
  • the 8T-type memory cell according to this embodiment is connected in series between VDD and VSS, and transistors PU1 and PD1 whose gates are connected to each other and between VDD and VSS.
  • the transistors PG1 and PG2 are access transistors whose gates are connected to the first word line WL1, and the gates are connected to the second word line WL2 And transistors PG3 and PG4 which are access transistors.
  • the transistors PU1 and PU2 are of P conductivity type
  • the transistors PD1, PD2, PG1, PG2, PG3 and PG4 are of N conductivity type.
  • a connection node of the transistors PU1 and PD1 is a storage node A, which is connected to the gates of the transistors PU2 and PD2.
  • the connection node of the transistors PU2 and PD2 is a storage node B, which is connected to the gates of the transistors PU1 and PD1.
  • the transistor PG1 is connected between the storage node A and the first bit line BL1
  • the transistor PG2 is connected between the storage node B and the first inversion bit line / BL1.
  • the transistor PG3 is connected between the storage node A and the second bit line BL2, and the transistor PG4 is connected between the storage node B and the second inversion bit line / BL2.
  • FIGS. 9 to 12 show layouts of four memory cells MC1, MC2, MC3 and MC4 arranged adjacent to one another and the periphery thereof. Although only four memory cells MC1 to MC4 are shown in the drawing, in an actual circuit block, memory cells are arranged at the top, bottom, left, and right. Each of the memory cells MC1 to MC4 has the same structure, but the memory cell MC2 has a structure in which the memory cell MC1 is vertically inverted (Y direction), and the memory cell MC3 is a structure in which the memory cell MC1 is horizontally inverted (X direction) The memory cell MC4 has a structure in which the memory cell MC1 is inverted vertically and horizontally.
  • the transistors PU 1, PU 2, PD 1, PD 2, PG 1, PG 2, PG 3 and PG 4 are VNW FETs, each comprising one VNW.
  • the transistors PG1, PD1, PU1, and PG3 are arranged side by side in the X direction.
  • the transistors PG2, PD2, PU2, and PG4 are also arranged side by side in the X direction.
  • the transistors PG1 and PG2 are aligned in the Y direction, the transistors PD1 and PD2 are aligned in the Y direction, the transistors PU1 and PU2 are aligned in the Y direction, and the transistors PG3 and PG4 are aligned in the Y direction.
  • N well is formed under the P conductivity type transistors PU1 and PU2 (not shown), and there is a P substrate under the N conductivity type transistors PG1, PG2, PD1, PD2, PG3 and PG4. Or, P well is formed.
  • Bottom regions 111, 112, 113, 114, 115, 116, and 117 are formed.
  • the bottom of the transistor PG1 is connected to the bottom region 111.
  • the bottom of the transistor PD1 is connected to the bottom region 112.
  • the bottom of the transistor PU1 is connected to the bottom region 113.
  • the bottom of the transistor PG3 is connected to the bottom region 114.
  • Bottom regions 111, 112, 113, and 114 extend in the Y direction to the memory cell adjacent to the upper side of memory cell MC1, and are shared with the adjacent memory cell.
  • the bottoms of the transistors PG2 and PD2 are connected to the bottom region 115.
  • the bottom of the transistor PU2 is connected to the bottom region 116.
  • the bottom of the transistor PG4 is connected to the bottom region 117.
  • the bottom region 115 and the bottom region 116 are connected by the inter-bottom region wire 121.
  • Bottom region 116 and bottom region 117 are connected by a wire 122 between bottom
  • a gate wiring 131 is drawn from the gate of the transistor PG1 to the left side in the drawing in the X direction.
  • the gates of the transistors PD1 and PU1 are connected by a gate wiring 132 extending in the X direction.
  • a gate wiring 133 is drawn out from the gate of the transistor PG3 to the right in the drawing in the X direction.
  • a gate wiring 134 is drawn from the gate of the transistor PG2 to the left side in the drawing in the X direction.
  • the gates of the transistors PD2 and PU2 are connected by a gate wiring 135 extending in the X direction.
  • a gate wiring 136 is drawn from the gate of the transistor PG4 to the right in the drawing in the X direction.
  • the gate interconnections 131 and 134 extend in the X direction to the memory cell adjacent to the left side of the memory cell MC1, and are shared with the adjacent memory cell.
  • the gate interconnections 133 and 136 extend in the X direction to the memory cell MC3 adjacent to the right side of the memory cell MC1, and are shared with the adjacent memory cell MC3.
  • the inter-bottom region interconnection 121 extends to a range overlapping with the gate interconnection 132 in plan view.
  • Bottom region interconnection 121 is connected to gate interconnection 132 through a via. That is, the bottoms of the transistors PG2, PD2, PU2, and PG4 and the gates of the transistors PD1, PU1 are connected via the bottom regions 115, 116, 117, the inter-bottom region interconnections 121, 122, and the gate interconnection 132.
  • Bottom regions 115, 116 and 117, bottom region interconnections 121 and 122, and gate interconnection 132 correspond to storage node B.
  • Tops of the transistors PG1, PD1, PU1, and PG3 are connected to a local interconnection 141 extending in the X direction.
  • the local wiring 141 is an example of a signal wiring connected to the top of the transistors PG1, PD1, PU1, and PG3.
  • the local wiring 141 is connected to the M1 wiring 153 extending in the Y direction through the via.
  • the M1 wiring 153 extends to a range overlapping with the gate wiring 135 in plan view, and is connected to the gate wiring 135 via a via and a local wiring.
  • the tops of the transistors PG1, PD1, PU1, and PG3 and the gates of the transistors PD2 and PU2 are connected via the local wiring 141, the M1 wiring 153, and the gate wiring 135.
  • the local interconnection 141, the M1 interconnection 153, and the gate interconnection 135 correspond to the storage node A.
  • the M1 wiring 151 supplying the power supply voltage VSS and the M1 wiring 152 supplying the power supply voltage VDD extend in the Y direction.
  • the M1 wiring 151 is connected to the bottom region 112 via a via and a local wiring. That is, the power supply voltage VSS is supplied to the bottom of the transistor PD1 from the M1 wiring 151 through the bottom region 112. Further, the M1 wiring 151 is connected to the top of the transistor PD2 through a via and a local wiring. That is, the power supply voltage VSS is supplied from the M1 wiring 151 to the top of the transistor PD2.
  • the M1 wiring 152 is connected to the bottom region 113 via a via and a local wiring.
  • the power supply voltage VDD is supplied to the bottom of the transistor PU1 from the M1 wiring 152 through the bottom region 113.
  • the M1 wiring 152 is connected to the top of the transistor PU2 through a via and a local wiring. That is, the power supply voltage VDD is supplied from the M1 wiring 152 to the top of the transistor PU2.
  • the M2 interconnection 161 which is the first word line WL1 and the M2 interconnection 162 which is the second word line WL2 extend in the X direction.
  • the M2 interconnection 161 is connected to the gate interconnections 131 and 134 through the M1 interconnection 156 extending in the Y direction, the local interconnection, and the via. That is, the gates of the transistors PG1 and PG2 are connected to the M2 wiring 161, that is, the first word line WL1 via the M1 wiring 156.
  • the M2 wiring 162 is connected to the gate wirings 133 and 136 through the M1 wiring 157 extending in the Y direction, the local wiring, and the via. That is, the gates of the transistors PG3 and PG4 are connected to the M2 wiring 162, that is, the second word line WL2 through the M1 wiring 157.
  • the M3 wiring 171 which is the first bit line BL1, the M3 wiring 172 which is the first inversion bit line / BL1, the M3 wiring 173 which is the second bit line BL2, and the M3 wiring 174 which is the second inversion bit line / BL2 , Extends in the Y direction.
  • the M3 wiring 171 is connected to the bottom region 111 via the M2 wiring, the M1 wiring, the local wiring, and the via. That is, the bottom of the transistor PG1 is connected to the M3 wiring 171, that is, the first bit line BL1 through the bottom region 111.
  • the M3 wiring 172 is connected to the top of the transistor PG2 through an M2 wiring 163 extending in the X direction, an M1 wiring 154 extending in the Y direction, a local wiring, and a via. That is, the top of the transistor PG2 is connected to the M3 wiring 172, that is, the first inversion bit line / BL1 via the M1 wiring 154 and the M2 wiring 163.
  • the M3 wire 173 is connected to the bottom region 114 through the M2 wire, the M1 wire, the local wire, and the via. That is, the bottom of the transistor PG3 is connected to the M3 wire 173, that is, the second bit line BL2 through the bottom region 114.
  • the M3 interconnection 174 is connected to the top of the transistor PG4 through an M2 interconnection 164 extending in the X direction, an M1 interconnection 155 extending in the Y direction, a local interconnection, and a via. That is, the top of the transistor PG4 is connected to the M3 wiring 174, that is, the second inversion bit line / BL2 through the M1 wiring 155 and the M2 wiring 164.
  • the top of the transistors PD1, PU1, PG1, and PG3 is connected to the storage node A.
  • the bottom of the transistors PD2, PU2, PG2, PG4 is connected to the storage node B.
  • FIG. 13 shows an example of the layout configuration of tap cells in the present embodiment.
  • the function of the tap cell is to supply a power supply potential to the substrate or well.
  • the tap cell has a configuration in which the positions of the bit line pair are switched.
  • the SRAM memory cell having the layout structure described above is disposed on the lower side of the tap cell in FIG. 13, and the positions of the first bit line BL1 and the first inversion bit line / BL1 are on the upper side of the tap cell in FIG.
  • An SRAM memory cell is disposed, which is interchanged and the positions of the second bit line BL2 and the second inverted bit line / BL2 are interchanged.
  • an M2 wire 165 supplying the power supply voltage VSS and an M2 wire 166 supplying the power supply voltage VDD extend in the X direction.
  • the M2 wire 165 supplies the power supply voltage VSS to the P substrate or the P well via the M1 wire 156a and the bottom region 118.
  • the M2 wire 166 supplies the power supply voltage VDD to the N well via the bottom region 119. That is, the power supply voltage to the substrate or well is supplied separately from the power supply voltage of the memory cell.
  • the M1 wiring 151 and the M2 wiring 165 are connected, and the M1 wiring 152 and the M2 wiring 166 are connected to supply the power supply voltage to the substrate or the well and the power supply voltage of the memory cell without separation. It does not matter.
  • the M3 wire 171 which is the first bit line BL1 is connected to the M3 wire 171A via the M2 wire 168a.
  • the M3 wire 172 which is the first inversion bit line / BL1 is connected to the M3 wire 172A via the M2 wire 169a, the M1 wire 157a, and the M2 wire 167a.
  • the M3 wire 173 which is the second bit line BL2 is connected to the M3 wire 173A via the M2 wire 168b.
  • the M3 wire 174 which is the second inversion bit line / BL2 is connected to the M3 wire 174A via the M2 wire 169b, the M1 wire 157b, and the M2 wire 167b.
  • the planar shape of the VNW is circular, but the planar shape of the VNW is not limited to circular. For example, it may be rectangular, oval or the like. For example, in the case of an oval shape, the area of VNW per unit area is increased, so that a larger amount of current can be supplied to the transistor, and speeding up of the semiconductor integrated circuit device can be realized.
  • the planar shape of the VNW is a shape that extends in one direction like an oval, it is preferable that the extending direction is the same. Moreover, it is preferable that the position of the end is in alignment.
  • VNWs having different planar shapes may be mixed.
  • a circular VNW and an oval VNW may be mixed.
  • one transistor shall consist of one VNW, you may comprise one transistor by several VNW.
  • the tap cell has a configuration in which the positions of the bit line pair are switched.
  • a configuration may be provided in the circuit block in which the position of the bit line pair is switched separately from the tap cell.
  • the power supply wiring may be disposed on the vacant grid of the M2 wiring layer and the M3 wiring layer.
  • the power supply can be strengthened by connecting the arranged power supply lines with the power supply lines in the upper and lower wiring layers.
  • a parasitic capacitance between storage nodes can be suppressed in an SRAM memory cell using a VNW FET, which is useful, for example, for improving the performance of a semiconductor chip.

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Abstract

縦型ナノワイヤＦＥＴ（ＶＮＷ　ＦＥＴ）を用いたＳＲＡＭメモリセルについて、記憶ノード間の寄生容量を抑制可能なレイアウト構造を提供する。ＳＲＡＭメモリセル（ＭＣ１）において、第１記憶ノード（Ａ）には、トランジスタ（ＰＤ１，ＰＵ１，ＰＧ１）のトップ電極が接続されており、一方、第２記憶ノード（Ｂ）には、トランジスタ（ＰＤ２，ＰＵ２，ＰＧ２）のボトム電極が接続されている。このため、第１記憶ノード（Ａ）と第２記憶ノード（Ｂ）とが同一層において隣接する部分が、少ない。

Description

半導体集積回路装置
　本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関し、特にＳＲＡＭ（Static Random Access Memory）のメモリセルレイアウト構造に関する。
　ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ　ＦＥＴという）が注目されている。
　特許文献１，２では、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルのレイアウトが開示されている。
米国特許第９６５３５６３号明細書（図５） 米国特許出願公開第２０１５／０３１８２８９号明細書（図２Ａ）
　特許文献１，２に開示されたレイアウトでは、ＳＲＡＭメモリセルの２つの記憶ノードは、同一層において隣接して配置されている。例えば特許文献１では、ノードＡ，ＢがいずれもＶＮＷ　ＦＥＴのボトム電極の層にある。また、特許文献２では、ノードＡ，ＢがいずれもＶＮＷ　ＦＥＴのトップ電極の層にある。
　半導体の微細化により、寄生容量は増大する傾向にある。ＳＲＡＭメモリセルの記憶ノードが同一層において隣接していると、記憶ノード間の寄生容量が大きくなる。この場合、データ書き込みが困難になり、メモリの速度低下が生じたり、あるいは、データ書き込みができない事象が発生し得る。
　本開示は、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルについて、記憶ノード間の寄生容量を抑制可能なレイアウト構造を提供することを目的とする。
　本開示の第１態様では、ＳＲＡＭ（Static Random Access Memory）メモリセルを備えた半導体集積回路装置において、前記ＳＲＡＭメモリセルは、第１記憶ノードと、第２記憶ノードと、高電圧側電源線と前記第１記憶ノードとの間に設けられた第１導電型の第１トランジスタと、低電圧側電源線と前記第１記憶ノードとの間に設けられた第２導電型の第２トランジスタと、前記高電圧側電源線と前記第２記憶ノードとの間に設けられた前記第１導電型の第３トランジスタと、前記低電圧側電源線と前記第２記憶ノードとの間に設けられた前記第２導電型の第４トランジスタと、ビット線と前記第１記憶ノードとの間に設けられ、ゲートがワード線と接続された前記第２導電型の第５トランジスタと、反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記ワード線と接続された前記第２導電型の第６トランジスタとを備え、前記第１および第２トランジスタのゲートは、互いに接続されており、かつ、前記第２記憶ノードと接続されており、前記第３および第４トランジスタのゲートは、互いに接続されており、かつ、前記第１記憶ノードと接続されており、前記第１～第６トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴであり、前記第１、第２および第５トランジスタのトップ電極が、前記第１記憶ノードと接続されている一方、前記第３、第４および第６トランジスタのボトム電極が、前記第２記憶ノードと接続されている。
　この態様によると、ＳＲＡＭメモリセルにおいて、第１記憶ノードには、第１、第２および第５トランジスタのトップ電極が接続されており、一方、第２記憶ノードには、第３、第４および第６トランジスタのボトム電極が接続されている。このため、第１記憶ノードと第２記憶ノードとが同一層において隣接する部分が、従来の構成よりも少ない。したがって、記憶ノード間の寄生容量を小さく抑制することができる。
　本開示の第２態様では、ＳＲＡＭ（Static Random Access Memory）メモリセルを備えた半導体集積回路装置において、前記ＳＲＡＭメモリセルは、第１記憶ノードと、第２記憶ノードと、高電圧側電源線と前記第１記憶ノードとの間に設けられた第１導電型の第１トランジスタと、低電圧側電源線と前記第１記憶ノードとの間に設けられた第２導電型の第２トランジスタと、前記高電圧側電源線と前記第２記憶ノードとの間に設けられた前記第１導電型の第３トランジスタと、前記低電圧側電源線と前記第２記憶ノードとの間に設けられた前記第２導電型の第４トランジスタと、第１ビット線と前記第１記憶ノードとの間に設けられ、ゲートが第１ワード線と接続された前記第２導電型の第５トランジスタと、第１反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記第１ワード線と接続された前記第２導電型の第６トランジスタと、第２ビット線と前記第１記憶ノードとの間に設けられ、ゲートが第２ワード線と接続された前記第２導電型の第７トランジスタと、第２反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記第２ワード線と接続された前記第２導電型の第８トランジスタとを備え、前記第１および第２トランジスタのゲートは、互いに接続されており、かつ、前記第２記憶ノードと接続されており、前記第３および第４トランジスタのゲートは、互いに接続されており、かつ、前記第１記憶ノードと接続されており、前記第１～第８トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴであり、前記第１、第２、第５および第７トランジスタのトップ電極が、前記第１記憶ノードと接続されている一方、前記第３、第４、第６および第８トランジスタのボトム電極が、前記第２記憶ノードと接続されている。
　この態様によると、ＳＲＡＭメモリセルにおいて、第１記憶ノードには、第１、第２、第５および第７トランジスタのトップ電極が接続されており、一方、第２記憶ノードには、第３、第４、第６および第８トランジスタのボトム電極が接続されている。このため、第１記憶ノードと第２記憶ノードとが同一層において隣接する部分が、従来の構成よりも少ない。したがって、記憶ノード間の寄生容量を小さく抑制することができる。
　本開示によると、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルについて、記憶ノード間の寄生容量を抑制可能なレイアウト構造を実現することができる。
ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルを備えた回路ブロックの全体構成例を示す図 第１実施形態に係るＳＲＡＭメモリセルのレイアウト構造の例を示す平面図 図２のレイアウト構造を示す層別の平面図 図２のレイアウト構造を示す層別の平面図 図２のレイアウト構造を示す層別の平面図 （ａ）～（ｃ）は図２のレイアウト構造を示す断面図 ＳＲＡＭメモリセルの回路図であり、（ａ）は６Ｔ型、（ｂ）は８Ｔ型 第１実施形態におけるタップセルのレイアウト構造の例を示す平面図 第２実施形態に係るＳＲＡＭメモリセルのレイアウト構造の例を示す平面図 図９のレイアウト構造を示す層別の平面図 図９のレイアウト構造を示す層別の平面図 図９のレイアウト構造を示す層別の平面図 第２実施形態におけるタップセルのレイアウト構造の例を示す平面図 縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図 （ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図 縦型ナノワイヤＦＥＴにおいてゲート電極とボトム領域とを接続する構造例を示すものであり、（ａ）は平面図、（ｂ），（ｃ）は断面図 縦型ナノワイヤＦＥＴにおいて導電型が異なるボトム領域同士を接続する構造例を示すものであり、（ａ）は断面図、（ｂ）は平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置はＳＲＡＭメモリセルを備えており、このＳＲＡＭメモリセルは、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ　ＦＥＴ）を備えるものとする。
　図１４はＶＮＷ　ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図１４（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
　図１４に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ　ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ　ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
　ＶＮＷ　ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。なお、ゲート電極５１４はナノワイヤ５１３の周囲全体を囲んでいてもよいし、ナノワイヤ５１３の周囲の一部のみを囲んでいてもよい。ゲート電極５１４がナノワイヤ５１３の周囲の一部のみを囲んでいる場合は、ゲート絶縁膜５１５はゲート電極５１４がナノワイヤ５１３を囲んでいる部分にのみ形成されていてもよい。
　ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
　同様に、ＶＮＷ　ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
　ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
　図１４の構造では、ＶＮＷ　ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ　ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
　半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ　ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
　絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
　ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ－containing Metal、Ｔａ－containing Metal、Ａｌ－containing Metal、Ｗ－containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ　oxide、Ｔａ　oxide、Ａｌ　oxide等がある。また、ｋ値は７以上であることが好ましい。
　トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
　コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ－arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
　図１５はＶＮＷ　ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図１５（ａ）では、メタル配線層Ｍ１と、ＶＮＷ　ＦＥＴ５１０のトップ電極５１２およびＶＮＷ　ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
　図１５（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図１５（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
　図１６はＶＮＷ　ＦＥＴにおいてゲート電極とボトム領域とを接続する構造例を示すものであり、（ａ）は平面図、（ｂ）は（ａ）の線Ａ－Ａにおける断面図、（ｃ）は（ａ）の線Ｂ－Ｂにおける断面図である。図１６に示すように、ゲート絶縁膜５５１を形成した後、ゲート電極５１４，５２４を形成する前に、ゲート絶縁膜５５１およびその下の絶縁膜５０４を貫通して、ボトム領域５１６に達する孔を形成する。その孔を含めて、ゲート電極の膜５５２を形成する。これにより、ゲート電極５１４，５２４とボトム領域５１６とが接続される。孔にコンタクト５５３を形成する。
　図１７はＶＮＷ　ＦＥＴにおいて導電型が異なるボトム領域同士を接続する構造例を示すものであり、（ａ）は断面図、（ｂ）は平面図である。図１７に示すように、ボトム領域５１６とボトム領域５２６との間にあるＳＴＩ５６０を跨がるように、ボトム領域間配線５６１が形成されている。ボトム領域間配線５６１は、例えばポリシリコンからなる導電体膜、または、ポリシリコンをシリサイド化させた導電膜からなり、ボトム領域５１６とボトム領域５２６とを電気的に接続する。
　以下の説明では、ＶＮＷ　ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ　ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ　ＦＥＴと区別するものとする。また、「ＶＤＤ」は電源電圧または高電圧側電源線を示し、「ＶＳＳ」は電源電圧または低電圧側電源線を示す。
　なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　図１は半導体集積回路装置における回路ブロックの全体構成例を示す図である。図１の回路ブロックは、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセル（以下、適宜、単にメモリセルという）を含む。メモリセルアレイ１，２は、それぞれ、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセル４を含む。メモリセルアレイ１，２はＹ方向に並べて配置されており、その間に、タップセルが配置されたタップセル領域３が形成されている。タップセルは基板またはウェルに電源電圧を供給する。
　図２～図６は第１実施形態に係るメモリセルのレイアウト構造の例を示す図であり、図２は平面図、図３～図５は層別の平面図、図６（ａ）～（ｃ）は断面図である。具体的には、図３はＶＮＷ　ＦＥＴおよびその下の層とローカル配線を示し、図４はローカル配線およびＭ１配線を示し、図５はＭ２およびＭ３配線を示す。図６（ａ）～（ｃ）は図２の平面視横方向の断面図であり、図６（ａ）は線Ｙ１－Ｙ１’の断面、図６（ｂ）は線Ｙ２－Ｙ２’の断面、図６（ｃ）は線Ｙ３－Ｙ３’の断面である。なお、図２では、図が煩雑になるのを避けるために、Ｍ１－Ｍ２間のビア、および、Ｍ２－Ｍ３間のビアについては、図示を省略している。Ｍ１－Ｍ２間のビア、および、Ｍ２－Ｍ３間のビアについては、図５に示している。
　また図７（ａ）は図２～図６に示すメモリセルの回路図である。本実施形態に係るメモリセルは、図７（ａ）に示す６Ｔ型の１ポートメモリセルを実現している。なお、図７（ｂ）は８Ｔ型の２ポートメモリセルの回路図であり、後述する第２実施形態に係るものである。
　図７（ａ）に示すように、本実施形態に係る６Ｔ型のメモリセルは、ＶＤＤ－ＶＳＳ間に直列に接続されており、ゲート同士が接続されたトランジスタＰＵ１，ＰＤ１と、ＶＤＤ－ＶＳＳ間に直列に接続されており、ゲート同士が接続されたトランジスタＰＵ２，ＰＤ２と、ゲートがワード線ＷＬに接続されたアクセストランジスタであるトランジスタＰＧ１，ＰＧ２とを有する。トランジスタＰＵ１，ＰＵ２はＰ導電型であり、トランジスタＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２はＮ導電型である。トランジスタＰＵ１，ＰＤ１の接続ノードは記憶ノードＡであり、トランジスタＰＵ２，ＰＤ２のゲートと接続されている。トランジスタＰＵ２，ＰＤ２の接続ノードは記憶ノードＢであり、トランジスタＰＵ１，ＰＤ１のゲートと接続されている。トランジスタＰＧ１は記憶ノードＡとビット線ＢＬとの間に接続されており、トランジスタＰＧ２は記憶ノードＢと反転ビット線／ＢＬとの間に接続されている。
　なお、図２等の平面図において縦横に走る点線、および、図６等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ　ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、本実施形態に係るデバイス構造は、図１５（ａ）の構造を前提としている。ただし、図１４や図１５（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
　図２～図５では、隣接配置された４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４とその周辺のレイアウトを示している。なお、図では４個のメモリセルＭＣ１～ＭＣ４しか図示していないが、実際の回路ブロックでは、その上下左右にメモリセルが配置されている。各メモリセルＭＣ１～ＭＣ４は同一構造を有するが、メモリセルＭＣ２はメモリセルＭＣ１を上下（Ｙ方向）に反転した構造であり、メモリセルＭＣ３はメモリセルＭＣ１を左右（Ｘ方向）に反転した構造であり、メモリセルＭＣ４はメモリセルＭＣ１を上下左右に反転した構造である。
　以下、メモリセルＭＣ１を例にとって、レイアウト構造の詳細について説明する。
　トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２は、ＶＮＷ　ＦＥＴであり、それぞれ１個のＶＮＷからなる。トランジスタＰＧ１，ＰＤ１，ＰＵ１は、Ｘ方向に並んで配置されている。トランジスタＰＧ２，ＰＤ２，ＰＵ２もまた、Ｘ方向に並んで配置されている。また、トランジスタＰＧ１，ＰＧ２はＹ方向に並んでおり、トランジスタＰＤ１，ＰＤ２はＹ方向に並んでおり、トランジスタＰＵ１，ＰＵ２はＹ方向に並んでいる。Ｐ導電型のトランジスタＰＵ１，ＰＵ２の下にはＮウェルが形成されており（図示は省略）、Ｎ導電型のトランジスタＰＧ１，ＰＧ２，ＰＤ１，ＰＤ２の下には、Ｐ基板がある、または、Ｐウェルが形成されている。
　ボトム領域１１，１２，１３，１４，１５が形成されている。トランジスタＰＧ１のボトムはボトム領域１１に接続されている。トランジスタＰＤ１のボトムはボトム領域１２に接続されている。トランジスタＰＵ１のボトムはボトム領域１３に接続されている。ボトム領域１１，１２，１３は、メモリセルＭＣ１の上側に隣接するメモリセルまでＹ方向に延びており、隣接するメモリセルと共有されている。トランジスタＰＧ２，ＰＤ２のボトムはボトム領域１４に接続されている。トランジスタＰＵ２のボトムはボトム領域１５に接続されている。ボトム領域１４とボトム領域１５は、ボトム領域間配線２１によって接続されている。なお、図の凡例では、ボトム領域間配線を「Bridge」と表記している。
　トランジスタＰＧ１のゲートから、Ｘ方向における図面左側にゲート配線３１が引き出されている。トランジスタＰＤ１，ＰＵ１のゲート同士は、Ｘ方向に延びるゲート配線３２によって接続されている。トランジスタＰＧ２のゲートから、Ｘ方向における図面左側にゲート配線３３が引き出されている。トランジスタＰＤ２，ＰＵ２のゲート同士は、Ｘ方向に延びるゲート配線３４によって接続されている。ゲート配線３１，３３は、メモリセルＭＣ１の左側に隣接するメモリセルまでＸ方向に延びており、隣接するメモリセルと共有されている。
　ボトム領域間配線２１は、平面視でゲート配線３２と重なりを有する範囲まで延びている。ボトム領域間配線２１は、ビアを介して、ゲート配線３２と接続されている。すなわち、トランジスタＰＧ２，ＰＤ２，ＰＵ２のボトムと、トランジスタＰＤ１，ＰＵ１のゲートとが、ボトム領域１４，１５，ボトム領域間配線２１、および、ゲート配線３２を介して接続されている。ボトム領域１４，１５、ボトム領域間配線２１、および、ゲート配線３２が、記憶ノードＢに対応する。
　トランジスタＰＧ１，ＰＤ１，ＰＵ１のトップは、Ｘ方向に延びるローカル配線４１に接続されている。ローカル配線４１は、トランジスタＰＧ１，ＰＤ１，ＰＵ１のトップと接続された信号配線の一例である。ローカル配線４１は、ビアを介して、Ｙ方向に延びるＭ１配線５３と接続されている。Ｍ１配線５３は、平面視でゲート配線３４と重なりを有する範囲まで延びており、ビアおよびローカル配線を介して、ゲート配線３４と接続されている。すなわち、トランジスタＰＧ１，ＰＤ１，ＰＵ１のトップと、トランジスタＰＤ２，ＰＵ２のゲートとが、ローカル配線４１、Ｍ１配線５３、および、ゲート配線３４を介して接続されている。ローカル配線４１、Ｍ１配線５３、および、ゲート配線３４が、記憶ノードＡに対応する。
　電源電圧ＶＳＳを供給するＭ１配線５１，および、電源電圧ＶＤＤを供給するＭ１配線５２は、Ｙ方向に延びている。Ｍ１配線５１は、ビアおよびローカル配線を介して、ボトム領域１２と接続されている。すなわち、トランジスタＰＤ１のボトムは、Ｍ１配線５１からボトム領域１２を介して、電源電圧ＶＳＳが供給されている。またＭ１配線５１は、ビアおよびローカル配線を介して、トランジスタＰＤ２のトップと接続されている。すなわち、トランジスタＰＤ２のトップは、Ｍ１配線５１から電源電圧ＶＳＳが供給されている。Ｍ１配線５２は、ビアおよびローカル配線を介して、ボトム領域１３と接続されている。すなわち、トランジスタＰＵ１のボトムは、Ｍ１配線５２からボトム領域１３を介して、電源電圧ＶＤＤが供給されている。またＭ１配線５２は、ビアおよびローカル配線を介して、トランジスタＰＵ２のトップと接続されている。すなわち、トランジスタＰＵ２のトップは、Ｍ１配線５２から電源電圧ＶＤＤが供給されている。
　ワード線ＷＬであるＭ２配線６１は、Ｘ方向に延びている。Ｍ２配線６１は、Ｙ方向に延びるＭ１配線５５、ローカル配線、および、ビアを介して、ゲート配線３１，３３と接続されている。すなわち、トランジスタＰＧ１，ＰＧ２のゲートは、Ｍ１配線５５を介して、Ｍ２配線６１すなわちワード線ＷＬに接続されている。
　ビット線ＢＬであるＭ３配線７１、および、反転ビット線／ＢＬであるＭ３配線７２は、Ｙ方向に延びている。Ｍ３配線７１は、Ｍ２配線、Ｍ１配線、ローカル配線、および、ビアを介して、ボトム領域１１と接続されている。すなわち、トランジスタＰＧ１のボトムが、ボトム領域１１を介して、Ｍ３配線７１すなわちビット線ＢＬに接続されている。Ｍ３配線７２は、Ｘ方向に延びるＭ２配線６２、Ｙ方向に延びるＭ１配線５４、ローカル配線、および、ビアを介して、トランジスタＰＧ２のトップと接続されている。すなわち、トランジスタＰＧ２のトップが、Ｍ１配線５４およびＭ２配線６２を介して、Ｍ３配線７２すなわち反転ビット線／ＢＬに接続されている。
　本実施形態に係るＳＲＡＭメモリセルでは、記憶ノードＡには、トランジスタＰＤ１，ＰＵ１，ＰＧ１のトップが接続されている。一方、記憶ノードＢには、トランジスタＰＤ２，ＰＵ２，ＰＧ２のボトムが接続されている。このため、記憶ノードＡと記憶ノードＢとが同一層において隣接する部分が、従来の構成よりも少ない。したがって、記憶ノードＡ，Ｂ間の寄生容量を小さく抑制することができる。
　図８は本実施形態におけるタップセルのレイアウト構成例である。タップセルの機能は、基板またはウェルに電源電位を供給することである。これに加えて本実施形態では、タップセルは、ビット線対の位置を入れ替える構成を有している。上述したレイアウト構造のＳＲＡＭメモリセルは、図８のタップセルの図面下側に配置されており、図８のタップセルの図面上側には、ビット線ＢＬと反転ビット線／ＢＬの位置が入れ替えられたＳＲＡＭメモリセルが配置されている。
　図８において、電源電圧ＶＳＳを供給するＭ２配線６５、および電源電圧ＶＤＤを供給するＭ２配線６６が、Ｘ方向に延びている。Ｍ２配線６５は、Ｍ１配線５６およびボトム領域１６を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳを供給する。Ｍ２配線６６は、ボトム領域１７を介して、Ｎウェルに電源電圧ＶＤＤを供給する。すなわち、基板またはウェルへの電源電圧は、メモリセルの電源電圧とは分離して供給される。なお、例えばＭ１配線５１とＭ２配線６５とを接続し、Ｍ１配線５２とＭ２配線６６とを接続して、基板またはウェルへの電源電圧とメモリセルの電源電圧とを、分離せずに供給してもかまわない。
　ビット線ＢＬであるＭ３配線７１は、Ｍ２配線６８を経由して、Ｍ３配線７１Ａと接続されている。反転ビット線／ＢＬであるＭ３配線７２は、Ｍ２配線６９、Ｍ１配線５７、Ｍ２配線６７を経由して、Ｍ３配線７２Ａと接続されている。このような構成によって、タップセルの上側と下側において、ビット線対の位置を入れ替えることができる。これにより、メモリブロック全体において、ビット線対の負荷を均等にすることができる。
　なお、上述のレイアウト構造では、ビット線ＢＬとなるＭ３配線７１はトランジスタＰＧ１，ＰＧ２上に配置し、反転ビット線／ＢＬとなるＭ３配線７２は、Ｍ３配線７１の１グリッド右側で、電源電圧ＶＳＳを供給するＭ１配線５１の上に配置した。ただし、ビット線対の配置はこれに限られるものではない。例えば、反転ビット線／ＢＬとなるＭ３配線７２を、さらに１グリッド右側に配置してもよい。この場合、ビット線ＢＬと反転ビット線／ＢＬとの間隔が大きくなるため、ビット線間容量を削減できるとともに、クロストークの影響を抑えることができる。
　（第２実施形態）
　図９～図１２は第２実施形態に係るメモリセルのレイアウト構造の例を示す図であり、図９は平面図、図１０～図１２は層別の平面図である。具体的には、図１０はＶＮＷ　ＦＥＴおよびその下の層とローカル配線を示し、図１１はローカル配線およびＭ１配線を示し、図１２はＭ２およびＭ３配線を示す。なお、図９では、図が煩雑になるのを避けるために、Ｍ１－Ｍ２間のビア、および、Ｍ２－Ｍ３間のビアについては、図示を省略している。Ｍ１－Ｍ２間のビア、および、Ｍ２－Ｍ３間のビアについては、図１２に示している。また、断面構造は第１実施形態と同様であるため、断面図は省略している。
　また図７（ｂ）は図９～図１２に示すメモリセルの回路図である。本実施形態に係るメモリセルは、図７（ｂ）に示す８Ｔ型の２ポートメモリセルを実現している。
　図７（ｂ）に示すように、本実施形態に係る８Ｔ型のメモリセルは、ＶＤＤ－ＶＳＳ間に直列に接続されており、ゲート同士が接続されたトランジスタＰＵ１，ＰＤ１と、ＶＤＤ－ＶＳＳ間に直列に接続されており、ゲート同士が接続されたトランジスタＰＵ２，ＰＤ２と、ゲートが第１ワード線ＷＬ１に接続されたアクセストランジスタであるトランジスタＰＧ１，ＰＧ２と、ゲートが第２ワード線ＷＬ２に接続されたアクセストランジスタであるトランジスタＰＧ３，ＰＧ４とを有する。トランジスタＰＵ１，ＰＵ２はＰ導電型であり、トランジスタＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４はＮ導電型である。トランジスタＰＵ１，ＰＤ１の接続ノードは記憶ノードＡであり、トランジスタＰＵ２，ＰＤ２のゲートと接続されている。トランジスタＰＵ２，ＰＤ２の接続ノードは記憶ノードＢであり、トランジスタＰＵ１，ＰＤ１のゲートと接続されている。トランジスタＰＧ１は記憶ノードＡと第１ビット線ＢＬ１との間に接続されており、トランジスタＰＧ２は記憶ノードＢと第１反転ビット線／ＢＬ１との間に接続されている。トランジスタＰＧ３は記憶ノードＡと第２ビット線ＢＬ２との間に接続されており、トランジスタＰＧ４は記憶ノードＢと第２反転ビット線／ＢＬ２との間に接続されている。
　図９～図１２では、隣接配置された４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４とその周辺のレイアウトを示している。なお、図では４個のメモリセルＭＣ１～ＭＣ４しか図示していないが、実際の回路ブロックでは、その上下左右にメモリセルが配置されている。各メモリセルＭＣ１～ＭＣ４は同一構造を有するが、メモリセルＭＣ２はメモリセルＭＣ１を上下（Ｙ方向）に反転した構造であり、メモリセルＭＣ３はメモリセルＭＣ１を左右（Ｘ方向）に反転した構造であり、メモリセルＭＣ４はメモリセルＭＣ１を上下左右に反転した構造である。
　以下、メモリセルＭＣ１を例にとって、レイアウト構造の詳細について説明する。
　トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４は、ＶＮＷ　ＦＥＴであり、それぞれ１個のＶＮＷからなる。トランジスタＰＧ１，ＰＤ１，ＰＵ１，ＰＧ３は、Ｘ方向に並んで配置されている。トランジスタＰＧ２，ＰＤ２，ＰＵ２，ＰＧ４もまた、Ｘ方向に並んで配置されている。また、トランジスタＰＧ１，ＰＧ２はＹ方向に並んでおり、トランジスタＰＤ１，ＰＤ２はＹ方向に並んでおり、トランジスタＰＵ１，ＰＵ２はＹ方向に並んでおり、トランジスタＰＧ３，ＰＧ４はＹ方向に並んでいる。Ｐ導電型のトランジスタＰＵ１，ＰＵ２の下にはＮウェルが形成されており（図示は省略）、Ｎ導電型のトランジスタＰＧ１，ＰＧ２，ＰＤ１，ＰＤ２，ＰＧ３，ＰＧ４の下には、Ｐ基板がある、または、Ｐウェルが形成されている。
　ボトム領域１１１，１１２，１１３，１１４，１１５，１１６，１１７が形成されている。トランジスタＰＧ１のボトムはボトム領域１１１に接続されている。トランジスタＰＤ１のボトムはボトム領域１１２に接続されている。トランジスタＰＵ１のボトムはボトム領域１１３に接続されている。トランジスタＰＧ３のボトムはボトム領域１１４に接続されている。ボトム領域１１１，１１２，１１３，１１４は、メモリセルＭＣ１の上側に隣接するメモリセルまでＹ方向に延びており、隣接するメモリセルと共有されている。トランジスタＰＧ２，ＰＤ２のボトムはボトム領域１１５に接続されている。トランジスタＰＵ２のボトムはボトム領域１１６に接続されている。トランジスタＰＧ４のボトムはボトム領域１１７に接続されている。ボトム領域１１５とボトム領域１１６は、ボトム領域間配線１２１によって接続されている。ボトム領域１１６とボトム領域１１７は、ボトム領域間配線１２２によって接続されている。
　トランジスタＰＧ１のゲートから、Ｘ方向における図面左側にゲート配線１３１が引き出されている。トランジスタＰＤ１，ＰＵ１のゲート同士は、Ｘ方向に延びるゲート配線１３２によって接続されている。トランジスタＰＧ３のゲートから、Ｘ方向における図面右側にゲート配線１３３が引き出されている。トランジスタＰＧ２のゲートから、Ｘ方向における図面左側にゲート配線１３４が引き出されている。トランジスタＰＤ２，ＰＵ２のゲート同士は、Ｘ方向に延びるゲート配線１３５によって接続されている。トランジスタＰＧ４のゲートから、Ｘ方向における図面右側にゲート配線１３６が引き出されている。ゲート配線１３１，１３４は、メモリセルＭＣ１の左側に隣接するメモリセルまでＸ方向に延びており、隣接するメモリセルと共有されている。ゲート配線１３３，１３６は、メモリセルＭＣ１の右側に隣接するメモリセルＭＣ３までＸ方向に延びており、隣接するメモリセルＭＣ３と共有されている。
　ボトム領域間配線１２１は、平面視でゲート配線１３２と重なりを有する範囲まで延びている。ボトム領域間配線１２１は、ビアを介して、ゲート配線１３２と接続されている。すなわち、トランジスタＰＧ２，ＰＤ２，ＰＵ２，ＰＧ４のボトムと、トランジスタＰＤ１，ＰＵ１のゲートとが、ボトム領域１１５，１１６，１１７、ボトム領域間配線１２１，１２２、および、ゲート配線１３２を介して接続されている。ボトム領域１１５，１１６，１１７、ボトム領域間配線１２１，１２２、および、ゲート配線１３２が、記憶ノードＢに対応する。
　トランジスタＰＧ１，ＰＤ１，ＰＵ１，ＰＧ３のトップは、Ｘ方向に延びるローカル配線１４１に接続されている。ローカル配線１４１は、トランジスタＰＧ１，ＰＤ１，ＰＵ１，ＰＧ３のトップと接続された信号配線の一例である。ローカル配線１４１は、ビアを介して、Ｙ方向に延びるＭ１配線１５３と接続されている。Ｍ１配線１５３は、平面視でゲート配線１３５と重なりを有する範囲まで延びており、ビアおよびローカル配線を介して、ゲート配線１３５と接続されている。すなわち、トランジスタＰＧ１，ＰＤ１，ＰＵ１，ＰＧ３のトップと、トランジスタＰＤ２，ＰＵ２のゲートとが、ローカル配線１４１、Ｍ１配線１５３、および、ゲート配線１３５を介して接続されている。ローカル配線１４１、Ｍ１配線１５３、および、ゲート配線１３５が、記憶ノードＡに対応する。
　電源電圧ＶＳＳを供給するＭ１配線１５１，および、電源電圧ＶＤＤを供給するＭ１配線１５２は、Ｙ方向に延びている。Ｍ１配線１５１は、ビアおよびローカル配線を介して、ボトム領域１１２と接続されている。すなわち、トランジスタＰＤ１のボトムは、Ｍ１配線１５１からボトム領域１１２を介して、電源電圧ＶＳＳが供給されている。またＭ１配線１５１は、ビアおよびローカル配線を介して、トランジスタＰＤ２のトップと接続されている。すなわち、トランジスタＰＤ２のトップは、Ｍ１配線１５１から電源電圧ＶＳＳが供給されている。Ｍ１配線１５２は、ビアおよびローカル配線を介して、ボトム領域１１３と接続されている。すなわち、トランジスタＰＵ１のボトムは、Ｍ１配線１５２からボトム領域１１３を介して、電源電圧ＶＤＤが供給されている。またＭ１配線１５２は、ビアおよびローカル配線を介して、トランジスタＰＵ２のトップと接続されている。すなわち、トランジスタＰＵ２のトップは、Ｍ１配線１５２から電源電圧ＶＤＤが供給されている。
　第１ワード線ＷＬ１であるＭ２配線１６１、および、第２ワード線ＷＬ２であるＭ２配線１６２は、Ｘ方向に延びている。Ｍ２配線１６１は、Ｙ方向に延びるＭ１配線１５６、ローカル配線、および、ビアを介して、ゲート配線１３１，１３４と接続されている。すなわち、トランジスタＰＧ１，ＰＧ２のゲートは、Ｍ１配線１５６を介して、Ｍ２配線１６１すなわち第１ワード線ＷＬ１に接続されている。Ｍ２配線１６２は、Ｙ方向に延びるＭ１配線１５７、ローカル配線、および、ビアを介して、ゲート配線１３３，１３６と接続されている。すなわち、トランジスタＰＧ３，ＰＧ４のゲートは、Ｍ１配線１５７を介して、Ｍ２配線１６２すなわち第２ワード線ＷＬ２に接続されている。
　第１ビット線ＢＬ１であるＭ３配線１７１、第１反転ビット線／ＢＬ１であるＭ３配線１７２、第２ビット線ＢＬ２であるＭ３配線１７３、および、第２反転ビット線／ＢＬ２であるＭ３配線１７４は、Ｙ方向に延びている。Ｍ３配線１７１は、Ｍ２配線、Ｍ１配線、ローカル配線、および、ビアを介して、ボトム領域１１１と接続されている。すなわち、トランジスタＰＧ１のボトムが、ボトム領域１１１を介して、Ｍ３配線１７１すなわち第１ビット線ＢＬ１に接続されている。Ｍ３配線１７２は、Ｘ方向に延びるＭ２配線１６３、Ｙ方向に延びるＭ１配線１５４、ローカル配線、および、ビアを介して、トランジスタＰＧ２のトップと接続されている。すなわち、トランジスタＰＧ２のトップが、Ｍ１配線１５４およびＭ２配線１６３を介して、Ｍ３配線１７２すなわち第１反転ビット線／ＢＬ１に接続されている。Ｍ３配線１７３は、Ｍ２配線、Ｍ１配線、ローカル配線、および、ビアを介して、ボトム領域１１４と接続されている。すなわち、トランジスタＰＧ３のボトムが、ボトム領域１１４を介して、Ｍ３配線１７３すなわち第２ビット線ＢＬ２に接続されている。Ｍ３配線１７４は、Ｘ方向に延びるＭ２配線１６４、Ｙ方向に延びるＭ１配線１５５、ローカル配線、および、ビアを介して、トランジスタＰＧ４のトップと接続されている。すなわち、トランジスタＰＧ４のトップが、Ｍ１配線１５５およびＭ２配線１６４を介して、Ｍ３配線１７４すなわち第２反転ビット線／ＢＬ２に接続されている。
　本実施形態に係るＳＲＡＭメモリセルでは、記憶ノードＡには、トランジスタＰＤ１，ＰＵ１，ＰＧ１，ＰＧ３のトップが接続されている。一方、記憶ノードＢには、トランジスタＰＤ２，ＰＵ２，ＰＧ２，ＰＧ４のボトムが接続されている。このため、記憶ノードＡと記憶ノードＢとが同一層において隣接する部分が、従来の構成よりも少ない。したがって、記憶ノードＡ，Ｂ間の寄生容量を小さく抑制することができる。
　図１３は本実施形態におけるタップセルのレイアウト構成例である。第１実施形態で述べたとおり、タップセルの機能は、基板またはウェルに電源電位を供給することである。これに加えて本実施形態では、第１実施形態と同様に、タップセルは、ビット線対の位置を入れ替える構成を有している。上述したレイアウト構造のＳＲＡＭメモリセルは、図１３のタップセルの図面下側に配置されており、図１３のタップセルの図面上側には、第１ビット線ＢＬ１と第１反転ビット線／ＢＬ１の位置が入れ替えられ、第２ビット線ＢＬ２と第２反転ビット線／ＢＬ２の位置が入れ替えられたＳＲＡＭメモリセルが配置されている。
　図１３において、電源電圧ＶＳＳを供給するＭ２配線１６５、および電源電圧ＶＤＤを供給するＭ２配線１６６が、Ｘ方向に延びている。Ｍ２配線１６５は、Ｍ１配線１５６ａおよびボトム領域１１８を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳを供給する。Ｍ２配線１６６は、ボトム領域１１９を介して、Ｎウェルに電源電圧ＶＤＤを供給する。すなわち、基板またはウェルへの電源電圧は、メモリセルの電源電圧とは分離して供給される。なお、例えばＭ１配線１５１とＭ２配線１６５とを接続し、Ｍ１配線１５２とＭ２配線１６６とを接続して、基板またはウェルへの電源電圧とメモリセルの電源電圧とを、分離せずに供給してもかまわない。
　第１ビット線ＢＬ１であるＭ３配線１７１は、Ｍ２配線１６８ａを経由して、Ｍ３配線１７１Ａと接続されている。第１反転ビット線／ＢＬ１であるＭ３配線１７２は、Ｍ２配線１６９ａ、Ｍ１配線１５７ａ、Ｍ２配線１６７ａを経由して、Ｍ３配線１７２Ａと接続されている。第２ビット線ＢＬ２であるＭ３配線１７３は、Ｍ２配線１６８ｂを経由して、Ｍ３配線１７３Ａと接続されている。第２反転ビット線／ＢＬ２であるＭ３配線１７４は、Ｍ２配線１６９ｂ、Ｍ１配線１５７ｂ、Ｍ２配線１６７ｂを経由して、Ｍ３配線１７４Ａと接続されている。このような構成によって、タップセルの上側と下側において、ビット線対の位置を入れ替えることができる。これにより、メモリブロック全体において、ビット線対の負荷を均等にすることができる。
　（他の実施形態）
　（その１）
　上述したレイアウト構造の例では、ＶＮＷの平面形状は円形であるものとしたが、ＶＮＷの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。例えば長円形の場合、単位面積当たりのＶＮＷの面積が大きくなるので、トランジスタに電流をより多く流すことができ、半導体集積回路装置の高速化が実現できる。
　また、ＶＮＷの平面形状が、長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。
　また、ＳＲＡＭメモリセルにおいて、全てのＶＮＷを同一形状にする必要はなく、異なる平面形状を有するＶＮＷが混在していてもかまわない。例えば、円形のＶＮＷと長円形のＶＮＷとが混在していてもかまわない。
　また、上述の実施形態では、１個のトランジスタは１個のＶＮＷからなるものとしたが、１個のトランジスタを複数のＶＮＷによって構成してもかまわない。
　（その２）
　上述の実施形態では、タップセルが、ビット線対の位置を入れ替える構成を有しているものとした。これに代えて、タップセルとは別個に、ビット線対の位置を入れ替える構成を、回路ブロックに設けてもかまわない。
　また、例えばビット線対における負荷の相違が許容範囲内である場合には、ビット線対の位置の入れ替えを行わなくてもよい。
　（その３）
　上述の実施形態において、Ｍ２配線層およびＭ３配線層の空いているグリッドに、電源配線を配置してもよい。この場合、配置した電源配線をその上下の配線層における電源配線と接続することによって、電源強化が実現できる。
　本開示では、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルについて、記憶ノード間の寄生容量を抑制することができるので、例えば半導体チップの性能向上に有用である。
ＰＵ１　第１トランジスタ
ＰＤ１　第２トランジスタ
ＰＵ２　第３トランジスタ
ＰＤ２　第４トランジスタ
ＰＧ１　第５トランジスタ
ＰＧ２　第６トランジスタ
ＰＧ３　第７トランジスタ
ＰＧ４　第８トランジスタ
Ａ　第１記憶ノード
Ｂ　第２記憶ノード
１４　第１ボトム領域
１５　第２ボトム領域
２１　ボトム領域間接続配線
４１　ローカル配線（信号配線）
１１５　第１ボトム領域
１１６　第２ボトム領域
１１７　第３ボトム領域
１２１　第１ボトム領域間接続配線
１２２　第２ボトム領域間接続配線
１４１　ローカル配線（信号配線）

Claims (11)

  1. 　ＳＲＡＭ（Static Random Access Memory）メモリセルを備えた半導体集積回路装置であって、
    　前記ＳＲＡＭメモリセルは、
    　第１記憶ノードと、
    　第２記憶ノードと、
    　高電圧側電源線と前記第１記憶ノードとの間に設けられた第１導電型の第１トランジスタと、
    　低電圧側電源線と前記第１記憶ノードとの間に設けられた第２導電型の第２トランジスタと、
    　前記高電圧側電源線と前記第２記憶ノードとの間に設けられた前記第１導電型の第３トランジスタと、
    　前記低電圧側電源線と前記第２記憶ノードとの間に設けられた前記第２導電型の第４トランジスタと、
    　ビット線と前記第１記憶ノードとの間に設けられ、ゲートがワード線と接続された前記第２導電型の第５トランジスタと、
    　反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記ワード線と接続された前記第２導電型の第６トランジスタとを備え、
    　前記第１および第２トランジスタのゲートは、互いに接続されており、かつ、前記第２記憶ノードと接続されており、
    　前記第３および第４トランジスタのゲートは、互いに接続されており、かつ、前記第１記憶ノードと接続されており、
    　前記第１～第６トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴであり、
    　前記第１、第２および第５トランジスタのトップ電極が、前記第１記憶ノードと接続されている一方、前記第３、第４および第６トランジスタのボトム電極が、前記第２記憶ノードと接続されている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１、第２および第５トランジスタは、第１方向に並べて配置されており、
    　前記第３、第４および第６トランジスタは、前記第１方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
  3. 　請求項２記載の半導体集積回路装置において、
    　前記第１および第３トランジスタは、前記第１方向と垂直をなす第２方向に並べて配置されており、
    　前記第２および第４トランジスタは、前記第２方向に並べて配置されており、
    　前記第５および第６トランジスタは、前記第２方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記ＳＲＡＭメモリセルは、
    　第１方向に延びており、前記第１、第２および第５トランジスタのトップ電極と接続された信号配線を備える
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記ＳＲＡＭメモリセルは、
    　前記第３および第６トランジスタのボトム電極と接続された第１ボトム領域と、
    　前記第４トランジスタのボトム電極と接続された第２ボトム領域と、
    　前記第１および第２ボトム領域を接続するボトム領域間配線とを備えている
    ことを特徴とする半導体集積回路装置。
  6. 　ＳＲＡＭ（Static Random Access Memory）メモリセルを備えた半導体集積回路装置であって、
    　前記ＳＲＡＭメモリセルは、
    　第１記憶ノードと、
    　第２記憶ノードと、
    　高電圧側電源線と前記第１記憶ノードとの間に設けられた第１導電型の第１トランジスタと、
    　低電圧側電源線と前記第１記憶ノードとの間に設けられた第２導電型の第２トランジスタと、
    　前記高電圧側電源線と前記第２記憶ノードとの間に設けられた前記第１導電型の第３トランジスタと、
    　前記低電圧側電源線と前記第２記憶ノードとの間に設けられた前記第２導電型の第４トランジスタと、
    　第１ビット線と前記第１記憶ノードとの間に設けられ、ゲートが第１ワード線と接続された前記第２導電型の第５トランジスタと、
    　第１反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記第１ワード線と接続された前記第２導電型の第６トランジスタと、
    　第２ビット線と前記第１記憶ノードとの間に設けられ、ゲートが第２ワード線と接続された前記第２導電型の第７トランジスタと、
    　第２反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記第２ワード線と接続された前記第２導電型の第８トランジスタとを備え、
    　前記第１および第２トランジスタのゲートは、互いに接続されており、かつ、前記第２記憶ノードと接続されており、
    　前記第３および第４トランジスタのゲートは、互いに接続されており、かつ、前記第１記憶ノードと接続されており、
    　前記第１～第８トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴであり、
    　前記第１、第２、第５および第７トランジスタのトップ電極が、前記第１記憶ノードと接続されている一方、前記第３、第４、第６および第８トランジスタのボトム電極が、前記第２記憶ノードと接続されている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記第１、第２、第５および第７トランジスタは、第１方向に並べて配置されており、
    　前記第３、第４、第６および第８トランジスタは、前記第１方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
  8. 　請求項７記載の半導体集積回路装置において、
    　前記第１および第３トランジスタは、前記第１方向と垂直をなす第２方向に並べて配置されており、
    　前記第２および第４トランジスタは、前記第２方向に並べて配置されており、
    　前記第５および第６トランジスタは、前記第２方向に並べて配置されており、
    　前記第７および第８トランジスタは、前記第２方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
  9. 　請求項６記載の半導体集積回路装置において、
    　前記ＳＲＡＭメモリセルは、
    　第１方向に延びており、前記第１、第２、第５および第７トランジスタのトップ電極と接続された信号配線を備える
    ことを特徴とする半導体集積回路装置。
  10. 　請求項６記載の半導体集積回路装置において、
    　前記ＳＲＡＭメモリセルは、
    　前記第３および第６トランジスタのボトム電極と接続された第１ボトム領域と、
    　前記第４トランジスタのボトム電極と接続された第２ボトム領域と、
    　前記第８トランジスタのボトム電極と接続された第３ボトム領域と、
    　前記第１および第２ボトム領域を接続する第１ボトム領域間配線と、
    　前記第２および第３ボトム領域を接続する第２ボトム領域間配線とを備えている
    ことを特徴とする半導体集積回路装置。
  11. 　ＳＲＡＭ（Static Random Access Memory）メモリセルを備えた半導体集積回路装置であって、
    　前記ＳＲＡＭメモリセルは、
    　第１記憶ノードと、
    　第２記憶ノードと、
    　高電圧側電源線と前記第１記憶ノードとの間に設けられた第１導電型の第１トランジスタと、
    　低電圧側電源線と前記第１記憶ノードとの間に設けられた第２導電型の第２トランジスタと、
    　前記高電圧側電源線と前記第２記憶ノードとの間に設けられた前記第１導電型の第３トランジスタと、
    　前記低電圧側電源線と前記第２記憶ノードとの間に設けられた前記第２導電型の第４トランジスタと、
    　ビット線と前記第１記憶ノードとの間に設けられ、ゲートがワード線と接続された前記第２導電型の第５トランジスタと、
    　反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記ワード線と接続された前記第２導電型の第６トランジスタとを備え、
    　前記第１および第２トランジスタのゲートは、互いに接続されており、かつ、前記第２記憶ノードと接続されており、
    　前記第３および第４トランジスタのゲートは、互いに接続されており、かつ、前記第１記憶ノードと接続されており、
    　前記第１～第６トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴであり、
    　前記第１、第２および第５トランジスタは、第１方向に並べて配置されており、
    　前記第３、第４および第６トランジスタは、前記第１方向に並べて配置されており、
    　前記第１および第３トランジスタは、前記第１方向と垂直をなす第２方向に並べて配置されており、
    　前記第２および第４トランジスタは、前記第２方向に並べて配置されており、
    　前記第５および第６トランジスタは、前記第２方向に並べて配置されている
    ことを特徴とする半導体集積回路装置。
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