JP7350371B2 - 柱状半導体装置と、その製造方法 - Google Patents

柱状半導体装置と、その製造方法 Download PDF

Info

Publication number
JP7350371B2
JP7350371B2 JP2021553959A JP2021553959A JP7350371B2 JP 7350371 B2 JP7350371 B2 JP 7350371B2 JP 2021553959 A JP2021553959 A JP 2021553959A JP 2021553959 A JP2021553959 A JP 2021553959A JP 7350371 B2 JP7350371 B2 JP 7350371B2
Authority
JP
Japan
Prior art keywords
semiconductor pillar
layer
pillar
semiconductor
sgt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021553959A
Other languages
English (en)
Other versions
JPWO2021084652A1 (ja
JPWO2021084652A5 (ja
Inventor
富士雄 舛岡
望 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Publication of JPWO2021084652A1 publication Critical patent/JPWO2021084652A1/ja
Publication of JPWO2021084652A5 publication Critical patent/JPWO2021084652A5/ja
Application granted granted Critical
Publication of JP7350371B2 publication Critical patent/JP7350371B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、柱状半導体装置と、その製造方法に関する。
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図５に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）のＳｉ柱２１５（以下、シリコン半導体柱を「Ｓｉ柱」と称す。）の上下の位置に、一方がソースとして機能するときに、他方がドレインとして機能するＮ+領域２１６ａ、２１６ｂが形成されている。Ｓｉ柱２１５のソース、ドレインＮ+領域２１６ａ、２１６ｂの間の領域がチャネル領域２１７となる。このチャネル領域２１７を囲むようにゲート絶縁層２１８が形成され、ゲート絶縁層２１８を囲むようにゲート導体層２１９が形成されている。ＳＧＴでは、ソース、ドレインＮ+領域２１６ａ、２１６ｂ、チャネル領域２１７、ゲート絶縁層２１８、ゲート導体層２１９が、単一のＳｉ柱２１５に形成されている。このため、ＳＧＴの表面の占有面積は、見かけ上、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+領域の占有面積に相当するものになる。そのため、ＳＧＴを有する回路チップでは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化を実現することが可能である。
図６に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２を参照）。
このＣＭＯＳインバータ回路では、絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。ＰチャネルＳＧＴのドレインＰ+領域１２２が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ+領域１２３が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ２の下部を囲むように形成されている。ＰチャネルＳＧＴのソースＰ+領域１２４がＳｉ柱ＳＰ１の頂部に形成され、ＮチャネルＳＧＴのソースＮ+領域１２５がＳｉ柱ＳＰ２の頂部に形成されている。Ｓｉ柱ＳＰ１、ＳＰ２を囲み、Ｐ+領域１２２及びＮ+領域１２３の上表面上に延びるように、ゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むように、ＰチャネルＳＧＴのゲート導体層１２７ａと、ＮチャネルＳＧＴのゲート導体層１２７ｂと、が形成されている。これらゲート導体層１２７ａ、１２７ｂを囲むように、絶縁層であるサイドウォール窒化膜１２８ａ、１２８ｂが形成されている。これと同様に、Ｓｉ柱ＳＰ１、ＳＰ２の頂部のＰ+領域、Ｎ+領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜１２８ｃ、１２８ｄが形成されている。ＰチャネルＳＧＴのドレインＰ+領域１２２とＮチャネルＳＧＴのドレインＮ+領域１２３とはシリサイド層１２９ｂを介して接続されている。ＰチャネルＳＧＴのソースＰ+領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのソースＮ+領域１２５上にシリサイド層１２９ｃが形成されている。さらに、ゲート導体層１２７ａ、１２７ｂの頂部にシリサイド層１２９ｄ、１２９ｅが形成されている。Ｓｉ柱ＳＰ１のＰ+領域１２２、１２４間にあるｉ層１３０ａがＰチャネルＳＧＴのチャネルとして機能し、Ｓｉ柱ＳＰ２のＮ+領域１２３、１２５間のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとして機能する。絶縁層基板１２０、ｉ層１２１及びＳｉ柱ＳＰ１、ＳＰ２を覆うように、ＳｉＯ2層１３１が形成されている。コンタクトホール１３２ａを介して、電源配線金属層Ｖｄと、Ｐ+領域１２４及びシリサイド層１２９ａと、が接続されている。コンタクトホール１３２ｂを介して、出力配線金属層Ｖｏと、Ｐ+領域１２２、Ｎ+領域１２３、シリサイド層１２９ｂと、が接続されている。さらに、コンタクトホール１３２ｃを介して、グランド配線金属層Ｖｓと、Ｎ+領域１２５及びシリサイド層１２９ｃと、が接続されている。ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂとは、互いに接続された状態で入力配線金属層（図示せず）に繋がっている。これによりＳＧＴを用いたＣＭＯＳインバータ回路が形成される。
図６に示すＳＧＴを有するＣＭＯＳインバータ回路においても、更なる回路の高密度化と高性能化が求められている。本回路において、更なる回路の高密度化と高性能化に対して、下記のような問題がある。コンタクトホール１３２ｂはＳｉ柱ＳＰ１とＳｉ柱ＳＰ２の間に形成されている。Ｓｉ柱ＳＰ１、ＳＰ２とコンタクトホール１３２ｂは、別々のリソグラフィ工程と、エッチング工程により形成される。これにより、コンタクトホール１３２ｂの位置が、リソグラフィ工程のマスク合わせズレにより、Ｓｉ柱ＳＰ１、ＳＰ２のいずれかに、近づいて形成される。このマスク合わせズレが、一方に大きくずれると、ゲート導体層１２７ａ、１２７ｂのいずれかと、出力配線金属層Ｖｏとの電気的短絡不良が生じる。このため、この電気的短絡が生じないように、Ｓｉ柱ＳＰ１、ＳＰ２とコンタクトホール１３２ｂとの距離を、広げる必要がある。これは、更なる回路の高密度化に対する阻害要因になる。
ＳＧＴを用いた回路の高集積化が求められている。
特開平２－１８８９６６号公報 米国特許出願公開第２０１０／０２１９４８３号明細書
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
柱状半導体装置の高密度化の実現が求められている。
本発明の観点に係る、ＳＧＴ柱状半導体装置は、基板上に、垂直方向に立つ、第１の半導体柱と第２の半導体柱と、
前記第１の半導体柱の底部に、及び／または底部側面に接続するドレインまたはソースとなる第１の不純物層と、前記第２の半導体柱の底部に、及び／または底部側面に接続するソースまたはドレインとなる第２の不純物層と、
前記第１の半導体柱の上部内部に、及び／または上部を囲んであるドレインまたはソースとなる第３の不純物層と、前記第２の半導体柱の上部内部に、及び／または上部を囲んであるソースまたはドレインとなる第４の不純物層と、
前記第１の半導体柱と、前記第２の半導体柱と、を囲んだ第１のゲート絶縁層と、
前記第１の半導体柱外周の前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、前記第２の半導体柱外周の前記第１のゲート絶縁層を囲んだ第２のゲート導体層と、
平面視において、前記第１の不純物層と、前記第２の不純物層と、の間に位置し、且つ垂直方向に立ち、少なくとも中央部に導体層を有する第１のコンタクト柱と、を有し、
前記第１のゲート絶縁層が、前記第１のコンタクト柱まで伸延して繋がり、且つ前記第１のコンタクト柱の側面を囲んでいる、
ことを特徴にする。
前記第１のコンタクト柱の底部の、垂直方向における位置が、前記第１の半導体柱と、前記第２の半導体柱と、の底部位置より下にあることが好ましい。
平面視において、前記第１の半導体柱と、前記第２の半導体柱と、に接する平行した２つの仮想の接線が、前記第１のコンタクト柱とも接していることが好ましい。
前記第１のゲート絶縁層が、前記第１の半導体柱と、前記第２の半導体柱と、の外周部で異なる材料であり、前記第１のコンタクト柱の外周部には、前記第１の半導体柱と、前記第２の半導体柱と、のいずれかの前記第１のゲート絶縁層が、繋がっていることが好ましい。
前記コンタクト柱の外周部に、平面視において、金属、合金、または絶縁層の単層、または複数層よりなる第１の材料層を設けることができる。
さらに、
平面視で、前記第１の半導体柱の中点と、前記第２の半導体柱の中点を結ぶ第１の線上に、前記第１のコンタクト柱の中点があることがあり、前記第１のコンタクト柱の反対側で前記第２の半導体柱に隣接して、前記第１の線上に中点を有する、第３の半導体柱があり、
前記第１のゲート絶縁層が、前記第２の半導体柱から伸延して、前記第３の半導体柱の側面を囲み、
前記第２のゲート導体層が、前記第２の半導体柱から伸延して、前記第３の半導体柱の外周部側面を囲み、
前記第２のゲート導体層が、前記第２の半導体柱と、前記第３の半導体柱と、の前記第１のゲート絶縁層の側面全体で接触している、ものとすることができる。
さらに、
前記第２の半導体柱の反対側で前記第３の半導体柱に隣接して、前記第１の線上に中点を有する、第４の半導体柱があり、
前記第１のゲート絶縁層が、前記第２の半導体柱と、前記第３の半導体柱と、から伸延して、前記第４の半導体柱側面を囲み、
前記第２のゲート導体層が、前記第２の半導体柱と、前記第３の半導体柱から伸延して、前記第４の半導体柱の外周部側面を囲み、
前記第２のゲート導体層が、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱の前記第１のゲート絶縁層の側面全体で接触している、ものとすることができる。
前記第１の半導体柱は選択用ＳＧＴを含み、
前記第２の半導体柱は負荷用ＳＧＴを含み、
前記第３の半導体柱は駆動用ＳＧＴを含み、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、を有してＳＲＡＭセルを構成することができる。
前記第１の半導体柱は選択用ＳＧＴを含み、
前記第２の半導体柱は負荷用ＳＧＴを含み、
前記第３の半導体柱は駆動用ＳＧＴを含み、
前記第４の半導体柱は駆動用ＳＧＴを含み、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、を有してＳＲＡＭセルを構成することができる。
さらに、
前記第１半導体柱と、前記第２の半導体柱と、前記第１のコンタクト柱と、が平面視において、１つの方向に伸延した矩形形状を有し、且つ平面視において、互いに平行して配置することができる。
ＳＧＴ柱状半導体装置の製造方法であって、
基板上に、第１の半導体柱と、第５の半導体柱と、第２の半導体柱とを、平面視でそれぞれの中点が第１の線上にあるように形成する工程と、
前記第１の半導体柱の底部に繋げてソースまたはドレインになる第１の不純物層を形成し、前記第２の半導体柱の底部に繋げてドレインまたはソースになる第２の不純物層を形成する工程と、
前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱を囲み、且つ繋がった第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層の外側に、前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱を囲み、且つ繋がった第１の導体層を形成する工程と、
前記第５の半導体柱をエッチングして、第１の空孔を形成する工程と、
前記第１の空孔内に、少なくとも中心部が導体である第１のコンタクト柱を形成する工程と、
前記第１の導体層をエッチングして、前記第１のコンタクト柱の外周部を囲む前記第１の導体層を除去し、且つ前記第１の半導体柱を囲む前記第１の導体層よりなる第１のゲート導体層と、前記第２の半導体柱を囲む前記第１の導体層よりなる第２のゲート導体層とを形成する工程と、
前記第１のゲート導体層と、前記第１のコンタクト柱を囲む前記第１のゲート絶縁層と、前記第２のゲート導体層の外周部に第１の絶縁層を形成する工程と、を有し、
前記第１のコンタクト柱が、前記第１の不純物層と、前記第２の不純物層とに電気的に接続して、この接続が垂直方向へ伸延している、
ことを特徴とする。
前記方法において、前記第１の空孔の底部の位置が、前記第１の半導体柱と、前記第２の半導体柱と、の底部位置より、垂直方向において下方になるように形成することが望ましい。
前記方法において、さらに、
第１の空孔を形成した後、前記空孔の側面に、金属、合金、または絶縁層の単層、または複数層よりなる第１の材料層を形成する工程と、
平面視において、前記第１材料層の内側に第２の導体層を形成する工程、を有し、
前記第１の材料層と、前記第２の導体層とが、前記第１のコンタクト柱であることが好ましい。
前記方法において、さらに、平面視において、前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱と、を前記第１の線と直交する方向に伸延した矩形形状に形成する工程、を有することができる。
前記方法において、
前記第１の線と直交する方向に伸延する、前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱を形成する前、
前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱を形成するためのエッチングマスク材料層の内、前記第５の半導体柱を形成するための第１のエッチングマスク層の平面視における上下のいずれかの一部領域を除去する工程、を有することができる。
前記方法において、
前記第１のコンタクト柱の反対側で前記第２の半導体柱に隣接して、平面視で前記第１の半導体柱の中点と前記第５の半導体柱との中点を結ぶ前記第１の線上に、中点を有する第３の半導体柱を形成する工程と、
前記第１のゲート絶縁層を、前記第２の半導体柱から伸延して、前記第３の半導体柱の側面を囲む工程と、
前記第２のゲート導体層を、前記第２の半導体柱と、前記第３の半導体柱と、の前記第１のゲート絶縁層の側面全体で接触させて形成する工程、を有することができる。
前記方法において、
前記第２の半導体柱の反対側で前記第３の半導体柱に隣接して、前記第１の線上に、第４の半導体柱を形成する工程と、
前記第１のゲート絶縁層を、前記第３の半導体柱から伸延して、前記第４の半導体柱の側面を囲む工程と、
前記第２のゲート導体層を、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、の前記第１のゲート絶縁層の側面全体で接触させて形成する工程、を有することができる。
前記方法において、
前記第１の半導体柱に選択用ＳＧＴを形成し、
前記第２の半導体柱に負荷用ＳＧＴを形成し、
前記第３の半導体柱に駆動用ＳＧＴを形成する工程を、有し、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、がＳＲＡＭセルの一部を構成することができる。
さらに、
前記第１の半導体柱に選択用ＳＧＴを形成し、
前記第２の半導体柱に負荷用ＳＧＴを形成し、
前記第３の半導体柱に駆動用ＳＧＴを形成し、
前記第４の半導体柱に駆動用ＳＧＴを形成する工程を、有し、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、がＳＲＡＭセルの一部を構成することができる。
本発明によれば、高密度の柱状半導体装置が実現する。
第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。 従来例のＳＧＴを用いたインバータ回路を示す模式構造図である。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ～図１Ｚを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図、（ｄ）はＹ１－Ｙ１’線に沿う断面構造図である。
図１Ａに示すように、Ｐ型半導体層（以下「Ｐ層」ともいう。）基板１上にＮ型半導体層（以下「Ｎ層」ともいう。）２をエピタキシャル結晶成長法により形成する。そして、Ｎ層２の表層にＮ+層３とＰ+層４、５をイオン注入法により形成する。そして、ｉ層（真性型Ｓｉ層）６を形成する。なお、ｉ層６はドナーまたはアクセプタ不純物を少量含むＮ型、またはＰ型のＳｉで形成されてもよい。そして、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層が積層したマスク材料層７を形成する。そして、窒化シリコン（ＳｉＮ）層８を堆積する。そして、ＳｉＯ2層からなるマスク材料層９を堆積する。そして、ＳｉＮ層からなる上部マスク材料層１０を堆積する。なお、本実施形態でシリコン（Ｓｉ）層とされた部分には、シリコン（Ｓｉ）以外の半導体材料を用いることもできる。他の実施形態でも同様である。
次にリソグラフィ法により形成した平面視においてＹ方向に伸延した帯状レジスト層（図示せず）をマスクにして、上部マスク材料層１０をエッチングする。これにより、平面視においてＹ方向に伸延した上部帯状マスク材料層（図示せず）を形成する。なお、この上部帯状マスク材料層を等方性エッチングすることにより、上部帯状マスク材料層の幅を、レジスト層の幅より細くなるように形成する。これにより、リソグラフィ法で形成できる最小のレジスト層の幅より小さい幅を持つ上部帯状マスク材料層が形成できる。そして、図１Ｂに示すように、上部帯状マスク材料層をエッチングマスクにして、マスク材料層９と、ＳｉＮ層８を、例えばＲＩＥ（Reactive Ion Etching）により、エッチングして帯状マスク材料層９ａ、帯状ＳｉＮ層８ａを形成する。等方エッチングにより形成した上部帯状マスク材料層の断面は底部の幅が、頂部の幅より大きい台形状になるのに対して、帯状マスク材料層９ａの断面はＲＩＥによりエッチングされるので、矩形状になる。そして、上部帯状マスク材料層を除去する。なお、この上部帯状マスク材料層は、ＳｉＮ層８のエッチング後も残存させていてもよい。
次に、全体に、ＡＬＤ（Atomic Layered Deposition）法によりＳｉＧｅ層（図示せず）と、ＳｉＯ2層（図示せず）と、をマスク材料層７、帯状ＳｉＮ層８ａ、帯状マスク材料層９ａを覆って形成する。この場合、ＳｉＧｅ層の断面は頂部で丸み部分を生じる。この丸み部分は帯状マスク材料層９ａより上部になるように形成するのが望ましい。 次に、全体を、例えばフローＣＶＤ（Flow Chemical Vapor Deposition）法によるＳｉＯ2層（図示せず）で覆い、そして、図１Ｃに示すように、ＣＭＰ(Chemical Mechanical Polishing)により、上表面位置が帯状マスク材料層９ａ上表面位置になるように研磨して、ＳｉＯ2層１３、ＳｉＧｅ層１２ａ、１２ｂを形成する。この場合、ＳｉＧｅ層１２ａ、１２ｂの頂部側面は垂直であることが望ましい。このためには、全体を覆ったＳｉＯ2層と、ＳｉＧｅ層の研磨を、ＳｉＧｅ層１２ａ、１２ｂ頂部の丸み部分が生じないようにおこなうことが望ましい。
次に、ＳｉＯ2層１３、帯状マスク材料層９ａをマスクにして、ＳｉＧｅ層１２ａ、１２ｂの頂部をエッチングして凹部（図示せず）を形成する。このエッチングは、凹部の底部位置が、マスク材料層９ａの下部位置にあるように行う。次に、全体にＳｉＮ層（図示せず）を被覆する。そして、全体をＣＭＰ法により、上表面位置がマスク材料層９ａ上表面位置になるようにＳｉＮ層を研磨する。そして、ＳｉＯ2層１３を除去する。これにより、図１Ｄに示すように、帯状マスク材料層９ａの両側に、平面視においてＳｉＧｅ層１２ａ、１２ｂの頂部形状と同じ形状を有するＳｉＮ層（帯状マスク材料層）１５ａ、１５ｂが形成される。
次に、図１Ｅに示すように、帯状マスク材料層９ａ、１５ａ、１５ｂをマスクにして、ＳｉＧｅ層１２ａ、１２ｂをエッチングして、帯状ＳｉＧｅ層１２ａａ、１２ａｂを形成する。この場合、平面視において、帯状ＳｉＧｅ層１２ａａと、帯状ＳｉＧｅ層１２ａｂとの幅は同じになる。
そして、帯状マスク材料層１５ａ、１５ｂと、帯状ＳｉＧｅ層１２ａａ、１２ａｂを形成したのと、同様の方法を用いて、図１Ｆに示すように、帯状ＳｉＧｅ層１２ａａの左側面（（ｂ）において。以下同様）に接した帯状ＳｉＮ層１６ａ、帯状ＳｉＧｅ層１２ａｂの右側面に接した帯状ＳｉＮ層１６ｂと、帯状マスク材料層１５ａの左側面に接した帯状マスク材料層１７ａ、帯状マスク材料層１５ｂの右側面に接した帯状マスク材料層１７ｂと、を形成する。
そして、帯状マスク材料層１５ａ、１５ｂと、帯状ＳｉＧｅ層１２ａａ、１２ａｂを形成したのと、同様の方法を用いて、図１Ｇに示すように、帯状ＳｉＮ層１６ａの左側面（（ｂ）において。以下同様）に接した帯状ＳｉＧｅ層１８ａ、帯状ＳｉＮ層１６ｂの右側面に接した帯状ＳｉＧｅ層１８ｂと、帯状マスク材料層１７ａの左側面に接した帯状マスク材料層１９ａ、帯状マスク材料層１７ｂの右側面に接した帯状マスク材料層１９ｂと、を形成する。
そして、帯状マスク材料層１７ａ、１７ｂと、帯状ＳｉＮ層１６ａ、１６ｂを形成したのと、同様の方法を用いて、図１Ｈに示すように、帯状ＳｉＧｅ層１８ａの左側面（（ｂ）において。以下同様）に接した帯状ＳｉＮ層２０ａ、帯状ＳｉＧｅ層１８ｂの右側面に接した帯状ＳｉＮ層２０ｂと、帯状マスク材料層１９ａの左側面に接した帯状マスク材料層２１ａ、帯状マスク材料層１９ｂの右側面に接した帯状マスク材料層２１ｂと、を形成する。
次に、帯状マスク材料層１５ａ、１５ｂ、１９ａ、１９ｂと、帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂをエッチングにより除去する。これにより、図１Ｉに示すように、マスク材料層７上に、帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂと、帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂ上の帯状マスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂが形成される。
次に、全体にＳｉＯ2層（図示せず）を被覆する。そして、図１Ｊに示すように、ＣＭＰ法により、ＳｉＯ2層の上表面位置が、帯状マスク材料層９ａの上表面位置になるように研磨して、ＳｉＯ2層２２を形成する。そして、全体にＳｉＮ層２４とＳｉＧｅ層（図示せず）と、マスク材料層（図示ぜす）を形成する。そして、リソグラフィ法と、ＲＩＥエッチング法により、Ｘ方向に伸延した帯状マスク材料層２６と、帯状ＳｉＧｅ層２５と、を形成する。
そして、帯状マスク材料層１５ａ、１５ｂと、帯状ＳｉＧｅ層１２ａａ、１２ａｂを形成したのと、同様の方法を用いて、図１Ｋに示すように、帯状ＳｉＧｅ層２５の両側側面に接した、帯状ＳｉＮ層２８ａ、２８ｂと、帯状マスク材料層２６の両側側面に接した帯状マスク材料層２７ａ、２７ｂと、を形成する。
次に、図１Ｌに示すように、帯状マスク材料層２６と、帯状ＳｉＧｅ層２５と、を除去して、ＳｉＮ層２４上に、平面視において、Ｘ方向に伸延した帯状ＳｉＮ層２８ａ、２８ｂと、帯状ＳｉＮ層２８ａ、２８ｂ上の帯状マスク材料層２７ａ、２７ｂと、を形成する。
次に、図１Ｍに示すように、帯状マスク材料層２７ａ、２７ｂ、帯状ＳｉＮ層２８ａ、２８ｂをマスクにしてＳｉＮ層２４、帯状マスク材料層９ａ、１７ａ、１７ｂ、２１ａ、２１ｂ、帯状ＳｉＮ層８ａ、１６ａ、１６ｂ、２０ａ、２０ｂと、ＳｉＯ2層２２と、をエッチングする。これにより、帯状マスク材料層２７ａ、帯状ＳｉＮ層２８ａの下に、帯状ＳｉＮ層２４ａと、平面視において、正方形状のマスク材料層２１ａａ、２１ａｂ、１７ａａ、１７ａｂ、９ａａと、正方形状マスク材料層２１ａａ、２１ａｂ、１７ａａ、１７ａｂ、９ａａの下に位置する正方形状ＳｉＮ層２０ａａ、２０ａｂ、１６ａａ、１６ａｂ、８ａａと、が形成される。同じく、帯状マスク材料層２７ｂ、帯状ＳｉＮ層２８ｂの下に、帯状ＳｉＮ層２４ｂと、平面視において、正方形状のマスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂと、正方形状マスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂの下に位置する正方形状ＳｉＮ層２０ｂａ（図示せず）、２０ｂｂ（図示せず）、１６ｂａ（図示せず）、１６ｂｂ（図示せず）、８ａｂと、が形成される。また、同時に、帯状ＳｉＮ層２４ａの下にあって正方形状マスク材料層２１ａａ、２１ａｂ、１７ａａ、１７ａｂ、９ａａ、正方形状ＳｉＮ層２０ａａ、２０ａｂ、１６ａａ、１６ａｂ、８ａａの間に、ＳｉＯ2層２２ａが形成される。同様に、帯状ＳｉＮ層２４ｂの下にあって正方形状マスク材料層２１ｂａ、２１ｂｂ、１７ｂａ、１７ｂｂ、９ａｂ、正方形状ＳｉＮ層２０ｂａ、２０ｂｂ、１６ｂａ、１６ｂｂ、８ａｂの間に、ＳｉＯ2層２２ｂ（図示せず）が形成される。
次に、帯状マスク材料層２７ａ、２７ｂ、帯状ＳｉＮ層２８ａ、２８ｂ、帯状ＳｉＮ層２４ａ、２４ｂ、ＳｉＯ2層２２ａ、２２ｂを除去する。これにより、マスク材料層７上に、平面視において正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、正方形状ＳｉＮ層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、が形成される。次に、正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、正方形状ＳｉＮ層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、をマスクにしてマスク材料層７をＲＩＥ法によりエッチングする。そして、正方形状マスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、正方形状ＳｉＮ層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂと、を除去する。これにより、ｉ層６上にマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ（図示せず）、７ｇ、７ｈ、７ｉ（図示せず）、７ｊ（図示せず）を形成する。例えば、マスク材料層７のＲＩＥエッチングの前に、正方形状のマスク材料層２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、９ａａ、９ａｂと、正方形状ＳｉＮ層２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ、１６ａａ、１６ａｂ、１６ｂａ、１６ｂｂ、８ａａ、８ａｂの片方、または両方を軽い等方性エッチングする。これにより、平面視における、マスク材料層７ａ～７ｊの形状を円形にする。次に、図１Ｎに示すように、マスク材料層７ａ～７ｊをマスクにして、ｉ層６をエッチングして、Ｎ+層３と、Ｐ+層４、５との上に、Ｓｉ柱６ａ（これは特許請求範囲の第１の半導体柱に対応する）、６ｂ（これは特許請求範囲の第５の半導体柱に対応する）、６ｃ（これは特許請求範囲の第２の半導体柱に対応する）、６ｄ（これは特許請求範囲の第３の半導体柱に対応する）、６ｅ（これは特許請求範囲の第４の半導体柱に対応する）、６ｆ、６ｇ、６ｈ、６ｉ、６ｊを形成する。なお、Ｓｉ柱６ｊも特許請求の範囲の第１の半導体柱に対応し、Ｓｉ柱６ｉも特許請求範囲の第５の半導体柱に対応し、Ｓｉ柱６ｈも特許請求の範囲の第２の半導体柱に対応することは明らかであるので、以下では特にこの点については記載しない。
次に、ＦＣＶＤ（Flowable Chemical Vapor Deposition）法でＳｉＯ2層（図示せず）を被覆し、その後にＣＭＰ法と、ＲＩＥ法により、表面位置がマスク材料層７ａ～７ｊの上部位置になるように研磨してＳｉＯ2層（図示せず）を形成する。次に、ＲＩＥ法によりＳｉＯ2層を、上面位置がマスク材料層７ａ～７ｊの底部位置までエッチングする。そして、図１Ｏに示すように、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ側面を囲んだマスク材料層３０ａと、マスク材料層７ｆ、７ｇ、７ｈ、７ｉ、７ｊ側面を囲んだマスク材料層３０ｂと、を形成する。そして、この平滑面上に、平面視においてＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅに繋がった、帯状マスク材料層３３ａと、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｉ、６ｊに繋がった、帯状マスク材料層３３ｂと、を形成する。次に、マスク材料層３０ａ、３０ｂ、７ａ～７ｊ、３３ａ、３３ｂをマスクにして、ＲＩＥにより、ＳｉＯ2層、Ｎ+層３、Ｐ+層４、５、Ｎ層２、Ｐ層基板１をエッチングする。これにより、マスク材料層３０ａ、帯状マスク材料層３３ａの下にＳｉＯ2層３１ａが形成される。同時に、マスク材料層３０ｂ、帯状マスク材料層３３ｂの下にＳｉＯ2層３１ｂが形成される。そして、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅの下部にあって、且つＰ層基板１上に、Ｎ層２ａと、Ｎ+層３ａ、３ｂ、Ｐ+層４ａが形成される。同様に、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｉ、６ｊの下部にあって、且つＰ層基板１上に、Ｎ層２ｂと、Ｎ+層３ｃ（図示せず）、３ｄ（図示せず）、Ｐ+層５ａが形成される。
次に、マスク材料層３０ａ、３０ｂ、３３ａ、３３ｂ、ＳｉＯ2層３１ａ、３１ｂを除去する。これにより、図１Ｐに示すように、繋がったＮ+層３ａ（これは特許請求範囲の第１の不純物層に対応する）、３ｂ、Ｐ+層４ａ（これは特許請求範囲の第２の不純物層に対応する）上にＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅが形成される。同じく、繋がったＮ + 層３ｃ、３ｄ、Ｐ+層５ａ上にＳｉ柱６ｆ、６ｇ、６ｈ、６ｉ、６ｊが形成される。
次に、図１Ｑに示すように、Ｎ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ2層３５を形成する。そして、ＡＬＤ法とＣＭＰ法により、ＳｉＯ2層３５と、Ｓｉ柱６ａ～６ｊと、マスク材料層７ａ～７ｊを覆って、ゲート絶縁層となるＨｆＯ2層３６（これは特許請求範囲の第１のゲート絶縁層に対応する）と、ゲート導体層となるＴｉＮ層３７を形成する。この場合、ＴｉＮ層３７（これは特許請求範囲の第１の導体層に対応する）は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ間の側面同士で接触していることが望ましい。同じく、ＴｉＮ層３７は、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｉ、６ｊ間の側面同士で接触していることが望ましい。そして、全体にマスク材料層３８を形成する。なお、ＴｉＮ層３７は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ間と、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｉ、６ｊ間と、の側面同士で接触する厚さだけ形成した後、その外周部を、例えばタングステン層（以下「Ｗ層」ともいう。）により形成してもよい。
次に、図１Ｒに示すように、リソグラフィ法により、平面視において、Ｓｉ柱６ｂ、６ｉを囲んで窓を有したレジスト層３９を形成する。そして、レジスト層３９をエッチングマスクにして、マスク材料層３８、ＨｆＯ2層３６、マスク材料層７ｂ、７ｉ、Ｓｉ柱６ｂ、６ｉをエッチングして空孔４０ａ、４０ｂを形成する。このエッチングは空孔４０ａ、４０ｂの底部位置が、この空孔４０ａ、４０ｂを囲むＮ+層３ａ、３ｄ、Ｐ+層４ａ、５ａの上面位置より下になるように行う。なお、レジスト層３９は空孔４０ａ、４０ｂを形成する目的に合うものであれば、単層、または複数層の他の材料層であってもよい。
次に、レジスト層３９を除去する。そして、図１Ｓに示すように、空孔４０ａ、４０ｂ内全体に、タンタル（Ｔａ）などの導体層（図示せず）をＡＬＤ法により形成する。そして、全体をＣＭＰ法により研磨する。そして、図１Ｓに示すように、柱状のＴａ層の上部をＲＩＥ法によりエッチバックしてＴａ柱４１ａ、４１ｂを形成する。そして、垂直方向において、Ｔａ柱４１ａ、４１ｂより上部のＨｆＯ2層３６を除去する。そして全体にＳｉＯ2層（図示せず）を被覆して、ＣＭＰ法により、その上面位置が、マスク材料層３８の上面位置になるように研磨して、Ｔａ柱４１ａ（これは特許請求範囲の第１のコンタクト柱に対応する）、４１ｂの上にＳｉＯ2層４２ａ、４２ｂを形成する。Ｔａ柱４１ａはＮ+層３ａ、Ｐ+層４ａを接続するコンタクト部となる。同じく、Ｔａ柱４１ｂはＮ+層３ｄ、Ｐ+層５ａを接続するコンタクト部となる。また、Ｔａ柱４１ａ、４１ｂは、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊと、同時に形成したＳｉ柱６ｂ、６ｉと同じ位置で、且つ同じ形状で形成される。これにより、Ｔａ柱４１ａ、４１ｂは、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊに対して、自己整合で形成される。この自己整合とは、２つの構造物の形成において、例えばリソグラフィ法におけるマスク合わせズレがないように２つの構造物を形成できることを意味する。この自己整合により構造物を高密度、高精度に形成できる。なお、Ｔａ柱４１ａ、４１ｂを形成する前に、空孔４０ａ、４０ｂの内面に、Ｎ+層３ａ、Ｐ+層４ａと、Ｔａ柱４１ａとの接触抵抗、及びＮ+層３ｄ、Ｐ+層５ａと、Ｔａ柱４１ｂと、の接触抵抗を下げるためのバッファ導体層を形成してもよい。また、平面視において、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅとＴａ柱４１ａとは、共通の２本の接線Ａ、Ｂに接して配置されている。同じくＳｉ柱６ｆ、６ｇ、６ｈ、６ｊと、Ｔａ柱４１ｂとは、共通の２本の接線に接して配置されている。Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅとＴａ柱４１ａとの中点は、Ｘ－Ｘ’線上にある。同じく、Ｓｉ柱６ｆ、６ｇ、６ｈ、６ｊと、Ｔａ柱４１ｂの中点は、Ｘ－Ｘ’線と平行した同一線上にある。
なお、空孔４０ａ、４０ｂ内にＴａ層を形成する前に、その側面に導体層、絶縁体層、又はこれらを複合した層による側壁を形成してもよい。
次に、図１Ｔに示すように、ＲＩＥ法を用いて、マスク材料層３８、ＴｉＮ層３７、ＳｉＯ2層４２ａ、４２ｂを、それらの上面位置がＳｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊの上部位置になるようにエッチバックして、ＴｉＮ層３７Ａ、ＳｉＯ2層４２ａａ、４２ｂｂ（図示せず）を形成する。そして、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊ頂部の外周部にＳｉＮ層４４を形成する。
次に、全体にＳｉＯ2層（図示せず）を被覆する。そして、ＳｉＯ2層をＲＩＥエッチすることで、図１Ｕに示すように、ＳｉＮ層４４上の、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの頂部と、マスク材料層７ａ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｊと、の側面にＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ（図示せず）を形成する。この場合、ＳｉＯ2層４６ｂはＳｉ柱６ｃ、６ｄ、６ｅ間で、繋がって形成される。同様に、ＳｉＯ2層４６ｃはＳｉ柱６ｆ、６ｇ、６ｈ間で、繋がって形成される。そして、リソグラフィ法により、平面視において、Ｓｉ柱６ａに一部が重なったレジスト層４７ａと、Ｓｉ柱６ｄに一部が重なったレジスト層４７ｂと、Ｓｉ柱６ｇに一部が重なったレジスト層４７ｃと、Ｓｉ柱６ｊに一部が重なったレジスト層４７ｄと、を形成する。
次に、図１Ｖに示すように、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄと、レジスト層４７ａ、４７ｂ、４７ｃ、４７ｄと、をマスクにして、ＳｉＮ層４４、ＴｉＮ層３７ＡをＲＩＥ法によりエッチングして、平面視において、Ｓｉ柱６ａ（これは特許請求範囲の第１の半導体柱に対応する）を囲んだゲート導体層となるＴｉＮ層３７ａ（これは特許請求範囲の第１のゲート導体層に対応する）と、Ｓｉ柱６ｃ、６ｄ、６ｅを囲んだゲート導体層となるＴｉＮ層３７ｂ（これは特許請求範囲の第２のゲート導体層に対応する）と、Ｓｉ柱６ｆ、６ｇ、６ｈを囲んだゲート導体層となるＴｉＮ層３７ｃと、Ｓｉ柱６ｊを囲んだゲート導体層となるＴｉＮ層３７ｄと、を形成する。これにより、Ｔａ柱４１ａ（これは特許請求範囲の第１のコンタクト柱に対応する）、４１ｂを覆った、ＳｉＯ2層４２ａａ、４２ｂｂ、ＨｆＯ2層３６の外側を覆っていたＴｉＮ層３７は除去される。そして、レジスト層４７ａ、４７ｂ、４７ｃ、４７ｄを除去する。
次に、ＦＣＶＤ（Flowable Chemical Vapor Deposition）法により全体にＳｉＯ2層（図示せず）を被覆する。そして、ＣＭＰ法によりＳｉＯ2層を研磨して、図１Ｗに示すように、ＳｉＯ2層４８を形成する。そして、リソグラフィ法とＲＩＥ法を用いて、レジスト層４９をマスクにして、ＳｉＯ2層４８、４２ａａ、４２ｂｂをエッチングして、平面視において、Ｔａ柱４１ａとＴｉＮ層３７ｃに一部が重なった凹部５０ａと、Ｔａ柱４１ｂとＴｉＮ層３７ｂに一部が重なった凹部５０ｂと、を形成する。凹部５０ａの底部はＴｉＮ層３７ｃと、Ｔａ柱４１ａと、の上面にある。そして、凹部５０ｂの底部はＴｉＮ層３７ｂと、Ｔａ柱４１ｂと、の上面にある。
次に、全体にＷ層を被覆した後に、ＣＭＰ法によりＷ層上面を研磨する。そして、図１Ｘに示すように、ＲＩＥ法により、Ｗ層をエッチバックして、凹部５０ａの底部にＷ層５２ａを、凹部５０ｂの底部にＷ層５２ｂを形成する。そして、W層５２ａ、５２ｂのそれぞれの上にＳｉＯ2層５３ａ、５３ｂ（図示せず）を形成する。ＳｉＯ2層５３ａ、５３ｂの上面位置は、ＣＭＰ法を用いて、ＳｉＯ2層４８の上面位置と同じくさせる。これにより、Ｎ+層３ａ、Ｐ+層４ａと、ＴｉＮ層３７ｃとが、コンタクト部であるＴａ柱４１ａと、Ｗ層５２ａを介して、電気的に接続される。同じく、Ｎ+層３ｄ、Ｐ+層５ａと、ＴｉＮ層３７ｂとが、コンタクト部であるＴａ柱４１ｂと、Ｗ層５２ｂを介して、電気的に接続される。
次に、ＲＩＥ法を用いて、ＳｉＯ2層４８、４６ａ、４６ｂ、４６ｃ、４６ｄを、上面位置がＳｉＮ層４４の上面位置になるようにエッチバックする。そして、全体にＳｉＯ2層５５を形成する。そして、マスク材料層７ａ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｊと、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの頂部外周のＳｉＯ2層５５をエッチングして凹部（図示せず）を形成する。そして、図１Ｙに示すように、Ｓｉ柱６ａ、６ｄ、６ｅ、６ｆ、６ｇ、６ｊのそれぞれを覆って、たとえば選択エピタキシャル結晶成長法により、ドナー不純物原子を含んだＮ+層５６ａ（これは特許請求範囲の第３の不純物層に対応する）、５６ｃ、５６ｄ、５６ｅ（図示せず）、５６ｆ、５６ｈ（図示せず）を形成する。そして、Ｓｉ柱６ｃ、６ｈのそれぞれを覆って、たとえば選択エピタキシャル結晶成長法により、アクセプタ不純物原子を含んだＰ+層５６ｂ（これは特許請求範囲の第４の不純物層に対応する）、５６ｇを形成する。そして、Ｎ+層５６ａ、５６ｃ、５６ｄ、５６ｅ（図示せず）、５６ｆ、５６ｈ（図示せず）上の凹部内にＷ層５７ａ、５７ｃ、５７ｄ、５７ｅ（図示せず）、５７ｆ、５７ｈ（図示せず）を形成する。同様に、Ｐ+層５６ｂ、５６ｇ上の凹部内にＷ層５７ｂ、５７ｇを形成する。なお、熱処理を行い、Ｎ+層５６ａ、５６ｃ、５６ｄ、５６ｅ、５６ｆ、５６ｈ、Ｐ+層５６ｂ、５６ｇからドナー、またはアクセプタ不純物原子をＳｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの頂部に拡散させて、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの頂部にＮ+領域、またはＰ+領域を形成させてもよい。また、Ｎ+層５６ａ、５６ｃ、５６ｄ、５６ｅ、５６ｆ、５６ｈ、Ｐ+層５６ｂ、５６ｇを形成する前に、例えばイオン注入により、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの頂部にＮ+領域、またはＰ+領域を形成させてもよい。
次に、図１Ｚに示すように、全体を覆って上表面が平坦なＳｉＯ2層５８を形成する。そして、ＴｉＮ層３７ａ、３７ｄ上に形成したコンタクトホール５９ａ、５９ｂを介して、ワード金属配線層ＷＬを形成する。全体を覆って上表面が平坦なＳｉＯ2層６０を形成する。そして、Ｗ層５７ｃ、５７ｄ上に形成したコンタクトホール６１ａ、６１ｂを介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｗ層５７ｅ、５７ｆ上に形成したコンタクトホール６１ｃ、６１ｄを介して、グランド配線金属層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層６４を形成する。そして、Ｗ層５７ｂ、５７ｇ上に形成したコンタクトホール６５ａ、６５ｂを介して電源配線金属層Ｖｄｄを形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層６６を形成する。そして、Ｗ層５７ａ、５７ｈ上に形成したコンタクトホール６７ａ、６７ｂを介してビット配線金属層ＢＬ、反転ビット配線金属層ＲＢＬを形成する。これにより、Ｐ層基板１上に高密度ＳＲＡＭ（Static Random Access Memory）セル回路が形成される。
図１Ｚに示されているように、Ｓｉ柱６ａに選択ＳＧＴ、Ｓｉ柱６ｃに負荷ＳＧＴ、Ｓｉ柱６ｄ、６ｅに駆動ＳＧＴが形成されている。同じく、Ｓｉ柱６ｆ、６ｇに駆動ＳＧＴ、Ｓｉ柱６ｈに負荷ＳＧＴ、Ｓｉ柱６ｊに選択ＳＧＴが形成される。
なお、本実施形態の説明では、Ｎ+層３ａはＳｉ柱６ａの底部から、水平方向に伸延して、Ｐ+層４ａに接続した構造を用いた。これは、Ｎ+層３ｂ、３ｃ、３ｄ、Ｐ+層５ａについても同じである。このＮ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａは他の構造を用いて形成してもよい。たとえば、Ｓｉ柱６ａの底部側面を囲んで、例えば選択エピタキシャル結晶成長法を用いて、Ｎ+層を形成してもよい。同じ方法により、Ｎ+層３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａを形成してもよい。この場合、Ｎ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａは、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの側面に繋がって形成される。また、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの側面に繋がったＮ+層、Ｐ+層からＳｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの底部に熱拡散させると、Ｎ+層、Ｐ+層は、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの内部、及び側面に繋がって形成される。このように、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの底部、及び／または側面に形成するＮ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａの形成方法は、回路設計、及び製造からの要求に従って選択される。
なお、本実施形態は、ＳＲＡＭを例にして説明したが、他の回路に本発明を適用する場合、Ｎ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａに対応する不純物層の極性は、回路設計仕様に従い、同じでもよいし、もしくは異なってもよい。
また、第１実施形態では、図１Ｙに示したように、選択エピタキシャル結晶成長法を用いて、Ｎ+層５６ａ、５６ｃ、５６ｄ、５６ｅ、５６ｆ、５６ｈ、Ｐ+層５６ｂ、５６ｇをＳｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊの頂部を囲んで形成した。この後に、熱処理により、ドナー不純物原子、またはアクセプタ不純物原子を、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊの頂部に熱拡散させて、Ｎ+層、又はＰ+層を、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊの頂部内部に形成してもよい。このように、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの頂部内部、及び／または頂部を囲んで形成するＮ+層５６ａ、５６ｃ、５６ｄ、５６ｅ、５６ｆ、５６ｈ、Ｐ+層５６ｂ、５６ｇの形成方法は、回路設計、及び製造からの要求に従って選択される。
なお、本実施形態では、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊに、それぞれ１個のＳＧＴを形成した例を説明した。本発明は、１つの半導体柱に複数のＳＧＴを形成する場合に対しても、適用される。この場合、図１Ｚに示す、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの頂部を囲んで形成したＮ+層５６ａ、５６ｃ、５６ｄ、５６ｅ、５６ｆ、５６ｈ、Ｐ+層５６ｂ、５６ｇは、半導体柱の側面外周部、または内部、または側面外周と内部の両方に形成してもよい。このように、Ｎ+層５６ａ、５６ｃ、５６ｄ、５６ｅ、５６ｆ、５６ｈ、Ｐ+層５６ｂ、５６ｇに対応する不純物層は半導体柱の上部内部、及び／または上部を囲んだ形態を採ることができる。
なお、図１Ｑにおいては、ゲートＨｆＯ2層３６はＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｉ、６ｊの側面に同時に形成された。これに対して、Ｓｉ柱６ａ、６ｂ側面を第１ゲート絶縁層で囲み、Ｓｉ柱６ｃ、６ｄ、６ｅを第１ゲート絶縁層と別の第２ゲート絶縁層で囲んでもよい。これにより、コンタクト部のＴａ柱４１ａの側面は、Ｓｉ柱６ａから繋がった第１ゲート絶縁層で支えられる。また、Ｓｉ柱６ｂ、６ｃ，６ｄ，６ｅ側面を第１ゲート絶縁層で囲み、Ｓｉ柱６ａを第１ゲート絶縁層と別の第２ゲート絶縁層で囲んでもよい。これにより、コンタクト部のＴａ柱４１ａの側面は、Ｓｉ柱６ｃ，６ｄ，６ｅから繋がった第１ゲート絶縁層で支えられる。また、ゲート導体層であるＴｉＮ層３７ａとＴｉＮ層３７ｂとは、異なる導体材料層で形成してもよい。
第１実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
Ｎ+層３ａ、Ｐ+層４ａを接続するコンタクト部Ｔａ柱４１ａと、Ｎ+層３ｃ、Ｐ+層５ａを接続するコンタクト部Ｔａ柱４１ｂと、はＳｉ柱６ｂ、６ｉが形成された位置に、それらの外周形状を同じくして形成されている。Ｓｉ柱６ｂ、６ｉは、Ｔａ柱４１ａ、４１ｂと自己整合で形成されているので、コンタクト部Ｔａ柱４１ａ、４１ｂは、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊに対して、自己整合で形成される。これはＳＲＡＭセルの高密度化に繋がる。
（特徴２）
本実施形態では、図１Ｖに示すように、ゲートＴｉＮ層３７ａ、３７ｂ、３７ｃ、３７ｄを形成した後、Ｔａ柱４１ａ、４１ｂは、ＴｉＮ層３７ａ、３７ｂ、３７ｃ、３７ｄから離れて、孤立して立っている。Ｔａ柱４１ａ、４１ｂの側面全体には、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの側面全体を囲んだゲート絶縁層であるＨｆＯ2層３６が繋がって形成されている。Ｔａ柱４１ａ、４１ｂは金属柱であるため、単結晶Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊと比べて柔らかい。このため、Ｔａ柱４１ａ、４１ｂだけが立った形態では、洗浄などの工程において、倒れ、または傾き問題を生じる。これに対して、本実施形態では、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊの側面から繋がったＨｆＯ2層３６が、転倒、または傾き発生に対する防止層として働く。
（特徴３）
本実施形態では、Ｔａ柱４１ａ、４１ｂの底部位置は、Ｔａ柱４１ａ、４１ｂを囲むＮ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａの上面位置より下になるように形成した。これにより、Ｔａ柱４１ａ、４１ｂを支える支点が、ＨｆＯ2層３６の底部と、Ｔａ柱４１ａ、４１ｂの底部と、の２点になる。これにより、Ｔａ柱４１ａ、４１ｂの転倒、または傾き防止を更に改善できる。
（特徴４）
コンタクト部であるＴａ柱４１ａ、４１ｂを、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｊに対して自己整合で形成されることによって、Ｔａ柱４１ａとＳｉ柱６ａ、６ｃ間の距離と、Ｔａ柱４１ｂとＳｉ柱６ｈ、６ｊ間の距離と、を短くできる。Ｔａ柱４１ａとＳｉ柱６ａ、６ｃ間の距離は、図１Ｈに示すように、帯状ＳｉＧｅ層１８ａ、１２ａａの厚さで定められる。そして、Ｔａ柱４１ｂとＳｉ柱６ｈ、６ｊ間の距離は、帯状ＳｉＧｅ層１８ｂ、１２ａｂの厚さで定められる。帯状ＳｉＧｅ層１８ａ、１８ｂは、同時にＡＬＤ法により形成されている。同じく、帯状ＳｉＧｅ層１２ａａ、１２ａｂは、同時にＡＬＤ法により形成されている。ＡＬＤ法では、材料層を１原子層、または１分子層ごと制御よく堆積できる。これにより、平面視において、帯状ＳｉＧｅ層１８ａ、１８ｂ、１２ａａ、１２ａｂの厚さを、設計からの要求に応じて、高精度で、且つ狭くすることができる。これにより、ゲートＴｉＮ層３７ｂ、３７ｃを、Ｓｉ柱６ｃ、６ｄ、６ｅ間と、Ｓｉ柱６ｆ、６ｇ、６ｈ間と、のそれぞれの側面で接触させて形成できる。これにより、Ｓｉ柱６ｃ、６ｄ、６ｅ間と、Ｓｉ柱６ｆ、６ｇ、６ｈ間と、の距離を、ゲートＨｆＯ2層３６と、ゲートＴｉＮ層３７ｂ、３７ｃと、を加えた厚さの２倍まで短く出来る。このように、コンタクト部であるＴａ柱４１ａ、４１ｂを自己整合で形成することと、コンタクト部であるＴａ柱４１ａ、４１ｂと、それぞれの両側のＳｉ柱６ａ、６ｃ、６ｈ、６ｊ間の距離をＡＬＤ法による帯状ＳｉＧｅ層１２ａａ、１２ａｂ、１８ａ、１８ｂの厚さで定められることにより、ＳＲＡＭセルの高密度化が図れる。
（第２実施形態）
以下、図２Ａ、図２Ｂを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図、（ｄ）は（ａ）のＹ１－Ｙ１’線に沿う断面構造図である。なお、第１実施形態における構成部分と同一又は対応する構成部分には同一の符号を付して、重複した説明を省略する。
図１Ａ～図１Ｒで示した工程と同じ工程を行う。この場合、空孔４０ａ、４０ｂの底部位置はＮ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａの上面位置より下になるように形成する。次に、全体にＡＬＤ法を用いてＷ層で覆う。そして、図２Ａに示すように、ＲＩＥ法を用いて、底部のＷ層を除去して、空孔４０ａ（これは特許請求範囲の第１の空孔に対応する）、４０ｂの側面にＷ層７０ａ、７０ｂを形成する。なお、Ｗ層７０ａ、７０ｂは、単層または複数層よりなる金属、合金、または絶縁層であってもよい。
次に、図１Ｓ～図１Ｖで示した工程と同じ工程を行う。これにより、図２Ｂに示すように、Ｔａ柱４１ａ、４１ｂと、それら外周を囲んだＨｆＯ2層３６との間にＷ層７０ａａ、７０ｂｂ（図示せず）が形成される。Ｔａ柱４１ａ、４１ｂ、Ｗ層７０ａａ（これは特許請求範囲の第１の材料層に対応する）、７０ｂｂ上にはＳｉＯ2層４２ａａ、４２ｂｂ（図示せず）が形成されている。そして、図１Ｗ～図１Ｚで示したのと同じ工程を行うことによって、Ｐ層基板１上に高密度ＳＲＡＭセル回路が形成される。
第２実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
第１実施形態では、コンタクト部であるＴａ柱４１ａ、４１ｂの転倒、または傾き防止のためＴａ柱４１ａ、４１ｂの側面を囲んだＨｆＯ2層３６を用いた。これに対し、本実施形態では、更にＴａ柱４１ａ、４１ｂの側面を囲んでＷ層７０ａａ、７０ｂｂを形成することによって、Ｔａ柱４１ａ、４１ｂの転倒、または傾き発生を、更に防止することができる。なお、Ｗ層７０ａａ、７０ｂｂに変えて絶縁層を用いても、コンタクト部であるＴａ柱４１ａ、４１ｂの断面中心部がＴａによる導体層であるので、Ｎ＋層３ａ、３ｄ、Ｐ＋層４ａ、５ａと、の電気的接続は問題ない。
（特徴２）
第１実施形態においてのＴａ柱４１ａ、４１ｂの転倒、または傾き防止に、ゲート絶縁層であるＨｆＯ2層３６のみを用いている。ＨｆＯ2層３６は、回路設計から求められるゲート絶縁層としての、例えば膜厚、物理定数などの使用上の制約を持つ。これに対して、本実施形態では、Ｗ層７０ａａ、７０ｂｂは、他の金属層、合金層、絶縁層を用いて、より望ましい転倒、または傾き防止のためのプロセス設計が可能である。
（特徴３）
本実施形態では、Ｗ層７０ａａ、７０ｂｂの底部位置はＮ+層３ａ、３ｂ、３ｃ、３ｄ、Ｐ+層４ａ、５ａの上面位置より下になるように形成した。これにより、Ｔａ柱４１ａ、４１ｂを支える支点が、ＨｆＯ2層３６の底部と、Ｗ層７０ａａ、７０ｂｂの底部と、の２点になる。これにより、Ｔａ柱４１ａ、４１ｂの転倒、または傾き防止を更に改善できる。
（第３実施形態）
以下、図３Ａ、図３Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。本実施形態は、第１実施形態が８個のＳＧＴでＳＲＡＭセルを構成した例に対して、６個のＳＧＴでＳＲＡＭセルを構成した例である。
図１Ａ～図１Ｎに示した工程と同等の工程を行い、図３Ａに示すように、Ｎ+層７２と、Ｐ+層７３ａ、７３ｂとの上に、Ｓｉ柱７５ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｇ、７５ｈを形成する。Ｓｉ柱７５ａ～７５ｈの頂部上にマスク材料層７４ａ、７４ｂ、７４ｃ、７４ｄ、７４ｅ（図示せず）、７４ｆ、７４ｇ（図示せず）、７４ｈ（図示せず）を形成している。そして、Ｎ+層７２と、Ｐ+層７３ａ、７３ｂは、第１実施形態と同じくＰ層基板１、Ｎ層２上に形成する。これにより、第１実施形態では、１セル領域に８個のＳｉ柱６ａ～６ｊが形成されたに対して、本実施形態では、１つのＳＲＡＭセル内に６個のＳｉ柱７５ａ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｈが形成される。また、平面視において、Ｓｉ柱７５ａ、７５ｂ、７５ｃとは、共通の２本の接線Ａ’，Ｂ’に接して配置されている。同じくＳｉ柱７５ｆ、７５ｇ、７５ｈとは、共通の２本の接線に接して配置されている。
次に図１Ｏ～図１Ｘで示した工程と同等の工程を行う。そして、空孔（図示せず）の底部外周部のＮ+層７２ａ、Ｐ+層７３ａａの上面に、例えばＮｉＳｉなどの合金層７６ａを形成する。同じく、Ｎ+層７２ｄ、Ｐ+層７３ｂｂの上面に、合金層（図示せず）を形成する。そして、図３Ｂに示すように、Ｓｉ柱７５ｂ、７５ｇの場所にコンタクト部であるＴａ柱８０ａ、８０ｂを形成する。Ｎ層２ａ上にＮ+層７２ａ、７２ｂ、Ｐ+層７３ａａが形成される。同じく、Ｎ層２ｂ上にＮ+層７２ｃ、７２ｄ（図示せず）、Ｐ+層７３ｂｂが形成される。そして、Ｓｉ柱７５ａ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｈと、Ｔａ柱８０ａ、８０ｂの底部の外周部にＳｉＯ2層７７が形成される。そして、Ｓｉ柱７５ａ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｈ、Ｔａ柱８０ａ、８０ｂの側面と、ＳｉＯ2層７７上に、ゲート絶縁層であるＨｆＯ2層７８が形成される。ＨｆＯ2層７８の外側にあって、Ｓｉ柱７５ａを囲んだゲート導体層であるＴｉＮ層８４ａと、Ｓｉ柱７５ｃ、７５ｄを囲んだゲート導体層であるＴｉＮ層８４ｂと、Ｓｉ柱７５ｅ、７５ｆを囲んだゲート導体層であるＴｉＮ層８４ｃと、Ｓｉ柱７５ｈを囲んだゲート導体層であるＴｉＮ層８４ｄが形成される。Ｓｉ柱７５ａ、マスク材料層７４ａの側面を囲んだ、ＳｉＮ層８２ａ、ＳｉＯ2層８３ａがＴｉＮ層８４ａ上に形成されている。同じく、Ｓｉ柱７５ｃ、７５ｄ、マスク材料層７４ｃ、７４ｄの側面を囲んだ、ＳｉＮ層８２ｂ、ＳｉＯ2層８３ｂがＴｉＮ層８４ｂ上に形成されている。同じく、Ｓｉ柱７５ｅ、７５ｆ、マスク材料層７４ｅ、７４ｆの側面を囲んだ、ＳｉＮ層８２ｃ、ＳｉＯ2層８３ｃがＴｉＮ層８４ｃ上に形成されている。同じく、Ｓｉ柱７５ｈ、マスク材料層７４ｈの側面を囲んだ、ＳｉＮ層８２ｄ、ＳｉＯ2層８３ｄ（図示せず）がＴｉＮ層８４ｄ上に形成されている。そして、Ｔａ柱８０ａ、８０ｂ上にＳｉＯ2層８１ａ、８１ｂ（図示せず）が形成されている。そして、全体を囲み、その上面位置がマスク材料層７４ａ、７４ｃ、７４ｄ、７４ｅ、７４ｆ、７４ｈの上面位置となるＳｉＯ2層８５が形成される。そして、Ｔａ柱８０ａとＴｉＮ層８４ｃとを接続するＷ層８７ｗａが形成される。同じくに、Ｔａ柱８０ｂとＴｉＮ層８４ｂとを接続するＷ層８７ｗｂ（図示せず）が形成される。そして、Ｗ層８７ｗａ上にＳｉＯ2層８８ａが、同じくＷ層８７ｗｂ上にＳｉＯ2層８８ｂ（図示せず）が形成される。そして、図１Ｙ、図１Ｚで示した工程と、同等の工程を行う。これによりＰ層基板１上にＳＲＡＭセル回路が形成される。なお、平面視において、Ｓｉ柱７５ａ、７５ｃと、Ｔａ柱８０ａとは、図３Ａで示した共通の２本の接線Ａ’，Ｂ’に接して配置されている。同じくＳｉ柱７５ｆ、７５ｈと、Ｔａ柱８０ｂとは、共通の２本の接線に接して配置されている。
図３Ｂにおいて、Ｓｉ柱７５ａに選択ＳＧＴ、Ｓｉ柱７５ｃに負荷ＳＧＴ、Ｓｉ柱７５ｄに駆動ＳＧＴが形成されている。同じく、Ｓｉ柱７５ｅに駆動ＳＧＴ、Ｓｉ柱７５ｆに負荷ＳＧＴ、Ｓｉ柱７５ｈに選択ＳＧＴが形成される。
第３実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
Ｎ+層７２ａ、Ｐ+層７３ａａを接続するコンタクト部であるＴａ柱８０ａと、Ｎ+層７２ｄ、Ｐ+層７３ｂｂを接続するコンタクト部であるＴａ柱８０ｂと、はＳｉ柱７５ｂ、７５ｇが形成された位置に、それらの外周形状を同じくして形成されている。Ｓｉ柱７５ｂ、７５ｇは、Ｔａ柱８０ａ、８０ｂと自己整合で形成されているので、コンタクト部であるＴａ柱８０ａ、８０ｂは、Ｓｉ柱７５ａ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｈに対して、自己整合で形成される。これはＳＲＡＭセルの高密度化に繋がる。
（特徴２）
本実施形態では、第１実施形態と同じく、Ｔａ柱８０ａ、８０ｂの側面全体を囲んでＳｉ柱７５ａ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｈの側面全体を囲んだゲート絶縁層であるＨｆＯ2層７８が繋がって形成されている。本実施形態では、Ｓｉ柱７５ａ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｈの側面からＴａ柱８０ａ、８０ｂ側面に繋がったＨｆＯ2層７８が、Ｔａ柱８０ａ、８０ｂの転倒、または傾き発生に対する防止層として働く。
（特徴３）
第１実施形態と同じく、コンタクト部Ｔａ柱８０ａ、８０ｂを、Ｓｉ柱７５ａ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｈに対して自己整合で形成されることによって、Ｔａ柱８０ａとＳｉ柱７５ａ、７５ｃ間の距離と、Ｔａ柱８０ｂとＳｉ柱７５ｆ、７５ｈ間の距離と、を短くできる。これにより、ゲートＴｉＮ層８４ｂ、８４ｃを、Ｓｉ柱７５ｃ、７５ｄ間と、Ｓｉ柱７５ｅ、７５ｆ間と、のそれぞれの側面で接触して、Ｓｉ柱７５ｃ、７５ｄ間と、Ｓｉ柱７５ｅ、７５ｆ間と、の距離を、ゲートＨｆＯ 2 層７８と、ゲートＴｉＮ層８４ｂ、８４ｃと、を加えた厚さの２倍まで短く出来る。これにより、ＳＲＡＭセルの高密度化が図れる。
（第４実施形態）
以下、図４Ａ～図４Ｄを参照しながら、本発明の第４実施形態に係る、ロジック回路用ＳＧＴを有する柱状半導体装置の製造方法について説明する。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図である。
図１Ａ～図１Ｉに示した工程と同等の工程を行い、図４Ａに示すように、マスク絶縁層８９上に、平面視において、Ｘ方向に平行して並んだ矩形ＳｉＮ層９１ａ、９１ｂ、９１ｃ、９１ｄを形成する。マスク絶縁層８９より下方には下からＰ層基板１、Ｎ層２、Ｎ+層８６、Ｐ+層８７、ｉ層８８が形成されている。そして、矩形ＳｉＮ層９１ａ、９１ｂ、９１ｃ、９１ｄ上には、それぞれ矩形マスク材料層９０ａ、９０ｂ、９０ｃ、９０ｄが形成されている。
次に、リソグラフィ法とＲＩＥエッチング法により、図４Ｂに示すように、矩形マスク材料層９０ｂ、矩形ＳｉＮ層９１ｂの平面視における上方部を除去して、矩形マスク材料層９０ｂｂ、矩形ＳｉＮ層９１ｂｂを形成する。
次に、矩形マスク材料層９０ａ、９０ｂｂ、９０ｃ、９０ｄ、矩形ＳｉＮ層９１ａ、９１ｂｂ、９１ｃ、９１ｄをマスクにしてマスク材料層８９をエッチングして、図４Ｃに示すように矩形マスク材料層８９ａ、８９ｂ、８９ｃ、８９ｄを形成する。そして、残存している矩形マスク材料層９０ａ、９０ｂｂ、９０ｃ、９０ｄ、矩形ＳｉＮ層９１ａ、９１ｂｂ、９１ｃ、９１ｄを除去する。そして、矩形マスク材料層８９ａ、８９ｂ、８９ｃ、８９ｄをマスクにして、ｉ層８８、Ｎ+層８６、Ｐ+層８７をエッチングしてＳｉ柱９５ａ、９５ｂ、９５ｃ、９５ｄを形成する。そして、Ｓｉ柱９５ａ、９５ｂ、９５ｃ、９５ｄの外周部のＮ+層８６、Ｐ+層８７、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１上に、Ｎ層２Ａ、Ｎ+層８６ａ、Ｐ+層８７ａよりなるＳｉ台９２を形成する。
次に図１Ｐ～図１Ｚで示した工程と同等の工程を行い、図４Ｄに示すように、矩形Ｓｉ柱９５ｂの場所にコンタクト部である矩形Ｔａ柱１０１を形成する。矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄと、矩形Ｔａ柱１０１の底部の外周部にＳｉＯ2層９７が形成されている。そして、矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄ、矩形Ｔａ柱１０１の側面と、ＳｉＯ2層９７上に、ゲート絶縁層であるＨｆＯ2層９９が形成される。ＨｆＯ2層９９の外側にあって、矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄ、矩形Ｔａ柱１０１を囲み、かつ繋がったゲート導体層であるＴｉＮ層１０６が形成される。ＴｉＮ層１０６は、矩形Ｔａ柱１０１の囲むＨｆＯ2層９９の側面には形成されない。そして、ＴｉＮ層１０６、矩形Ｔａ柱１０１の外周部にＳｉＯ2層１０３が形成される。そして、矩形Ｔａ柱１０１上にＳｉＯ2層１０２が形成される。そして、矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄの頂部の外周部にＳｉＮ層１０４を形成する。そして、矩形Ｓｉ柱９５ａの頂部を囲んだＮ+層１０５ａと、矩形Ｓｉ柱、９５ｃ、９５ｄの頂部を囲んだＰ+層１０５ｂ、１０５ｃと、が形成される。そして、全体を覆ってＳｉＯ2層１０８が形成される。そして、Ｎ+層１０５ａ上にコンタクトホール１０９ａ、ＴｉＮ層１０６上にコンタクトホール１０９ｂ、矩形Ｔａ柱１０１上にコンタクトホール１０９ｃ、Ｐ+層１０５ｂ、１０５ｃ上にコンタクトホール１０９ｄ、１０９ｅを形成する。そして、コンタクトホール１０９ａを介してＮ+層１０５ａと接続したグランド配線金属層Ｖｓｓと、コンタクトホール１０９ｂを介してＴｉＮ層１０６と接続した入力配線金属層Ｖｉｎと、コンタクトホール１０９ｃを介して矩形Ｔａ柱１０１と接続した出力配線金属層Ｖｏｕｔと、コンタクトホール１０９ａを介してＮ+層１０５ａと接続したグランド配線金属層Ｖｓｓと、コンタクトホール１０９ｄ、１０９ｅを介してＰ+層１０５ｂ、１０５ｃと接続した電源配線金属層Ｖｄｄと、を形成する。これにより、Ｐ層基板１上にＣＭＯＳインバータ回路が形成される。
（特徴１）
本実施形態では、矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄと自己整合で形成された矩形Ｓｉ柱９５ｂの場所にコンタクト部である矩形Ｔａ柱１０１が形成される。これにより、矩形Ｔａ柱１０１は矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄと自己整合で形成される。これにより、Ｐ層基板１上に高密度ＣＭＯＳインバータ回路が形成される。
（特徴２）
本実施形態では、他の実施形態と同じく、矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄを囲んだゲート絶縁層であるＨｆＯ2層が繋がってコンタクト部である矩形Ｔａ柱１０１を囲んで形成される。これらにより、ＨｆＯ2層３６が，矩形Ｔａ柱１０１の転倒、または傾き防止層として働く。そして、また、矩形Ｔａ柱１０１の底部の位置を、Ｎ+層８６ａ、Ｐ+層８７ａの上面より下に形成することにより、より矩形Ｔａ柱１０１の転倒、または傾き発生が防止される。
（特徴３）
本実施形態のＣＭＯＳインバータ回路は、他の実施形態において説明したＳＲＡＭ回路と同じ工程により形成することができる。これにより、高密度インバータ回路と高密度ＳＲＡＭ回路を同じＰ層基板１上に形成できる。そして、Ｎ+層８６ａ、１０５ａ、Ｐ+層８７ａ、１０５ｂ、１０５ｃ、ゲートＴｉＮ層１０６の配置、構造、そして配線の形状を変えることによって、他の高密度ロジック回路が形成される。これにより、同一Ｐ層基板１上に、高密度ＳＲＡＭ回路と高密度ロジック回路を形成することができる。
（特徴４）
本実施形態では、大きい駆動電流を得るため、平面視においてＹ方向に伸延した矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄを形成した。これにより、矩形Ｔａ柱１０１のＹ方向の長さを、矩形Ｓｉ柱９５ａ、９５ｃ、９５ｄの長さより短くして、平面視において、矩形Ｓｉ柱９５ａ、９５ｃの間に、ゲートＴｉＮ層１０６と出力配線金属層Ｖｏｕｔとを繋げるコンタクトホール１０９ｂを形成することができた。これにより、より高密度のＣＭＯＳインバータ回路が形成される。これは、他のロジック回路形成にも適用できる。これにより、高密度のロジック回路が形成される。
なお、本発明の説明では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。
また、第１実施形態において、マスク材料層７はＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層を積層して形成した。そして、窒化シリコン（ＳｉＮ）層８を堆積した。そして、ＳｉＯ2層からなるマスク材料層９を堆積した。そして、ＳｉＮ層からなるマスク材料層１０を堆積した。これらマスク材料層７、９、１０、ＳｉＮ層８は、本発明の目的に合う材料であれば、単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、図１Ｅに示したように、ＡＬＤ法により帯状ＳｉＧｅ層１２ａａ、１２ａｂを形成した。この帯状ＳｉＧｅ層１２ａａ、１２ａｂは、本発明の目的に合う材料であれば、単層または複数層よりなる他の材料層を用いてもよい。このことは、帯状ＳｉＧｅ層１８ａ、１８ｂにおいても、同様である。また、帯状ＳｉＧｅ層１２ａａ、１２ａｂと、帯状ＳｉＧｅ層１８ａ、１８ｂの材料母体は同じでなくても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、帯状マスク材料層１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂと、帯状ＳｉＮ層１６ａ、１６ｂ、２０ａ、２０ｂは、本発明の目的に合う材料であれば、単層または複数層よりなる他の材料層を用いることができる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、帯状マスク材料層９ａ、１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂのそれぞれの上表面と、底部の位置が、同じのように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、帯状マスク材料層９ａ、１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂの厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、図１Ｑ～図１Ｓに示す、ＳｉＯ2層２２、ＳｉＮ層２４、帯状ＳｉＧｅ層２５、ＳｉＮ層による帯状マスク材料層２６、帯状マスク材料層２７ａ、２７ｂ、帯状ＳｉＮ層２８ａ、２８ｂは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ｂ、６ｉの場所にコンタクト部Ｔａ柱４１ａ、４１ｂを形成した。回路設計に合わせて、Ｓｉ柱６ｂ、６ｉ以外のＳｉ柱にコンタクト部Ｔａ柱を形成してもよい。このことは、ＳＲＡＭセル回路以外の回路形成に適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｚに示したように、ゲート金属層として、ＴｉＮ層３７ａ、３７ｂ、３７ｃ、３７ｄを用いた。このＴｉＮ層３７ａ、３７ｂ、３７ｃ、３７ｄは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層３７ａ、３７ｂ、３７ｃ、３７ｄは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層より形成できる。この外側に、たとえばＷ層を形成してもよい。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、PチャネルＳＧＴを形成するＳｉ柱６ｃ、６ｈの外周部と、ＮチャネルＳＧＴを形成するＳｉ柱６ａ、６ｄ、６ｅ、６ｆ、６ｇ、６ｊの外周部のゲート導体層と、は異なる材料で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、本発明の第１～第３実施形態の説明では、ＳＲＡＭセルを形成する例を用いて説明した。第４実施形態では、ロジック回路における本発明の適用例を説明した。本発明は、例えば、マイクロプロセッサ回路のように、ＳＲＡＭ回路とロジック回路が、同じチップ上に形成されている回路形成に対して適用できる。
また、第１実施形態において、平面視において、円形状のマスク材料層７ａ～７ｊを形成した。マスク材料層７ａ～７ｊの形状は楕円状であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
第１実施形態では、ゲート絶縁層として、ＨｆＯ2層３６を用い、ゲート材料層としてＴｉＮ層３７ａ、３７ｂ、３７ｃ、３７ｄを用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。同様にＷ層についても、単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｙに示したように、選択エピタキシャル結晶成長法を用いて、Ｎ+層５６ａ、５６ｃ、５６ｄ、５６ｅ、５６ｆ、５６ｈ、Ｐ+層５６ｂ、５６ｇを形成した。この後に、熱処理により、ドナー不純物原子、またはアクセプタ不純物原子を、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊの頂部に熱拡散させて、Ｎ+層、又はＰ+層を、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊの頂部に形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｅ、６ｆ、６ｈ、６ｊの上下に、同じ極性の導電性を有するＮ+層３ａ、３ｂ、３ｃ、３ｄ、５６ａ、５６ｃ、５６ｄ、５６ｅ、５６ｆ、５６ｈ、Ｐ+層５６ｂ、５６ｇを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、上記各実施形態では、チャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、３次元半導体装置にも適用可能である。
また、第１実施形態では、Ｓｉ柱６ａ～６ｊは単体のＳｉ層より形成したが、垂直方向において異なる半導体母体からなる半導体層を積層してＳＧＴのチャネルを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置と、その製造方法によれば、高密度の柱状半導体装置が得られる。
１ Ｐ層基板
２、２ａ、２ｂ、２Ａ Ｎ層
３、３ａ、３ｂ、３ｃ、３ｄ、５６ａ、５７ｃ、５７ｄ、５７ｅ、５７ｆ、５７ｈ、７２、７２ａ、７２ｂ、７２ｃ、７２ｄ、８６、８６ａ、１０５ａ Ｎ+層
４、４ａ、５ａ、５６ｂ、５６ｇ、７３ａ、７３ｂ、７３ａａ、７３ｂｂ、８７ａ、１０５ｂ、１０５ｃ Ｐ+層
６、８８ ｉ層
７、９、１０、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、７ｇ、７ｈ、７ｉ、７ｊ、３０ａ、３０ｂ、３０ｃ、３０ｄ、３３ａ、３３ｂ、３８、７４ａ、７４ｂ、７４ｃ、７４ｄ、７４ｅ、７４ｆ、７４ｇ、７４ｈ、８９ マスク材料層
９ａ、１５ａ、１５ｂ、１７ａ、１７ｂ、１９ａ、１９ｂ、２１ａ、２１ｂ、２６、２７ａ、２７ｂ、 帯状マスク材料層
９ａａ、９ａｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ 正方形状マスク材料層
９０ａ、９０ｂ、９０ｃ、９０ｄ、９０ｂｂ 矩形マスク材料層
８、２４、４４、８２ａ、８２ｂ、８２ｃ、８２ｄ、１０４ ＳｉＮ層
８ａ、１６ａ、１６ｂ、２０ａ、２０ｂ、２４ａ、２４ｂ．２８ａ、２８ｂ 帯状ＳｉＮ層
８ａａ、８ａｂ、１６ａａ、１６ｂａ、２０ａａ、２０ａｂ、２０ｂａ、２０ｂｂ 正方形状ＳｉＮ層
９１ａ、９１ｂ、９１ｃ、９１ｄ、９１ｂｂ 矩形ＳｉＮ層
１２ａ、１２ｂ ＳｉＧｅ層
１２ａａ、１２ａｂ、１８ａ、１８ｂ 帯状ＳｉＧｅ層
１３、２４、２２、２２ａ、２２ｂ、４２ａ、４２ｂ、４２ａａ、４２ｂｂ、４６ａ、４６ｂ、４６ｃ、４６ｄ、４８、５５、５８、６０、６４、６６、８５、８３ａ、８３ｂ、８３ｃ、８３ｄ、８１ａ、８１ｂ、９７、１０２、１０３、１０６ ＳｉＯ2層
５０ａ、５０ｂ 凹部
８ａａ、８ａｂ、９ａａ、９ａｂ、１７ａａ、１７ａｂ、１７ｂａ、１７ｂｂ、２１ａａ、２１ａｂ、２１ｂａ、２１ｂｂ 正方形状マスク材料層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６ｇ、６ｈ、６ｉ、６ｊ、７５ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅ、７５ｆ、７５ｇ、７５ｈ Ｓｉ柱
９５ａ、９５ｂ、９５ｃ、９５ｄ 矩形Ｓｉ柱
３６、７８、９９ ＨｆＯ２層
３７、３７ａ、３７ｂ、３７ｃ、３７ｄ、３７Ａ、１０６ ＴｉＮ層
３９、４７ａ、４７ｂ、４７ｃ、４７ｄ レジスト層
４０ａ、４０ｂ 空孔
４１ａ、４１ｂ、８０ａ、８０ｂ、１０１ Ｔａ柱
５２ａ、５２ｂ、５７ａ、５７ｂ、５７ｃ、５７ｄ、５７ｅ、５７ｆ、５７ｇ、５７ｈ、７０ａ、７０ｂ、７０ａａ、７０ｂｂ Ｗ層
６１ａ、６１ｂ、６１ｃ、６１ｄ、６５ａ、６５ｂ、６７ａ、６７ｂ 、１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ、１０９ｅ コンタクトホール
７６ａ、７６ｂ 合金層
９２ Ｓｉ台
ＷＬ ワード配線金属層
ＢＬ ビット配線金属層
ＲＢＬ 反転ビット配線金属層
Ｖｓｓ１、Ｖｓｓ２、Ｖｓｓ グランド配線金属層
Ｖｄｄ 電源配線金属層
Ｖｉｎ 入力配線金属層
Ｖｏｕｔ 出力配線金属層

Claims (19)

  1. 基板上に、垂直方向に立つ、第１の半導体柱と第２の半導体柱と、
    前記第１の半導体柱の底部に、及び／または底部側面に接続するドレインまたはソースとなる第１の不純物層と、前記第２の半導体柱の底部に、及び／または底部側面に接続するソースまたはドレインとなる第２の不純物層と、
    前記第１の半導体柱の上部内部に、及び／または上部を囲んであるドレインまたはソースとなる第３の不純物層と、前記第２の半導体柱の上部内部に、及び／または上部を囲んであるソースまたはドレインとなる第４の不純物層と、
    前記第１の半導体柱と、前記第２の半導体柱と、を囲んだ第１のゲート絶縁層と、
    前記第１の半導体柱外周の前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、前記第２の半導体柱外周の前記第１のゲート絶縁層を囲んだ第２のゲート導体層と、
    平面視において、前記第１の不純物層と、前記第２の不純物層と、の間に位置し、且つ垂直方向に立ち、少なくとも中央部に導体層を有する第１のコンタクト柱と、を有し、
    前記第１のゲート絶縁層が、前記第１のコンタクト柱まで伸延して繋がり、且つ前記第１のコンタクト柱の側面を囲んでいる、
    ことを特徴にするＳＧＴ柱状半導体装置。
  2. 前記第１のコンタクト柱の底部の、垂直方向における位置が、前記第１の半導体柱と、前記第２の半導体柱と、の底部位置より下にある、
    ことを特徴とする請求項１に記載のＳＧＴ柱状半導体装置。
  3. 平面視において、前記第１の半導体柱と、前記第２の半導体柱と、に接する平行した２つの仮想の接線が、前記第１のコンタクト柱とも接している、
    ことを特徴とする請求項１に記載のＳＧＴ柱状半導体装置。
  4. 前記第１のゲート絶縁層が、前記第１の半導体柱と、前記第２の半導体柱と、の外周部で異なる材料であり、前記第１のコンタクト柱の外周部には、前記第１の半導体柱と、前記第２の半導体柱と、のいずれかの前記第１のゲート絶縁層が、繋がっている、
    ことを特徴とする請求項１に記載のＳＧＴ柱状半導体装置。
  5. 前記第１のコンタクト柱の外周部に、平面視において、金属、合金、または絶縁層の単層、または複数層よりなる第１の材料層がある、
    ことを特徴とする請求項１に記載のＳＧＴ柱状半導体装置。
  6. 平面視で、前記第１の半導体柱の中点と、前記第２の半導体柱の中点を結ぶ第１の線上に、前記第１のコンタクト柱の中点があり、
    前記第１のコンタクト柱の反対側で前記第２の半導体柱に隣接して、前記第１の線上に中点を有する、第３の半導体柱があり、
    前記第１のゲート絶縁層が、前記第２の半導体柱から伸延して、前記第３の半導体柱の側面を囲み、
    前記第２のゲート導体層が、前記第２の半導体柱から伸延して、前記第３の半導体柱の外周部側面を囲み、
    前記第２のゲート導体層が、前記第２の半導体柱と、前記第３の半導体柱と、の前記第１のゲート絶縁層の側面全体で接触している、
    ことを特徴とする請求項１に記載のＳＧＴ柱状半導体装置。
  7. 前記第２の半導体柱の反対側で前記第３の半導体柱に隣接して、前記第１の線上に中点を有する、第４の半導体柱があり、
    前記第１のゲート絶縁層が、前記第２の半導体柱と、前記第３の半導体柱と、から伸延して、前記第４の半導体柱側面を囲み、
    前記第２のゲート導体層が、前記第２の半導体柱と、前記第３の半導体柱から伸延して、前記第４の半導体柱の外周部側面を囲み、
    前記第２のゲート導体層が、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱の前記第１のゲート絶縁層の側面全体で接触している、
    ことを特徴とする請求項６に記載のＳＧＴ柱状半導体装置。
  8. 前記第１の半導体柱は選択用ＳＧＴを含み、
    前記第２の半導体柱は負荷用ＳＧＴを含み、
    前記第３の半導体柱は駆動用ＳＧＴを含み、
    前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、を有してＳＲＡＭセルを構成している 、
    ことを特徴とする請求項６に記載のＳＧＴ柱状半導体装置。
  9. 前記第１の半導体柱は選択用ＳＧＴを含み、
    前記第２の半導体柱は負荷用ＳＧＴを含み、
    前記第３の半導体柱は駆動用ＳＧＴを含み、
    前記第４の半導体柱は駆動用ＳＧＴを含み、
    前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、を有してＳＲＡＭセルを構成している、
    ことを特徴とする請求項７に記載のＳＧＴ柱状半導体装置
  10. 前記第１の半導体柱と、前記第２の半導体柱と、前記第１のコンタクト柱と、が平面視において、１つの方向に伸延した矩形形状を有し、且つ平面視において、互いに平行して配置している、
    ことを特徴とする請求項１に記載のＳＧＴ柱状半導体装置。
  11. 基板上に、第１の半導体柱と、第５の半導体柱と、第２の半導体柱とを、平面視でそれぞれの中点が第１の線上にあるように形成する工程と、
    前記第１の半導体柱の底部に繋げてソースまたはドレインになる第１の不純物層を形成し、前記第２の半導体柱の底部に繋げてドレインまたはソースになる第２の不純物層を形成する工程と、
    前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱を囲み、且つ繋がった第１のゲート絶縁層を形成する工程と、
    前記第１のゲート絶縁層の外側に、前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱を囲み、且つ繋がった第１の導体層を形成する工程と、
    前記第５の半導体柱をエッチングして、第１の空孔を形成する工程と、
    前記第１の空孔内に、少なくとも中心部が導体である第１のコンタクト柱を形成する工程と、
    前記第１の導体層をエッチングして、前記第１のコンタクト柱の外周部を囲む前記第１の導体層を除去し、且つ前記第１の半導体柱を囲む前記第１の導体層よりなる第１のゲート導体層と、前記第２の半導体柱を囲む前記第１の導体層よりなる第２のゲート導体層とを形成する工程と、
    前記第１のゲート導体層と、前記第１のコンタクト柱を囲む前記第１のゲート絶縁層と、前記第２のゲート導体層の外周部に第１の絶縁層を形成する工程と、を有し
    前記第１のコンタクト柱が、前記第１の不純物層と、前記第２の不純物層とに電気的に接続して、この接続が垂直方向へ伸延している、
    ことを特徴とするＳＧＴ柱状半導体装置の製造方法。
  12. 前記第１の空孔の底部の位置が、前記第１の半導体柱と、前記第２の半導体柱と、の底部位置より、垂直方向において下方になるように形成する、
    ことを特徴とする請求項１１に記載のＳＧＴ柱状半導体装置の製造方法。
  13. 第１の空孔を形成した後、前記第１の空孔の側面に、金属、合金、または絶縁層の単層、または複数層よりなる第１の材料層を形成する工程と、
    平面視において、前記第１の材料層の内側に第２の導体層を形成する工程、を有し、
    前記第１の材料層と、前記第２の導体層とが、前記第１のコンタクト柱である、
    ことを特徴とする請求項１１に記載のＳＧＴ柱状半導体装置の製造方法。
  14. 平面視において、前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱と、を前記第１の線と直交する方向に伸延した矩形形状に形成する工程、を有する、
    ことを特徴とする請求項１１に記載のＳＧＴ柱状半導体装置の製造方法。
  15. 前記第１の線と直交する方向に伸延する、前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱を形成する前、
    前記第１の半導体柱と、前記第５の半導体柱と、前記第２の半導体柱を形成するためのエッチングマスク材料層の内、前記第５の半導体柱を形成するための第１のエッチングマスク層の平面視における上下のいずれかの一部領域を除去する工程、を有する、
    ことを特徴とする請求項１４に記載のＳＧＴ柱状半導体装置の製造方法。
  16. 前記第１のコンタクト柱の反対側で前記第２の半導体柱に隣接して、平面視で前記第１の半導体柱の中点と前記第５の半導体柱との中点を結ぶ前記第１の線上に、中点を有する第３の半導体柱を形成する工程と、
    前記第１のゲート絶縁層を、前記第２の半導体柱から伸延して、前記第３の半導体柱の側面を囲む工程と、
    前記第２のゲート導体層を、前記第２の半導体柱と、前記第３の半導体柱と、の前記第１のゲート絶縁層の側面全体で接触させて形成する工程、を有する、
    ことを特徴とする請求項１１に記載のＳＧＴ柱状半導体装置の製造方法。
  17. 前記第２の半導体柱の反対側で前記第３の半導体柱に隣接して、前記第１の線上に、第４の半導体柱を形成する工程と、
    前記第１のゲート絶縁層を、前記第３の半導体柱から伸延して、前記第４の半導体柱の側面を囲む工程と、
    前記第２のゲート導体層を、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、の前記第１のゲート絶縁層の側面全体で接触させて形成する工程、を有する、
    ことを特徴とする請求項１６に記載のＳＧＴ柱状半導体装置の製造方法。
  18. 前記第１の半導体柱に選択用ＳＧＴを形成し、
    前記第２の半導体柱に負荷用ＳＧＴを形成し、
    前記第３の半導体柱に駆動用ＳＧＴを形成する工程を、有し、
    前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、がＳＲＡＭセルの一部を構成している 、
    ことを特徴とする請求項１６に記載のＳＧＴ柱状半導体装置の製造方法。
  19. 前記第１の半導体柱に選択用ＳＧＴを形成し、
    前記第２の半導体柱に負荷用ＳＧＴを形成し、
    前記第３の半導体柱に駆動用ＳＧＴを形成し、
    前記第４の半導体柱に駆動用ＳＧＴを形成する工程を、有し、
    前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱と、がＳＲＡＭセルの一部を構成している、
    ことを特徴とする請求項１７に記載のＳＧＴ柱状半導体装置の製造方法。
JP2021553959A 2019-10-30 2019-10-30 柱状半導体装置と、その製造方法 Active JP7350371B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/042593 WO2021084652A1 (ja) 2019-10-30 2019-10-30 柱状半導体装置と、その製造方法

Publications (3)

Publication Number Publication Date
JPWO2021084652A1 JPWO2021084652A1 (ja) 2021-05-06
JPWO2021084652A5 JPWO2021084652A5 (ja) 2022-07-05
JP7350371B2 true JP7350371B2 (ja) 2023-09-26

Family

ID=75714958

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021553959A Active JP7350371B2 (ja) 2019-10-30 2019-10-30 柱状半導体装置と、その製造方法

Country Status (6)

Country Link
US (1) US12029022B2 (ja)
JP (1) JP7350371B2 (ja)
KR (1) KR20220059541A (ja)
CN (1) CN114762127A (ja)
TW (1) TWI741835B (ja)
WO (1) WO2021084652A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022234655A1 (ja) * 2021-05-07 2022-11-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体の製造方法
WO2022239194A1 (ja) * 2021-05-13 2022-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023281728A1 (ja) * 2021-07-09 2023-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2023032025A1 (ja) * 2021-08-31 2023-03-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305896A (ja) 2007-06-06 2008-12-18 Elpida Memory Inc 半導体装置及びその製造方法
WO2015022744A1 (ja) 2013-08-15 2015-02-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
WO2018070034A1 (ja) 2016-10-14 2018-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
WO2019087328A1 (ja) 2017-11-01 2019-05-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
US8378425B2 (en) 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
JP5279971B1 (ja) * 2011-09-15 2013-09-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2016163045A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する柱状半導体装置と、その製造方法
US10083971B1 (en) * 2017-07-19 2018-09-25 Globalfoundries Inc. Vertical SRAM structure with cross-coupling contacts penetrating through common gates to bottom S/D metal contacts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305896A (ja) 2007-06-06 2008-12-18 Elpida Memory Inc 半導体装置及びその製造方法
WO2015022744A1 (ja) 2013-08-15 2015-02-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
WO2018070034A1 (ja) 2016-10-14 2018-04-19 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法
WO2019087328A1 (ja) 2017-11-01 2019-05-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法

Also Published As

Publication number Publication date
TWI741835B (zh) 2021-10-01
WO2021084652A1 (ja) 2021-05-06
JPWO2021084652A1 (ja) 2021-05-06
TW202118055A (zh) 2021-05-01
US12029022B2 (en) 2024-07-02
CN114762127A (zh) 2022-07-15
KR20220059541A (ko) 2022-05-10
US20220254790A1 (en) 2022-08-11

Similar Documents

Publication Publication Date Title
JP7350371B2 (ja) 柱状半導体装置と、その製造方法
JP6503470B2 (ja) 柱状半導体装置の製造方法
JP6104477B2 (ja) 柱状半導体メモリ装置と、その製造方法
TWI517468B (zh) 電阻式隨機存取記憶胞及具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法
US8138048B2 (en) Semiconductor storage device
TWI735197B (zh) 柱狀半導體裝置及其製造方法
TWI382528B (zh) 半導體記憶裝置及其製造方法
JPWO2021084652A5 (ja)
JP6175196B2 (ja) 柱状半導体メモリ装置と、その製造方法
JP6367495B2 (ja) 柱状半導体装置とその製造方法
US11705338B2 (en) Method for manufacturing pillar-shaped semiconductor device
TWI750729B (zh) 柱狀半導體裝置及其製造方法
JPWO2021005789A5 (ja)
JPH0582787A (ja) 薄膜トランジスタ型不揮発性半導体メモリ装置
WO2018070034A1 (ja) 柱状半導体装置の製造方法
TW202224157A (zh) 使用柱狀半導體元件之記憶裝置及其製造方法
JPWO2021176693A5 (ja)
US12127386B2 (en) Semiconductor memory device
TWI815229B (zh) 柱狀半導體記憶裝置及其製造方法
TWI818489B (zh) 柱狀半導體的製造方法
TWI781747B (zh) 柱狀半導體裝置及其製造方法
JPH10326896A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220516

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230807

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230906

R150 Certificate of patent or registration of utility model

Ref document number: 7350371

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150