JP7350371B2 - 柱状半導体装置と、その製造方法 - Google Patents
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Description
このCMOSインバータ回路では、絶縁層基板120上にi層121(「i層」は、真性型Si層を示す。)が形成され、このi層121上にPチャネルSGTのためのSi柱SP1とNチャネルSGTのためのSi柱SP2とが形成されている。PチャネルSGTのドレインP+領域122が、i層121と同層に、かつ、平面視においてSi柱SP1の下部を囲むように形成されている。また、NチャネルSGTのドレインN+領域123が、i層121と同層に、かつ、平面視においてSi柱SP2の下部を囲むように形成されている。PチャネルSGTのソースP+領域124がSi柱SP1の頂部に形成され、NチャネルSGTのソースN+領域125がSi柱SP2の頂部に形成されている。Si柱SP1、SP2を囲み、P+領域122及びN+領域123の上表面上に延びるように、ゲート絶縁層126a、126bが形成され、ゲート絶縁層126a、126bを囲むように、PチャネルSGTのゲート導体層127aと、NチャネルSGTのゲート導体層127bと、が形成されている。これらゲート導体層127a、127bを囲むように、絶縁層であるサイドウォール窒化膜128a、128bが形成されている。これと同様に、Si柱SP1、SP2の頂部のP+領域、N+領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜128c、128dが形成されている。PチャネルSGTのドレインP+領域122とNチャネルSGTのドレインN+領域123とはシリサイド層129bを介して接続されている。PチャネルSGTのソースP+領域124上にシリサイド層129aが形成され、NチャネルSGTのソースN+領域125上にシリサイド層129cが形成されている。さらに、ゲート導体層127a、127bの頂部にシリサイド層129d、129eが形成されている。Si柱SP1のP+領域122、124間にあるi層130aがPチャネルSGTのチャネルとして機能し、Si柱SP2のN+領域123、125間のi層130bがNチャネルSGTのチャネルとして機能する。絶縁層基板120、i層121及びSi柱SP1、SP2を覆うように、SiO2層131が形成されている。コンタクトホール132aを介して、電源配線金属層Vdと、P+領域124及びシリサイド層129aと、が接続されている。コンタクトホール132bを介して、出力配線金属層Voと、P+領域122、N+領域123、シリサイド層129bと、が接続されている。さらに、コンタクトホール132cを介して、グランド配線金属層Vsと、N+領域125及びシリサイド層129cと、が接続されている。PチャネルSGTのゲート導体層127aとNチャネルSGTのゲート導体層127bとは、互いに接続された状態で入力配線金属層(図示せず)に繋がっている。これによりSGTを用いたCMOSインバータ回路が形成される。
前記第1の半導体柱の底部に、及び/または底部側面に接続するドレインまたはソースとなる第1の不純物層と、前記第2の半導体柱の底部に、及び/または底部側面に接続するソースまたはドレインとなる第2の不純物層と、
前記第1の半導体柱の上部内部に、及び/または上部を囲んであるドレインまたはソースとなる第3の不純物層と、前記第2の半導体柱の上部内部に、及び/または上部を囲んであるソースまたはドレインとなる第4の不純物層と、
前記第1の半導体柱と、前記第2の半導体柱と、を囲んだ第1のゲート絶縁層と、
前記第1の半導体柱外周の前記第1のゲート絶縁層を囲んだ第1のゲート導体層と、前記第2の半導体柱外周の前記第1のゲート絶縁層を囲んだ第2のゲート導体層と、
平面視において、前記第1の不純物層と、前記第2の不純物層と、の間に位置し、且つ垂直方向に立ち、少なくとも中央部に導体層を有する第1のコンタクト柱と、を有し、
前記第1のゲート絶縁層が、前記第1のコンタクト柱まで伸延して繋がり、且つ前記第1のコンタクト柱の側面を囲んでいる、
ことを特徴にする。
平面視で、前記第1の半導体柱の中点と、前記第2の半導体柱の中点を結ぶ第1の線上に、前記第1のコンタクト柱の中点があることがあり、前記第1のコンタクト柱の反対側で前記第2の半導体柱に隣接して、前記第1の線上に中点を有する、第3の半導体柱があり、
前記第1のゲート絶縁層が、前記第2の半導体柱から伸延して、前記第3の半導体柱の側面を囲み、
前記第2のゲート導体層が、前記第2の半導体柱から伸延して、前記第3の半導体柱の外周部側面を囲み、
前記第2のゲート導体層が、前記第2の半導体柱と、前記第3の半導体柱と、の前記第1のゲート絶縁層の側面全体で接触している、ものとすることができる。
前記第2の半導体柱の反対側で前記第3の半導体柱に隣接して、前記第1の線上に中点を有する、第4の半導体柱があり、
前記第1のゲート絶縁層が、前記第2の半導体柱と、前記第3の半導体柱と、から伸延して、前記第4の半導体柱側面を囲み、
前記第2のゲート導体層が、前記第2の半導体柱と、前記第3の半導体柱から伸延して、前記第4の半導体柱の外周部側面を囲み、
前記第2のゲート導体層が、前記第2の半導体柱と、前記第3の半導体柱と、前記第4の半導体柱の前記第1のゲート絶縁層の側面全体で接触している、ものとすることができる。
前記第2の半導体柱は負荷用SGTを含み、
前記第3の半導体柱は駆動用SGTを含み、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、を有してSRAMセルを構成することができる。
前記第2の半導体柱は負荷用SGTを含み、
前記第3の半導体柱は駆動用SGTを含み、
前記第4の半導体柱は駆動用SGTを含み、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、前記第4の半導体柱と、を有してSRAMセルを構成することができる。
前記第1半導体柱と、前記第2の半導体柱と、前記第1のコンタクト柱と、が平面視において、1つの方向に伸延した矩形形状を有し、且つ平面視において、互いに平行して配置することができる。
基板上に、第1の半導体柱と、第5の半導体柱と、第2の半導体柱とを、平面視でそれぞれの中点が第1の線上にあるように形成する工程と、
前記第1の半導体柱の底部に繋げてソースまたはドレインになる第1の不純物層を形成し、前記第2の半導体柱の底部に繋げてドレインまたはソースになる第2の不純物層を形成する工程と、
前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱を囲み、且つ繋がった第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層の外側に、前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱を囲み、且つ繋がった第1の導体層を形成する工程と、
前記第5の半導体柱をエッチングして、第1の空孔を形成する工程と、
前記第1の空孔内に、少なくとも中心部が導体である第1のコンタクト柱を形成する工程と、
前記第1の導体層をエッチングして、前記第1のコンタクト柱の外周部を囲む前記第1の導体層を除去し、且つ前記第1の半導体柱を囲む前記第1の導体層よりなる第1のゲート導体層と、前記第2の半導体柱を囲む前記第1の導体層よりなる第2のゲート導体層とを形成する工程と、
前記第1のゲート導体層と、前記第1のコンタクト柱を囲む前記第1のゲート絶縁層と、前記第2のゲート導体層の外周部に第1の絶縁層を形成する工程と、を有し、
前記第1のコンタクト柱が、前記第1の不純物層と、前記第2の不純物層とに電気的に接続して、この接続が垂直方向へ伸延している、
ことを特徴とする。
第1の空孔を形成した後、前記空孔の側面に、金属、合金、または絶縁層の単層、または複数層よりなる第1の材料層を形成する工程と、
平面視において、前記第1材料層の内側に第2の導体層を形成する工程、を有し、
前記第1の材料層と、前記第2の導体層とが、前記第1のコンタクト柱であることが好ましい。
前記第1の線と直交する方向に伸延する、前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱を形成する前、
前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱を形成するためのエッチングマスク材料層の内、前記第5の半導体柱を形成するための第1のエッチングマスク層の平面視における上下のいずれかの一部領域を除去する工程、を有することができる。
前記第1のコンタクト柱の反対側で前記第2の半導体柱に隣接して、平面視で前記第1の半導体柱の中点と前記第5の半導体柱との中点を結ぶ前記第1の線上に、中点を有する第3の半導体柱を形成する工程と、
前記第1のゲート絶縁層を、前記第2の半導体柱から伸延して、前記第3の半導体柱の側面を囲む工程と、
前記第2のゲート導体層を、前記第2の半導体柱と、前記第3の半導体柱と、の前記第1のゲート絶縁層の側面全体で接触させて形成する工程、を有することができる。
前記第2の半導体柱の反対側で前記第3の半導体柱に隣接して、前記第1の線上に、第4の半導体柱を形成する工程と、
前記第1のゲート絶縁層を、前記第3の半導体柱から伸延して、前記第4の半導体柱の側面を囲む工程と、
前記第2のゲート導体層を、前記第2の半導体柱と、前記第3の半導体柱と、前記第4の半導体柱と、の前記第1のゲート絶縁層の側面全体で接触させて形成する工程、を有することができる。
前記第1の半導体柱に選択用SGTを形成し、
前記第2の半導体柱に負荷用SGTを形成し、
前記第3の半導体柱に駆動用SGTを形成する工程を、有し、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、がSRAMセルの一部を構成することができる。
前記第1の半導体柱に選択用SGTを形成し、
前記第2の半導体柱に負荷用SGTを形成し、
前記第3の半導体柱に駆動用SGTを形成し、
前記第4の半導体柱に駆動用SGTを形成する工程を、有し、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、前記第4の半導体柱と、がSRAMセルの一部を構成することができる。
以下、図1A~図1Zを参照しながら、本発明の第1実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。各図において、(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図、(d)はY1-Y1’線に沿う断面構造図である。
なお、空孔40a、40b内にTa層を形成する前に、その側面に導体層、絶縁体層、又はこれらを複合した層による側壁を形成してもよい。
なお、本実施形態は、SRAMを例にして説明したが、他の回路に本発明を適用する場合、N+層3a、3b、3c、3d、P+層4a、5aに対応する不純物層の極性は、回路設計仕様に従い、同じでもよいし、もしくは異なってもよい。
(特徴1)
N+層3a、P+層4aを接続するコンタクト部Ta柱41aと、N+層3c、P+層5aを接続するコンタクト部Ta柱41bと、はSi柱6b、6iが形成された位置に、それらの外周形状を同じくして形成されている。Si柱6b、6iは、Ta柱41a、41bと自己整合で形成されているので、コンタクト部Ta柱41a、41bは、Si柱6a、6c、6d、6e、6f、6g、6h、6jに対して、自己整合で形成される。これはSRAMセルの高密度化に繋がる。
(特徴2)
本実施形態では、図1Vに示すように、ゲートTiN層37a、37b、37c、37dを形成した後、Ta柱41a、41bは、TiN層37a、37b、37c、37dから離れて、孤立して立っている。Ta柱41a、41bの側面全体には、Si柱6a、6c、6d、6e、6f、6g、6h、6jの側面全体を囲んだゲート絶縁層であるHfO2層36が繋がって形成されている。Ta柱41a、41bは金属柱であるため、単結晶Si柱6a、6c、6d、6e、6f、6g、6h、6jと比べて柔らかい。このため、Ta柱41a、41bだけが立った形態では、洗浄などの工程において、倒れ、または傾き問題を生じる。これに対して、本実施形態では、Si柱6a、6c、6d、6e、6f、6g、6h、6jの側面から繋がったHfO2層36が、転倒、または傾き発生に対する防止層として働く。
(特徴3)
本実施形態では、Ta柱41a、41bの底部位置は、Ta柱41a、41bを囲むN+層3a、3b、3c、3d、P+層4a、5aの上面位置より下になるように形成した。これにより、Ta柱41a、41bを支える支点が、HfO2層36の底部と、Ta柱41a、41bの底部と、の2点になる。これにより、Ta柱41a、41bの転倒、または傾き防止を更に改善できる。
(特徴4)
コンタクト部であるTa柱41a、41bを、Si柱6a、6c、6d、6e、6f、6g、6h、6jに対して自己整合で形成されることによって、Ta柱41aとSi柱6a、6c間の距離と、Ta柱41bとSi柱6h、6j間の距離と、を短くできる。Ta柱41aとSi柱6a、6c間の距離は、図1Hに示すように、帯状SiGe層18a、12aaの厚さで定められる。そして、Ta柱41bとSi柱6h、6j間の距離は、帯状SiGe層18b、12abの厚さで定められる。帯状SiGe層18a、18bは、同時にALD法により形成されている。同じく、帯状SiGe層12aa、12abは、同時にALD法により形成されている。ALD法では、材料層を1原子層、または1分子層ごと制御よく堆積できる。これにより、平面視において、帯状SiGe層18a、18b、12aa、12abの厚さを、設計からの要求に応じて、高精度で、且つ狭くすることができる。これにより、ゲートTiN層37b、37cを、Si柱6c、6d、6e間と、Si柱6f、6g、6h間と、のそれぞれの側面で接触させて形成できる。これにより、Si柱6c、6d、6e間と、Si柱6f、6g、6h間と、の距離を、ゲートHfO2層36と、ゲートTiN層37b、37cと、を加えた厚さの2倍まで短く出来る。このように、コンタクト部であるTa柱41a、41bを自己整合で形成することと、コンタクト部であるTa柱41a、41bと、それぞれの両側のSi柱6a、6c、6h、6j間の距離をALD法による帯状SiGe層12aa、12ab、18a、18bの厚さで定められることにより、SRAMセルの高密度化が図れる。
以下、図2A、図2Bを参照しながら、本発明の第2実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。各図において、(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図、(d)は(a)のY1-Y1’線に沿う断面構造図である。なお、第1実施形態における構成部分と同一又は対応する構成部分には同一の符号を付して、重複した説明を省略する。
(特徴1)
第1実施形態では、コンタクト部であるTa柱41a、41bの転倒、または傾き防止のためTa柱41a、41bの側面を囲んだHfO2層36を用いた。これに対し、本実施形態では、更にTa柱41a、41bの側面を囲んでW層70aa、70bbを形成することによって、Ta柱41a、41bの転倒、または傾き発生を、更に防止することができる。なお、W層70aa、70bbに変えて絶縁層を用いても、コンタクト部であるTa柱41a、41bの断面中心部がTaによる導体層であるので、N+層3a、3d、P+層4a、5aと、の電気的接続は問題ない。
(特徴2)
第1実施形態においてのTa柱41a、41bの転倒、または傾き防止に、ゲート絶縁層であるHfO2層36のみを用いている。HfO2層36は、回路設計から求められるゲート絶縁層としての、例えば膜厚、物理定数などの使用上の制約を持つ。これに対して、本実施形態では、W層70aa、70bbは、他の金属層、合金層、絶縁層を用いて、より望ましい転倒、または傾き防止のためのプロセス設計が可能である。
(特徴3)
本実施形態では、W層70aa、70bbの底部位置はN+層3a、3b、3c、3d、P+層4a、5aの上面位置より下になるように形成した。これにより、Ta柱41a、41bを支える支点が、HfO2層36の底部と、W層70aa、70bbの底部と、の2点になる。これにより、Ta柱41a、41bの転倒、または傾き防止を更に改善できる。
以下、図3A、図3Bを参照しながら、本発明の第3実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。各図において、(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図である。本実施形態は、第1実施形態が8個のSGTでSRAMセルを構成した例に対して、6個のSGTでSRAMセルを構成した例である。
(特徴1)
N+層72a、P+層73aaを接続するコンタクト部であるTa柱80aと、N+層72d、P+層73bbを接続するコンタクト部であるTa柱80bと、はSi柱75b、75gが形成された位置に、それらの外周形状を同じくして形成されている。Si柱75b、75gは、Ta柱80a、80bと自己整合で形成されているので、コンタクト部であるTa柱80a、80bは、Si柱75a、75c、75d、75e、75f、75hに対して、自己整合で形成される。これはSRAMセルの高密度化に繋がる。
(特徴2)
本実施形態では、第1実施形態と同じく、Ta柱80a、80bの側面全体を囲んでSi柱75a、75c、75d、75e、75f、75hの側面全体を囲んだゲート絶縁層であるHfO2層78が繋がって形成されている。本実施形態では、Si柱75a、75c、75d、75e、75f、75hの側面からTa柱80a、80b側面に繋がったHfO2層78が、Ta柱80a、80bの転倒、または傾き発生に対する防止層として働く。
(特徴3)
第1実施形態と同じく、コンタクト部Ta柱80a、80bを、Si柱75a、75c、75d、75e、75f、75hに対して自己整合で形成されることによって、Ta柱80aとSi柱75a、75c間の距離と、Ta柱80bとSi柱75f、75h間の距離と、を短くできる。これにより、ゲートTiN層84b、84cを、Si柱75c、75d間と、Si柱75e、75f間と、のそれぞれの側面で接触して、Si柱75c、75d間と、Si柱75e、75f間と、の距離を、ゲートHfO 2 層78と、ゲートTiN層84b、84cと、を加えた厚さの2倍まで短く出来る。これにより、SRAMセルの高密度化が図れる。
以下、図4A~図4Dを参照しながら、本発明の第4実施形態に係る、ロジック回路用SGTを有する柱状半導体装置の製造方法について説明する。各図において、(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図である。
本実施形態では、矩形Si柱95a、95c、95dと自己整合で形成された矩形Si柱95bの場所にコンタクト部である矩形Ta柱101が形成される。これにより、矩形Ta柱101は矩形Si柱95a、95c、95dと自己整合で形成される。これにより、P層基板1上に高密度CMOSインバータ回路が形成される。
(特徴2)
本実施形態では、他の実施形態と同じく、矩形Si柱95a、95c、95dを囲んだゲート絶縁層であるHfO2層が繋がってコンタクト部である矩形Ta柱101を囲んで形成される。これらにより、HfO2層36が,矩形Ta柱101の転倒、または傾き防止層として働く。そして、また、矩形Ta柱101の底部の位置を、N+層86a、P+層87aの上面より下に形成することにより、より矩形Ta柱101の転倒、または傾き発生が防止される。
(特徴3)
本実施形態のCMOSインバータ回路は、他の実施形態において説明したSRAM回路と同じ工程により形成することができる。これにより、高密度インバータ回路と高密度SRAM回路を同じP層基板1上に形成できる。そして、N+層86a、105a、P+層87a、105b、105c、ゲートTiN層106の配置、構造、そして配線の形状を変えることによって、他の高密度ロジック回路が形成される。これにより、同一P層基板1上に、高密度SRAM回路と高密度ロジック回路を形成することができる。
(特徴4)
本実施形態では、大きい駆動電流を得るため、平面視においてY方向に伸延した矩形Si柱95a、95c、95dを形成した。これにより、矩形Ta柱101のY方向の長さを、矩形Si柱95a、95c、95dの長さより短くして、平面視において、矩形Si柱95a、95cの間に、ゲートTiN層106と出力配線金属層Voutとを繋げるコンタクトホール109bを形成することができた。これにより、より高密度のCMOSインバータ回路が形成される。これは、他のロジック回路形成にも適用できる。これにより、高密度のロジック回路が形成される。
2、2a、2b、2A N層
3、3a、3b、3c、3d、56a、57c、57d、57e、57f、57h、72、72a、72b、72c、72d、86、86a、105a N+層
4、4a、5a、56b、56g、73a、73b、73aa、73bb、87a、105b、105c P+層
6、88 i層
7、9、10、7a、7b、7c、7d、7e、7f、7g、7h、7i、7j、30a、30b、30c、30d、33a、33b、38、74a、74b、74c、74d、74e、74f、74g、74h、89 マスク材料層
9a、15a、15b、17a、17b、19a、19b、21a、21b、26、27a、27b、 帯状マスク材料層
9aa、9ab、17aa、17ab、17ba、17bb、21aa、21ab、21ba、21bb 正方形状マスク材料層
90a、90b、90c、90d、90bb 矩形マスク材料層
8、24、44、82a、82b、82c、82d、104 SiN層
8a、16a、16b、20a、20b、24a、24b.28a、28b 帯状SiN層
8aa、8ab、16aa、16ba、20aa、20ab、20ba、20bb 正方形状SiN層
91a、91b、91c、91d、91bb 矩形SiN層
12a、12b SiGe層
12aa、12ab、18a、18b 帯状SiGe層
13、24、22、22a、22b、42a、42b、42aa、42bb、46a、46b、46c、46d、48、55、58、60、64、66、85、83a、83b、83c、83d、81a、81b、97、102、103、106 SiO2層
50a、50b 凹部
8aa、8ab、9aa、9ab、17aa、17ab、17ba、17bb、21aa、21ab、21ba、21bb 正方形状マスク材料層
6a、6b、6c、6d、6e、6f、6g、6h、6i、6j、75a、75b、75c、75d、75e、75f、75g、75h Si柱
95a、95b、95c、95d 矩形Si柱
36、78、99 HfO2層
37、37a、37b、37c、37d、37A、106 TiN層
39、47a、47b、47c、47d レジスト層
40a、40b 空孔
41a、41b、80a、80b、101 Ta柱
52a、52b、57a、57b、57c、57d、57e、57f、57g、57h、70a、70b、70aa、70bb W層
61a、61b、61c、61d、65a、65b、67a、67b 、109a、109b、109c、109d、109e コンタクトホール
76a、76b 合金層
92 Si台
WL ワード配線金属層
BL ビット配線金属層
RBL 反転ビット配線金属層
Vss1、Vss2、Vss グランド配線金属層
Vdd 電源配線金属層
Vin 入力配線金属層
Vout 出力配線金属層
Claims (19)
- 基板上に、垂直方向に立つ、第1の半導体柱と第2の半導体柱と、
前記第1の半導体柱の底部に、及び/または底部側面に接続するドレインまたはソースとなる第1の不純物層と、前記第2の半導体柱の底部に、及び/または底部側面に接続するソースまたはドレインとなる第2の不純物層と、
前記第1の半導体柱の上部内部に、及び/または上部を囲んであるドレインまたはソースとなる第3の不純物層と、前記第2の半導体柱の上部内部に、及び/または上部を囲んであるソースまたはドレインとなる第4の不純物層と、
前記第1の半導体柱と、前記第2の半導体柱と、を囲んだ第1のゲート絶縁層と、
前記第1の半導体柱外周の前記第1のゲート絶縁層を囲んだ第1のゲート導体層と、前記第2の半導体柱外周の前記第1のゲート絶縁層を囲んだ第2のゲート導体層と、
平面視において、前記第1の不純物層と、前記第2の不純物層と、の間に位置し、且つ垂直方向に立ち、少なくとも中央部に導体層を有する第1のコンタクト柱と、を有し、
前記第1のゲート絶縁層が、前記第1のコンタクト柱まで伸延して繋がり、且つ前記第1のコンタクト柱の側面を囲んでいる、
ことを特徴にするSGT柱状半導体装置。 - 前記第1のコンタクト柱の底部の、垂直方向における位置が、前記第1の半導体柱と、前記第2の半導体柱と、の底部位置より下にある、
ことを特徴とする請求項1に記載のSGT柱状半導体装置。 - 平面視において、前記第1の半導体柱と、前記第2の半導体柱と、に接する平行した2つの仮想の接線が、前記第1のコンタクト柱とも接している、
ことを特徴とする請求項1に記載のSGT柱状半導体装置。 - 前記第1のゲート絶縁層が、前記第1の半導体柱と、前記第2の半導体柱と、の外周部で異なる材料であり、前記第1のコンタクト柱の外周部には、前記第1の半導体柱と、前記第2の半導体柱と、のいずれかの前記第1のゲート絶縁層が、繋がっている、
ことを特徴とする請求項1に記載のSGT柱状半導体装置。 - 前記第1のコンタクト柱の外周部に、平面視において、金属、合金、または絶縁層の単層、または複数層よりなる第1の材料層がある、
ことを特徴とする請求項1に記載のSGT柱状半導体装置。 - 平面視で、前記第1の半導体柱の中点と、前記第2の半導体柱の中点を結ぶ第1の線上に、前記第1のコンタクト柱の中点があり、
前記第1のコンタクト柱の反対側で前記第2の半導体柱に隣接して、前記第1の線上に中点を有する、第3の半導体柱があり、
前記第1のゲート絶縁層が、前記第2の半導体柱から伸延して、前記第3の半導体柱の側面を囲み、
前記第2のゲート導体層が、前記第2の半導体柱から伸延して、前記第3の半導体柱の外周部側面を囲み、
前記第2のゲート導体層が、前記第2の半導体柱と、前記第3の半導体柱と、の前記第1のゲート絶縁層の側面全体で接触している、
ことを特徴とする請求項1に記載のSGT柱状半導体装置。 - 前記第2の半導体柱の反対側で前記第3の半導体柱に隣接して、前記第1の線上に中点を有する、第4の半導体柱があり、
前記第1のゲート絶縁層が、前記第2の半導体柱と、前記第3の半導体柱と、から伸延して、前記第4の半導体柱側面を囲み、
前記第2のゲート導体層が、前記第2の半導体柱と、前記第3の半導体柱から伸延して、前記第4の半導体柱の外周部側面を囲み、
前記第2のゲート導体層が、前記第2の半導体柱と、前記第3の半導体柱と、前記第4の半導体柱の前記第1のゲート絶縁層の側面全体で接触している、
ことを特徴とする請求項6に記載のSGT柱状半導体装置。 - 前記第1の半導体柱は選択用SGTを含み、
前記第2の半導体柱は負荷用SGTを含み、
前記第3の半導体柱は駆動用SGTを含み、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、を有してSRAMセルを構成している 、
ことを特徴とする請求項6に記載のSGT柱状半導体装置。 - 前記第1の半導体柱は選択用SGTを含み、
前記第2の半導体柱は負荷用SGTを含み、
前記第3の半導体柱は駆動用SGTを含み、
前記第4の半導体柱は駆動用SGTを含み、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、前記第4の半導体柱と、を有してSRAMセルを構成している、
ことを特徴とする請求項7に記載のSGT柱状半導体装置 - 前記第1の半導体柱と、前記第2の半導体柱と、前記第1のコンタクト柱と、が平面視において、1つの方向に伸延した矩形形状を有し、且つ平面視において、互いに平行して配置している、
ことを特徴とする請求項1に記載のSGT柱状半導体装置。 - 基板上に、第1の半導体柱と、第5の半導体柱と、第2の半導体柱とを、平面視でそれぞれの中点が第1の線上にあるように形成する工程と、
前記第1の半導体柱の底部に繋げてソースまたはドレインになる第1の不純物層を形成し、前記第2の半導体柱の底部に繋げてドレインまたはソースになる第2の不純物層を形成する工程と、
前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱を囲み、且つ繋がった第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層の外側に、前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱を囲み、且つ繋がった第1の導体層を形成する工程と、
前記第5の半導体柱をエッチングして、第1の空孔を形成する工程と、
前記第1の空孔内に、少なくとも中心部が導体である第1のコンタクト柱を形成する工程と、
前記第1の導体層をエッチングして、前記第1のコンタクト柱の外周部を囲む前記第1の導体層を除去し、且つ前記第1の半導体柱を囲む前記第1の導体層よりなる第1のゲート導体層と、前記第2の半導体柱を囲む前記第1の導体層よりなる第2のゲート導体層とを形成する工程と、
前記第1のゲート導体層と、前記第1のコンタクト柱を囲む前記第1のゲート絶縁層と、前記第2のゲート導体層の外周部に第1の絶縁層を形成する工程と、を有し
前記第1のコンタクト柱が、前記第1の不純物層と、前記第2の不純物層とに電気的に接続して、この接続が垂直方向へ伸延している、
ことを特徴とするSGT柱状半導体装置の製造方法。 - 前記第1の空孔の底部の位置が、前記第1の半導体柱と、前記第2の半導体柱と、の底部位置より、垂直方向において下方になるように形成する、
ことを特徴とする請求項11に記載のSGT柱状半導体装置の製造方法。 - 第1の空孔を形成した後、前記第1の空孔の側面に、金属、合金、または絶縁層の単層、または複数層よりなる第1の材料層を形成する工程と、
平面視において、前記第1の材料層の内側に第2の導体層を形成する工程、を有し、
前記第1の材料層と、前記第2の導体層とが、前記第1のコンタクト柱である、
ことを特徴とする請求項11に記載のSGT柱状半導体装置の製造方法。 - 平面視において、前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱と、を前記第1の線と直交する方向に伸延した矩形形状に形成する工程、を有する、
ことを特徴とする請求項11に記載のSGT柱状半導体装置の製造方法。 - 前記第1の線と直交する方向に伸延する、前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱を形成する前、
前記第1の半導体柱と、前記第5の半導体柱と、前記第2の半導体柱を形成するためのエッチングマスク材料層の内、前記第5の半導体柱を形成するための第1のエッチングマスク層の平面視における上下のいずれかの一部領域を除去する工程、を有する、
ことを特徴とする請求項14に記載のSGT柱状半導体装置の製造方法。 - 前記第1のコンタクト柱の反対側で前記第2の半導体柱に隣接して、平面視で前記第1の半導体柱の中点と前記第5の半導体柱との中点を結ぶ前記第1の線上に、中点を有する第3の半導体柱を形成する工程と、
前記第1のゲート絶縁層を、前記第2の半導体柱から伸延して、前記第3の半導体柱の側面を囲む工程と、
前記第2のゲート導体層を、前記第2の半導体柱と、前記第3の半導体柱と、の前記第1のゲート絶縁層の側面全体で接触させて形成する工程、を有する、
ことを特徴とする請求項11に記載のSGT柱状半導体装置の製造方法。 - 前記第2の半導体柱の反対側で前記第3の半導体柱に隣接して、前記第1の線上に、第4の半導体柱を形成する工程と、
前記第1のゲート絶縁層を、前記第3の半導体柱から伸延して、前記第4の半導体柱の側面を囲む工程と、
前記第2のゲート導体層を、前記第2の半導体柱と、前記第3の半導体柱と、前記第4の半導体柱と、の前記第1のゲート絶縁層の側面全体で接触させて形成する工程、を有する、
ことを特徴とする請求項16に記載のSGT柱状半導体装置の製造方法。 - 前記第1の半導体柱に選択用SGTを形成し、
前記第2の半導体柱に負荷用SGTを形成し、
前記第3の半導体柱に駆動用SGTを形成する工程を、有し、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、がSRAMセルの一部を構成している 、
ことを特徴とする請求項16に記載のSGT柱状半導体装置の製造方法。 - 前記第1の半導体柱に選択用SGTを形成し、
前記第2の半導体柱に負荷用SGTを形成し、
前記第3の半導体柱に駆動用SGTを形成し、
前記第4の半導体柱に駆動用SGTを形成する工程を、有し、
前記第1の半導体柱と、前記第2の半導体柱と、前記第3の半導体柱と、前記第4の半導体柱と、がSRAMセルの一部を構成している、
ことを特徴とする請求項17に記載のSGT柱状半導体装置の製造方法。
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