KR20220059541A - 주상 반도체 장치와, 그 제조 방법 - Google Patents
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Abstract
컨택트부 Ta 기둥 (47a) 의 저부가 N+ 층 (3a), P+ 층 (4a) 에 연결되고, 게이트 HfO2 층 (36) 이, Si 기둥 (6a, 6b), 컨택트 Ta 기둥 (47a) 의 측면과, Si 기둥 (6a, 6b), 컨택트 Ta 기둥 (47a) 사이의 SiO2 층 (34) 의 상면에 연결되어 있다. 그리고 Si 기둥 (6a, 6c) 을 둘러싼 게이트 HfO2 층 (36) 의 측면에 게이트 TiN 층 (37a, 37b) 이 있다. 그리고, Si 기둥 (6a, 6b), 컨택트 Ta 기둥의 중점이, 평면에서 보았을 때에 있어서 1 개의 제 1 선 상에 있다.
Description
본 발명은 주상 (柱狀) 반도체 장치와, 그 제조 방법에 관한 것이다.
최근, LSI (Large Scale Integration) 에 3 차원 구조 트랜지스터가 사용되고 있다. 그 중에서, 주상 반도체 장치인 SGT (Surrounding Gate Transistor) 는, 고집적 반도체 장치를 제공하는 반도체 소자로서 주목받고 있다. 또, SGT 를 갖는 반도체 장치의 추가적인 고집적화, 고성능화가 요구되고 있다.
통상적인 플레이너형 MOS 트랜지스터에서는, 채널이 반도체 기판의 상표면을 따른 수평 방향으로 연장된다. 이에 비해서, SGT 의 채널은, 반도체 기판의 상표면에 대해서 수직인 방향으로 연장된다 (예를 들어, 특허문헌 1, 비특허문헌 1 을 참조). 이 때문에, SGT 는 플레이너형 MOS 트랜지스터와 비교해서, 반도체 장치의 고밀도화가 가능하다.
도 5 에, N 채널 SGT 의 구조 모식도를 나타낸다. P 형 또는 i 형 (진성형) 의 Si 기둥 (215) (이하, 실리콘 반도체 기둥을「Si 기둥」이라고 칭한다.) 의 상하의 위치에, 일방이 소스로서 기능할 때, 타방이 드레인으로서 기능하는 N+ 영역 (216a, 216b) 이 형성되어 있다. Si 기둥 (215) 의 소스, 드레인 N+ 영역 (216a, 216b) 사이의 영역이 채널 영역 (217) 이 된다. 이 채널 영역 (217) 을 둘러싸도록 게이트 절연층 (218) 이 형성되고, 게이트 절연층 (218) 을 둘러싸도록 게이트 도체층 (219) 이 형성되어 있다. SGT 에서는, 소스, 드레인 N+ 영역 (216a, 216b), 채널 영역 (217), 게이트 절연층 (218), 게이트 도체층 (219) 이, 단일한 Si 기둥 (215) 에 형성되어 있다. 이 때문에, SGT 의 표면의 점유 면적은, 외관상, 플레이너형 MOS 트랜지스터의 단일한 소스 또는 드레인 N+ 영역의 점유 면적에 상당하는 것이 된다. 그 때문에, SGT 를 갖는 회로 칩에서는, 플레이너형 MOS 트랜지스터를 갖는 회로 칩과 비교하여, 추가적인 칩 사이즈의 축소화를 실현하는 것이 가능하다.
도 6 에, SGT 를 사용한 CMOS 인버터 회로의 단면도를 나타낸다 (예를 들어, 특허문헌 2, 도 38(b) 를 참조).
이 CMOS 인버터 회로에서는, 절연층 기판 (120) 상에 i 층 (121) (「i 층」은, 진성형 Si 층을 나타낸다.) 이 형성되고, 이 i 층 (121) 상에 P 채널 SGT 를 위한 Si 기둥 (SP1) 과 N 채널 SGT 를 위한 Si 기둥 (SP2) 이 형성되어 있다. P 채널 SGT 의 드레인 P+ 영역 (122) 이, i 층 (121) 과 동층에, 또한, 평면에서 보았을 때에 있어서 Si 기둥 (SP1) 의 하부를 둘러싸도록 형성되어 있다. 또, N 채널 SGT 의 드레인 N+ 영역 (123) 이, i 층 (121) 과 동층에, 또한, 평면에서 보았을 때에 있어서 Si 기둥 (SP2) 의 하부를 둘러싸도록 형성되어 있다. P 채널 SGT 의 소스 P+ 영역 (124) 이 Si 기둥 (SP1) 의 정상부에 형성되고, N 채널 SGT 의 소스 N+ 영역 (125) 이 Si 기둥 (SP2) 의 정상부에 형성되어 있다. Si 기둥 (SP1, SP2) 을 둘러싸고, P+ 영역 (122) 및 N+ 영역 (123) 의 상표면 상으로 연장되도록, 게이트 절연층 (126a, 126b) 이 형성되고, 게이트 절연층 (126a, 126b) 을 둘러싸도록, P 채널 SGT 의 게이트 도체층 (127a) 과, N 채널 SGT 의 게이트 도체층 (127b) 이 형성되어 있다. 이들 게이트 도체층 (127a, 127b) 을 둘러싸도록, 절연층인 사이드 월 질화막 (128a, 128b) 이 형성되어 있다. 이와 동일하게, Si 기둥 (SP1, SP2) 의 정상부인 P+ 영역, N+ 영역을 각각 둘러싸도록, 절연층인 사이드 월 질화막 (128c, 128d) 이 형성되어 있다. P 채널 SGT 의 드레인 P+ 영역 (122) 과 N 채널 SGT 의 드레인 N+ 영역 (123) 은 실리사이드층 (129b) 을 개재하여 접속되어 있다. P 채널 SGT 의 소스 P+ 영역 (124) 상에 실리사이드층 (129a) 이 형성되고, N 채널 SGT 의 소스 N+ 영역 (125) 상에 실리사이드층 (129c) 이 형성되어 있다. 또한, 게이트 도체층 (127a, 127b) 의 정상부에 실리사이드층 (129d, 129e) 이 형성되어 있다. Si 기둥 (SP1) 의 P+ 영역 (122, 124) 사이에 있는 i 층 (130a) 이 P 채널 SGT 의 채널로서 기능하고, Si 기둥 (SP2) 의 N+ 영역 (123, 125) 사이의 i 층 (130b) 이 N 채널 SGT 의 채널로서 기능한다. 절연층 기판 (120), i 층 (121) 및 Si 기둥 (SP1, SP2) 을 덮도록, SiO2 층 (131) 이 형성되어 있다. 컨택트홀 (132a) 을 개재하여, 전원 배선 금속층 (Vd) 과, P+ 영역 (124) 및 실리사이드층 (129a) 이 접속되어 있다. 컨택트홀 (132b) 을 개재하여, 출력 배선 금속층 (Vo) 과, P+ 영역 (122), N+ 영역 (123), 실리사이드층 (129b) 이 접속되어 있다. 또한, 컨택트홀 (132c) 을 개재하여, 그라운드 배선 금속층 (Vs) 과, N+ 영역 (125) 및 실리사이드층 (129c) 이 접속되어 있다. P 채널 SGT 의 게이트 도체층 (127a) 과 N 채널 SGT 의 게이트 도체층 (127b) 은, 서로 접속된 상태에서 입력 배선 금속층 (도시 생략) 에 연결되어 있다. 이로써 SGT 를 사용한 CMOS 인버터 회로가 형성된다.
도 6 에 나타내는 SGT 를 갖는 CMOS 인버터 회로에 있어서도, 추가적인 회로의 고밀도화와 고성능화가 요구되고 있다. 본 회로에 있어서, 추가적인 회로의 고밀도화와 고성능화에 대해서, 하기와 같은 문제가 있다. 컨택트홀 (132b) 은 Si 기둥 (SP1) 과 Si 기둥 (SP2) 사이에 형성되어 있다. Si 기둥 (SP1, SP2) 과 컨택트홀 (132b) 은, 별개의 리소그래피 공정과 에칭 공정에 의해서 형성된다. 이로써, 컨택트홀 (132b) 의 위치가, 리소그래피 공정의 마스크 미스얼라인먼트에 의해서, Si 기둥 (SP1, SP2) 중 어느 것에 근접하여 형성된다. 이 마스크 미스얼라인먼트가, 일방으로 크게 어긋나면, 게이트 도체층 (126a, 126b) 중 어느 것과, 출력 배선 금속층 (Vo) 의 전기적 단락 불량이 발생된다. 이 때문에, 이 전기적 단락이 발생되지 않도록, Si 기둥 (SP1, SP2) 과 컨택트홀 (132b) 의 거리를 넓힐 필요가 있다. 이것은, 추가적인 회로의 고밀도화에 대한 저해 요인이 된다.
SGT 를 사용한 회로의 고집적화가 요구되고 있다.
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka : IEEE Transactionon Electron Devices, Vol.38, No.3, pp.573-578 (1991)
주상 반도체 장치의 고밀도화의 실현이 요구되고 있다.
본 발명의 관점에 관련된, SGT 주상 반도체 장치는, 기판 상에, 수직 방향으로 서는, 제 1 반도체 기둥과 제 2 반도체 기둥과,
상기 제 1 반도체 기둥의 저부에, 및/또는 저부 측면에 접속하는 드레인 또는 소스가 되는 제 1 불순물층과, 상기 제 2 반도체 기둥의 저부에, 및/또는 저부 측면에 접속하는 소스 또는 드레인이 되는 제 2 불순물층과,
상기 제 1 반도체 기둥의 상부 내부에, 및/또는 상부를 둘러싸고 있는 드레인 또는 소스가 되는 제 3 불순물층과, 상기 제 2 반도체 기둥의 상부 내부에, 및/또는 상부를 둘러싸고 있는 소스 또는 드레인이 되는 제 4 불순물층과,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥을 둘러싼 제 1 게이트 절연층과,
상기 제 1 반도체 기둥 외주의 상기 제 1 게이트 절연층을 둘러싼 제 1 게이트 도체층과, 상기 제 2 반도체 기둥 외주의 상기 제 1 게이트 절연층을 둘러싼 제 2 게이트 도체층과,
평면에서 보았을 때에 있어서, 상기 제 1 불순물층과, 상기 제 2 불순물층 사이에 위치하며, 또한 수직 방향으로 서고, 적어도 중앙부에 도체층을 갖는 제 1 컨택트 기둥과,
상기 제 1 게이트 절연층이, 상기 제 1 컨택트 기둥까지 신연 (伸延) 하여 연결되며, 또한 상기 제 1 컨택트 기둥의 측면을 둘러싸고 있는 것을 특징으로 한다.
상기 제 1 컨택트 기둥의 저부의, 수직 방향에 있어서의 위치가, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥의 저부 위치보다 아래에 있는 것이 바람직하다.
평면에서 보았을 때에 있어서, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥에 평행한 2 개의 가상의 접선이, 상기 제 1 컨택트 기둥과도 접하고 있는 것이 바람직하다.
상기 제 1 게이트 절연층이, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥의 외주부에서 상이한 재료이고, 상기 제 1 컨택트 기둥의 외주부에는, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥 중 어느 것의 상기 제 1 게이트 절연층이, 연결되어 있는 것이 바람직하다.
상기 컨택트 기둥의 외주부에, 평면에서 보았을 때에 있어서, 금속, 합금, 또는 절연층의 단층, 또는 복수 층으로 이루어지는 제 1 재료층을 형성할 수 있다.
또한,
평면에서 보았을 때, 상기 제 1 반도체 기둥의 중점과, 상기 제 2 반도체 기둥의 중점을 잇는 제 1 선 상에, 상기 제 1 컨택트 기둥의 중점이 있는 경우가 있고, 상기 제 1 컨택트 기둥의 반대측에서 상기 제 2 반도체 기둥에 인접하여, 상기 제 1 선 상에 중점을 갖는 제 3 반도체 기둥이 있으며,
상기 제 1 게이트 절연층이, 상기 제 2 반도체 기둥으로부터 신연하여, 상기 제 3 반도체 기둥의 측면을 둘러싸고,
상기 제 2 게이트 도체층이, 상기 제 2 반도체 기둥으로부터 신연하여, 상기 제 3 반도체 기둥의 외주부 측면을 둘러싸고,
상기 제 2 게이트 도체층이, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥의 상기 제 1 게이트 절연층의 측면 전체에서 접촉하고 있는 것으로 할 수 있다.
또한,
상기 제 2 반도체 기둥의 반대측에서 상기 제 3 반도체 기둥에 인접하여, 상기 제 1 중심선 상에 중점을 갖는 제 4 반도체 기둥이 있고,
상기 제 1 게이트 절연층이, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥으로부터 신연하여, 상기 제 4 반도체 기둥 측면을 둘러싸며,
상기 제 2 게이트 도체층이, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥으로부터 신연하여, 상기 제 4 반도체 기둥의 외주부 측면을 둘러싸고,
상기 제 2 게이트 도체층이, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥의 상기 제 1 게이트 절연층의 측면 전체에서 접촉하고 있는 것으로 할 수 있다.
상기 제 1 반도체 기둥은 선택용 SGT 를 포함하고,
상기 제 2 반도체 기둥은 부하용 SGT 를 포함하며,
상기 제 3 반도체 기둥은 구동용 SGT 를 포함하고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥을 갖고 SRAM 셀을 구성할 수 있다.
상기 제 1 반도체 기둥은 선택용 SGT 를 포함하고,
상기 제 2 반도체 기둥은 부하용 SGT 를 포함하며,
상기 제 3 반도체 기둥은 구동용 SGT 를 포함하고,
상기 제 4 반도체 기둥은 구동용 SGT 를 포함하고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥을 갖고 SRAM 셀을 구성할 수 있다.
또한,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 1 컨택트 기둥이 평면에서 보았을 때에 있어서, 1 개의 방향으로 신연한 직사각형 형상을 가지며, 또한 평면에서 보았을 때에 있어서, 서로 평행하게 배치할 수 있다.
SGT 주상 반도체 장치의 제조 방법으로서,
기판 상에, 제 1 반도체 기둥과, 제 5 반도체 기둥과, 제 2 반도체 기둥을, 평면에서 보았을 때 각각의 중점이 제 1 선 상에 있도록 형성하는 공정과,
상기 제 1 반도체 기둥의 저부에 연결하여 소스 또는 드레인이 되는 제 1 불순물층을 형성하고, 상기 제 2 반도체 기둥의 저부에 연결하여 드레인 또는 소스가 되는 제 2 불순물층을 형성하는 공정과,
상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 둘러싸며, 또한 연결된 제 1 게이트 절연층을 형성하는 공정과,
상기 제 1 게이트 절연층의 외측에, 상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 둘러싸며, 또한 연결된 제 1 도체층을 형성하는 공정과,
상기 제 5 반도체 기둥을 에칭하여, 제 1 공공 (空孔) 을 형성하는 공정과,
상기 제 1 공공 내에, 적어도 중심부가 도체인 제 1 컨택트 기둥을 형성하는 공정과,
상기 제 1 도체층을 에칭하여, 상기 제 1 컨택트 기둥의 외주부를 둘러싸는 상기 제 1 도체층을 제거하며, 또한 상기 제 1 반도체 기둥을 둘러싸는 상기 제 1 도체층으로 이루어지는 제 1 게이트 도체층과, 상기 제 2 반도체 기둥을 둘러싸는 상기 제 1 도체층으로 이루어지는 제 2 게이트 도체층을 형성하는 공정과,
상기 제 1 게이트 도체층과, 상기 제 1 컨택트 기둥을 둘러싸는 상기 제 1 게이트 절연층과, 상기 제 2 게이트 도체층의 외주부에 제 1 절연층을 형성하는 공정을 갖고,
상기 제 1 컨택트 기둥이, 상기 제 1 불순물층과, 상기 제 2 불순물층에 전기적으로 접속하여, 이 접속이 수직 방향으로 신연하고 있는 것을 특징으로 한다.
상기 방법에 있어서, 상기 제 1 공공의 저부의 위치가, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥의 저부 위치보다, 수직 방향에 있어서 하방이 되도록 형성하는 것이 바람직하다.
상기 방법에 있어서, 추가로,
제 1 공공을 형성한 후, 상기 공공의 측면에, 금속, 합금, 또는 절연층의 단층, 또는 복수 층으로 이루어지는 제 1 재료층을 형성하는 공정과,
평면에서 보았을 때에 있어서, 상기 제 1 재료층의 내측에 제 2 도체층을 형성하는 공정을 갖고,
상기 제 1 재료층과, 상기 제 2 도체층이, 상기 제 1 컨택트 기둥인 것이 바람직하다.
상기 방법에 있어서, 추가로, 평면에서 보았을 때에 있어서, 상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 상기 제 1 선과 직교하는 방향으로 신연한 직사각형 형상으로 형성하는 공정을 가질 수 있다.
상기 방법에 있어서,
상기 제 1 선과 직교하는 방향으로 신연하는, 상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 형성하기 전,
상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 형성하기 위한 에칭 마스크 재료층 중, 상기 제 5 반도체 기둥을 형성하기 위한 제 1 에칭 마스크층의 평면에서 보았을 때에 있어서의 상하 중 어느 것의 일부 영역을 제거하는 공정을 가질 수 있다.
상기 방법에 있어서,
상기 제 1 컨택트 기둥의 반대측에서 상기 제 2 반도체 기둥에 인접하여, 평면에서 보았을 때 상기 제 1 반도체 기둥의 중점과 상기 제 5 반도체 기둥의 중점을 잇는 상기 제 1 선 상에, 중점을 갖는 제 3 반도체 기둥을 형성하는 공정과,
상기 제 1 게이트 절연층을, 상기 제 2 반도체 기둥으로부터 신연하여, 상기 제 3 반도체 기둥의 측면을 둘러싸는 공정과,
상기 제 2 게이트 도체층을, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥의 상기 제 1 게이트 절연층의 측면 전체에서 접촉시켜 형성하는 공정을 가질 수 있다.
상기 방법에 있어서,
상기 제 2 반도체 기둥의 반대측에서 상기 제 3 반도체 기둥에 인접하여, 상기 제 1 선 상에, 제 4 반도체 기둥을 형성하는 공정과,
상기 제 1 게이트 절연층을, 상기 제 3 반도체 기둥으로부터 신연하여, 상기 제 4 반도체 기둥의 측면을 둘러싸는 공정과,
상기 제 2 게이트 도체층을, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥의 상기 제 1 게이트 절연층의 측면 전체에서 접촉시켜 형성하는 공정을 가질 수 있다.
상기 방법에 있어서,
상기 제 1 반도체 기둥에 선택용 SGT 를 형성하고,
상기 제 2 반도체 기둥에 부하용 SGT 를 형성하며,
상기 제 3 반도체 기둥에 구동용 SGT 를 형성하는 공정을 갖고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥이 SRAM 셀의 일부를 구성할 수 있다.
또한,
상기 제 1 반도체 기둥에 선택용 SGT 를 형성하고,
상기 제 2 반도체 기둥에 부하용 SGT 를 형성하며,
상기 제 3 반도체 기둥에 구동용 SGT 를 형성하고,
상기 제 4 반도체 기둥에 구동용 SGT 를 형성하는 공정을 갖고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥이 SRAM 셀의 일부를 구성할 수 있다.
본 발명에 의하면, 고밀도의 주상 반도체 장치가 실현된다.
도 1a 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1b 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1c 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1d 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1e 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1f 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1g 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1h 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1i 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1j 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1k 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1l 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1m 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1n 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1o 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1p 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1q 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1r 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1s 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1t 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1u 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1v 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1w 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1x 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1y 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1z 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2a 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2b 는, 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3a 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3b 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4a 는, 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4b 는, 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4c 는, 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4d 는, 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5 는, 종래예의 SGT 를 나타내는 모식 구조도이다.
도 6 은, 종래예의 SGT 를 사용한 인버터 회로를 나타내는 모식 구조도이다.
도 1b 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1c 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1d 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1e 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1f 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1g 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1h 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1i 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1j 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1k 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1l 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1m 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1n 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1o 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1p 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1q 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1r 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1s 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1t 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1u 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1v 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1w 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1x 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1y 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1z 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2a 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2b 는, 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3a 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3b 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4a 는, 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4b 는, 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4c 는, 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4d 는, 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5 는, 종래예의 SGT 를 나타내는 모식 구조도이다.
도 6 은, 종래예의 SGT 를 사용한 인버터 회로를 나타내는 모식 구조도이다.
이하, 본 발명의 실시형태에 관련된, 주상 반도체 장치의 제조 방법에 대해서 도면을 참조하면서 설명한다.
(제 1 실시형태)
이하, 도 1a ∼ 도 1z 를 참조하면서, 본 발명의 제 1 실시형태에 관련된, SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해서 설명한다. 각 도면에 있어서, (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도, (d) 는 Y1-Y1' 선을 따른 단면 구조도이다.
도 1a 에 나타내는 바와 같이, P 형 반도체층 (이하「P 층」이라고도 한다.) 기판 (1) 상에 N 형 반도체층 (이하「N 층」이라고도 한다.) (2) 을 에피텍셜 결정 성장법에 의해서 형성한다. 그리고, N 층 (2) 의 표층에 N+ 층 (3) 과 P+ 층 (4, 5) 을 이온 주입법에 의해서 형성한다. 그리고, i 층 (진성형 Si 층) (6) 을 형성한다. 또한, i 층 (6) 은 도너 또는 억셉터 불순물을 소량 함유하는 N 형, 또는 P 형의 Si 로 형성되어도 된다. 그리고, 예를 들어, SiO2 층, 산화알루미늄 (Al2O3, 이후 AlO 라고 칭한다) 층, SiO2 층이 적층된 마스크 재료층 (7) 을 형성한다. 그리고, 질화 실리콘 (SiN) 층 (8) 을 퇴적한다. 그리고, SiO2 층으로 이루어지는 마스크 재료층 (9) 을 퇴적한다. 그리고, SiN 층으로 이루어지는 상부 마스크 재료층 (10) 을 퇴적한다. 또한, 본 실시형태에서 실리콘 (Si) 층으로 된 부분에는, 실리콘 (Si) 이외의 반도체 재료를 사용할 수도 있다. 다른 실시형태에서도 동일하다.
다음으로 리소그래피법에 의해서 형성한 평면에서 보았을 때에 있어서 Y 방향으로 신연한 띠상 레지스트층 (도시 생략) 을 마스크로 하여, 상부 마스크 재료층 (10) 을 에칭한다. 이로써, 평면에서 보았을 때에 있어서 Y 방향으로 신연한 상부 띠상 마스크 재료층 (도시 생략) 을 형성한다. 또한, 이 상부 띠상 마스크 재료층을 등방성 에칭함으로써, 상부 띠상 마스크 재료층의 폭을 레지스트층의 폭보다 가늘어지도록 형성한다. 이로써, 리소그래피법으로 형성할 수 있는 최소의 레지스트층의 폭보다 작은 폭을 갖는 띠상 상부 마스크 재료층을 형성할 수 있다. 그리고, 도 1b 에 나타내는 바와 같이, 상부 띠상 마스크 재료층을 에칭 마스크로 하여, 마스크 재료층 (9) 과, SiN 층 (8) 을, 예를 들어 RIE (Reactive Ion Etching) 에 의해서 에칭하여, 띠상 마스크 재료층 (9a), 띠상 SiN 층 (8a) 을 형성한다. 등방 에칭에 의해서 형성한 상부 띠상 마스크 재료층의 단면은, 저부의 폭이 정상부의 폭보다 큰 사다리꼴 형상이 되는 것에 비해서, 띠상 마스크 재료층 (9a) 의 단면은 RIE 에 의해서 에칭되기 때문에 직사각 형상이 된다. 그리고, 띠상 상부 마스크 재료층을 제거한다. 또한, 이 띠상 상부 마스크 재료층은, 마스크 재료층 (8) 의 에칭 후에도 잔존하게 해도 된다.
다음으로, 전체적으로 ALD (Atomic Layered Deposition) 법에 의해서 SiGe 층 (도시 생략) 과, SiO2 층 (도시 생략) 을 마스크 재료층 (7), 띠상 마스크 재료층 (8a, 9a) 을 덮어 형성한다. 이 경우, SiGe 층의 단면은 정상부에서 둥근 부분을 만든다. 이 둥근 부분은 띠상 마스크 재료층 (9a) 보다 상부가 되도록 형성하는 것이 바람직하다. 다음으로, 전체를, 예를 들어 플로 CVD (Flow Chemical Vapor Deposition) 법에 의한 SiO2 층 (도시 생략) 으로 덮고, 그리고, 도 1c 에 나타내는 바와 같이, CMP (Chemical Mechanical Polishing) 에 의해서, 상표면 위치가 띠상 마스크 재료층 (9a) 의 상표면 위치가 되도록 연마하여, SiO2 층 (13), SiGe 층 (12a, 12b) 을 형성한다. 이 경우, SiGe 층 (12a, 12b) 의 정상부 측면은 수직인 것이 바람직하다. 이 때문에는, 전체를 덮은 SiO2 층과, SiGe 층의 연마를, SiGe 층 (12a, 12b) 정상부의 둥근 부분이 만들어지지 않도록 행하는 것이 바람직하다.
다음으로, SiO2 층 (13), 띠상 마스크 재료층 (9a) 을 마스크로 하여, SiGe 층 (12a, 12b) 의 정상부를 에칭하여 오목부 (도시 생략) 를 형성한다. 이 에칭은, 오목부의 저부 위치가, 마스크 재료층 (9a) 의 하부 위치에 있도록 행한다. 다음으로, 전체적으로 SiN 층 (도시 생략) 을 피복한다. 그리고, 전체를 CMP 법에 의해서, 상표면 위치가 마스크 재료층 (9a) 의 상표면 위치가 되도록 SiN 층을 연마한다. 그리고, SiO2 층 (13) 을 제거한다. 이로써, 도 1d 에 나타내는 바와 같이, 띠상 마스크 재료층 (8a, 9a) 의 양측에, 평면에서 보았을 때에 있어서 SiGe 층 (12a, 12b) 의 정상부 형상과 동일한 형상을 갖는 SiN 층 (15a, 15b) 이 형성된다.
다음으로, 도 1e 에 나타내는 바와 같이, 띠상 마스크 재료층 (9a, 15a, 15b) 을 마스크로 하여, SiGe 층 (12a, 12b) 을 에칭하여, 띠상 SiGe 층 (12aa, 12ab) 을 형성한다. 이 경우, 평면에서 보았을 때에 있어서, 띠상 SiGe 층 (12aa) 과, 띠상 SiGe 층 (12ab) 의 폭은 동일해진다.
그리고, 띠상 마스크 재료층 (15a, 15b) 과, 띠상 SiGe 층 (12aa, 12ab) 을 형성한 것과 동일한 방법을 이용하여, 도 1f 에 나타내는 바와 같이, 띠상 SiGe 층 (12aa) 의 좌측면 ((b) 에 있어서. 이하 동일) 에 접한 띠상 SiN 층 (16a), 띠상 SiGe 층 (12ab) 의 우측면에 접한 띠상 SiN 층 (16b) 과, 띠상 마스크 재료층 (15a) 의 좌측면에 접한 띠상 마스크 재료층 (17a), 띠상 마스크 재료층 (15b) 의 우측면에 접한 띠상 마스크 재료층 (17b) 을 형성한다.
그리고, 띠상 마스크 재료층 (15a, 15b) 과, 띠상 SiGe 층 (12aa, 12ab) 을 형성한 것과 동일한 방법을 이용하여, 도 1g 에 나타내는 바와 같이, 띠상 SiN 층 (16a) 의 좌측면 ((b) 에 있어서. 이하 동일) 에 접한 띠상 SiGe 층 (18a), 띠상 SiN 층 (16b) 의 우측면에 접한 띠상 SiGe 층 (18b) 과, 띠상 마스크 재료층 (17a) 의 좌측면에 접한 띠상 마스크 재료층 (19a), 띠상 마스크 재료층 (17b) 의 우측면에 접한 띠상 마스크 재료층 (19b) 을 형성한다.
그리고, 띠상 마스크 재료층 (17a, 17b) 과, 띠상 SiN 층 (16a, 16b) 을 형성한 것과 동일한 방법을 이용하여, 도 1h 에 나타내는 바와 같이, 띠상 SiGe 층 (18a) 의 좌측면 ((b) 에 있어서. 이하 동일) 에 접한 띠상 SiN 층 (20a), 띠상 SiGe 층 (18b) 의 우측면에 접한 띠상 SiN 층 (20b) 과, 띠상 마스크 재료층 (19a) 의 좌측면에 접한 띠상 마스크 재료층 (21a), 띠상 마스크 재료층 (19b) 의 우측면에 접한 띠상 마스크 재료층 (21b) 을 형성한다.
다음으로, 띠상 마스크 재료층 (15a, 15b, 19a, 19b) 과, 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 을 에칭에 의해서 제거한다. 이로써, 도 1i 에 나타내는 바와 같이, 마스크 재료층 (7) 상에, 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 과, 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 상의 띠상 마스크 재료층 (9a, 17a, 17b, 21a, 21b) 이 형성된다.
다음으로, 전체적으로 SiO2 층 (도시 생략) 을 피복한다. 그리고, 도 1j 에 나타내는 바와 같이, CMP 법에 의해서, SiO2 층의 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상표면 위치가 되도록 연마하여, SiO2 층 (22) 을 형성한다. 그리고, 전체적으로 SiN 층 (24) 과 SiGe 층 (도시 생략) 과, 마스크 재료층 (도시 생략) 을 형성한다. 그리고, 리소그래피법과, RIE 에칭법에 의해서, X 방향으로 신연한 띠상 마스크 재료층 (26) 과, 띠상 SiGe 층 (25) 을 형성한다.
그리고, 띠상 마스크 재료층 (15a, 15b) 과, 띠상 SiGe 층 (12aa, 12ab) 을 형성한 것과 동일한 방법을 이용하여, 도 1k 에 나타내는 바와 같이, 띠상 SiGe 층 (25) 의 양측 측면에 접한, 띠상 SiN 층 (28a, 28b) 과, 띠상 마스크 재료층 (26) 의 양측 측면에 접한 띠상 마스크 재료층 (27a, 27b) 을 형성한다.
다음으로, 도 1l 에 나타내는 바와 같이, 띠상 마스크 재료층 (26) 과, 띠상 SiGe 층 (25) 을 제거하여, SiN 층 (24) 상에, 평면에서 보았을 때에 있어서, X 방향으로 신연한 띠상 SiN 층 (28a, 28b) 과, 띠상 SiN 층 (28a, 28b) 상의 띠상 마스크 재료층 (27a, 27b) 을 형성한다.
다음으로, 도 1m 에 나타내는 바와 같이, 띠상 마스크 재료층 (27a, 27b), 띠상 SiN 층 (28a, 28b) 을 마스크로 하여 SiN 층 (24), 띠상 마스크 재료층 (9a, 17a, 17b, 21a, 21b), 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 과, SiO2 층 (22) 을 에칭한다. 이로써, 띠상 마스크 재료층 (27a), 띠상 SiN 층 (28a) 의 아래에, 띠상 SiN 층 (24a) 과, 평면에서 보았을 때에 있어서, 정방 형상의 마스크 재료층 (21aa, 21ab, 17aa, 17ab, 9aa) 과, 정방 형상 마스크 재료층 (21aa, 21ab, 17aa, 17ab, 9aa) 의 아래에 위치하는 정방 형상 SiN 재료층 (20aa, 20ab, 16aa, 16ab, 8aa) 이 형성된다. 마찬가지로, 띠상 마스크 재료층 (27b, 28b) 의 아래에, 띠상 SiN 층 (24b) 과, 평면에서 보았을 때에 있어서, 정방 형상의 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab) 과, 정방 형상 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab) 의 아래에 위치하는 정방 형상 SiN 재료층 (20ba (도시 생략), 20bb (도시 생략), 16ba (도시 생략), 16bb (도시 생략), 8ab) 이 형성된다. 또, 동시에, 띠상 SiN 층 (24a) 의 아래에 있고 정방 형상 마스크 재료층 (21aa, 21ab, 17aa, 17ab, 9aa), 정방 형상 SiN 층 (20aa, 20ab, 16aa, 16ab, 8aa) 사이에, SiO2 층 (22a) 이 형성된다. 마찬가지로, 띠상 SiN 층 (24b) 아래에 있고 정방 형상 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab), 정방 형상 SiN 층 (20ba, 20bb, 16ba, 16bb, 8ab) 사이에, SiO2 층 (22b) (도시 생략) 이 형성된다.
다음으로, 띠상 마스크 재료층 (27a, 27b), 띠상 SIN 층 (28a, 28b), 띠상 SiN 층 (24a, 24b), SiO2 층 (22a, 22b) 을 제거한다. 이로써, 마스크 재료층 (7) 상에, 평면에서 보았을 때에 있어서 정방 형상 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방 형상 SiN 층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 이 형성된다. 다음으로, 정방 형상 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방 형상 SiN 층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 을 마스크로 하여 마스크 재료층 (7) 을 RIE 법에 의해서 에칭한다. 그리고, 정방 형상 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방 형상 SiN 층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ba, 16bb, 8aa, 8ab) 을 제거한다. 이로써, i 층 (6) 상에 마스크 재료층 (7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j) 을 형성한다. 예를 들어, 마스크 재료층 (7) 의 RIE 에칭 전에, 정방 형상의 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방 형상 SiN 층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 의 편방, 또는 양방을 가볍게 등방성 에칭한다. 이로써, 평면에서 보았을 때에 있어서의, 마스크 재료층 (7a ∼ 7j) 의 형상을 원형으로 한다. 다음으로, 도 1n 에 나타내는 바와 같이, 마스크 재료층 (7a ∼ 7j) 을 마스크로 하여, i 층 (6) 을 에칭하여, N+ 층 (3) 과, P+ 층 (4, 5) 상에, Si 기둥 (6a (이것은 특허청구범위의 제 1 반도체 기둥에 대응한다), 6b (이것은 특허청구범위의 제 5 반도체 기둥에 대응한다), 6c (이것은 특허청구범위의 제 2 반도체 기둥에 대응한다), 6d (이것은 특허청구범위의 제 3 반도체 기둥에 대응한다), 6e (이것은 특허청구범위의 제 4 반도체 기둥에 대응한다), 6f, 6g, 6h, 6i, 6j) 을 형성한다. 또한, Si 기둥 (6j) 도 특허청구범위의 제 1 반도체 기둥에 대응하고, Si 기둥 (6i) 도 특허청구범위의 제 5 반도체 기둥에 대응하며, Si 기둥 (6h) 도 특허청구범위의 제 2 반도체 기둥에 대응하는 것은 명확하기 때문에, 이하에서는 특별히 이 점에 대해서는 기재하지 않는다.
다음으로, FCVD (Flowable Chemical Vapor Deposition) 법으로 SiO2 층 (도시 생략) 을 피복하고, 그 후에 CMP 법과 RIE 법에 의해서, 표면 위치가 마스크 재료층 (7a ∼ 7j) 의 상부 위치가 되도록 연마하여 SiO2 층 (도시 생략) 을 형성한다. 다음으로, RIE 법에 의해서 SiO2 층을, 상면 위치가 마스크 재료층 (7a ∼ 7j) 의 저부 위치까지 에칭한다. 그리고, 도 1o 에 나타내는 바와 같이, 마스크 재료층 (7a, 7b, 7c, 7d, 7e) 의 측면을 둘러싼 마스크 재료층 (30a) 과, 마스크 재료층 (7f, 7g, 7h, 7i, 7j) 의 측면을 둘러싼 마스크 재료층 (30b) 을 형성한다. 그리고, 이 평활면 상에, 평면에서 보았을 때에 있어서 Si 기둥 (6a, 6b, 6c, 6d, 6e) 에 연결된 띠상 마스크 재료층 (33a) 과, Si 기둥 (6f, 6g, 6h, 6i, 6j) 에 연결된 띠상 마스크 재료층 (33b) 을 형성한다. 다음으로, 마스크 재료층 (30a, 30b, 7a ∼ 7j, 33a, 33b) 을 마스크로 하여, RIE 에 의해서, SiO2 층, N+ 층 (3), P+ 층 (4, 5), N 층 (2), P 층 기판 (1) 을 에칭한다. 이로써, 마스크 재료층 (30a), 띠상 마스크 재료층 (33a) 의 아래에 SiO2 층 (31a) 이 형성된다. 동시에, 마스크 재료층 (30b), 띠상 마스크 재료층 (33b) 아래에 SiO2 층 (31b) 이 형성된다. 그리고, Si 기둥 (6a, 6b, 6c, 6d, 6e) 의 하부에 있으며, 또한 P 층 기판 (1) 상에, N 층 (2a) 과, N+ 층 (3a, 3b), P+ 층 (4a) 이 형성된다. 마찬가지로, Si 기둥 (6f, 6g, 6h, 6i, 6j) 의 하부에 있으며, 또한 P 층 기판 (1) 상에, N 층 (2b) 과, N+ 층 (3c) (도시 생략), 3d (도시 생략), P+ 층 (5a) 이 형성된다.
다음으로, 마스크 재료층 (30a, 30b, 33a, 33b), SiO2 층 (31a, 31b) 을 제거한다. 이로써, 도 1p 에 나타내는 바와 같이, 연결된 N+ 층 (3a (이것은 특허청구범위의 제 1 불순물층에 대응한다), 3b), P+ 층 (4a) (이것은 특허청구범위의 제 2 불순물층에 대응한다) 상에 Si 기둥 (6a, 6b, 6c, 6d, 6e) 이 형성된다. 마찬가지로, 연결된 N 층 (3c, 3d), P+ 층 (5a) 상에 Si 기둥 (6f, 6g, 6h, 6i, 6j) 이 형성된다.
다음으로, 도 1q 에 나타내는 바와 같이, N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a), N 층 (2a, 2b) 의 외주부와, P 층 기판 (1) 상에 SiO2 층 (35) 을 형성한다. 그리고, ALD 법과 CMP 법에 의해서, SiO2 층 (35) 과, Si 기둥 (6a ∼ 6j) 과, 마스크 재료층 (7a ∼ 7j) 을 덮어, 게이트 절연층이 되는 HfO2 층 (36) (이것은 특허청구범위의 제 1 게이트 절연층에 대응한다) 과, 게이트 도체층이 되는 TiN 층 (37) 을 형성한다. 이 경우, TiN 층 (37) (이것은 특허청구범위의 제 1 도체층에 대응한다) 은, Si 기둥 (6a, 6b, 6c, 6d, 6e) 사이의 측면끼리에서 접촉하고 있는 것이 바람직하다. 마찬가지로, TiN 층 (37) 은, Si 기둥 (6f, 6g, 6h, 6i, 6j) 사이의 측면끼리에서 접촉하고 있는 것이 바람직하다. 그리고, 전체적으로 마스크 재료층 (38) 을 형성한다. 또한, TiN 층 (37) 은, Si 기둥 (6a, 6b, 6c, 6d, 6e) 사이와, Si 기둥 (6f, 6g, 6h, 6i, 6j) 사이의 측면끼리에서 접촉하는 두께만 형성한 후, 그 외주부를, 예를 들어 텅스텐층 (이하「W 층」이라고도 한다.) 에 의해서 형성해도 된다.
다음으로, 도 1r 에 나타내는 바와 같이, 리소그래피법에 의해서, 평면에서 보았을 때에 있어서, Si 기둥 (6b, 6i) 을 둘러싸고 창을 가진 레지스트층 (39) 을 형성한다. 그리고, 레지스트층 (39) 을 에칭 마스크로 하여, 마스크 재료층 (38), HfO2 층 (36), 마스크 재료층 (7b, 7i), Si 기둥 (6b, 6i) 을 에칭하여 공공 (40a, 40b) 을 형성한다. 이 에칭은 공공 (40a, 40b) 의 저부 위치가, 이 공공 (40a, 40b) 을 둘러싸는 N+ 층 (3a, 3d), P+ 층 (4a, 5a) 의 상면 위치보다 아래가 되도록 행한다. 또한, 레지스트층 (39) 은 공공 (40a, 40b) 을 형성하는 목적에 맞는 것이면, 단층, 또는 복수 층의 다른 재료층이어도 된다.
다음으로, 레지스트층 (39) 을 제거한다. 그리고, 도 1s 에 나타내는 바와 같이, 공공 (40a, 40b) 내 전체적으로, 탄탈 (Ta) 등의 도체층 (도시 생략) 을 ALD 법에 의해서 형성한다. 그리고, 전체를 CMP 법에 의해서 연마한다. 그리고, 도 1s 에 나타내는 바와 같이, 주상의 Ta 층의 상부를 RIE 법에 의해서 에치백하여 Ta 기둥 (41a, 41b) 을 형성한다. 그리고, 수직 방향에 있어서, Ta 기둥 (41a, 41b) 보다 상부인 HfO2 층 (36) 을 제거한다. 그리고 전체적으로 SiO2 층 (도시 생략) 을 피복하여, CMP 법에 의해서, 그 상면 위치가, 마스크 재료층 (38) 의 상면 위치가 되도록 연마하여, Ta 기둥 (41a (이것은 특허청구범위의 제 1 컨택트 기둥에 대응한다), 41b) 상에 SiO2 층 (42a, 42b) 을 형성한다. Ta 기둥 (41a) 은 N+ 층 (3a), P+ 층 (4a) 을 접속하는 컨택트부가 된다. 마찬가지로, Ta 기둥 (41b) 은 N+ 층 (3d), P+ 층 (5a) 을 접속하는 컨택트부가 된다. 또, Ta 기둥 (41a, 41b) 은, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 과, 동시에 형성된 Si 기둥 (6b, 6i) 과 동일한 위치에서, 또한 동일한 형상으로 형성된다. 이로써, Ta 기둥 (41a, 41b) 은, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 에 대해서, 자기 정합으로 형성된다. 이 자기 정합이란, 2 개의 구조물의 형성에 있어서, 예를 들어 리소그래피법에 있어서의 마스크 미스얼라인먼트가 없도록 2 개의 구조물을 형성할 수 있는 것을 의미한다. 이 자기 정합에 의해서 구조물을 고밀도, 고정밀도로 형성할 수 있다. 또한, Ta 기둥 (41a, 41b) 을 형성하기 전에, 공공 (40a, 40b) 의 내면에, N+ 층 (3a), P+ 층 (4a) 과, Ta 기둥 (41a) 의 접촉 저항, 및 N+ 층 (3d), P+ 층 (5a) 과, Ta 기둥 (41b) 의 접촉 저항을 낮추기 위한 버퍼 도체층을 형성해도 된다. 또, 평면에서 보았을 때에 있어서, Si 기둥 (6a, 6c, 6d, 6e) 과 Ta 기둥 (41a) 은, 공통된 2 개의 접선 A, B 에 접하여 배치되어 있다. 마찬가지로, Si 기둥 (6f, 6g, 6h, 6j) 과, Ta 기둥 (41b) 은, 공통된 2 개의 접선에 접하여 배치되어 있다. Si 기둥 (6a, 6c, 6d, 6e) 과 Ta 기둥 (41a) 의 중점은, X-X' 선 상에 있다. 마찬가지로, Si 기둥 (6f, 6g, 6h, 6j) 과, Ta 기둥 (41b) 의 중점은, X-X' 선과 평행하는 동일 선 상에 있다.
또한, 공공 (40a, 40b) 내에 Ta 층을 형성하기 전에, 그 측면에 도체층, 절연체층, 또는 이것들을 복합한 층에 의한 측벽을 형성해도 된다.
다음으로, 도 1t 에 나타내는 바와 같이, RIE 법을 이용하여, 마스크 재료층 (38), TiN 층 (37), SiO2 층 (42a, 42b) 을, 그것들의 상면 위치가 Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 상부 위치가 되도록 에치백하여, TiN 층 (37A), SiO2 층 (42aa, 42bb (도시 생략)) 을 형성한다. 그리고, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 정상부의 외주부에 SiN 층 (44) 을 형성한다.
다음으로, 전체적으로 SiO2 층 (도시 생략) 을 피복한다. 그리고, SiO2 층을 RIE 에치함으로써, 도 1u 에 나타내는 바와 같이, SiN 층 (44) 상의, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 정상부와, 마스크 재료층 (7a, 7c, 7d, 7e, 7f, 7g, 7h, 7j) 의 측면에 SiO2 층 (46a, 46b, 46c, 46d) 을 형성한다. 이 경우, SiO2 층 (46b) 은 Si 기둥 (6c, 6d, 6e) 사이에서 연결되어 형성된다. 마찬가지로, SiO2 층 (46c) 은 Si 기둥 (6f, 6g, 6h) 사이에서 연결되어 형성된다. 그리고, 리소그래피법에 의해서, 평면에서 보았을 때에 있어서, Si 기둥 (6a) 에 일부가 중첩된 레지스트층 (47a) 과, Si 기둥 (6d) 에 일부가 중첩된 레지스트층 (47b) 과, Si 기둥 (6g) 에 일부가 중첩된 레지스트층 (47c) 과, Si 기둥 (6j) 에 일부가 중첩된 레지스트층 (47d) 을 형성한다.
다음으로, 도 1v 에 나타내는 바와 같이, SiO2 층 (46a, 46b, 46c, 46d) 과, 레지스트층 (47a, 47b, 47c, 47d)) 을 마스크로 하여, SiN 층 (44), TiN 층 (37A) 을 RIE 법에 의해서 에칭하여, 평면에서 보았을 때에 있어서, Si 기둥 (6a) (이것은 특허청구범위의 제 1 반도체 기둥에 대응한다) 을 둘러싼 게이트 도체층이 되는 TiN 층 (37a) (이것은 특허청구범위의 제 1 게이트 도체층에 대응한다) 과, Si 기둥 (6c, 6d, 6e) 을 둘러싼 게이트 도체층이 되는 TiN 층 (37b) (이것은 특허청구범위의 제 2 게이트 도체층에 대응한다) 과, Si 기둥 (6f, 6g, 6h) 을 둘러싼 게이트 도체층이 되는 TiN 층 (37c) 과, Si 기둥 (6j) 을 둘러싼 게이트 도체층이 되는 TiN 층 (37e) (도시 생략) 을 형성한다. 이로써, Ta 기둥 (41a) (이것은 특허청구범위의 제 1 컨택트 기둥에 대응한다), 41b) 을 덮은, SiO2 층 (42aa, 42bb), HfO2 층 (36) 의 외측을 덮고 있던 TiN 층 (37) 은 제거된다. 그리고, 레지스트층 (47a, 47b, 47c, 47d) 을 제거한다.
다음으로, FCVD (Flowable Chemical Vapor Deposition) 법에 의해서 전체적으로 SiO2 층 (도시 생략) 을 피복한다. 그리고, CMP 법에 의해서 SiO2 층을 연마하여, 도 1w 에 나타내는 바와 같이, SiO2 층 (48) 을 형성한다. 그리고, 리소그래피법과 RIE 법을 이용하여, 레지스트층 (49) 을 마스크로 하여, SiO2 층 (48, 42aa, 42bb) 을 에칭하고, 평면에서 보았을 때에 있어서, Ta 기둥 (41a) 과 TiN 층 (37c) 에 일부가 중첩된 오목부 (50a) 와, Ta 기둥 (41b) 과 TiN 층 (37b) 에 일부가 중첩된 오목부 (50b) 를 형성한다. 오목부 (50a) 의 저부는 TiN 층 (37c) 과, Ta 기둥 (41a) 의 상면에 있다. 그리고, 오목부 (50b) 의 저부는 TiN 층 (37b) 과, Ta 기둥 (41b) 의 상면에 있다.
다음으로, 전체적으로 W 층을 피복한 후에, CMP 법에 의해서 W 층 상면을 연마한다. 그리고, 도 1x 에 나타내는 바와 같이, RIE 법에 의해서, W 층을 에치백하여, 오목부 (50a) 의 저부에 W 층 (52a) 을, 오목부 (50b) 의 저부에 W 층 (52b) 을 형성한다. 그리고, W 층 (52a, 52b) 의 각각의 위에 SiO2 층 (53a, 53b (도시 생략)) 을 형성한다. SiO2 층 (53a, 53b) 의 상면 위치는, CMP 법을 이용하여, SiO2 층 (48) 의 상면 위치와 동일하게 한다. 이로써, N+ 층 (3a), P+ 층 (4a) 과, TiN 층 (37c) 이, 컨택트부인 Ta 기둥 (47a) 과, W 층 (52a) 을 개재하여, 전기적으로 접속된다. 마찬가지로, N+ 층 (3d), P+ 층 (5a) 과, TiN 층 (37b) 이, 컨택트부인 Ta 기둥 (41b) 과, W 층 (52b) 을 개재하여, 전기적으로 접속된다.
다음으로, RIE 법을 이용하여, SiO2 층 (48, 46a, 46b, 46c, 46d) 을, 상면 위치가 SiN 층 (44) 의 상면 위치가 되도록 에치백한다. 그리고, 전체적으로 SiO2 층 (55) 을 형성한다. 그리고, 마스크 재료층 (7a, 7c, 7d, 7e, 7f, 7g, 7h, 7j) 과, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 정상부 외주의 SiO2 층 (55) 을 에칭하여 오목부 (도시 생략) 를 형성한다. 그리고, 도 1y 에 나타내는 바와 같이, Si 기둥 (6a, 6d, 6e, 6f, 6g, 6j) 의 각각을 덮어, 예를 들어 선택 에피텍셜 결정 성장법에 의해서, 도너 불순물 원자를 포함한 N+ 층 (56a (이것은 특허청구범위의 제 3 불순물층에 대응한다), 56c, 56d, 56e (도시 생략), 56h (도시 생략)) 을 형성한다. 그리고, Si 기둥 (6c, 6h) 의 각각을 덮어, 예를 들어 선택 에피텍셜 결정 성장법에 의해서, 억셉터 불순물 원자를 포함한 P+ 층 (56b (이것은 특허청구범위의 제 4 불순물층에 대응한다), 56g) 을 형성한다. 그리고, N+ 층 (56a, 56c, 56d, 56e (도시 생략), 56f, 56h (도시 생략)) 상의 오목부 내에 W 층 (57a, 57c, 56d, 56e (도시 생략), 56f, 56h (도시 생략)) 을 형성한다. 마찬가지로, P+ 층 (56b, 56g) 상의 오목부 내에 W 층 (57b, 57g) 을 형성한다. 또한, 열처리를 행하여, N+ 층 (56a, 56c, 56d, 56e, 56f, 56h), P+ 층 (56b, 56g) 로부터 도너, 또는 억셉터 불순물 원자를 Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 정상부에 확산시켜, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 정상부에 N+ 영역, 또는 P+ 영역을 형성시켜도 된다. 또, N+ 층 (56a, 56c, 56d, 56e, 56f, 56h), P+ 층 (56b, 56g) 을 형성하기 전에, 예를 들어 이온 주입에 의해서, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 정상부에 N+ 영역, 또는 P+ 영역을 형성시켜도 된다.
다음으로, 도 1z 에 나타내는 바와 같이, 전체를 덮어 상표면이 평탄한 SiO2 층 (58) 을 형성한다. 그리고, TiN 층 (37a, 37d) 상에 형성된 컨택트홀 (59a, 59bc) 을 개재하여, 워드 금속 배선층 (WL) 을 형성한다. 전체를 덮어 상표면이 평탄한 SiO2 층 (60) 을 형성한다. 그리고, W 층 (57c, 57d) 상에 형성된 컨택트홀 (61a, 61b) 을 개재하여, 그라운드 배선층 (Vss1) 을 형성한다. 동시에, W 층 (57e, 57f) 상에 형성된 컨택트홀 (61c, 61d) 을 개재하여, 그라운드 배선층 (Vss2) 을 형성한다. 그리고, 전체를 덮어 상표면이 평탄한 SiO2 층 (64) 을 형성한다. 그리고, W 층 (57b, 57g) 상에 형성된 컨택트홀 (65a, 65b) 을 개재하여 전원 금속 배선층 (Vdd) 을 형성한다. 그리고, 전체를 덮어 상표면이 평탄한 SiO2 층 (66) 을 형성한다. 그리고, W 층 (57a, 57h) 상에 형성된 컨택트홀 (67a, 67b) 을 개재하여 비트 출력 금속 배선층 (BL), 반전 비트 출력 배선층 (RBL) 을 형성한다. 이로써, P 층 기판 (1) 상에 고밀도 SRAM (Static Random Access Memory) 셀 회로가 형성된다.
도 1z 에 나타내는 바와 같이, Si 기둥 (6a) 에 선택 SGT, Si 기둥 (6c) 에 부하 SGT, Si 기둥 (6d, 6e) 에 구동 SGT 가 형성되어 있다. 마찬가지로, Si 기둥 (6f, 6g) 에 구동 SGT, Si 기둥 (6h) 에 부하 SGT, Si 기둥 (6j) 에 선택 SGT 가 형성된다.
또한, 본 실시형태의 설명에서는, N+ 층 (3a) 은 Si 기둥 (6a) 의 저부로부터, 수평 방향으로 신연하여, P+ 층 (4a) 에 접속된 구조를 사용하였다. 이것은, N+ 층 (3b, 3c, 3d), P+ 층 (5a) 에 대해서도 동일하다. 이 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 은 다른 구조를 사용하여 형성해도 된다. 예를 들어, Si 기둥 (6a) 의 저부 측면을 둘러싸고, 예를 들어 선택 에피텍셜 결정 성장법을 이용하여, N+ 층을 형성해도 된다. 동일한 방법에 의해서, N+ 층 (3b, 3c, 3d), P+ 층 (4a, 5a) 을 형성해도 된다. 이 경우, N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 은, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 측면에 연결되어 형성된다. 또, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 측면에 연결된 N+ 층, P+ 층으로부터 Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 저부로 열확산시키면, N+ 층, P+ 층은, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 내부, 및 측면에 연결되어 형성된다. 이와 같이, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 저부, 및/또는 측면에 형성하는 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 의 형성 방법은, 회로 설계, 및 제조로부터의 요구에 따라서 선택된다.
또한, 본 실시형태는, SRAM 을 예로 하여 설명했지만, 다른 회로에 본 발명을 적용할 경우, N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 에 대응하는 불순물층의 극성은, 회로 설계 사양에 따라서, 동일해도 되고, 혹은 상이해도 된다.
또, 제 1 실시형태에서는, 도 1y 에 나타낸 바와 같이, 선택 에피텍셜 결정 성장법을 이용하여, N+ 층 (56a, 56c, 56d, 56e, 56f, 56h), P+ 층 (56b, 56g) 을 Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 정상부를 둘러싸서 형성하였다. 이 후에, 열처리에 의해서, 도너 불순물 원자, 또는 억셉터 불순물 원자를, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 정상부로 열확산시켜, N+ 층, 또는 P+ 층을, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 정상부 내부에 형성해도 된다. 이와 같이, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 정상부 내부, 및/또는 정상부를 둘러싸서 형성하는 N+ 층 (56a, 56c, 56d, 56e, 56f, 56h), P+ 층 (56b, 56g) 의 형성 방법은, 회로 설계, 및 제조로부터의 요구에 따라서 선택된다.
또한, 본 실시형태에서는, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 에, 각각 1 개의 SGT 를 형성한 예를 설명하였다. 본 발명은, 1 개의 반도체 기둥에 복수의 SGT 를 형성하는 경우에 대해서도 적용된다. 이 경우, 도 1z 에 나타내는, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 정상부를 둘러싸고 형성된 N+ 층 (56a, 56c, 56d, 56e, 56f, 56h), P+ 층 (56b, 56g) 은, 반도체 기둥의 측면 외주부, 또는 내부, 또는 측면 외주와 내부의 양방에 형성해도 된다. 이와 같이, N+ 층 (56a, 56c, 56d, 56e, 56f, 56h), P+ 층 (56b, 56g) 에 대응하는 불순물층은 반도체 기둥의 상부 내부, 및/또는 상부를 둘러싼 형태를 취할 수 있다.
또한, 도 1q 에 있어서는, 게이트 HfO2 층 (36) 은, Si 기둥 (6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j) 의 측면에 동시에 형성되었다. 이에 대해서, Si 기둥 (6a, 6b) 의 측면을 제 1 게이트 절연층으로 둘러싸고, Si 기둥 (6c, 6d, 6e) 을 제 1 게이트 절연층과 별개의 제 2 게이트 절연층으로 둘러싸도 된다. 이로써, 컨택트부인 Ta 기둥 (41a) 의 측면은, Si 기둥 (6a) 으로부터 연결된 제 1 게이트 절연층으로 유지된다. 또, Si 기둥 (6b, 6c, 6d, 6e) 의 측면을 제 1 게이트 절연층으로 둘러싸고, Si 기둥 (6a) 을 제 1 게이트 절연층과 별개의 제 2 게이트 절연층으로 둘러싸도 된다. 이로써, 컨택트부인 Ta 기둥 (41a) 의 측면은, Si 기둥 (6c, 6d, 6e) 으로부터 연결된 제 1 게이트 절연층으로 유지된다. 또, 게이트 도체층인 TiN 층 (37a) 과 TiN 층 (37b) 은, 상이한 도체 재료층으로 형성해도 된다.
제 1 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
(특징 1)
N+ 층 (3a), P+ 층 (4a) 을 접속하는 컨택트부 Ta 기둥 (41a) 과, N+ 층 (3c), P+ 층 (5a) 을 접속하는 컨택트부 Ta 기둥 (41b) 과, Si 기둥 (6b, 6i) 이 형성된 위치에, 그것들의 외주 형상을 동일하게 하여 형성되어 있다. Si 기둥 (6b, 6i) 은, Ta 기둥 (41a, 41b) 과 자기 정합으로 형성되어 있기 때문에, 컨택트부 Ta 기둥 (41a, 41b) 은, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 에 대해서, 자기 정합으로 형성된다. 이것은 SRAM 셀의 고밀도화로 연결된다.
(특징 2)
본 실시형태에서는, 도 1v 에 나타내는 바와 같이, 게이트 TiN 층 (37a, 37b, 37c, 37d) 을 형성한 후, Ta 기둥 (41a, 41b) 은, TiN 층 (37a, 37b, 37c, 37d) 로부터 떨어져, 고립되어 있다. Ta 기둥 (41a, 41b) 의 측면 전체에는, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 측면 전체를 둘러싼 게이트 절연층인 HfO2 층 (36) 이 연결되어 형성되어 있다. Ta 기둥 (41a, 41b) 은 금속 기둥이기 때문에, 단결정 Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 과 비교해서 연하다. 이 때문에, Ta 기둥 (41a, 41b) 만이 서 있는 형태에서는, 세정 등의 공정에 있어서, 전도 또는 경사 문제를 일으킨다. 이에 비해서, 본 실시형태에서는, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 측면으로부터 연결된 HfO2 층 (36) 이, 전도, 또는 경사 발생에 대한 방지층으로서 작용한다.
(특징 3)
본 실시형태에서는, Ta 기둥 (41a, 41b) 의 저부 위치는, Ta 기둥 (41a, 41b) 을 둘러싸는 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 의 상면 위치보다 아래가 되도록 형성하였다. 이로써, Ta 기둥 (41a, 41b) 을 지지하는 지점 (支點) 이, HfO2 층 (36) 의 저부와, Ta 기둥 (41a, 41b) 의 저부의 2 점이 된다. 이로써, Ta 기둥 (41a, 41b) 의 전도, 또는 경사 방지를 더욱 개선할 수 있다.
(특징 4)
컨택트부 Ta 기둥 (47a, 41b) 을, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 에 대해서 자기 정합으로 형성됨으로써, Ta 기둥 (41a) 과 Si 기둥 (6a, 6c) 사이의 거리와, Ta 기둥 (41b) 과 Si 기둥 (6h, 6j) 사이의 거리를 짧게 할 수 있다. Ta 기둥 (41a) 과 Si 기둥 (6a, 6c) 사이의 거리는, 도 1h 에 나타내는 바와 같이, 띠상 SiGe 층 (18a, 12aa) 의 두께로 정해진다. 그리고, Ta 기둥 (41b) 과 Si 기둥 (6h, 6j) 사이의 거리는, 띠상 SiGe 층 (18b, 12ab) 의 두께로 정해진다. 띠상 SiGe 층 (18a, 18b) 은, 동시에 ALD 법에 의해서 형성되어 있다. 마찬가지로, 띠상 SiGe 층 (12aa, 12ab) 은, 동시에 ALD 법에 의해서 형성되어 있다. ALD 법에서는, 재료층을 1 원자층, 또는 1 분자층마다 잘 제어하여 퇴적할 수 있다. 이로써, 평면에서 보았을 때에 있어서, 띠상 SiGe 층 (18a, 18b, 12aa, 12ab) 의 두께를, 설계로부터의 요구에 따라서, 고정밀도로, 또한 좁게 할 수 있다. 이로써, 게이트 TiN 층 (40b, 40c) 을, Si 기둥 (7c, 7d, 7e) 사이와, Si 기둥 (7f, 7g, 7h) 사이의 각각의 측면에서 접촉시켜 형성할 수 있다. 이로써, Si 기둥 (7c, 7d, 7e) 사이와, Si 기둥 (7f, 7g, 7h) 사이의 거리를, 게이트 HfO2 층 (36) 과, 게이트 TiN 층 (40b, 40c) 을 더한 두께의 2 배까지 짧게 할 수 있다. 이와 같이, 컨택트부 Ta 기둥 (41a, 41b) 을 자기 정합으로 형성하는 것과, 컨택트부 Ta 기둥 (44a, 41b) 과, 각각의 양측의 Si 기둥 (6a, 6c, 6h, 6j) 사이의 거리를 ALD 법에 의한 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 의 두께로 정해지는 것에 의해서, SRAM 셀의 고밀도화를 도모할 수 있다.
(제 2 실시형태)
이하, 도 2a, 도 2b 를 참조하면서, 본 발명의 제 2 실시형태에 관련된, SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해서 설명한다. 각 도면에 있어서, (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도, (d) 는 (a) 의 Y1-Y1' 선을 따른 단면 구조도이다. 또한, 제 1 실시형태에 있어서의 구성 부분과 동일하거나 또는 대응하는 구성 부분에는 동일한 부호를 붙여, 중복되는 설명을 생략한다.
도 1a ∼ 도 1r 로 나타낸 공정과 동일한 공정을 행한다. 이 경우, 공공 (40a, 40b) 의 저부 위치는 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 의 상면 위치보다 아래가 되도록 형성한다. 다음으로, 전체적으로 ALD 법을 이용하여 W 층으로 덮는다. 그리고, 도 2a 에 나타내는 바와 같이, RIE 법을 이용하여, 저부의 W 층을 제거하여, 공공 (40a (이것은 특허청구범위의 제 1 공공에 대응한다), 40b) 의 측면에 W 층 (70a, 70b) 을 형성한다. 또한, W 층 (70a, 70b) 은, 단층 또는 복수 층으로 이루어지는 금속, 합금, 또는 절연층이어도 된다.
다음으로, 도 1s ∼ 도 1v 로 나타낸 공정과 동일한 공정을 행한다. 이로써, 도 2b 에 나타내는 바와 같이, Ta 기둥 (41a, 41b) 과, 그것들의 외주를 둘러싼 HfO2 층 (36) 사이에 W 층 (70aa, 70bb (도시 생략)) 이 형성된다. Ta 기둥 (41a, 41b), W 층 (70aa (이것은 특허청구범위의 제 1 재료층에 대응한다), 70bb) 상에는 SiO2 층 (42aa, 42bb (도시 생략)) 이 형성되어 있다. 그리고, 도 1w ∼ 도 1z 에서 나타낸 것과 동일한 공정을 행함으로써, P 층 기판 (1) 상에 고밀도 SRAM 셀 회로가 형성된다.
제 2 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
(특징 1)
제 1 실시형태에서는, 컨택트부 Ta 기둥 (41a, 41b) 의 전도, 또는 경사 방지를 위해서 Ta 기둥 (41a, 41b) 의 측면을 둘러싼 HfO2 층 (36) 을 사용하였다. 이에 비해서, 본 실시형태에서는, 추가로 Ta 기둥 (41a, 41b) 의 측면을 둘러싸고 W 층 (70aa, 70bb) 을 형성함으로써, Ta 기둥 (41a, 41b) 의 전도, 또는 경사의 발생을 더욱 방지할 수 있다. 또한, W 층 (70aa, 70bb) 으로 바꾸어 절연층을 사용해도, 컨택트부 Ta 기둥 (40a, 40b) 의 단면 중심부가 Ta 에 의한 도체층이기 때문에, N＋ 층 (3a, 3d), P＋ 층 (4a, 5a) 과의 전기적 접속은 문제 없다.
(특징 2)
제 1 실시형태에 있어서의 Ta 기둥 (41a, 41b) 의 전도, 또는 경사 방지에, 게이트 절연층인 HfO2 층 (36) 만을 사용하고 있다. HfO2 층 (36) 은, 회로 설계로부터 구해지는 게이트 절연층으로서의, 예를 들어 막두께, 물리 정수 등의 사용상의 제약을 갖는다. 이에 비해서, 본 실시형태에서는, W 층 (70aa, 70bb) 은, 다른 금속층, 합금층, 절연층을 사용하여, 보다 바람직한 전도, 또는 경사 방지를 위한 프로세스 설계가 가능하다.
(특징 3)
본 실시형태에서는, W 층 (70aa, 70bb) 의 저부 위치는 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 의 상면 위치보다 아래가 되도록 형성하였다. 이로써, Ta 기둥 (41a, 41b) 을 지지하는 지점이, HfO2 층 (36) 의 저부와, W 층 (70aa, 70bb) 의 저부의 2 점이 된다. 이로써, Ta 기둥 (41a, 41b) 의 전도, 또는 경사 방지를 더욱 개선할 수 있다.
(제 3 실시형태)
이하, 도 3a, 도 3b 를 참조하면서, 본 발명의 제 3 실시형태에 관련된, SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해서 설명한다. 각 도면에 있어서, (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다. 본 실시형태는, 제 1 실시형태가 8 개의 SGT 로 SRAM 셀을 구성한 예에 비해서, 6 개의 SGT 로 SRAM 셀을 구성한 예이다.
도 1a ∼ 도 1n 에 나타낸 공정과 동등한 공정을 행하고, 도 3a 에 나타내는 바와 같이, N+ 층 (72) 과, P+ 층 (73a, 73b) 상에, Si 기둥 (75a, 75b, 75c, 75d, 75e, 75f, 75g, 75h) 을 형성한다. Si 기둥 (75a ∼ 75h) 의 정상부 상에 마스크 재료층 (74a, 74b, 74c, 74d, 74e (도시 생략), 74f, 74g (도시 생략), 74h (도시 생략)) 을 형성하고 있다. 그리고, N+ 층 (72) 과, P+ 층 (73a, 73b) 은, 제 1 실시형태와 동일하게 P 층 기판 (1), N 층 (2) 상에 형성한다. 이로써, 제 1 실시형태에서는, 1 셀 영역에 8 개의 Si 기둥 (6a ∼ 6j) 이 형성된 것에 비해서, 본 실시형태에서는, 1 개의 SRAM 셀 내에 6 개의 Si 기둥 (75a, 75b, 75c, 75d, 75e, 75f, 75h) 이 형성된다. 또, 평면에서 보았을 때에 있어서, Si 기둥 (75a, 75b, 75c) 은, 공통된 2 개의 접선 A', B' 에 접하여 배치되어 있다. 마찬가지로, Si 기둥 (75f, 75g, 75h) 은, 공통된 2 개의 접선에 접하여 배치되어 있다.
다음으로 도 1o ∼ 도 1x 로 나타낸 공정과 동등한 공정을 행한다. 그리고, 공공 (도시 생략) 의 저부 외주부의 N+ 층 (72a), P+ 층 (73aa) 의 상면에, 예를 들어 NiSi 등의 합금층 (76a) 을 형성한다. 마찬가지로, N+ 층 (72d), P+ 층 (73bb) 의 상면에, 합금층 (도시 생략) 을 형성한다. 그리고, 도 3b 에 나타내는 바와 같이, Si 기둥 (75b, 75g) 의 장소에 컨택트부인 Ta 기둥 (80a, 80b) 을 형성한다. N 층 (2a) 상에 N+ 층 (72a, 72b), P+ 층 (73aa) 이 형성된다. 마찬가지로, N 층 (2b) 상에 N+ 층 (72c, 72d (도시 생략)), P+ 층 (73bb) 이 형성된다. 그리고, Si 기둥 (75a, 75c, 75d, 75e, 75f, 75h) 과, Ta 기둥 (80a, 80b) 의 저부의 외주부에 SiO2 층 (77) 이 형성된다. 그리고, Si 기둥 (75a, 75c, 75d, 75e, 75f, 75h), Ta 기둥 (80a, 80b) 의 측면과, SiO2 층 (77) 상에, 게이트 절연층인 HfO2 층 (78) 이 형성된다. HfO2 층 (78) 의 외측에 있고, Si 기둥 (75a) 을 둘러싼 게이트 도체층인 TiN 층 (84a) 과, Si 기둥 (75c, 75d) 을 둘러싼 게이트 도체층인 TiN 층 (84b) 과, Si 기둥 (75e, 75f) 을 둘러싼 게이트 도체층인 TiN 층 (84c) 과, Si 기둥 (75h) 을 둘러싼 게이트 도체층인 TiN 층 (84d) 이 형성된다. Si 기둥 (75a), 마스크 재료층 (74a) 의 측면을 둘러싼, SiN 층 (82a), SiO2 층 (83a) 이 TiN 층 (84a) 상에 형성되어 있다. 마찬가지로, Si 기둥 (75c, 75d), 마스크 재료층 (74c, 74d) 의 측면을 둘러싼, SiN 층 (82b), SiO2 층 (83b) 이 TiN 층 (84b) 상에 형성되어 있다. 마찬가지로, Si 기둥 (75e, 75f), 마스크 재료층 (74e, 74f) 의 측면을 둘러싼, SiN 층 (82c), SiO2 층 (83c) 이 TiN 층 (84c) 상에 형성되어 있다. 마찬가지로, Si 기둥 (75h), 마스크 재료층 (74h) 의 측면을 둘러싼, SiN 층 (82d), SiO2 층 (83d) 이 TiN 층 (84d) 상에 형성되어 있다. 그리고, Ta 기둥 (80a, 80b) 상에 SiO2 층 (81a, 81b (도시 생략)) 이 형성되어 있다. 그리고, 전체를 둘러싸고, 그 상면 위치가 마스크 재료층 (74a, 74c, 74d, 74e, 74f, 74h) 의 상면 위치가 되는 SiO2 층 (85) 이 형성된다. 그리고, Ta 기둥 (80a) 과 TiN 층 (84c) 을 접속하는 W 층 (87a) 이 형성된다. 마찬가지로, Ta 기둥 (80b) 과 TiN 층 (84b) 을 접속하는 W 층 (87b) (도시 생략) 이 형성된다. 그리고, W 층 (87a) 상에 SiO2 층 (88a) 이, 마찬가지로 W 층 (87b) 상에 SiO2 층 (88b) (도시 생략) 이 형성된다. 그리고, 도 1y, 도 1z 에서 나타낸 공정과 동등한 공정을 행한다. 이로써 P 층 기판 (1) 상에 SRAM 셀 회로가 형성된다. 또한, 평면에서 보았을 때에 있어서, Si 기둥 (75a, 75c) 과, Ta 기둥 (80a) 은, 도 4c 에서 나타낸 공통된 2 개의 접선 A', B' 에 접하여 배치되어 있다. 마찬가지로, Si 기둥 (75f, 75h) 과, Ta 기둥 (80b) 은, 공통된 2 개의 접선에 접하여 배치되어 있다.
도 3b 에 있어서, Si 기둥 (75a) 에 선택 SGT, Si 기둥 (75c) 에 부하 SGT, Si 기둥 (75d) 에 구동 SGT 가 형성되어 있다. 마찬가지로, Si 기둥 (75e) 에 구동 SGT, Si 기둥 (75f) 에 부하 SGT, Si 기둥 (75h) 에 선택 SGT 가 형성된다.
제 3 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
(특징 1)
N+ 층 (72a), P+ 층 (73aa) 을 접속하는 컨택트부 Ta 기둥 (80a) 과, N+ 층 (72d), P+ 층 (73bb) 을 접속하는 컨택트부 Ta 기둥 (80b) 은 Si 기둥 (75b, 75g) 이 형성된 위치에, 그것들의 외주 형상을 동일하게 하여 형성되어 있다. Si 기둥 (75b, 75g) 은, Ta 기둥 (80a, 80b) 과 자기 정합으로 형성되어 있기 때문에, 컨택트부 Ta 기둥 (80a, 80b) 은, Si 기둥 (75a, 75c, 75d, 75e, 75f, 75h) 에 대해서, 자기 정합으로 형성된다. 이것은 SRAM 셀의 고밀도화로 연결된다.
(특징 2)
본 실시형태에서는, 제 1 실시형태와 마찬가지로, Ta 기둥 (80a, 80b) 의 측면 전체를 둘러싸고 Si 기둥 (75a, 75c, 75d, 75e, 75f, 75h) 의 측면 전체를 둘러싼 게이트 절연층인 HfO2 층 (78) 이 연결되어 형성되어 있다. 본 실시형태에서는, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 측면으로부터 Ta 기둥 (80a, 80b) 의 측면에 연결된 HfO2 층 (78) 이, Ta 기둥 (80a, 80b) 의 전도, 또는 경사 발생에 대한 방지층으로서 작용한다.
(특징 3)
제 1 실시형태와 마찬가지로, 컨택트부 Ta 기둥 (80a, 80b) 을, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 에 대해서 자기 정합으로 형성됨으로써, Ta 기둥 (80a) 과 Si 기둥 (75a, 75c) 사이의 거리와, Ta 기둥 (80b) 과 Si 기둥 (6f, 6h) 사이의 거리를 짧게 할 수 있다. 이로써, 게이트 TiN 층 (84b, 84c) 을, Si 기둥 (75c, 75d) 사이와, Si 기둥 (75e, 75f) 사이의 각각의 측면에서 접촉하여 Si 기둥 (75c, 75d) 사이와, Si 기둥 (75e, 75f) 사이의 거리를, 게이트 HfO2 층 (78) 과, 게이트 TiN 층 (84b, 84c) 을 더한 두께의 2 배까지 짧게 할 수 있다. 이로써, SRAM 셀의 고밀도화를 도모할 수 있다.
(제 4 실시형태)
이하, 도 4a ∼ 도 4d 를 참조하면서, 본 발명의 제 4 실시형태에 관련된, 로직 회로용 SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해서 설명한다. 각 도면에 있어서, (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a ∼ 도 1i 에 나타낸 공정과 동등한 공정을 행하고, 도 4a 에 나타내는 바와 같이, 마스크 절연층 (89) 상에, 평면에서 보았을 때에 있어서, X 방향과 평행하게 나열된 직사각형 SiN 층 (91a, 91b, 91c, 90d) 을 형성한다. 마스크 절연층 (89) 보다 하방에는 아래로부터 P 층 기판 (1), N 층 (2), N+ 층 (86), P+ 층 (87), i 층 (88) 이 형성되어 있다. 그리고, 직사각형 SiN 층 (91a, 91b, 91c, 90d) 상에는, 각각 직사각형 마스크 재료층 (90a, 90b, 90c, 90d) 이 형성되어 있다.
다음으로, 리소그래피법과 RIE 에칭법에 의해서, 도 4b 에 나타내는 바와 같이, 직사각형 마스크 재료층 (90b), 직사각형 SiN 층 (90b) 의 평면에서 보았을 때에 있어서의 상방부를 제거하여, 직사각형 마스크 재료층 (90bb), 직사각형 SiN (91bb) 을 형성한다.
다음으로, 직사각형 마스크 재료층 (90a, 90bb, 90c, 90d), 직사각형 SiN 층 (91a, 91bb, 91c, 90d) 을 마스크로 하여 마스크 재료층 (89) 을 에칭하여, 도 4c 에 나타내는 바와 같이 직사각형 마스크 재료층 (89a, 89b, 89c, 89d) 을 형성한다. 그리고, 잔존하고 있는 직사각형 마스크 재료층 (90a, 90bb, 90c, 90d), 직사각형 SiN 층 (91a, 91bb, 91c, 90d) 을 제거한다. 그리고, 직사각형 마스크 재료층 (89a, 89b, 89c, 89d) 을 마스크로 하여, i 층 (88), N+ 층 (86), P+ 층 (87) 을 에칭하여 Si 기둥 (95a, 95b, 95c, 95d) 을 형성한다. 그리고, Si 기둥 (95a, 95b, 95c, 95d) 의 외주부의 N+ 층 (86), P+ 층 (87), N 층 (2), P 층 기판 (1) 을 에칭하여, P 층 기판 (1) 상에, N 층 (2A), N+ 층 (86a), P+ 층 (87a) 으로 이루어지는 Si 대 (臺) (92) 를 형성한다.
다음으로 도 1p ∼ 도 1z 에서 나타낸 공정과 동등한 공정을 행하고, 도 4d 에 나타내는 바와 같이, 직사각형 Si 기둥 (95b) 의 장소에 컨택트부인 직사각형 Ta 기둥 (101) 을 형성한다. 직사각형 Si 기둥 (95a, 95c, 95d) 과, 직사각형 Ta 기둥 (101) 의 저부의 외주부에 SiO2 층 (97) 이 형성되어 있다. 그리고, 직사각형 Si 기둥 (95a, 95c, 95d), 직사각형 Ta 기둥 (101) 의 측면과, SiO2 층 (97) 상에, 게이트 절연층인 HfO2 층 (99) 이 형성된다. HfO2 층 (99) 의 외측에 있고, 직사각형 Si 기둥 (95a, 95c, 95d), 직사각형 Ta 기둥 (101) 을 둘러싸며, 또한 연결된 게이트 도체층인 TiN 층 (106) 이 형성된다. TiN 층 (106) 은, 직사각형 Ta 기둥 (101) 이 둘러싸는 HfO2 층 (99) 의 측면에는 형성되지 않는다. 그리고, TiN 층 (106), 직사각형 Ta 기둥 (101) 의 외주부에 SiO2 층 (103) 이 형성된다. 그리고, 직사각형 Ta 기둥 (101) 상에 SiO2 층 (102) 이 형성된다. 그리고, 직사각형 Si 기둥 (95a, 95c, 95d) 의 정상부의 외주부에 SiN 층 (104) 을 형성한다. 그리고, 직사각형 Si 기둥 (95a) 의 정상부를 둘러싼 N+ 층 (105a) 과, 직사각형 Si 기둥 (95c, 95d) 의 정상부를 둘러싼 P+ 층 (105b, 105c) 이 형성된다. 그리고, 전체를 덮어 SiO2 층 (106) 이 형성된다. 그리고, N+ 층 (105a) 상에 컨택트홀 (109a), TiN 층 (106) 상에 컨택트홀 (109b), 직사각형 Ta 기둥 (101) 상에 컨택트홀 (109c), P+ 층 (105b, 105c) 상에 컨택트홀 (109d, 109e) 을 형성한다. 그리고, 컨택트홀 (109a) 을 개재하여 N+ 층 (105a) 과 접속된 그라운드 배선 금속층 (Vss) 과, 컨택트홀 (109b) 을 개재하여 TiN 층 (106) 과 접속된 입력 배선 금속층 (Vin) 과, 컨택트홀 (109c) 을 개재하여 직사각형 Ta 기둥 (101) 과 접속된 출력 배선 금속층 (Vout) 과, 컨택트홀 (109a) 을 개재하여 N+ 층 (105a) 과 접속된 그라운드 배선 금속층 (Vss) 과, 컨택트홀 (109d, 109e) 을 개재하여 P+ 층 (105b, 105c) 과 접속된 전원 배선 금속층 (Vdd) 을 형성한다. 이로써, P 층 기판 (1) 상에 CMOS 인버터 회로가 형성된다.
(특징 1)
본 실시형태에서는, 직사각형 Si 기둥 (95a, 95c, 95d) 과 자기 정합으로 형성된 직사각형 Si 기둥 (95b) 의 장소에 컨택트부인 직사각형 Ta 기둥 (101) 이 형성된다. 이로써, 직사각형 Ta 기둥 (101) 은 직사각형 Si 기둥 (95a, 95c, 95d) 과 자기 정합으로 형성된다. 이로써, P 층 기판 (1) 상에 고밀도 CMOS 인버터 회로가 형성된다.
(특징 2)
본 실시형태에서는, 다른 실시형태와 마찬가지로, 직사각형 Si 기둥 (95a, 95c, 95d) 을 둘러싼 게이트 절연층인 HfO2 층이 연결되어 컨택트부인 직사각형 Ta 기둥 (101) 을 둘러싸서 형성된다. 이로써, HfO2 층 (36) 이, 직사각형 Ta 기둥 (101) 의 전도, 또는 경사 방지층으로서 작용한다. 그리고, 또, 직사각형 Ta 기둥 (101) 의 저부의 위치를, N+ 층 (86a), P+ 층 (87a) 의 상면보다 아래에 형성함으로써, 직사각형 Ta 기둥 (101) 의 전도, 또는 경사 발생이 보다 방지된다.
(특징 3)
본 실시형태의 CMOS 인버터 회로는, 다른 실시형태에 있어서 설명한 SRAM 회로와 동일한 공정에 의해서 형성할 수 있다. 이로써, 고밀도 인버터 회로와 고밀도 SRAM 회로를 동일한 P 층 기판 (1) 상에 형성할 수 있다. 그리고, N+ 층 (86a, 105a), P+ 층 (87a, 105a, 105c), 게이트 TiN 층 (106) 의 배치, 구조, 그리고 배선의 형상을 바꿈으로써, 다른 고밀도 로직 회로가 형성된다. 이로써, 동일 P 층 기판 (1) 상에, 고밀도 SRAM 회로와 고밀도 로직 회로를 형성할 수 있다.
(특징 4)
본 실시형태에서는, 큰 구동 전류를 얻기 위해서, 평면에서 보았을 때에 있어서 Y 방향으로 신연한 직사각형 Si 기둥 (95a, 95c, 95d) 을 형성하였다. 이로써, 직사각형 Ta 기둥 (101) 의 Y 방향의 길이를, 직사각형 Si 기둥 (95a, 95c, 95d) 의 길이보다 짧게 하여, 평면에서 보았을 때에 있어서, 직사각형 Si 기둥 (95a, 95c) 사이에, 게이트 TiN 층 (106) 과 출력 배선 금속층 (Vout) 을 연결하는 컨택트홀 (109b) 을 형성할 수 있었다. 이로써, 보다 고밀도의 CMOS 인버터 회로가 형성된다. 이것은, 다른 로직 회로 형성에도 적용할 수 있다. 이로써, 고밀도의 로직 회로가 형성된다.
또한, 본 발명의 설명에서는, 1 개의 반도체 기둥에 1 개의 SGT 를 형성했지만, 2 개 이상을 형성하는 회로 형성에 있어서도, 본 발명을 적용할 수 있다.
또, 제 1 실시형태에 있어서, 마스크 재료층 (7) 은 SiO2 층, 산화알루미늄 (Al2O3, 이후 AlO 라고 칭한다) 층, SiO2 층을 적층하여 형성하였다. 그리고, 질화 실리콘 (SiN) 층 (8) 을 퇴적하였다. 그리고, SiO2 층으로 이루어지는 마스크 재료층 (9) 을 퇴적하였다. 그리고, SiN 층으로 이루어지는 마스크 재료층 (10) 을 퇴적하였다. 이들 마스크 재료층 (7, 9, 10), SiN 층 (8) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수 층으로 이루어지는 다른 재료층을 사용해도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 도 1e 에 나타낸 바와 같이, ALD 법에 의해서 띠상 SiGe 층 (12a, 12b) 을 형성하였다. 이 띠상 SiGe 층 (12aa, 12ab) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수 층으로 이루어지는 다른 재료층을 사용해도 된다. 이것은, 띠상 SiGe 층 (18a, 18b) 에 있어서도, 동일하다. 또, 띠상 SiGe 층 (12aa, 12ab) 과, 띠상 SiGe 층 (18a, 18b) 의 재료 모체는 동일하지 않아도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서의, 띠상 마스크 재료층 (15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 과, 띠상 마스크 재료층 (16a, 16b, 20a, 20b) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수 층으로 이루어지는 다른 재료층을 사용할 수 있다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 띠상 마스크 재료층 (9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 의 각각의 상표면과, 저부의 위치가, 동일하도록 형성했지만, 본 발명의 목적에 맞는다면, 각각의 상표면과, 저부의 위치가 수직 방향으로 상이해도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 띠상 마스크 재료층 (9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 의 두께, 및 형상은, CMP 에 의한 연마, 및 RIE 에칭, 세정에 의해서 변화한다. 이 변화는 본 발명의 목적에 맞는 정도 내이면 문제 없다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 도 1q ∼ 도 1s 에 나타내는, SiO2 층 (22), SiN 층 (24), 띠상 SiGe 층 (25), SiN 층에 의한 띠상 마스크 재료층 (26), 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수 층으로 이루어지는 재료층을 사용할 수 있다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, Si 기둥 (7b, 6i) 의 장소에 컨택트부 Ta 기둥 (41a, 41b) 을 형성하였다. 회로 설계에 맞추어, Si 기둥 (7b, 6i) 이외의 Si 기둥에 컨택트부 Ta 기둥을 형성해도 된다. 이것은, SRAM 셀 회로 이외의 회로 형성에 적용할 수 있다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1z 에 나타낸 바와 같이, 게이트 금속층으로서, TiN 층 (37a, 37b, 37c, 37d) 을 사용하였다. 이 TiN 층 (37a, 37b, 37c, 37d) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수 층으로 이루어지는 재료층을 사용할 수 있다. TiN 층 (37a, 37b, 37c, 37d) 은, 적어도 원하는 일 함수를 갖는, 단층 또는 복수 층의 금속층으로 형성할 수 있다. 이 외측에, 예를 들어 W 층을 형성해도 된다. 이 경우, W 층은 게이트 금속층을 연결하는 금속 배선층의 역할을 한다. W 층 이외에 단층, 또는 복수 층의 금속층을 사용해도 된다. 또, P 채널 SGT 를 형성하는 Si 기둥 (6c, 6h) 의 외주부와, N 채널 SGT 를 형성하는 Si 기둥 (6a, 6d, 6e, 6f, 6g, 6j) 의 외주부의 게이트 도체층은 상이한 재료로 형성해도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 본 발명의 제 1 ∼ 제 3 실시형태의 설명에서는, SRAM 셀을 형성하는 예를 사용하여 설명하였다. 제 4 실시형태에서는, 로직 회로에 있어서의 본 발명의 적용예를 설명하였다. 본 발명은, 예를 들어, 마이크로 프로세서 회로와 같이, SRAM 회로와 로직 회로가, 동일한 칩 상에 형성되어 있는 회로 형성에 대해서 적용할 수 있다.
또, 제 1 실시형태에 있어서, 평면에서 보았을 때에 있어서, 원형상의 마스크 재료층 (7a ∼ 7j) 을 형성하였다. 마스크 재료층 (7a ∼ 7j) 의 형상은 타원상이어도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
제 1 실시형태에서는, 게이트 절연층으로서 HfO2 층 (36) 을 사용하고, 게이트 재료층으로서 TiN 층 (37a, 37b, 37c, 37d) 을 사용했지만, 각각을 단층 또는 복수 층으로 이루어지는 다른 재료층을 사용해도 된다. 마찬가지로, W 층 (34) 에 대해서도, 단층 또는 복수 층으로 이루어지는 다른 재료층을 사용해도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1y 에 나타낸 바와 같이, 선택 에피텍셜 결정 성장법을 이용하여, N+ 층 (56a, 56c, 56d, 56e, 56f, 56h), P+ 층 (56b, 56g) 을 형성하였다. 이 후에, 열처리에 의해서, 도너 불순물 원자, 또는 억셉터 불순물 원자를, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 정상부로 열확산시켜, N+ 층, 또는 P+ 층을, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 정상부에 형성해도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, P 층 기판 (1) 상에 SGT 를 형성했지만, P 층 기판 (1) 대신에 SOI (Silicon On Insulator) 기판을 사용해도 된다. 또는, 기판으로서의 역할을 하는 것이면 다른 재료 기판을 사용해도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6h, 6j) 의 상하에, 동일한 극성의 도전성을 갖는 N+ 층 (3a, 3b, 3c, 3d, 56a, 56c, 56d, 56e, 56f, 56h), P+ 층 (56b, 56g) 을 사용하여, 소스, 드레인을 구성하는 SGT 에 대해서 설명했지만, 극성이 상이한 소스, 드레인을 갖는 터널형 SGT 에 대해서도, 본 발명을 적용할 수 있다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 상기 각 실시형태에서는, 채널, 소스, 드레인 등의 반도체 영역으로서 Si (실리콘) 를 사용한 예에 대해서 설명하였다. 그러나 이에 한정되지 않고, 본 발명의 기술 사상은, SiGe 와 같이 Si 를 포함한 반도체 재료, 또는 Si 이외의 반도체 재료를 사용한 3 차원 반도체 장치에도 적용 가능하다.
또, 제 1 실시형태에서는, Si 기둥 (6a ∼ 6j) 은 단체의 Si 층에서 형성했지만, 수직 방향에 있어서 상이한 반도체 모체로 이루어지는 반도체층을 적층하여 SGT 의 채널을 형성해도 된다. 이 점은 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 종형 NAND 형 플래시 메모리 회로에서는, 반도체 기둥을 채널로 하여, 이 반도체 기둥을 둘러싼 터널 산화층, 전하 축적층, 층간 절연층, 제어 도체층으로 구성되는 메모리 셀이 복수 단, 수직 방향으로 형성된다. 이들 메모리 셀의 양단의 반도체 기둥에는, 소스에 대응하는 소스선 불순물층과, 드레인에 대응하는 비트선 불순물층이 있다. 또, 1 개의 메모리 셀에 대해서, 그 양측의 메모리 셀의 일방이 소스라면, 타방이 드레인의 역할을 한다. 이와 같이, 종형 NAND 형 플래시 메모리 회로는 SGT 회로의 하나이다. 따라서, 본 발명은 NAND 형 플래시 메모리 회로에 대해서도 적용할 수 있다.
본 발명은 본 발명의 광의의 정신과 범위를 일탈하지 않고, 다양한 실시형태 및 변형이 가능하게 되어 있는 것이다. 또, 상기 서술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다. 상기 실시예 및 변형예는 임의로 조합할 수 있다. 또한, 필요에 따라서 상기 실시형태의 구성 요건의 일부를 제거해도, 본 발명의 기술 사상의 범위 내가 된다.
본 발명에 관련된, 주상 반도체 장치와, 그 제조 방법에 의하면, 고밀도의 주상 반도체 장치가 얻어진다.
1 : P 층 기판
2, 2a, 2b, 2A : N 층
3, 3a, 3b, 3c, 3d, 56a, 57c, 57d, 57e, 57f, 57h, 72, 72a, 72b, 72c, 72d, 86, 86a, 105a : N+ 층
4, 4a, 5a, 56b, 56g, 73a, 73b, 73aa, 73bb, 87a, 105b, 105c : P+ 층
6, 88 : i 층
7, 9, 10, 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j, 30a, 30b, 30c, 30d, 33a, 33b, 38, 74a, 74b, 74c, 74d, 74e, 74f, 74g, 74h, 89 : 마스크 재료층
9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b, 26, 27a, 27b, : 띠상 마스크 재료층
9aa, 9ab, 17aa, 17ab, 17ba, 17bb, 21aa, 21ab, 21ba, 21bb : 정방 형상 마스크 재료층
90a, 90b, 90c, 90d, 90bb : 직사각형 마스크 재료층
8, 24, 44, 82a, 82b, 82c, 82d, 104 : SiN 층
8a, 16a, 16b, 20a, 20b, 24a, 24b, 28a, 28b : 띠상 SiN 층
8aa, 8ab, 16aa, 16ba, 20aa, 20ab, 20ba, 20bb : 정방 형상 SiN 층
91a, 91b, 91c, 91d, 91bb : 직사각형 SiN 층
12a, 12b : SiGe 층
12aa, 12ab, 18a, 18b : 띠상 SiGe 층
13, 24, 22, 22a, 22b, 42a, 42b, 42aa, 42bb, 46a, 46b, 46c, 46d, 48, 55, 58, 60, 64, 66, 85, 83a, 83b, 83c, 83d, 81a, 81b, 97, 102, 103, 106 : SiO2 층
50a, 50b : 오목부
8aa, 8ab, 9aa, 9ab, 17aa, 17ab, 17ba, 17bb, 21aa, 21ab, 21ba, 21bb : 정방 형상 마스크 재료층
6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j, 75a, 75b, 75c, 75d, 75e, 75f, 75g, 75h : Si 기둥
95a, 95b, 95c, 95d : 직사각형 Si 기둥
36, 78, 99 : HfO2 층
37, 37a, 37b, 37c, 37d, 37A, 106 : TiN 층
39, 47a, 47b, 47c, 47d : 레지스트층
40a, 40b : 공공
41a, 41b, 80a, 80b, 101 : Ta 기둥
52a, 52b, 57a, 57b, 57c, 57d, 57e, 57f, 57g, 57h, 70a, 70b, 70aa, 70bb : W 층
61a, 61b, 61c, 61d, 65a, 65b, 67a, 67b, 109a, 109b, 109c, 109d, 109e : 컨택트홀
76a, 76b : 합금층
92 : Si 대
WL : 워드 배선 금속층
BL : 비트 배선 금속층
RBL : 반전 비트 배선 금속층
Vss1, Vss2, Vss : 그라운드 배선 금속층
Vdd : 전원 배선 금속층
Vin : 입력 배선 금속층
Vout : 출력 배선 금속층
2, 2a, 2b, 2A : N 층
3, 3a, 3b, 3c, 3d, 56a, 57c, 57d, 57e, 57f, 57h, 72, 72a, 72b, 72c, 72d, 86, 86a, 105a : N+ 층
4, 4a, 5a, 56b, 56g, 73a, 73b, 73aa, 73bb, 87a, 105b, 105c : P+ 층
6, 88 : i 층
7, 9, 10, 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j, 30a, 30b, 30c, 30d, 33a, 33b, 38, 74a, 74b, 74c, 74d, 74e, 74f, 74g, 74h, 89 : 마스크 재료층
9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b, 26, 27a, 27b, : 띠상 마스크 재료층
9aa, 9ab, 17aa, 17ab, 17ba, 17bb, 21aa, 21ab, 21ba, 21bb : 정방 형상 마스크 재료층
90a, 90b, 90c, 90d, 90bb : 직사각형 마스크 재료층
8, 24, 44, 82a, 82b, 82c, 82d, 104 : SiN 층
8a, 16a, 16b, 20a, 20b, 24a, 24b, 28a, 28b : 띠상 SiN 층
8aa, 8ab, 16aa, 16ba, 20aa, 20ab, 20ba, 20bb : 정방 형상 SiN 층
91a, 91b, 91c, 91d, 91bb : 직사각형 SiN 층
12a, 12b : SiGe 층
12aa, 12ab, 18a, 18b : 띠상 SiGe 층
13, 24, 22, 22a, 22b, 42a, 42b, 42aa, 42bb, 46a, 46b, 46c, 46d, 48, 55, 58, 60, 64, 66, 85, 83a, 83b, 83c, 83d, 81a, 81b, 97, 102, 103, 106 : SiO2 층
50a, 50b : 오목부
8aa, 8ab, 9aa, 9ab, 17aa, 17ab, 17ba, 17bb, 21aa, 21ab, 21ba, 21bb : 정방 형상 마스크 재료층
6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j, 75a, 75b, 75c, 75d, 75e, 75f, 75g, 75h : Si 기둥
95a, 95b, 95c, 95d : 직사각형 Si 기둥
36, 78, 99 : HfO2 층
37, 37a, 37b, 37c, 37d, 37A, 106 : TiN 층
39, 47a, 47b, 47c, 47d : 레지스트층
40a, 40b : 공공
41a, 41b, 80a, 80b, 101 : Ta 기둥
52a, 52b, 57a, 57b, 57c, 57d, 57e, 57f, 57g, 57h, 70a, 70b, 70aa, 70bb : W 층
61a, 61b, 61c, 61d, 65a, 65b, 67a, 67b, 109a, 109b, 109c, 109d, 109e : 컨택트홀
76a, 76b : 합금층
92 : Si 대
WL : 워드 배선 금속층
BL : 비트 배선 금속층
RBL : 반전 비트 배선 금속층
Vss1, Vss2, Vss : 그라운드 배선 금속층
Vdd : 전원 배선 금속층
Vin : 입력 배선 금속층
Vout : 출력 배선 금속층
Claims (19)
- 기판 상에, 수직 방향으로 서는, 제 1 반도체 기둥과 제 2 반도체 기둥과,
상기 제 1 반도체 기둥의 저부에, 및/또는 저부 측면에 접속하는 드레인 또는 소스가 되는 제 1 불순물층과, 상기 제 2 반도체 기둥의 저부에, 및/또는 저부 측면에 접속하는 소스 또는 드레인이 되는 제 2 불순물층과,
상기 제 1 반도체 기둥의 상부 내부에, 및/또는 상부를 둘러싸고 있는 드레인 또는 소스가 되는 제 3 불순물층과, 상기 제 2 반도체 기둥의 상부 내부에, 및/또는 상부를 둘러싸고 있는 소스 또는 드레인이 되는 제 4 불순물층과,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥을 둘러싼 제 1 게이트 절연층과,
상기 제 1 반도체 기둥 외주의 상기 제 1 게이트 절연층을 둘러싼 제 1 게이트 도체층과, 상기 제 2 반도체 기둥 외주의 상기 제 1 게이트 절연층을 둘러싼 제 2 게이트 도체층과,
평면에서 보았을 때에 있어서, 상기 제 1 불순물층과, 상기 제 2 불순물층 사이에 위치하며, 또한 수직 방향으로 서고, 적어도 중앙부에 도체층을 갖는 제 1 컨택트 기둥과,
상기 제 1 게이트 절연층이, 상기 제 1 컨택트 기둥까지 신연하여 연결되며, 또한 상기 제 1 컨택트 기둥의 측면을 둘러싸고 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 1 항에 있어서,
상기 제 1 컨택트 기둥의 저부의, 수직 방향에 있어서의 위치가, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥의 저부 위치보다 아래에 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 1 항에 있어서,
평면에서 보았을 때에 있어서, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥에 평행한 2 개의 가상의 접선이, 상기 제 1 컨택트 기둥과도 접하고 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 1 항에 있어서,
상기 제 1 게이트 절연층이, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥의 외주부에서 상이한 재료이고, 상기 제 1 컨택트 기둥의 외주부에는, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥 중 어느 것의 상기 제 1 게이트 절연층이, 연결되어 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 1 항에 있어서,
상기 컨택트 기둥의 외주부에, 평면에서 보았을 때에 있어서, 금속, 합금, 또는 절연층의 단층, 또는 복수 층으로 이루어지는 제 1 재료층이 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 1 항에 있어서,
평면에서 보았을 때, 상기 제 1 반도체 기둥의 중점과, 상기 제 2 반도체 기둥의 중점을 잇는 제 1 선 상에, 상기 제 1 컨택트 기둥의 중점이 있고,
상기 제 1 컨택트 기둥의 반대측에서 상기 제 2 반도체 기둥에 인접하여, 상기 제 1 선 상에 중점을 갖는 제 3 반도체 기둥이 있으며,
상기 제 1 게이트 절연층이, 상기 제 2 반도체 기둥으로부터 신연하여, 상기 제 3 반도체 기둥의 측면을 둘러싸고,
상기 제 2 게이트 도체층이, 상기 제 2 반도체 기둥으로부터 신연하여, 상기 제 3 반도체 기둥의 외주부 측면을 둘러싸고,
상기 제 2 게이트 도체층이, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥의 상기 제 1 게이트 절연층의 측면 전체에서 접촉하고 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 6 항에 있어서,
상기 제 2 반도체 기둥의 반대측에서 상기 제 3 반도체 기둥에 인접하여, 상기 제 1 중심선 상에 중점을 갖는 제 4 반도체 기둥이 있고,
상기 제 1 게이트 절연층이, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥으로부터 신연하여, 상기 제 4 반도체 기둥 측면을 둘러싸며,
상기 제 2 게이트 도체층이, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥으로부터 신연하여, 상기 제 4 반도체 기둥의 외주부 측면을 둘러싸고,
상기 제 2 게이트 도체층이, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥의 상기 제 1 게이트 절연층의 측면 전체에서 접촉하고 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 6 항에 있어서,
상기 제 1 반도체 기둥은 선택용 SGT 를 포함하고,
상기 제 2 반도체 기둥은 부하용 SGT 를 포함하며,
상기 제 3 반도체 기둥은 구동용 SGT 를 포함하고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥을 갖고 SRAM 셀을 구성하고 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 7 항에 있어서,
상기 제 1 반도체 기둥은 선택용 SGT 를 포함하고,
상기 제 2 반도체 기둥은 부하용 SGT 를 포함하며,
상기 제 3 반도체 기둥은 구동용 SGT 를 포함하고,
상기 제 4 반도체 기둥은 구동용 SGT 를 포함하고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥을 갖고 SRAM 셀을 구성하고 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 제 1 항에 있어서,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 1 컨택트 기둥이 평면에서 보았을 때에 있어서, 1 개의 방향으로 신연한 직사각형 형상을 가지며, 또한 평면에서 보았을 때에 있어서, 서로 평행하게 배치되어 있는 것을 특징으로 하는 SGT 주상 반도체 장치. - 기판 상에, 제 1 반도체 기둥과, 제 5 반도체 기둥과, 제 2 반도체 기둥을, 평면에서 보았을 때 각각의 중점이 제 1 선 상에 있도록 형성하는 공정과,
상기 제 1 반도체 기둥의 저부에 연결하여 소스 또는 드레인이 되는 제 1 불순물층을 형성하고, 상기 제 2 반도체 기둥의 저부에 연결하여 드레인 또는 소스가 되는 제 2 불순물층을 형성하는 공정과,
상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 둘러싸며, 또한 연결된 제 1 게이트 절연층을 형성하는 공정과,
상기 제 1 게이트 절연층의 외측에, 상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 둘러싸며, 또한 연결된 제 1 도체층을 형성하는 공정과,
상기 제 5 반도체 기둥을 에칭하여, 제 1 공공을 형성하는 공정과,
상기 제 1 공공 내에, 적어도 중심부가 도체인 제 1 컨택트 기둥을 형성하는 공정과,
상기 제 1 도체층을 에칭하여, 상기 제 1 컨택트 기둥의 외주부를 둘러싸는 상기 제 1 도체층을 제거하며, 또한 상기 제 1 반도체 기둥을 둘러싸는 상기 제 1 도체층으로 이루어지는 제 1 게이트 도체층과, 상기 제 2 반도체 기둥을 둘러싸는 상기 제 1 도체층으로 이루어지는 제 2 게이트 도체층을 형성하는 공정과,
상기 제 1 게이트 도체층과, 상기 제 1 컨택트 기둥을 둘러싸는 상기 제 1 게이트 절연층과, 상기 제 2 게이트 도체층의 외주부에 제 1 절연층을 형성하는 공정을 갖고,
상기 제 1 컨택트 기둥이, 상기 제 1 불순물층과, 상기 제 2 불순물층에 전기적으로 접속하여, 이 접속이 수직 방향으로 신연하고 있는 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법. - 제 11 항에 있어서,
상기 제 1 공공의 저부의 위치가, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥의 저부 위치보다, 수직 방향에 있어서 하방이 되도록 형성하는 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법. - 제 11 항에 있어서,
제 1 공공을 형성한 후, 상기 공공의 측면에, 금속, 합금, 또는 절연층의 단층, 또는 복수 층으로 이루어지는 제 1 재료층을 형성하는 공정과,
평면에서 보았을 때에 있어서, 상기 제 1 재료층의 내측에 제 2 도체층을 형성하는 공정을 갖고,
상기 제 1 재료층과, 상기 제 2 도체층이, 상기 제 1 컨택트 기둥인 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법. - 제 11 항에 있어서,
평면에서 보았을 때에 있어서, 상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 상기 제 1 선과 직교하는 방향으로 신연한 직사각형 형상으로 형성하는 공정을 갖는 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법. - 제 14 항에 있어서,
상기 제 1 선과 직교하는 방향으로 신연하는, 상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 형성하기 전,
상기 제 1 반도체 기둥과, 상기 제 5 반도체 기둥과, 상기 제 2 반도체 기둥을 형성하기 위한 에칭 마스크 재료층 중, 상기 제 5 반도체 기둥을 형성하기 위한 제 1 에칭 마스크층의 평면에서 보았을 때에 있어서의 상하 중 어느 것의 일부 영역을 제거하는 공정을 갖는 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법. - 제 11 항에 있어서,
상기 제 1 컨택트 기둥의 반대측에서 상기 제 2 반도체 기둥에 인접하여, 평면에서 보았을 때 상기 제 1 반도체 기둥의 중점과 상기 제 5 반도체 기둥의 중점을 잇는 상기 제 1 선 상에, 중점을 갖는 제 3 반도체 기둥을 형성하는 공정과,
상기 제 1 게이트 절연층을, 상기 제 2 반도체 기둥으로부터 신연하여, 상기 제 3 반도체 기둥의 측면을 둘러싸는 공정과,
상기 제 2 게이트 도체층을, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥의 상기 제 1 게이트 절연층의 측면 전체에서 접촉시켜 형성하는 공정을 갖는 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법. - 제 16 항에 있어서,
상기 제 2 반도체 기둥의 반대측에서 상기 제 3 반도체 기둥에 인접하여, 상기 제 1 선 상에, 제 4 반도체 기둥을 형성하는 공정과,
상기 제 1 게이트 절연층을, 상기 제 3 반도체 기둥으로부터 신연하여, 상기 제 4 반도체 기둥의 측면을 둘러싸는 공정과,
상기 제 2 게이트 도체층을, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥의 상기 제 1 게이트 절연층의 측면 전체에서 접촉시켜 형성하는 공정을 갖는 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법. - 제 16 항에 있어서,
상기 제 1 반도체 기둥에 선택용 SGT 를 형성하고,
상기 제 2 반도체 기둥에 부하용 SGT 를 형성하며,
상기 제 3 반도체 기둥에 구동용 SGT 를 형성하는 공정을 갖고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥이 SRAM 셀의 일부를 구성하고 있는 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법. - 제 17 항에 있어서,
상기 제 1 반도체 기둥에 선택용 SGT 를 형성하고,
상기 제 2 반도체 기둥에 부하용 SGT 를 형성하며,
상기 제 3 반도체 기둥에 구동용 SGT 를 형성하고,
상기 제 4 반도체 기둥에 구동용 SGT 를 형성하는 공정을 갖고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥과, 상기 제 4 반도체 기둥이 SRAM 셀의 일부를 구성하고 있는 것을 특징으로 하는 SGT 주상 반도체 장치의 제조 방법.
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