JPH0582787A - 薄膜トランジスタ型不揮発性半導体メモリ装置 - Google Patents
薄膜トランジスタ型不揮発性半導体メモリ装置Info
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Abstract
(57)【要約】
【目的】 同一容量のメモリを得るためのチップサイズ
を大幅に低減し、高集積化が可能であり、３次元方向に
自由なレイアウト設計が可能な不揮発性半導体メモリ装
置を提供する。 【構成】 絶縁膜４上に直接あるいは他の機能薄膜を介
して間接的に形成してある半導体薄膜６に、チャネル領
域６ａを形成し、このチャネル領域６ａが形成された半
導体薄膜６の上層側および／または下層側に、不揮発性
半導体メモリを構成するためのフローティングゲート１
０およびコントロールゲート１４が絶縁膜を介して形成
し、ＴＦＴ型ＥＰＲＯＭまたはＥ2 ＰＲＯＭを構成す
る。半導体薄膜６の上層側および／または下層側には、
ＭＮＯＳ構造のゲート電極を形成しても良い。
を大幅に低減し、高集積化が可能であり、３次元方向に
自由なレイアウト設計が可能な不揮発性半導体メモリ装
置を提供する。 【構成】 絶縁膜４上に直接あるいは他の機能薄膜を介
して間接的に形成してある半導体薄膜６に、チャネル領
域６ａを形成し、このチャネル領域６ａが形成された半
導体薄膜６の上層側および／または下層側に、不揮発性
半導体メモリを構成するためのフローティングゲート１
０およびコントロールゲート１４が絶縁膜を介して形成
し、ＴＦＴ型ＥＰＲＯＭまたはＥ2 ＰＲＯＭを構成す
る。半導体薄膜６の上層側および／または下層側には、
ＭＮＯＳ構造のゲート電極を形成しても良い。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置に係わり、特に薄膜トランジスタ（ＴＦＴ）型の不
揮発性半導体メモリ装置に関する。
装置に係わり、特に薄膜トランジスタ（ＴＦＴ）型の不
揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ装置としては、情
報の消去および書き込みが可能なＥＰＲＯＭ、フラッシ
ュ型Ｅ2 ＰＲＯＭおよびＭＮＯＳ型Ｅ2 ＰＲＯＭが知ら
れている。これらのＥＰＲＯＭ、フラッシュ型Ｅ2 ＰＲ
ＯＭおよびＭＮＯＳ型Ｅ2 ＰＲＯＭは、従来では、シリ
コン製半導体基板に、ソース、ドレイン領域およびチャ
ネル領域を形成し、その半導体基板の上に、不揮発性メ
モリを構成するためのゲート電極構造が形成してある。
報の消去および書き込みが可能なＥＰＲＯＭ、フラッシ
ュ型Ｅ2 ＰＲＯＭおよびＭＮＯＳ型Ｅ2 ＰＲＯＭが知ら
れている。これらのＥＰＲＯＭ、フラッシュ型Ｅ2 ＰＲ
ＯＭおよびＭＮＯＳ型Ｅ2 ＰＲＯＭは、従来では、シリ
コン製半導体基板に、ソース、ドレイン領域およびチャ
ネル領域を形成し、その半導体基板の上に、不揮発性メ
モリを構成するためのゲート電極構造が形成してある。
【０００３】
【発明が解決しようとする課題】このような従来の不揮
発性半導体メモリ装置の容量を増大させるには、メモリ
セルを半導体基板の表面に沿って２次元的に配置せざる
を得ないことから、メモリ装置のチップサイズを大きく
せざるを得ないという問題点を有している。最近では、
ゲート電極構造の配列を工夫することにより、高集積化
を図ったメモリ装置も開発されているが、基本的には、
メモリセルを半導体基板の表面に沿って２次元的に配置
する構成のため、高集積化にも限界がある。
発性半導体メモリ装置の容量を増大させるには、メモリ
セルを半導体基板の表面に沿って２次元的に配置せざる
を得ないことから、メモリ装置のチップサイズを大きく
せざるを得ないという問題点を有している。最近では、
ゲート電極構造の配列を工夫することにより、高集積化
を図ったメモリ装置も開発されているが、基本的には、
メモリセルを半導体基板の表面に沿って２次元的に配置
する構成のため、高集積化にも限界がある。
【０００４】また、従来の不揮発性半導体メモリ装置の
構成では、半導体基板にソース、ドレイン領域およびチ
ャネル領域を形成する構成であるため、チャネル領域と
ゲート電極との位置関係が一義的に定まり、設計レイア
ウトの自由度が狭いという問題点も有している。
構成では、半導体基板にソース、ドレイン領域およびチ
ャネル領域を形成する構成であるため、チャネル領域と
ゲート電極との位置関係が一義的に定まり、設計レイア
ウトの自由度が狭いという問題点も有している。
【０００５】本発明は、このような実状に鑑みてなさ
れ、同一容量のメモリを得るためのチップサイズを大幅
に低減し、高集積化が可能であり、３次元方向に自由な
レイアウト設計が可能な不揮発性半導体メモリ装置を提
供することを目的とする。
れ、同一容量のメモリを得るためのチップサイズを大幅
に低減し、高集積化が可能であり、３次元方向に自由な
レイアウト設計が可能な不揮発性半導体メモリ装置を提
供することを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明の不揮発性半導体メモリ装置では、絶
縁膜上に直接あるいは他の機能薄膜を介して間接的に形
成してある半導体薄膜に、チャネル領域を形成し、この
チャネル領域が形成された半導体薄膜の上層側および／
または下層側に、不揮発性半導体メモリを構成するため
のゲート電極構造が形成してある。
るために、本発明の不揮発性半導体メモリ装置では、絶
縁膜上に直接あるいは他の機能薄膜を介して間接的に形
成してある半導体薄膜に、チャネル領域を形成し、この
チャネル領域が形成された半導体薄膜の上層側および／
または下層側に、不揮発性半導体メモリを構成するため
のゲート電極構造が形成してある。
【０００７】
【作用】本発明の不揮発性半導体メモリ装置では、半導
体薄膜にチャネル領域を形成し、その半導体薄膜の上層
側および／または下層側に、不揮発性半導体メモリを構
成するためのゲート電極構造が形成してあるので、薄膜
トランジスタ構造の不揮発性メモリが実現され、例えば
半導体基板に、メモリ駆動用の周辺回路を形成する等に
より、チップサイズの低減および高集積化が可能にな
る。また、半導体薄膜の上層側および／または下層側に
ゲート電極構造を配置することが可能となるので、設計
レイアウトの自由度が増大する。特に、半導体薄膜の下
層側にゲート電極を有する構造では、このゲート電極
を、半導体基板に形成したチャネルのゲート電極と共通
化することが可能になり、ゲート電極配線数を減らすこ
とが可能になる。
体薄膜にチャネル領域を形成し、その半導体薄膜の上層
側および／または下層側に、不揮発性半導体メモリを構
成するためのゲート電極構造が形成してあるので、薄膜
トランジスタ構造の不揮発性メモリが実現され、例えば
半導体基板に、メモリ駆動用の周辺回路を形成する等に
より、チップサイズの低減および高集積化が可能にな
る。また、半導体薄膜の上層側および／または下層側に
ゲート電極構造を配置することが可能となるので、設計
レイアウトの自由度が増大する。特に、半導体薄膜の下
層側にゲート電極を有する構造では、このゲート電極
を、半導体基板に形成したチャネルのゲート電極と共通
化することが可能になり、ゲート電極配線数を減らすこ
とが可能になる。
【０００８】
【実施例】以下、本発明の一実施例に係る薄膜トランジ
スタ（ＴＦＴ）型不揮発性半導体メモリ装置について、
図面を参照しつつ詳細に説明する。図１は本発明の一実
施例に係るＴＦＴ型不揮発性半導体メモリ装置の要部概
略断面図、図２〜７は本発明の他の実施例に係る薄膜ト
ランジスタ型不揮発性半導体メモリの要部概略断面図で
ある。
スタ（ＴＦＴ）型不揮発性半導体メモリ装置について、
図面を参照しつつ詳細に説明する。図１は本発明の一実
施例に係るＴＦＴ型不揮発性半導体メモリ装置の要部概
略断面図、図２〜７は本発明の他の実施例に係る薄膜ト
ランジスタ型不揮発性半導体メモリの要部概略断面図で
ある。
【０００９】図１に示す不揮発性半導体メモリ装置２
は、半導体薄膜に形成してあるＥＰＲＯＭであり、図示
するような構成のメモリセル３を有している。各メモリ
セル３では、図示しない半導体基板上に形成してある層
間絶縁膜４の上に、半導体薄膜６が形成してある。この
半導体薄膜６は、例えばＣＶＤ法により成膜されたポリ
シリコン薄膜であり、この薄膜６にチャネル領域６ａ
と、ソース・ドレイン領域領域６ｂとが形成してある。
なお、半導体薄膜６としては、ポリシリコン薄膜以外
に、アモルファスシリコン薄膜あるいは単結晶成長させ
たＳＯＩ（Silicon On Insulator）構造の単結晶シリ
コン薄膜を用いるようにしても良い。半導体薄膜６の膜
厚は、特に限定されないが、好ましくは数百〜数千オン
グストローム程度である。薄膜６のグレインサイズは、
リーク電流を防止する観点からは、大きいほど好まし
い。
は、半導体薄膜に形成してあるＥＰＲＯＭであり、図示
するような構成のメモリセル３を有している。各メモリ
セル３では、図示しない半導体基板上に形成してある層
間絶縁膜４の上に、半導体薄膜６が形成してある。この
半導体薄膜６は、例えばＣＶＤ法により成膜されたポリ
シリコン薄膜であり、この薄膜６にチャネル領域６ａ
と、ソース・ドレイン領域領域６ｂとが形成してある。
なお、半導体薄膜６としては、ポリシリコン薄膜以外
に、アモルファスシリコン薄膜あるいは単結晶成長させ
たＳＯＩ（Silicon On Insulator）構造の単結晶シリ
コン薄膜を用いるようにしても良い。半導体薄膜６の膜
厚は、特に限定されないが、好ましくは数百〜数千オン
グストローム程度である。薄膜６のグレインサイズは、
リーク電流を防止する観点からは、大きいほど好まし
い。
【００１０】半導体薄膜６の上には、ゲート絶縁膜８が
積層される。ゲート絶縁膜８は、例えばＣＶＤ法により
成膜される酸化シリコン薄膜で構成される。ゲート絶縁
膜８の膜厚は、特に限定されないが、フローティングゲ
ート型ＥＰＲＯＭを構成する場合には、４００オングス
トローム以下程度である。また、フローティングゲート
を有するフラッシュ型Ｅ2 ＰＲＯＭを構成する場合に
は、１００オングストローム程度である。フローティン
グゲート型ＥＰＲＯＭと、フローティングゲートを有す
るフラッシュ型Ｅ2 ＰＲＯＭとは、基本的には同様な構
成を有しており、ゲート絶縁膜の膜厚と、情報の書き込
み消去方法とに相違がある。フローティングゲート型Ｅ
ＰＲＯＭでは、ホットエレクトロン効果を利用して情報
の書き込みを行い、フローティングゲートを有するフラ
ッシュ型Ｅ2 ＰＲＯＭでは、トンネル効果を利用して情
報の書き込みを行う。
積層される。ゲート絶縁膜８は、例えばＣＶＤ法により
成膜される酸化シリコン薄膜で構成される。ゲート絶縁
膜８の膜厚は、特に限定されないが、フローティングゲ
ート型ＥＰＲＯＭを構成する場合には、４００オングス
トローム以下程度である。また、フローティングゲート
を有するフラッシュ型Ｅ2 ＰＲＯＭを構成する場合に
は、１００オングストローム程度である。フローティン
グゲート型ＥＰＲＯＭと、フローティングゲートを有す
るフラッシュ型Ｅ2 ＰＲＯＭとは、基本的には同様な構
成を有しており、ゲート絶縁膜の膜厚と、情報の書き込
み消去方法とに相違がある。フローティングゲート型Ｅ
ＰＲＯＭでは、ホットエレクトロン効果を利用して情報
の書き込みを行い、フローティングゲートを有するフラ
ッシュ型Ｅ2 ＰＲＯＭでは、トンネル効果を利用して情
報の書き込みを行う。
【００１１】ゲート絶縁膜８の上には、フローティング
ゲート１０が形成される。フローティングゲート１０
は、例えばＣＶＤ法により成膜されたポリシリコン膜を
所定のパターンにエッチングすること等により形成され
る。前述したソース・ドレイン領域６ｂは、フローティ
ングゲート１０を形成した後に、半導体薄膜６にセルフ
アライン的に例えばＮ型の不純物をイオン注入すること
により形成される。Ｐ型のＭＯＳトランジスタを構成さ
せる場合には、Ｐ型の不純物をイオン注入する。
ゲート１０が形成される。フローティングゲート１０
は、例えばＣＶＤ法により成膜されたポリシリコン膜を
所定のパターンにエッチングすること等により形成され
る。前述したソース・ドレイン領域６ｂは、フローティ
ングゲート１０を形成した後に、半導体薄膜６にセルフ
アライン的に例えばＮ型の不純物をイオン注入すること
により形成される。Ｐ型のＭＯＳトランジスタを構成さ
せる場合には、Ｐ型の不純物をイオン注入する。
【００１２】フローティングゲート１０の上には、絶縁
膜１２を介してコントロールゲート１４が形成される。
コントロールゲート１４は、フローティングゲートと同
様にして形成される。フローティングゲート１４の上に
は、層間絶縁膜１６が積層され、この絶縁膜１６上に、
配線層が形成される。
膜１２を介してコントロールゲート１４が形成される。
コントロールゲート１４は、フローティングゲートと同
様にして形成される。フローティングゲート１４の上に
は、層間絶縁膜１６が積層され、この絶縁膜１６上に、
配線層が形成される。
【００１３】このような構成のＥＰＲＯＭから成る不揮
発性半導体メモリ装置２では、情報の書き込みは、ソー
ス・ドレイン間のホットエレクトロン効果を利用してフ
ローティングゲート１０に電子を蓄積させることにより
行う。また、情報の消去は、紫外線光などを照射するこ
とにより、フローティングゲート１０から電子を放出さ
せることにより行う。また、図１に示す構造と同様な構
造で、フラッシュ型Ｅ2 ＰＲＯＭとした場合には、情報
の書き込み消去は、トンネル電流効果を利用したフロー
ティングゲート１０に対する電子の注入および放出によ
り行われる。
発性半導体メモリ装置２では、情報の書き込みは、ソー
ス・ドレイン間のホットエレクトロン効果を利用してフ
ローティングゲート１０に電子を蓄積させることにより
行う。また、情報の消去は、紫外線光などを照射するこ
とにより、フローティングゲート１０から電子を放出さ
せることにより行う。また、図１に示す構造と同様な構
造で、フラッシュ型Ｅ2 ＰＲＯＭとした場合には、情報
の書き込み消去は、トンネル電流効果を利用したフロー
ティングゲート１０に対する電子の注入および放出によ
り行われる。
【００１４】図２は本発明の他の実施例を示し、本発明
をＭＮＯＳ（Metal Nitride OxideSemiconductor ）型
Ｅ2 ＰＲＯＭに適用した場合の例を示す。この実施例の
半導体メモリ装置２ａの各メモリセル３ａでは、層間絶
縁膜４上に、半導体薄膜６が形成してある。この半導体
薄膜６は、図１に示す半導体薄膜６と同様であり、この
薄膜６にチャネル領域６ａと、ソース・ドレイン領域領
域６ｂとが形成してある。半導体薄膜６の上には、ゲー
ト絶縁膜８ａとしての酸化珪素膜が形成してある。この
酸化珪素膜の膜厚は、例えば２０オングストローム以下
である。この酸化珪素膜は、例えばＣＶＤ法により成膜
される。この酸化珪素膜から成る絶縁膜８ａの上には、
窒化珪素膜１８が積層される。この窒化珪素膜１８の中
には、電子を捕獲するトラップが存在し、絶縁膜８ａに
高電界を印可し、トンネル電流を流し、情報の書き込み
消去を行うようになっている。窒化珪素膜１８の上に
は、ゲート電極２０が所定のパターンで形成される。ゲ
ート電極２０としては、例えばアルミニウムからなる金
属電極層が用いられる。
をＭＮＯＳ（Metal Nitride OxideSemiconductor ）型
Ｅ2 ＰＲＯＭに適用した場合の例を示す。この実施例の
半導体メモリ装置２ａの各メモリセル３ａでは、層間絶
縁膜４上に、半導体薄膜６が形成してある。この半導体
薄膜６は、図１に示す半導体薄膜６と同様であり、この
薄膜６にチャネル領域６ａと、ソース・ドレイン領域領
域６ｂとが形成してある。半導体薄膜６の上には、ゲー
ト絶縁膜８ａとしての酸化珪素膜が形成してある。この
酸化珪素膜の膜厚は、例えば２０オングストローム以下
である。この酸化珪素膜は、例えばＣＶＤ法により成膜
される。この酸化珪素膜から成る絶縁膜８ａの上には、
窒化珪素膜１８が積層される。この窒化珪素膜１８の中
には、電子を捕獲するトラップが存在し、絶縁膜８ａに
高電界を印可し、トンネル電流を流し、情報の書き込み
消去を行うようになっている。窒化珪素膜１８の上に
は、ゲート電極２０が所定のパターンで形成される。ゲ
ート電極２０としては、例えばアルミニウムからなる金
属電極層が用いられる。
【００１５】図３は、本発明のさらにその他の実施例を
示し、ボトムゲート構造のＴＦＴ型不揮発性半導体メモ
リ装置の具体例を示す。この実施例の半導体メモリ装置
２ｂ，２ｃにおける各メモリセル３ｂ，３ｃでは、層間
絶縁膜４上に、コントロールゲート１４、絶縁膜１２、
フローティングゲート１０、ゲート絶縁膜８および半導
体薄膜６が、この順で積層してあり、ゲート電極が半導
体薄膜６の下方に形成してある。そして、半導体薄膜６
に、ソース・ドレイン領域領域６ｂとチャネル領域６ａ
とが形成してある。このようにゲート電極が半導体薄膜
６の下方に形成してあるＴＦＴをボトムゲート型ＴＦＴ
と称する。特に、図３（ｂ）に示す実施例では、絶縁膜
４の表面に凹部４ａを形成し、この凹部４ａ内に、ＴＦ
Ｔ構造のボトムゲートＥＰＲＯＭあるいはＥ2 ＰＲＯＭ
を形成するようにしていることから、コントロールゲー
ト１４でフローティングゲート１０を包み込むことが可
能になり、しかも半導体装置の表面がフラットになり都
合が良い。
示し、ボトムゲート構造のＴＦＴ型不揮発性半導体メモ
リ装置の具体例を示す。この実施例の半導体メモリ装置
２ｂ，２ｃにおける各メモリセル３ｂ，３ｃでは、層間
絶縁膜４上に、コントロールゲート１４、絶縁膜１２、
フローティングゲート１０、ゲート絶縁膜８および半導
体薄膜６が、この順で積層してあり、ゲート電極が半導
体薄膜６の下方に形成してある。そして、半導体薄膜６
に、ソース・ドレイン領域領域６ｂとチャネル領域６ａ
とが形成してある。このようにゲート電極が半導体薄膜
６の下方に形成してあるＴＦＴをボトムゲート型ＴＦＴ
と称する。特に、図３（ｂ）に示す実施例では、絶縁膜
４の表面に凹部４ａを形成し、この凹部４ａ内に、ＴＦ
Ｔ構造のボトムゲートＥＰＲＯＭあるいはＥ2 ＰＲＯＭ
を形成するようにしていることから、コントロールゲー
ト１４でフローティングゲート１０を包み込むことが可
能になり、しかも半導体装置の表面がフラットになり都
合が良い。
【００１６】図４に示す実施例の半導体メモリ装置２ｃ
では、層間絶縁膜４の表面に、図１に示すようなＴＦＴ
構造のトップゲート型メモリセル３と、図３（ａ）に示
すようなＴＦＴ構造のボトムゲート型メモリセル３ｂと
の二種類のメモリセルが多数配置してある。この実施例
では、半導体薄膜６、フローティングゲート１０および
コントロールゲート１４を、すべて同一材質であるポリ
シリコン薄膜で構成することが好ましい。製造を容易に
するためである。
では、層間絶縁膜４の表面に、図１に示すようなＴＦＴ
構造のトップゲート型メモリセル３と、図３（ａ）に示
すようなＴＦＴ構造のボトムゲート型メモリセル３ｂと
の二種類のメモリセルが多数配置してある。この実施例
では、半導体薄膜６、フローティングゲート１０および
コントロールゲート１４を、すべて同一材質であるポリ
シリコン薄膜で構成することが好ましい。製造を容易に
するためである。
【００１７】図５に示す実施例の半導体メモリ装置２ｄ
では、半導体基板２２の表面にはＮ型ＭＯＳ構造のトラ
ンジスタ２４を形成し、その上に、層間絶縁膜４を介し
て図１に示すようなＴＦＴ構造のトップゲート型メモリ
セル３を形成してある。この実施例では、半導体薄膜６
に形成してあるチャネル領域６ａに対するＮ型ＭＯＳ構
造のトランジスタ２４のゲート電極２６の影響をなくす
ため、層間絶縁膜４の膜厚を十分に取る必要がある。こ
の層間絶縁膜４の膜厚は、例えば１０００オングストロ
ーム以上である。なお、図中、符号２８は、Ｎ型ＭＯＳ
構造のトランジスタ２４のゲート絶縁膜であり、符号３
０は、そのソース・ドレイン領域であり、符号３２は、
素子分離領域としての選択酸化領域である。
では、半導体基板２２の表面にはＮ型ＭＯＳ構造のトラ
ンジスタ２４を形成し、その上に、層間絶縁膜４を介し
て図１に示すようなＴＦＴ構造のトップゲート型メモリ
セル３を形成してある。この実施例では、半導体薄膜６
に形成してあるチャネル領域６ａに対するＮ型ＭＯＳ構
造のトランジスタ２４のゲート電極２６の影響をなくす
ため、層間絶縁膜４の膜厚を十分に取る必要がある。こ
の層間絶縁膜４の膜厚は、例えば１０００オングストロ
ーム以上である。なお、図中、符号２８は、Ｎ型ＭＯＳ
構造のトランジスタ２４のゲート絶縁膜であり、符号３
０は、そのソース・ドレイン領域であり、符号３２は、
素子分離領域としての選択酸化領域である。
【００１８】図６に示す実施例の半導体メモリ装置２ｅ
では、半導体基板２２の表面に形成してあるＮ型ＭＯＳ
構造のトランジスタ２４ａのゲート電極を、ＴＦＴ構造
のボトムゲート型メモリセル３ｂのコントロールゲート
１４と兼用して共通化している。この実施例では、ゲー
ト電極配線数を減らすことが可能になる。
では、半導体基板２２の表面に形成してあるＮ型ＭＯＳ
構造のトランジスタ２４ａのゲート電極を、ＴＦＴ構造
のボトムゲート型メモリセル３ｂのコントロールゲート
１４と兼用して共通化している。この実施例では、ゲー
ト電極配線数を減らすことが可能になる。
【００１９】図７（ａ），（ｂ）に示す実施例の半導体
メモリ装置２ｆ，２ｇは、半導体薄膜６の上層側および
下層側の両側に、それぞれ、フローティングゲート１０
ａ，１０ｂとコントロールゲート１４ａ，１４ｂとを絶
縁膜８ａ，８ｂ，１２ａ，１２ｂを介して積層してある
メモリセル３ｆ，３ｇを有する。このようにゲート電極
を半導体薄膜６のチャネル領域６ａの上下両側に設ける
ことで、チャネル領域６ａを流れるオン電流を大きくす
ることが可能になり、メモリセルのオン・オフ比を向上
させることができる。また、チャネル領域６ａの上下両
側にゲート電極を設けることで、これらゲート電極がシ
ールドとなり、他の配線層からのチャネル領域６ａに対
する悪影響を防止することができる。
メモリ装置２ｆ，２ｇは、半導体薄膜６の上層側および
下層側の両側に、それぞれ、フローティングゲート１０
ａ，１０ｂとコントロールゲート１４ａ，１４ｂとを絶
縁膜８ａ，８ｂ，１２ａ，１２ｂを介して積層してある
メモリセル３ｆ，３ｇを有する。このようにゲート電極
を半導体薄膜６のチャネル領域６ａの上下両側に設ける
ことで、チャネル領域６ａを流れるオン電流を大きくす
ることが可能になり、メモリセルのオン・オフ比を向上
させることができる。また、チャネル領域６ａの上下両
側にゲート電極を設けることで、これらゲート電極がシ
ールドとなり、他の配線層からのチャネル領域６ａに対
する悪影響を防止することができる。
【００２０】特に、図７（ｂ）に示す実施例では、半導
体薄膜６を比較的厚く形成し、上層側のフローティング
ゲート１０ａおよびコントロールゲート１４ａで、半導
体薄膜６を覆うように積層してあることから、半導体薄
膜６の側面もチャネル領域６ａとして用いることが可能
になる。当然のことながら、半導体薄膜６の側面に、個
別のゲート電極を配置するように構成してもよい。な
お、図７（ｂ）は、チャネル領域６ａを横断する断面図
である。
体薄膜６を比較的厚く形成し、上層側のフローティング
ゲート１０ａおよびコントロールゲート１４ａで、半導
体薄膜６を覆うように積層してあることから、半導体薄
膜６の側面もチャネル領域６ａとして用いることが可能
になる。当然のことながら、半導体薄膜６の側面に、個
別のゲート電極を配置するように構成してもよい。な
お、図７（ｂ）は、チャネル領域６ａを横断する断面図
である。
【００２１】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
【００２２】
【発明の効果】以上説明してきたように、本発明によれ
ば、ＴＦＴ構造の不揮発性メモリが実現され、例えば半
導体基板に、高駆動能力が要求される駆動用周辺回路を
形成すること等により、チップサイズの低減および高集
積化が可能になる。また、半導体薄膜の上層側および／
または下層側にゲート電極構造を配置することが可能と
なるので、設計レイアウトの自由度が大幅に増大する。
特に、半導体薄膜の下層側にゲート電極を有する構造で
は、このゲート電極を、半導体基板に形成したチャネル
に対するゲート電極と共通化することが可能になり、ゲ
ート電極配線数を減らすことが可能になる。また、半導
体薄膜に形成してあるチャネル領域の上下両側にゲート
電極を設けるようにした本発明では、上下のゲート電極
がシールドとなり、他の配線層からのチャネルに対する
悪影響を防止することができる。
ば、ＴＦＴ構造の不揮発性メモリが実現され、例えば半
導体基板に、高駆動能力が要求される駆動用周辺回路を
形成すること等により、チップサイズの低減および高集
積化が可能になる。また、半導体薄膜の上層側および／
または下層側にゲート電極構造を配置することが可能と
なるので、設計レイアウトの自由度が大幅に増大する。
特に、半導体薄膜の下層側にゲート電極を有する構造で
は、このゲート電極を、半導体基板に形成したチャネル
に対するゲート電極と共通化することが可能になり、ゲ
ート電極配線数を減らすことが可能になる。また、半導
体薄膜に形成してあるチャネル領域の上下両側にゲート
電極を設けるようにした本発明では、上下のゲート電極
がシールドとなり、他の配線層からのチャネルに対する
悪影響を防止することができる。
【図１】本発明の一実施例に係るＴＦＴ型不揮発性半導
体メモリ装置の要部概略断面図である。
体メモリ装置の要部概略断面図である。
【図２】本発明の他の実施例に係る薄膜トランジスタ型
不揮発性半導体メモリの要部概略断面図である。
不揮発性半導体メモリの要部概略断面図である。
【図３】本発明の他の実施例に係る薄膜トランジスタ型
不揮発性半導体メモリの要部概略断面図である。
不揮発性半導体メモリの要部概略断面図である。
【図４】本発明の他の実施例に係る薄膜トランジスタ型
不揮発性半導体メモリの要部概略断面図である。
不揮発性半導体メモリの要部概略断面図である。
【図５】本発明の他の実施例に係る薄膜トランジスタ型
不揮発性半導体メモリの要部概略断面図である。
不揮発性半導体メモリの要部概略断面図である。
【図６】本発明の他の実施例に係る薄膜トランジスタ型
不揮発性半導体メモリの要部概略断面図である。
不揮発性半導体メモリの要部概略断面図である。
【図７】本発明の他の実施例に係る薄膜トランジスタ型
不揮発性半導体メモリの要部概略断面図である。
不揮発性半導体メモリの要部概略断面図である。
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ…半導
体メモリ装置 ３，３ａ，３３ｃ，３ｆ，３ｇ…メモリセル ４…層間絶縁膜 ６…半導体薄膜 ６ａ…チャネル領域 ６ｂ…ソース・ドレイン領域 ８，８ａ，８ｂ…ゲート絶縁膜 １０，１０ａ，１０ｂ…フローティングゲート １２，１２ａ，１２ｂ…絶縁膜 １４，１４ａ，１４ｂ…コントロールゲート １８…窒化珪素膜 ２０…ゲート電極
体メモリ装置 ３，３ａ，３３ｃ，３ｆ，３ｇ…メモリセル ４…層間絶縁膜 ６…半導体薄膜 ６ａ…チャネル領域 ６ｂ…ソース・ドレイン領域 ８，８ａ，８ｂ…ゲート絶縁膜 １０，１０ａ，１０ｂ…フローティングゲート １２，１２ａ，１２ｂ…絶縁膜 １４，１４ａ，１４ｂ…コントロールゲート １８…窒化珪素膜 ２０…ゲート電極
Claims (3)
- 【請求項１】 絶縁膜上に直接あるいは他の機能薄膜を
介して間接的に形成してある半導体薄膜に、チャネル領
域を形成し、このチャネル領域が形成された半導体薄膜
の上層側および／または下層側に、不揮発性半導体メモ
リを構成するためのゲート電極構造が形成してあること
を特徴とする薄膜トランジスタ型不揮発性半導体メモリ
装置。 - 【請求項２】 上記ゲート電極構造は、絶縁膜を介して
それぞれ積層されるフローティングゲートと、コントロ
ールゲートとから成る請求項１に記載の薄膜トランジス
タ型不揮発性半導体メモリ装置。 - 【請求項３】 上記ゲート電極構造は、絶縁膜を介して
積層される窒化珪素膜とゲート電極とから成る請求項１
に記載の薄膜トランジスタ型不揮発性半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26829791A JPH0582787A (ja) | 1991-09-19 | 1991-09-19 | 薄膜トランジスタ型不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26829791A JPH0582787A (ja) | 1991-09-19 | 1991-09-19 | 薄膜トランジスタ型不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582787A true JPH0582787A (ja) | 1993-04-02 |
Family
ID=17456571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26829791A Pending JPH0582787A (ja) | 1991-09-19 | 1991-09-19 | 薄膜トランジスタ型不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582787A (ja) |
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-
1991
- 1991-09-19 JP JP26829791A patent/JPH0582787A/ja active Pending
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