JPH0582787A - TFT type nonvolatile semiconductor memory device - Google Patents

TFT type nonvolatile semiconductor memory device

Info

Publication number
JPH0582787A
JPH0582787A JP26829791A JP26829791A JPH0582787A JP H0582787 A JPH0582787 A JP H0582787A JP 26829791 A JP26829791 A JP 26829791A JP 26829791 A JP26829791 A JP 26829791A JP H0582787 A JPH0582787 A JP H0582787A
Authority
JP
Japan
Prior art keywords
thin film
formed
semiconductor memory
memory device
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26829791A
Other languages
Japanese (ja)
Inventor
Yoshitsugu Nishimoto
佳嗣 西本
Original Assignee
Sony Corp
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, ソニー株式会社 filed Critical Sony Corp
Priority to JP26829791A priority Critical patent/JPH0582787A/en
Publication of JPH0582787A publication Critical patent/JPH0582787A/en
Application status is Pending legal-status Critical

Links

Abstract

PURPOSE:To provide a nonvolatile semiconductor memory device wherein a chip size for acquiring a memory of the same capacity is greatly reduced, high integration is possible and layout design which is free in three dimensional direction is possible. CONSTITUTION:A channel region 6a is formed in a semiconductor thin film 6 which is formed directly or indirectly through another functional thin film on an insulating film 4. A floating gate 10 and a control gate 14 for constituting a nonvolatile semiconductor memory are formed through an insulating film at an upper layer side and/or a lower layer side of the semiconductor thin film 6 wherein the channel region 6a is formed. Thereby, a TFT-type EPROM or E<2>PROM is constituted. A gate electrode of an MNOS structure can be formed at an upper layer side and/or a lower layer side of the semiconductor thin film 6.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、不揮発性半導体メモリ装置に係わり、特に薄膜トランジスタ(TFT)型の不揮発性半導体メモリ装置に関する。 The present invention relates to relates to a nonvolatile semiconductor memory device, more particularly to a thin film transistor (TFT) type nonvolatile semiconductor memory device.

【0002】 [0002]

【従来の技術】不揮発性半導体メモリ装置としては、情報の消去および書き込みが可能なEPROM、フラッシュ型E 2 PROMおよびMNOS型E 2 PROMが知られている。 2. Description of the Related Art Non-volatile semiconductor memory device, the erase and writable EPROM information, the flash E 2 PROM and the MNOS E 2 PROM are known. これらのEPROM、フラッシュ型E 2 PR These EPROM, flash type E 2 PR
OMおよびMNOS型E 2 PROMは、従来では、シリコン製半導体基板に、ソース、ドレイン領域およびチャネル領域を形成し、その半導体基板の上に、不揮発性メモリを構成するためのゲート電極構造が形成してある。 OM and the MNOS E 2 PROM is, conventionally, the silicon semiconductor substrate, source, and drain regions and a channel region, over the semiconductor substrate, a gate electrode structure for forming the non-volatile memory is formed and Aru.

【0003】 [0003]

【発明が解決しようとする課題】このような従来の不揮発性半導体メモリ装置の容量を増大させるには、メモリセルを半導体基板の表面に沿って2次元的に配置せざるを得ないことから、メモリ装置のチップサイズを大きくせざるを得ないという問題点を有している。 BRIEF Problem to be Solved] To increase the capacity of a conventional nonvolatile semiconductor memory device, since the two-dimensionally arranged forced along the memory cell on the surface of the semiconductor substrate, there is a problem that the chip size of the memory device increases inevitably. 最近では、 recently,
ゲート電極構造の配列を工夫することにより、高集積化を図ったメモリ装置も開発されているが、基本的には、 By devising the arrangement of the gate electrode structure, a memory device has been developed which attained high integration, basically,
メモリセルを半導体基板の表面に沿って2次元的に配置する構成のため、高集積化にも限界がある。 Because of the configuration of two-dimensionally arranged along the memory cell on the surface of the semiconductor substrate, there is a limit to high integration.

【0004】また、従来の不揮発性半導体メモリ装置の構成では、半導体基板にソース、ドレイン領域およびチャネル領域を形成する構成であるため、チャネル領域とゲート電極との位置関係が一義的に定まり、設計レイアウトの自由度が狭いという問題点も有している。 [0004] In the configuration of the conventional nonvolatile semiconductor memory device, since the semiconductor substrate source, is configured to form a drain region and a channel region, the positional relationship between the channel region and the gate electrode is uniquely determined, design the degree of freedom of layout is also a problem in that narrow.

【0005】本発明は、このような実状に鑑みてなされ、同一容量のメモリを得るためのチップサイズを大幅に低減し、高集積化が可能であり、3次元方向に自由なレイアウト設計が可能な不揮発性半導体メモリ装置を提供することを目的とする。 [0005] The present invention has been made in view of such circumstances, the chip size to obtain a memory of the same capacity is greatly reduced, but may be highly integrated, allows free layout design three-dimensionally and to provide a nonvolatile semiconductor memory device.

【0006】 [0006]

【課題を解決するための手段】このような目的を達成するために、本発明の不揮発性半導体メモリ装置では、絶縁膜上に直接あるいは他の機能薄膜を介して間接的に形成してある半導体薄膜に、チャネル領域を形成し、このチャネル領域が形成された半導体薄膜の上層側および/ Means for Solving the Problems] To achieve the above object, a nonvolatile semiconductor memory device of the present invention, are indirectly formed directly or via another functional thin film on the insulating film semiconductor a thin film, to form a channel region, the upper layer side of the semiconductor thin film channel region is formed and /
または下層側に、不揮発性半導体メモリを構成するためのゲート電極構造が形成してある。 Or the lower layer side, are the gate electrode structure for constituting a non-volatile semiconductor memory is formed.

【0007】 [0007]

【作用】本発明の不揮発性半導体メモリ装置では、半導体薄膜にチャネル領域を形成し、その半導体薄膜の上層側および/または下層側に、不揮発性半導体メモリを構成するためのゲート電極構造が形成してあるので、薄膜トランジスタ構造の不揮発性メモリが実現され、例えば半導体基板に、メモリ駆動用の周辺回路を形成する等により、チップサイズの低減および高集積化が可能になる。 [Action] In the nonvolatile semiconductor memory device of the present invention, a channel region formed in the semiconductor thin film, on the upper side and / or bottom side of the semiconductor thin film, a gate electrode structure for constituting a non-volatile semiconductor memory is formed because are being realized nonvolatile memory of the thin film transistor structure, for example a semiconductor substrate, such as by forming a peripheral circuit of the memory drive, it is possible to reduce and high integration of a chip size. また、半導体薄膜の上層側および/または下層側にゲート電極構造を配置することが可能となるので、設計レイアウトの自由度が増大する。 Further, it becomes possible to arrange the gate electrode structure on the upper side and / or bottom side of the semiconductor thin film, the degree of freedom in design layout is increased. 特に、半導体薄膜の下層側にゲート電極を有する構造では、このゲート電極を、半導体基板に形成したチャネルのゲート電極と共通化することが可能になり、ゲート電極配線数を減らすことが可能になる。 In particular, the structure having a gate electrode on the lower layer side of the semiconductor thin film, the gate electrode, it is possible to common with the gate electrode of a channel formed in the semiconductor substrate, it is possible to reduce the gate electrode wirings number .

【0008】 [0008]

【実施例】以下、本発明の一実施例に係る薄膜トランジスタ(TFT)型不揮発性半導体メモリ装置について、 EXAMPLES Hereinafter, a thin film transistor (TFT) type nonvolatile semiconductor memory device according to an embodiment of the present invention,
図面を参照しつつ詳細に説明する。 With reference to the accompanying drawings will be described in detail. 図1は本発明の一実施例に係るTFT型不揮発性半導体メモリ装置の要部概略断面図、図2〜7は本発明の他の実施例に係る薄膜トランジスタ型不揮発性半導体メモリの要部概略断面図である。 Figure 1 is a fragmentary schematic cross-sectional view of a TFT-type nonvolatile semiconductor memory device according to an embodiment of the present invention, FIG. 2-7 is a fragmentary schematic cross section of a thin film transistor type nonvolatile semiconductor memory according to another embodiment of the present invention it is a diagram.

【0009】図1に示す不揮発性半導体メモリ装置2 [0009] nonvolatile semiconductor memory device 2 shown in FIG. 1
は、半導体薄膜に形成してあるEPROMであり、図示するような構成のメモリセル3を有している。 Is a EPROM which is formed on the semiconductor thin film, and a memory cell 3 having the structure as shown. 各メモリセル3では、図示しない半導体基板上に形成してある層間絶縁膜4の上に、半導体薄膜6が形成してある。 Each memory cell 3, on the interlayer is formed on a semiconductor substrate (not shown) insulating film 4, a semiconductor thin film 6 is formed. この半導体薄膜6は、例えばCVD法により成膜されたポリシリコン薄膜であり、この薄膜6にチャネル領域6a The semiconductor thin film 6 is a polysilicon thin film formed by the CVD method, the channel region 6a to the thin film 6
と、ソース・ドレイン領域領域6bとが形成してある。 And, it is formed and the source and drain regions region 6b.
なお、半導体薄膜6としては、ポリシリコン薄膜以外に、アモルファスシリコン薄膜あるいは単結晶成長させたSOI(Silicon On Insulator)構造の単結晶シリコン薄膜を用いるようにしても良い。 As the semiconductor thin film 6, in addition to the polysilicon thin film, it may be a single crystal silicon thin film of amorphous silicon thin film or single crystal-grown SOI (Silicon On Insulator) structure. 半導体薄膜6の膜厚は、特に限定されないが、好ましくは数百〜数千オングストローム程度である。 The thickness of the semiconductor thin film 6 is not particularly limited, it is preferably about several hundred to several thousand angstroms. 薄膜6のグレインサイズは、 Grain size of the thin film 6,
リーク電流を防止する観点からは、大きいほど好ましい。 From the viewpoint of preventing leakage current, the greater preferred.

【0010】半導体薄膜6の上には、ゲート絶縁膜8が積層される。 [0010] On the semiconductor thin film 6, the gate insulating film 8 is stacked. ゲート絶縁膜8は、例えばCVD法により成膜される酸化シリコン薄膜で構成される。 The gate insulating film 8 is composed of a silicon oxide thin film formed by the CVD method. ゲート絶縁膜8の膜厚は、特に限定されないが、フローティングゲート型EPROMを構成する場合には、400オングストローム以下程度である。 The thickness of the gate insulating film 8 is not particularly limited, in the case of forming the floating gate type EPROM is the degree 400 angstroms or less. また、フローティングゲートを有するフラッシュ型E 2 PROMを構成する場合には、100オングストローム程度である。 Further, when configuring a flash E 2 PROM having a floating gate is about 100 angstroms. フローティングゲート型EPROMと、フローティングゲートを有するフラッシュ型E 2 PROMとは、基本的には同様な構成を有しており、ゲート絶縁膜の膜厚と、情報の書き込み消去方法とに相違がある。 A floating gate type EPROM, a flash-type E 2 PROM having a floating gate, basically has the same configuration, the thickness of the gate insulating film, on the method of writing and erasing information there are differences. フローティングゲート型E Floating gate type E
PROMでは、ホットエレクトロン効果を利用して情報の書き込みを行い、フローティングゲートを有するフラッシュ型E 2 PROMでは、トンネル効果を利用して情報の書き込みを行う。 In PROM, writes information using the hot electron effect, the flash E 2 PROM having a floating gate, information is written by utilizing the tunnel effect.

【0011】ゲート絶縁膜8の上には、フローティングゲート10が形成される。 [0011] On the gate insulating film 8, the floating gate 10 is formed. フローティングゲート10 Floating gate 10
は、例えばCVD法により成膜されたポリシリコン膜を所定のパターンにエッチングすること等により形成される。 It is formed such as by etching the deposited polysilicon film into a predetermined pattern by, for example, CVD method. 前述したソース・ドレイン領域6bは、フローティングゲート10を形成した後に、半導体薄膜6にセルフアライン的に例えばN型の不純物をイオン注入することにより形成される。 Source and drain regions 6b described above, after forming the floating gate 10 is formed by ion implantation of a self-alignment manner, for example, N-type impurity into the semiconductor thin film 6. P型のMOSトランジスタを構成させる場合には、P型の不純物をイオン注入する。 In case of constituting the P-type MOS transistor, ion implantation of P-type impurities.

【0012】フローティングゲート10の上には、絶縁膜12を介してコントロールゲート14が形成される。 [0012] On the floating gate 10, control gate 14 is formed via the insulating film 12.
コントロールゲート14は、フローティングゲートと同様にして形成される。 Control gate 14 is formed in the same manner as the floating gate. フローティングゲート14の上には、層間絶縁膜16が積層され、この絶縁膜16上に、 On the floating gate 14, an interlayer insulating film 16 is laminated on the insulating film 16,
配線層が形成される。 Wiring layer is formed.

【0013】このような構成のEPROMから成る不揮発性半導体メモリ装置2では、情報の書き込みは、ソース・ドレイン間のホットエレクトロン効果を利用してフローティングゲート10に電子を蓄積させることにより行う。 [0013] In the nonvolatile semiconductor memory device 2 consists EPROM having such a configuration, the writing of information is performed by storing electrons in the floating gate 10 by utilizing the hot electron effect between the source and drain. また、情報の消去は、紫外線光などを照射することにより、フローティングゲート10から電子を放出させることにより行う。 Further, erasing of information by irradiating an ultraviolet light is carried out by releasing electrons from the floating gate 10. また、図1に示す構造と同様な構造で、フラッシュ型E 2 PROMとした場合には、情報の書き込み消去は、トンネル電流効果を利用したフローティングゲート10に対する電子の注入および放出により行われる。 For the same structure as the structure shown in FIG. 1, when a flash E 2 PROM writes erasing of information is performed by electron injection and emission for the floating gates 10 utilizing the tunnel current effect.

【0014】図2は本発明の他の実施例を示し、本発明をMNOS(Metal Nitride OxideSemiconductor )型E 2 PROMに適用した場合の例を示す。 [0014] Figure 2 shows another embodiment of the present invention, an example of applying the present invention to MNOS (Metal Nitride OxideSemiconductor) type E 2 PROM. この実施例の半導体メモリ装置2aの各メモリセル3aでは、層間絶縁膜4上に、半導体薄膜6が形成してある。 Each memory cell 3a of the semiconductor memory device 2a of this example, on the interlayer insulating film 4, a semiconductor thin film 6 is formed. この半導体薄膜6は、図1に示す半導体薄膜6と同様であり、この薄膜6にチャネル領域6aと、ソース・ドレイン領域領域6bとが形成してある。 The semiconductor thin film 6 is similar to the semiconductor thin film 6 shown in FIG. 1, the channel region 6a to the thin film 6, it is formed and the source and drain regions regions 6b. 半導体薄膜6の上には、ゲート絶縁膜8aとしての酸化珪素膜が形成してある。 On the semiconductor thin film 6, there is a silicon oxide film as a gate insulating film 8a is formed. この酸化珪素膜の膜厚は、例えば20オングストローム以下である。 The thickness of the silicon oxide film is, for example, 20 angstroms or less. この酸化珪素膜は、例えばCVD法により成膜される。 This silicon oxide film is deposited by the CVD method. この酸化珪素膜から成る絶縁膜8aの上には、 On the insulating film 8a made of the silicon oxide film,
窒化珪素膜18が積層される。 Silicon nitride film 18 is laminated. この窒化珪素膜18の中には、電子を捕獲するトラップが存在し、絶縁膜8aに高電界を印可し、トンネル電流を流し、情報の書き込み消去を行うようになっている。 This Some of the silicon nitride film 18, there is a trap for capturing electrons, a high electric field is applied to the insulating film 8a, so that the flow of tunneling current, performs write and erase information. 窒化珪素膜18の上には、ゲート電極20が所定のパターンで形成される。 On the silicon nitride film 18, the gate electrode 20 is formed with a predetermined pattern. ゲート電極20としては、例えばアルミニウムからなる金属電極層が用いられる。 As the gate electrode 20, for example, a metal electrode layer made of aluminum.

【0015】図3は、本発明のさらにその他の実施例を示し、ボトムゲート構造のTFT型不揮発性半導体メモリ装置の具体例を示す。 [0015] Figure 3 illustrates yet another embodiment of the present invention, a specific example of a TFT-type nonvolatile semiconductor memory device having a bottom-gate structure. この実施例の半導体メモリ装置2b,2cにおける各メモリセル3b,3cでは、層間絶縁膜4上に、コントロールゲート14、絶縁膜12、 The semiconductor memory device 2b in this embodiment, each memory cell 3b at 2c, the 3c, on the interlayer insulating film 4, a control gate 14, insulating film 12,
フローティングゲート10、ゲート絶縁膜8および半導体薄膜6が、この順で積層してあり、ゲート電極が半導体薄膜6の下方に形成してある。 Floating gate 10, the gate insulating film 8 and the semiconductor thin film 6, Yes laminated in this order, a gate electrode is formed under the semiconductor thin film 6. そして、半導体薄膜6 The semiconductor thin film 6
に、ソース・ドレイン領域領域6bとチャネル領域6a To, source and drain regions region 6b and the channel region 6a
とが形成してある。 Door is is formed. このようにゲート電極が半導体薄膜6の下方に形成してあるTFTをボトムゲート型TFT Bottom gate type TFT of the TFT thus the gate electrode is formed under the semiconductor thin film 6
と称する。 It referred to. 特に、図3(b)に示す実施例では、絶縁膜4の表面に凹部4aを形成し、この凹部4a内に、TF In particular, in the embodiment shown in FIG. 3 (b), a recess 4a on the surface of the insulating film 4, in the recess 4a, TF
T構造のボトムゲートEPROMあるいはE 2 PROM Bottom gate EPROM or E 2 PROM of T structure
を形成するようにしていることから、コントロールゲート14でフローティングゲート10を包み込むことが可能になり、しかも半導体装置の表面がフラットになり都合が良い。 Because it is so as to form a, it is possible to wrap the floating gate 10 with the control gate 14, yet the surface of the semiconductor device is convenient becomes flat.

【0016】図4に示す実施例の半導体メモリ装置2c The semiconductor memory device 2c of the embodiment shown in FIG. 4
では、層間絶縁膜4の表面に、図1に示すようなTFT In the surface of the interlayer insulating film 4, TFT as shown in FIG. 1
構造のトップゲート型メモリセル3と、図3(a)に示すようなTFT構造のボトムゲート型メモリセル3bとの二種類のメモリセルが多数配置してある。 A top gate type memory cell 3 in structure, are arranged two types of memory cells are a number of the bottom gate type memory cell 3b of the TFT structure shown in FIG. 3 (a). この実施例では、半導体薄膜6、フローティングゲート10およびコントロールゲート14を、すべて同一材質であるポリシリコン薄膜で構成することが好ましい。 In this embodiment, the semiconductor thin film 6, the floating gate 10 and control gate 14, it is preferable to configure in all polysilicon thin film of the same material. 製造を容易にするためである。 In order to facilitate manufacture.

【0017】図5に示す実施例の半導体メモリ装置2d The semiconductor memory device 2d of the embodiment shown in FIG. 5
では、半導体基板22の表面にはN型MOS構造のトランジスタ24を形成し、その上に、層間絶縁膜4を介して図1に示すようなTFT構造のトップゲート型メモリセル3を形成してある。 In, on the surface of the semiconductor substrate 22 to form the transistor 24 of the N-type MOS structure, thereon, to form a top-gate type memory cell 3 of the TFT structure shown in FIG. 1 via an interlayer insulating film 4 is there. この実施例では、半導体薄膜6 In this embodiment, the semiconductor thin film 6
に形成してあるチャネル領域6aに対するN型MOS構造のトランジスタ24のゲート電極26の影響をなくすため、層間絶縁膜4の膜厚を十分に取る必要がある。 To eliminate the influence of the gate electrode 26 of the transistor 24 of the N-type MOS structure for the channel region 6a which is formed on, it is necessary to take a sufficient thickness of the interlayer insulating film 4. この層間絶縁膜4の膜厚は、例えば1000オングストローム以上である。 The thickness of the interlayer insulating film 4 is, for example, 1000 angstroms. なお、図中、符号28は、N型MOS In the figure, reference numeral 28, N-type MOS
構造のトランジスタ24のゲート絶縁膜であり、符号3 A gate insulating film of the transistor 24 of the structure, code 3
0は、そのソース・ドレイン領域であり、符号32は、 0 is its source and drain regions, reference numeral 32,
素子分離領域としての選択酸化領域である。 A selective oxidation region as an element isolation region.

【0018】図6に示す実施例の半導体メモリ装置2e The semiconductor memory device 2e of the embodiment shown in FIG. 6
では、半導体基板22の表面に形成してあるN型MOS In, N-type MOS which are formed on the surface of the semiconductor substrate 22
構造のトランジスタ24aのゲート電極を、TFT構造のボトムゲート型メモリセル3bのコントロールゲート14と兼用して共通化している。 The gate electrode of the transistor 24a of the structure, are commonly be combined with a control gate 14 of the bottom-gate type memory cell 3b of the TFT structure. この実施例では、ゲート電極配線数を減らすことが可能になる。 In this embodiment, it is possible to reduce the gate electrode wiring number.

【0019】図7(a),(b)に示す実施例の半導体メモリ装置2f,2gは、半導体薄膜6の上層側および下層側の両側に、それぞれ、フローティングゲート10 [0019] FIG. 7 (a), the semiconductor memory device 2f of the embodiment shown in (b), 2 g is on both sides of the upper side and lower side of the semiconductor thin film 6, respectively, the floating gate 10
a,10bとコントロールゲート14a,14bとを絶縁膜8a,8b,12a,12bを介して積層してあるメモリセル3f,3gを有する。 Having a, 10b and the control gate 14a, 14b and the insulating film 8a, 8b, 12a, a memory cell 3f that is layered with the 12b, and 3g. このようにゲート電極を半導体薄膜6のチャネル領域6aの上下両側に設けることで、チャネル領域6aを流れるオン電流を大きくすることが可能になり、メモリセルのオン・オフ比を向上させることができる。 By providing this way the gate electrode on both upper and lower sides of the channel region 6a of the semiconductor thin film 6, it is possible to increase the on current flowing through the channel region 6a, it is possible to improve the on-off ratio of the memory cell . また、チャネル領域6aの上下両側にゲート電極を設けることで、これらゲート電極がシールドとなり、他の配線層からのチャネル領域6aに対する悪影響を防止することができる。 In addition, by the upper and lower sides of the channel region 6a providing the gate electrode, it is possible to gate electrodes is a shield to prevent adverse effects on the channel region 6a from other wiring layers.

【0020】特に、図7(b)に示す実施例では、半導体薄膜6を比較的厚く形成し、上層側のフローティングゲート10aおよびコントロールゲート14aで、半導体薄膜6を覆うように積層してあることから、半導体薄膜6の側面もチャネル領域6aとして用いることが可能になる。 [0020] Particularly, in the embodiment shown in FIG. 7 (b), the semiconductor thin film 6 formed relatively thick, the upper layer side of the floating gate 10a and the control gate 14a, are laminated so as to cover the semiconductor film 6 from, it is possible to use as side also the channel region 6a of the semiconductor thin film 6. 当然のことながら、半導体薄膜6の側面に、個別のゲート電極を配置するように構成してもよい。 Of course, the side surface of the semiconductor thin film 6 may be configured to place the individual gate electrodes. なお、図7(b)は、チャネル領域6aを横断する断面図である。 Incidentally, FIG. 7 (b) is a cross-sectional view across the channel region 6a.

【0021】なお、本発明は、上述した実施例に限定されるものではなく、本発明の範囲内で種々に改変することができる。 [0021] The present invention is not limited to the embodiments described above, it can be modified in various ways within the scope of the present invention.

【0022】 [0022]

【発明の効果】以上説明してきたように、本発明によれば、TFT構造の不揮発性メモリが実現され、例えば半導体基板に、高駆動能力が要求される駆動用周辺回路を形成すること等により、チップサイズの低減および高集積化が可能になる。 As has been described in the foregoing, according to the present invention, it is realized nonvolatile memory TFT structure, for example a semiconductor substrate, such as by forming a peripheral circuit driving the high driving capability are required allows reduction and high integration of a chip size. また、半導体薄膜の上層側および/ Further, the upper layer side of the semiconductor thin film and /
または下層側にゲート電極構造を配置することが可能となるので、設計レイアウトの自由度が大幅に増大する。 Or it becomes possible to arrange the gate electrode structure on the lower layer side, the degree of freedom in design layout is greatly increased.
特に、半導体薄膜の下層側にゲート電極を有する構造では、このゲート電極を、半導体基板に形成したチャネルに対するゲート電極と共通化することが可能になり、ゲート電極配線数を減らすことが可能になる。 In particular, the structure having a gate electrode on the lower layer side of the semiconductor thin film, the gate electrode, it is possible to common with the gate electrode for forming the channel in a semiconductor substrate, it is possible to reduce the gate electrode wirings number . また、半導体薄膜に形成してあるチャネル領域の上下両側にゲート電極を設けるようにした本発明では、上下のゲート電極がシールドとなり、他の配線層からのチャネルに対する悪影響を防止することができる。 Further, in the present invention, which was provided to the gate electrode on both upper and lower sides of the channel region is formed in the semiconductor thin film, it is possible to the upper and lower gate electrodes is a shield, to prevent adverse effects on channels from other wiring layers.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例に係るTFT型不揮発性半導体メモリ装置の要部概略断面図である。 1 is a main part schematic cross-sectional view of a TFT-type nonvolatile semiconductor memory device according to an embodiment of the present invention.

【図2】本発明の他の実施例に係る薄膜トランジスタ型不揮発性半導体メモリの要部概略断面図である。 2 is a main part schematic cross-sectional view of a thin film transistor type nonvolatile semiconductor memory according to another embodiment of the present invention.

【図3】本発明の他の実施例に係る薄膜トランジスタ型不揮発性半導体メモリの要部概略断面図である。 3 is a main part schematic cross-sectional view of a thin film transistor type nonvolatile semiconductor memory according to another embodiment of the present invention.

【図4】本発明の他の実施例に係る薄膜トランジスタ型不揮発性半導体メモリの要部概略断面図である。 4 is a main part schematic cross-sectional view of a thin film transistor type nonvolatile semiconductor memory according to another embodiment of the present invention.

【図5】本発明の他の実施例に係る薄膜トランジスタ型不揮発性半導体メモリの要部概略断面図である。 5 is a main part schematic cross-sectional view of a thin film transistor type nonvolatile semiconductor memory according to another embodiment of the present invention.

【図6】本発明の他の実施例に係る薄膜トランジスタ型不揮発性半導体メモリの要部概略断面図である。 6 is a main part schematic cross-sectional view of a thin film transistor type nonvolatile semiconductor memory according to another embodiment of the present invention.

【図7】本発明の他の実施例に係る薄膜トランジスタ型不揮発性半導体メモリの要部概略断面図である。 7 is a main part schematic cross-sectional view of a thin film transistor type nonvolatile semiconductor memory according to another embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

2,2a,2b,2c,2d,2e,2f,2g…半導体メモリ装置 3,3a,33c,3f,3g…メモリセル 4…層間絶縁膜 6…半導体薄膜 6a…チャネル領域 6b…ソース・ドレイン領域 8,8a,8b…ゲート絶縁膜 10,10a,10b…フローティングゲート 12,12a,12b…絶縁膜 14,14a,14b…コントロールゲート 18…窒化珪素膜 20…ゲート電極 2,2a, 2b, 2c, 2d, 2e, 2f, 2g ... semiconductor memory device 3,3a, 33c, 3f, 3g ... memory cell 4 ... interlayer insulation film 6 ... semiconductor thin film 6a ... channel region 6b ... drain region 8, 8a, 8b ... gate insulating film 10, 10a, 10b ... floating gates 12, 12a, 12b ... insulating film 14, 14a, 14b ... control gate 18 ... silicon nitride film 20 ... gate electrode

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁膜上に直接あるいは他の機能薄膜を介して間接的に形成してある半導体薄膜に、チャネル領域を形成し、このチャネル領域が形成された半導体薄膜の上層側および/または下層側に、不揮発性半導体メモリを構成するためのゲート電極構造が形成してあることを特徴とする薄膜トランジスタ型不揮発性半導体メモリ装置。 To 1. A semiconductor thin film that is indirectly formed directly or via another functional thin film on the insulating film, forming a channel region, the upper side and / or the semiconductor thin film channel region is formed on the lower layer side, a thin film transistor type nonvolatile semiconductor memory device characterized by gate electrode structures for constituting the nonvolatile semiconductor memory is formed.
  2. 【請求項2】 上記ゲート電極構造は、絶縁膜を介してそれぞれ積層されるフローティングゲートと、コントロールゲートとから成る請求項1に記載の薄膜トランジスタ型不揮発性半導体メモリ装置。 Wherein said gate electrode structure includes a floating gate are stacked via respective insulating films, a thin film transistor type nonvolatile semiconductor memory device according to claim 1 comprising a control gate.
  3. 【請求項3】 上記ゲート電極構造は、絶縁膜を介して積層される窒化珪素膜とゲート電極とから成る請求項1 Wherein the gate electrode structure, according to claim 1 consisting of a silicon nitride film and the gate electrode are laminated through an insulating film
    に記載の薄膜トランジスタ型不揮発性半導体メモリ装置。 TFT type nonvolatile semiconductor memory device according to.
JP26829791A 1991-09-19 1991-09-19 TFT type nonvolatile semiconductor memory device Pending JPH0582787A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26829791A JPH0582787A (en) 1991-09-19 1991-09-19 TFT type nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26829791A JPH0582787A (en) 1991-09-19 1991-09-19 TFT type nonvolatile semiconductor memory device

Publications (1)

Publication Number Publication Date
JPH0582787A true JPH0582787A (en) 1993-04-02

Family

ID=17456571

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26829791A Pending JPH0582787A (en) 1991-09-19 1991-09-19 TFT type nonvolatile semiconductor memory device

Country Status (1)

Country Link
JP (1) JPH0582787A (en)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929479A (en) * 1996-10-21 1999-07-27 Nec Corporation Floating gate type non-volatile semiconductor memory for storing multi-value information
WO2000011709A1 (en) * 1998-08-22 2000-03-02 Koninklijke Philips Electronics N.V. Thin film transistors and their manufacture
JP2000356788A (en) * 1999-04-15 2000-12-26 Semiconductor Energy Lab Co Ltd Electro-optic device and electronic equipment
WO2002071494A1 (en) * 2001-03-01 2002-09-12 Halo Lsi Design & Device Technology Inc. Method for erasing data in nonvolatile memory by injecting hot holes in carrier trapping site
US6597014B1 (en) 1997-08-19 2003-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6717179B1 (en) 1997-08-19 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6839260B2 (en) 2000-01-18 2005-01-04 Hitachi, Ltd. Semiconductor device having different types of memory cell arrays stacked in a vertical direction
JP2005223102A (en) * 2004-02-04 2005-08-18 Nec Corp Non-volatile storage device and manufacturing method therefor
US7535053B2 (en) 1997-11-18 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US7968932B2 (en) 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011233913A (en) * 2011-07-04 2011-11-17 Getner Foundation Llc Non-volatile storage and method for manufacturing the same
US9171857B2 (en) 2000-08-14 2015-10-27 Sandisk 3D Llc Dense arrays and charge storage devices

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929479A (en) * 1996-10-21 1999-07-27 Nec Corporation Floating gate type non-volatile semiconductor memory for storing multi-value information
US6717179B1 (en) 1997-08-19 2004-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US7126156B2 (en) 1997-08-19 2006-10-24 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor display device with integral control circuitry
US7750347B2 (en) 1997-08-19 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6597014B1 (en) 1997-08-19 2003-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US6670635B1 (en) * 1997-08-19 2003-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
US7535053B2 (en) 1997-11-18 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
WO2000011709A1 (en) * 1998-08-22 2000-03-02 Koninklijke Philips Electronics N.V. Thin film transistors and their manufacture
JP2000356788A (en) * 1999-04-15 2000-12-26 Semiconductor Energy Lab Co Ltd Electro-optic device and electronic equipment
US6839260B2 (en) 2000-01-18 2005-01-04 Hitachi, Ltd. Semiconductor device having different types of memory cell arrays stacked in a vertical direction
US7826266B2 (en) 2000-01-18 2010-11-02 Hitachi, Ltd. Semiconductor device having global and local data lines coupled to memory mats
US7336519B2 (en) 2000-01-18 2008-02-26 Hitachi, Ltd. Stacked integrated circuit device/data processor device having a flash memory formed on top of a buffer memory
US7570516B2 (en) 2000-01-18 2009-08-04 Hitachi, Ltd. Three-dimensional semiconductor memory device having a first and second charge accumulation region
US7177187B2 (en) 2000-01-18 2007-02-13 Hitachi, Ltd. Semiconductor device having a nonvolatile memory array and an authentication circuit arranged in a vertical stack configuration
US10008511B2 (en) 2000-08-14 2018-06-26 Sandisk Technologies Llc Dense arrays and charge storage devices
US9171857B2 (en) 2000-08-14 2015-10-27 Sandisk 3D Llc Dense arrays and charge storage devices
WO2002071494A1 (en) * 2001-03-01 2002-09-12 Halo Lsi Design & Device Technology Inc. Method for erasing data in nonvolatile memory by injecting hot holes in carrier trapping site
JP2005223102A (en) * 2004-02-04 2005-08-18 Nec Corp Non-volatile storage device and manufacturing method therefor
US7968932B2 (en) 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8252643B2 (en) 2005-12-26 2012-08-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011233913A (en) * 2011-07-04 2011-11-17 Getner Foundation Llc Non-volatile storage and method for manufacturing the same

Similar Documents

Publication Publication Date Title
JP5093855B2 (en) Microcomputer and data processor
JP3600393B2 (en) Semiconductor device and manufacturing method thereof
KR100921287B1 (en) Nonvolatile semiconductor memory and manufacturing method thereof
KR100254006B1 (en) Semiconductor memory device
JP5383241B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US6451643B2 (en) Method of manufacturing a semiconductor device having non-volatile memory cell portion with single transistor type memory cells and peripheral portion with MISFETs
US6849905B2 (en) Semiconductor device with localized charge storage dielectric and method of making same
US8068370B2 (en) Floating gate memory device with interpoly charge trapping structure
US5969383A (en) Split-gate memory device and method for accessing the same
US6420754B2 (en) Semiconductor integrated circuit device
US5323039A (en) Non-volatile semiconductor memory and method of manufacturing the same
JP2817500B2 (en) Nonvolatile semiconductor memory device
US4426764A (en) Semiconductor memory device with peripheral circuits
KR100395762B1 (en) Non-volatile memory device and method of fabricating the same
JP2670219B2 (en) Manufacturing method of the nonvolatile semiconductor memory device
US20050201189A1 (en) Nonvolatile semiconductor memory apparatus and method of producing the same
US6888194B2 (en) Nonvolatile semiconductor memory device, manufacturing method thereof, and operating method thereof
JP2978477B1 (en) The semiconductor integrated circuit device and manufacturing method thereof
US5427966A (en) Process for fabricating a semiconductor device having floating gate and control gate electrodes
CN100339997C (en) Semiconductor device including nonvolatile memory and method for fabricating the same
US6809385B2 (en) Semiconductor integrated circuit device including nonvolatile semiconductor memory devices having control gates connected to common contact section
US6593624B2 (en) Thin film transistors with vertically offset drain regions
EP0364769B1 (en) Semiconductor device having a gate electrode consisting of a plurality of layers
JP2516308B2 (en) Shadow ram cell having a eeprom of shallow trench
US5780893A (en) Non-volatile semiconductor memory device including memory transistor with a composite gate structure