JPH0287577A - 浮遊ゲート型不揮発性半導体記憶装置 - Google Patents
浮遊ゲート型不揮発性半導体記憶装置Info
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- JPH0287577A JPH0287577A JP63239215A JP23921588A JPH0287577A JP H0287577 A JPH0287577 A JP H0287577A JP 63239215 A JP63239215 A JP 63239215A JP 23921588 A JP23921588 A JP 23921588A JP H0287577 A JPH0287577 A JP H0287577A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮遊ゲート型不揮発性半導体記憶装置に関し
、特に大集積EPROMに用いられる冗長回路に関する
。
、特に大集積EPROMに用いられる冗長回路に関する
。
従来から、大集積記憶装置の歩留り向上に、冗長回路(
不良救済回路)を用いるのが有効であると言われている
。そこで、不良ビットに接続している配線を非導通状態
にすることが必要となる。
不良救済回路)を用いるのが有効であると言われている
。そこで、不良ビットに接続している配線を非導通状態
にすることが必要となる。
それには種々の方法があるが(例えば、多結晶シリコン
配線を大電流を流すことにより切断する方法、配線にレ
ーザーを照射して切断する方法等)、EPROMセル・
アレイにおいては、紫外線を照射してもすぐには消去さ
れないような方策を施したPROM素子を用いるのが、
プロセス簡略化の面からは望ましいと考えられる。
配線を大電流を流すことにより切断する方法、配線にレ
ーザーを照射して切断する方法等)、EPROMセル・
アレイにおいては、紫外線を照射してもすぐには消去さ
れないような方策を施したPROM素子を用いるのが、
プロセス簡略化の面からは望ましいと考えられる。
従来のこの種の技術を、第4図を用いて説明する。
紫外線が酸化膜中を伝播し、冗長回路内のPROM素子
の浮遊ゲートに到達するとプログラムの内容が消去され
るのであるから、セル部を紫外線に対し、可能な限り遮
断する(ドレインゲートに接続する配線を引き出すため
、完全に遮断することはできない。)というのが基本的
な考え方である。
の浮遊ゲートに到達するとプログラムの内容が消去され
るのであるから、セル部を紫外線に対し、可能な限り遮
断する(ドレインゲートに接続する配線を引き出すため
、完全に遮断することはできない。)というのが基本的
な考え方である。
第4図(a)は従来例の主要部を示す半導体チップの平
面図(ただし、便宜上、最上層のソース電極4は破線で
示し、拡散層に斜線を施しである)、第4図(b)は第
4図(a)のA−A’線断面図である。
面図(ただし、便宜上、最上層のソース電極4は破線で
示し、拡散層に斜線を施しである)、第4図(b)は第
4図(a)のA−A’線断面図である。
PROM素子(浮遊ゲート型MO8)ランジスタ)とソ
ース拡散層2に連結したn型不純物拡散層3で一部欠落
部を有して囲い(図の実施例では三方)アルミニウム膜
でPROM素子の上方を覆い、n型不純物拡散層3とコ
ンタクト孔4で接続することにより上方及び横三万から
の紫外線の入射を阻止する。そのアルミニウム膜はソー
ス電極18となる。ゲート信号線40(第二層の多結晶
シリコン配線)ドレイン信号線36 (ドレイン拡散層
5とコンタクト42で接続された第二層の多結晶シリコ
ン配線)は、n型不純物拡散層3の形成されていない欠
落部(図では下方)から外に引き出す。
ース拡散層2に連結したn型不純物拡散層3で一部欠落
部を有して囲い(図の実施例では三方)アルミニウム膜
でPROM素子の上方を覆い、n型不純物拡散層3とコ
ンタクト孔4で接続することにより上方及び横三万から
の紫外線の入射を阻止する。そのアルミニウム膜はソー
ス電極18となる。ゲート信号線40(第二層の多結晶
シリコン配線)ドレイン信号線36 (ドレイン拡散層
5とコンタクト42で接続された第二層の多結晶シリコ
ン配線)は、n型不純物拡散層3の形成されていない欠
落部(図では下方)から外に引き出す。
以上、述べてきた構造においてPROM素子に到達する
紫外線は、ゲート信号線40、ドレイン信号線39の出
入口(すなわち、n型不純物拡散層3を形成していない
部分)から入射して、酸化膜中を伝播してくるものに限
られる。当然伝播距離が大きい程PROM素子に到達し
た時の紫外線の強度が弱まるため、消去されにくくなる
。また、紫外線が入射する部分の酸化膜の断面積が小さ
い程、すなわち、第4図(b)のT。Xが小さい程、入
射できる紫外線の量は減少し、セルは消去されにくくな
る。
紫外線は、ゲート信号線40、ドレイン信号線39の出
入口(すなわち、n型不純物拡散層3を形成していない
部分)から入射して、酸化膜中を伝播してくるものに限
られる。当然伝播距離が大きい程PROM素子に到達し
た時の紫外線の強度が弱まるため、消去されにくくなる
。また、紫外線が入射する部分の酸化膜の断面積が小さ
い程、すなわち、第4図(b)のT。Xが小さい程、入
射できる紫外線の量は減少し、セルは消去されにくくな
る。
上述した従来の浮遊ゲート型不揮発性半導体記憶装置で
はPROM素子の消去時間を長くするために、ドレイン
信号線、ゲート信号線の出入口からの紫外線の入射量を
減らすことを考えると、Toxを小さくする必要がある
が、セル・アレイ全体の酸化膜厚を減らすと、寄生MO
8)ランジスタの反転電圧が低下するという問題が生じ
る。また、ドレイン信号線、ゲート信号線の出入口の部
分のみの酸化膜厚を減らせばよいけれども、工程数の増
加、製造プロセスの複雑化を招かずにこれを実現する手
段は知られていない。加えて、2層以上の配線層を有す
る高集積EPROMにおいては、配線層間の絶縁膜が多
くなり、高集積化によって酸化膜厚が厚くなる傾向にあ
る。
はPROM素子の消去時間を長くするために、ドレイン
信号線、ゲート信号線の出入口からの紫外線の入射量を
減らすことを考えると、Toxを小さくする必要がある
が、セル・アレイ全体の酸化膜厚を減らすと、寄生MO
8)ランジスタの反転電圧が低下するという問題が生じ
る。また、ドレイン信号線、ゲート信号線の出入口の部
分のみの酸化膜厚を減らせばよいけれども、工程数の増
加、製造プロセスの複雑化を招かずにこれを実現する手
段は知られていない。加えて、2層以上の配線層を有す
る高集積EPROMにおいては、配線層間の絶縁膜が多
くなり、高集積化によって酸化膜厚が厚くなる傾向にあ
る。
本発明の浮遊ゲート型不揮発性半導体記憶装置は、第一
導電型半導体基板に、浮遊ゲート電極及び制御ゲート電
極を有するメモリートランジスタからなるメモリーセル
マトリクス及び前記メモリートランジスタと同型のトラ
ンジスタをPROM素子として有する冗長回路が集積さ
れてなる浮遊ゲート型不揮発性半導体記憶装置において
、前記PROM素子の制御ゲート電極及びドレイン拡散
層にそれぞれ接続さ九たゲート信号線及びドレイン信号
線直下部に欠落部を有して前記PROM素子を取囲み前
記PROM素子のソース拡散層に連結して設けられた第
二導電型不純物拡散層と、前記欠落部とその近傍に前記
浮遊ゲート直下の第一のゲート絶縁膜と同じ厚さの第一
の絶縁膜を介してそれぞれ設けられた、前記浮遊ゲート
電極と同じ厚さの多結晶シリコン層からなる第一のゲー
ト信号線部分領域及び第一のドレイン信号線部分領域と
、これらの部分領域のそれぞれの表面に設けられ、前記
制御ゲート電極直下の第二のゲート絶縁膜と同じ厚さの
第二の絶縁膜と、前記第一、第二の絶縁膜を覆って選択
的に設けられ、前記制御ゲート電極と同時に形成された
第2の多結晶シリコン層からなる短絡防止膜と、少なく
とも、該短絡防止膜と前記第一のゲート信号線部分領域
及び第一のドレイン信号線部分領域と前記制御ケート電
極上に形成された層間絶縁膜と、該層間絶縁膜上に形成
され、前記制御ゲート電極と前記第一のゲート信号線部
分領域間および前記ドレイン拡散層と前記第一のドレイ
ン信号線部分領域間とをそれぞれ接続するように形成さ
れた金属シリサイド層からなる第二のゲート信号線部分
領域および第二のドレイン信号線部分領域と、前記第二
導電型不純物拡散層と並行して、前記層間絶縁膜および
第一、第二の絶縁膜に設けられたコンタクト孔を介して
それぞれ前記第二導電型不純物拡散層及び前記短絡防止
膜と接続し、前記PROM素子とその近傍の上方を覆う
金属膜とを有するというものである。
導電型半導体基板に、浮遊ゲート電極及び制御ゲート電
極を有するメモリートランジスタからなるメモリーセル
マトリクス及び前記メモリートランジスタと同型のトラ
ンジスタをPROM素子として有する冗長回路が集積さ
れてなる浮遊ゲート型不揮発性半導体記憶装置において
、前記PROM素子の制御ゲート電極及びドレイン拡散
層にそれぞれ接続さ九たゲート信号線及びドレイン信号
線直下部に欠落部を有して前記PROM素子を取囲み前
記PROM素子のソース拡散層に連結して設けられた第
二導電型不純物拡散層と、前記欠落部とその近傍に前記
浮遊ゲート直下の第一のゲート絶縁膜と同じ厚さの第一
の絶縁膜を介してそれぞれ設けられた、前記浮遊ゲート
電極と同じ厚さの多結晶シリコン層からなる第一のゲー
ト信号線部分領域及び第一のドレイン信号線部分領域と
、これらの部分領域のそれぞれの表面に設けられ、前記
制御ゲート電極直下の第二のゲート絶縁膜と同じ厚さの
第二の絶縁膜と、前記第一、第二の絶縁膜を覆って選択
的に設けられ、前記制御ゲート電極と同時に形成された
第2の多結晶シリコン層からなる短絡防止膜と、少なく
とも、該短絡防止膜と前記第一のゲート信号線部分領域
及び第一のドレイン信号線部分領域と前記制御ケート電
極上に形成された層間絶縁膜と、該層間絶縁膜上に形成
され、前記制御ゲート電極と前記第一のゲート信号線部
分領域間および前記ドレイン拡散層と前記第一のドレイ
ン信号線部分領域間とをそれぞれ接続するように形成さ
れた金属シリサイド層からなる第二のゲート信号線部分
領域および第二のドレイン信号線部分領域と、前記第二
導電型不純物拡散層と並行して、前記層間絶縁膜および
第一、第二の絶縁膜に設けられたコンタクト孔を介して
それぞれ前記第二導電型不純物拡散層及び前記短絡防止
膜と接続し、前記PROM素子とその近傍の上方を覆う
金属膜とを有するというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)は本発明の第1の実施例の主要部を示す半
導体チップの平面図(他し、便宜上、最上層の金属膜は
破線で示し、拡散層には斜線を施しであるが、切断面を
意味しているわけではない)、第1図(b)は第1図(
a)のA−A’線断面図、第1図(c)は第1図(a)
のB−B’線断面図である。
導体チップの平面図(他し、便宜上、最上層の金属膜は
破線で示し、拡散層には斜線を施しであるが、切断面を
意味しているわけではない)、第1図(b)は第1図(
a)のA−A’線断面図、第1図(c)は第1図(a)
のB−B’線断面図である。
この実施例は、第1図(a)のように制御ゲート電極1
、ソース拡散層2およびドレイン拡散層5からなるメモ
リートランジスタにおいて、制御ゲート電極1は、コン
タクト孔6を介して金属シリサイド配線層7に接続され
ており、ゲート信号線の一部を構成する。ドレイン拡散
層5は、コンタクト孔12により金属シリサイド配線1
3に接続しており、ドレイン信号線の一部を構成する。
、ソース拡散層2およびドレイン拡散層5からなるメモ
リートランジスタにおいて、制御ゲート電極1は、コン
タクト孔6を介して金属シリサイド配線層7に接続され
ており、ゲート信号線の一部を構成する。ドレイン拡散
層5は、コンタクト孔12により金属シリサイド配線1
3に接続しており、ドレイン信号線の一部を構成する。
メモリートランジスタと同型のPROMg子を、n型不
純物拡散層3がほぼ完全に取囲み、囲われた領域内で金
属シリサイド配線層7,13がそれぞれコンタクト孔8
,14により、多結晶シリコン配線層9,15に接続す
る。これらの多結晶シリコン配線層9,15が、n型不
純物拡散層3の欠落部上を横断し、領域外でコンタクト
孔10゜16を介して金属シリサイド配線層11.17
に接続されている。この欠落部において、多結晶シリコ
ン配線層9,15は第1図(b) 、 (C)および(
b)に示すように、薄い酸化膜である絶縁膜25に覆わ
れている。そして、n型不純物拡散層3、PROM素子
を完全に囲い込むべく、コンタクト孔4により、ソース
電極18と接続している。
純物拡散層3がほぼ完全に取囲み、囲われた領域内で金
属シリサイド配線層7,13がそれぞれコンタクト孔8
,14により、多結晶シリコン配線層9,15に接続す
る。これらの多結晶シリコン配線層9,15が、n型不
純物拡散層3の欠落部上を横断し、領域外でコンタクト
孔10゜16を介して金属シリサイド配線層11.17
に接続されている。この欠落部において、多結晶シリコ
ン配線層9,15は第1図(b) 、 (C)および(
b)に示すように、薄い酸化膜である絶縁膜25に覆わ
れている。そして、n型不純物拡散層3、PROM素子
を完全に囲い込むべく、コンタクト孔4により、ソース
電極18と接続している。
かかる構造において、第1図(b)から明らかなように
、ドレイン信号線、ゲート信号線の出入口での紫外線の
入射は薄い酸化シリコン膜からなる絶縁膜24及び絶縁
膜25の部分でのみ可能であり、従来の構造に比べ、飛
躍的に紫外線の入射量を減らすことができる。
、ドレイン信号線、ゲート信号線の出入口での紫外線の
入射は薄い酸化シリコン膜からなる絶縁膜24及び絶縁
膜25の部分でのみ可能であり、従来の構造に比べ、飛
躍的に紫外線の入射量を減らすことができる。
このように、本発明においては、PROM素子の制御ゲ
ート電極1およびドレイン拡散層7接続せれるゲートお
よびドレイン信号線として第1の層間絶縁膜26と第2
の層間絶縁膜27の間に形成される中間配線層、例えば
金属シリサイド膜7.13で接続することを特徴とする
。このため、2層以上の配線を使う高集積EPROMと
同じプロセスでこのPROM素子を形成することができ
る。
ート電極1およびドレイン拡散層7接続せれるゲートお
よびドレイン信号線として第1の層間絶縁膜26と第2
の層間絶縁膜27の間に形成される中間配線層、例えば
金属シリサイド膜7.13で接続することを特徴とする
。このため、2層以上の配線を使う高集積EPROMと
同じプロセスでこのPROM素子を形成することができ
る。
次に本発明の実施例の製造方法を第2図(a)〜(g)
および第3図(a)〜(g)を参照して説明する。
および第3図(a)〜(g)を参照して説明する。
第2図は第1図(a)のA−A’断面での製造工程を示
し、第3図は第1図(a)のC−C’断面での製造工程
をそれぞれ示す。まず、第2図(a)および第3図(a
)に示すように、p型シリコン基板210表面の一部に
、p型ウェル22を形成し、その後、通常の選択酸化法
により表面の一部に厚い二酸化シリコン膜からなるフィ
ールド酸化膜23を形成し、更に、第1のゲート絶縁膜
等を形成すべく、第1の絶縁膜24を設ける。次に気相
成長等により、第1の多結晶シリコン層30を形成しバ
ターニングを行う。
し、第3図は第1図(a)のC−C’断面での製造工程
をそれぞれ示す。まず、第2図(a)および第3図(a
)に示すように、p型シリコン基板210表面の一部に
、p型ウェル22を形成し、その後、通常の選択酸化法
により表面の一部に厚い二酸化シリコン膜からなるフィ
ールド酸化膜23を形成し、更に、第1のゲート絶縁膜
等を形成すべく、第1の絶縁膜24を設ける。次に気相
成長等により、第1の多結晶シリコン層30を形成しバ
ターニングを行う。
次に、第2図(b)および第3図(b)に示すように、
熱酸化法により、第2のゲート絶縁膜等を形成すべく、
薄いシリコン酸化膜31を形成し、さらに、気相成長法
等により、第2の多結晶シリコン層32を形成する。
熱酸化法により、第2のゲート絶縁膜等を形成すべく、
薄いシリコン酸化膜31を形成し、さらに、気相成長法
等により、第2の多結晶シリコン層32を形成する。
次に、第2図(c)および第3図(c)に示すように、
エツチングされ難いフォトレジスト等のマスク材33を
PROMセル部ではゲート電極が形成される様に、また
それ以外の部分は覆うように形成し、これをマスクとし
て、第2の多結晶シリコン層32、シリコン酸化膜31
、第一の多結晶シリコン層30を順次エツチングし、P
ROM素子部の浮遊ゲート電極20、制御ゲート電極1
を形成する。この時、半導体チップの他の部分のEPR
OM素子の二重ゲート電極も同時に形成する。
エツチングされ難いフォトレジスト等のマスク材33を
PROMセル部ではゲート電極が形成される様に、また
それ以外の部分は覆うように形成し、これをマスクとし
て、第2の多結晶シリコン層32、シリコン酸化膜31
、第一の多結晶シリコン層30を順次エツチングし、P
ROM素子部の浮遊ゲート電極20、制御ゲート電極1
を形成する。この時、半導体チップの他の部分のEPR
OM素子の二重ゲート電極も同時に形成する。
次に、第2図(d)、第3図(d)に示すように、マス
ク材33を除去し、新たにマスク材34を、PROM素
子部は覆うように、そして、PROM素子以外の部分で
第2の多結晶シリコン層を残すべぎ部分に形成し、これ
をマスクとして、第2の多結晶シリコン層32をエツチ
ング除去して短絡防止膜19を形成する。この時、半導
体チップの他の部分のEPROM素子部以外のゲート電
極も同時に形成する。
ク材33を除去し、新たにマスク材34を、PROM素
子部は覆うように、そして、PROM素子以外の部分で
第2の多結晶シリコン層を残すべぎ部分に形成し、これ
をマスクとして、第2の多結晶シリコン層32をエツチ
ング除去して短絡防止膜19を形成する。この時、半導
体チップの他の部分のEPROM素子部以外のゲート電
極も同時に形成する。
次に、第2図(e)、第3図(e)に示すようにマスク
材34を除去し、熱酸化法により絶縁膜35を形成し、
その後例えばヒ素のイオン注入を行いドレイン拡散層5
、ソース拡散層2及びn型不純物拡散層3を形成する。
材34を除去し、熱酸化法により絶縁膜35を形成し、
その後例えばヒ素のイオン注入を行いドレイン拡散層5
、ソース拡散層2及びn型不純物拡散層3を形成する。
次いで、気相成長法等により第1の層間絶縁膜36を形
成する。
成する。
次に、第2図(f)、第3図(f)に示すように、写真
蝕刻法により、後に中間配線層と接続すべき部位の第1
の層間絶縁膜36及びその下の絶縁膜35を除去し、コ
ンタクト孔12,14.16を設ける。ここで、ゲート
信号線の部分領域9、ドレイン信号線の部分領域15は
、いずれも第一の多結晶シリコン層30で形成されてい
る。次に例えば金属シリサイド膜から成る中間配線層1
3を所定の位置に形成して、ドレイン拡散層5とドレイ
ン信号線の部分領域15間、を接続する。この場合、同
時に中間配線層7によって制御ゲート電極1とゲート信
号線の部分領域9間が接続される。次に気相成長法によ
り第2の層間絶縁膜37を形成する。
蝕刻法により、後に中間配線層と接続すべき部位の第1
の層間絶縁膜36及びその下の絶縁膜35を除去し、コ
ンタクト孔12,14.16を設ける。ここで、ゲート
信号線の部分領域9、ドレイン信号線の部分領域15は
、いずれも第一の多結晶シリコン層30で形成されてい
る。次に例えば金属シリサイド膜から成る中間配線層1
3を所定の位置に形成して、ドレイン拡散層5とドレイ
ン信号線の部分領域15間、を接続する。この場合、同
時に中間配線層7によって制御ゲート電極1とゲート信
号線の部分領域9間が接続される。次に気相成長法によ
り第2の層間絶縁膜37を形成する。
次に、第2図(g)、第3図(g)に示すように、コン
タクト孔3,4.38を開孔し、アルミニウムを被着し
た後、パターニングを行い、ソース電極18を形成して
所定の構造の半導体装置を得る。
タクト孔3,4.38を開孔し、アルミニウムを被着し
た後、パターニングを行い、ソース電極18を形成して
所定の構造の半導体装置を得る。
なお、以上の実施例において短絡防止膜19を設ける理
由は次の通りである。
由は次の通りである。
ゲート信号線およびドレイン信号線の上に従来例のよう
に層間絶縁膜があると紫外線が入り易い。
に層間絶縁膜があると紫外線が入り易い。
しかし、これを除去し、大きなコンタクト孔を設けると
、これらの信号線上の薄い酸化シリコン膜に損償が生じ
ソース電極と短絡してしまう。そのため、本発明のよう
に短絡防止膜があれば、コンタクト孔を設けるとき前述
の酸化シリコン膜は保護されているから問題はない。こ
の短絡防止膜は紫外線を通さないので都合がよいわけで
ある。
、これらの信号線上の薄い酸化シリコン膜に損償が生じ
ソース電極と短絡してしまう。そのため、本発明のよう
に短絡防止膜があれば、コンタクト孔を設けるとき前述
の酸化シリコン膜は保護されているから問題はない。こ
の短絡防止膜は紫外線を通さないので都合がよいわけで
ある。
本発明は浮遊ゲート型トランジスタを製造するのと同じ
プロセス特に2層以上の配線を用いる高集積EPROM
と同じ製造プロセスで実現できることは以上の説明から
明らかである。
プロセス特に2層以上の配線を用いる高集積EPROM
と同じ製造プロセスで実現できることは以上の説明から
明らかである。
n型不純物拡散層で取囲まれた領域にF ROM素子が
一つ設けられている例について説明したが、複数のF
ROM素子を設けてもよいことは改めて詳細に説明する
までもなく明らかなことである。
一つ設けられている例について説明したが、複数のF
ROM素子を設けてもよいことは改めて詳細に説明する
までもなく明らかなことである。
以上説明したように、従来例に比ベトレイン信号線、ゲ
ート信号線の出入口での酸化膜の断面積を容易にかつ安
定に小さくし、紫外線の入射量を飛躍的に低減できて、
より消去されにくいPROM素子を高集積化プロセスで
得ることができ、浮遊ゲート型不揮発性半導体装置の信
頼性が向上する効果がある。
ート信号線の出入口での酸化膜の断面積を容易にかつ安
定に小さくし、紫外線の入射量を飛躍的に低減できて、
より消去されにくいPROM素子を高集積化プロセスで
得ることができ、浮遊ゲート型不揮発性半導体装置の信
頼性が向上する効果がある。
第1図(a)は本発明の一実施例の主要部を示す半導体
チップの平面図、第1図(b)は、第1図(a)のA−
A’線断面図、第1図(c)は、第1図(a)のB−B
’線断面図、第1図(d)は、第1図(q)のC−c’
線断面図、第2図(a)〜(g)及び第3図(a)〜(
g)はそれぞれ本発明の実施例の断面工程図、第4図(
a)は従来例の主要部を示す半導体チップの平面図、第
4図(b)は第4図(a)のA−A′線断面図である。 1・・・・・・制御ゲート電極、2・・・・・・ソース
拡散層、3・・・・・n型不純物拡散層、4・・・・・
・コンタクト領域、5・・・・・ドレイン拡散層、6,
8,10,12,14゜16.38.42・・・・・・
コンタクト孔、7,11゜13.17・・・・・・金属
シリサイド配線層、9,15多結晶シリコン配線層、1
8・・・・・・ソース電極、19・・・・・・短絡防止
膜、20・・・・・・浮遊ゲート電極、21・・・・・
・p型シリコン基板、22・・・・・・p型ウェル、2
3・・・・・・フィールド酸化膜、24,25,26゜
27・・・・・・絶縁膜、28.29・・・・・・ゲー
ト絶縁膜、30.32・・・・・・多結晶シリコン層、
31.35・・・シリコン酸化膜、33.34・・・・
・マスク材、36゜37・・・・・・層間絶縁膜、39
・・・・・・ドレイン信号線、40・・・・・・ゲート
信号線。 代理人 弁理士 内 原 晋 (C) (a) (l) $ l 図 2茅 l 閉 (bン CC) 第 図 (α) Cb) 矛 酊 (ヂン 竿 cd+ (f) 式シ 百
チップの平面図、第1図(b)は、第1図(a)のA−
A’線断面図、第1図(c)は、第1図(a)のB−B
’線断面図、第1図(d)は、第1図(q)のC−c’
線断面図、第2図(a)〜(g)及び第3図(a)〜(
g)はそれぞれ本発明の実施例の断面工程図、第4図(
a)は従来例の主要部を示す半導体チップの平面図、第
4図(b)は第4図(a)のA−A′線断面図である。 1・・・・・・制御ゲート電極、2・・・・・・ソース
拡散層、3・・・・・n型不純物拡散層、4・・・・・
・コンタクト領域、5・・・・・ドレイン拡散層、6,
8,10,12,14゜16.38.42・・・・・・
コンタクト孔、7,11゜13.17・・・・・・金属
シリサイド配線層、9,15多結晶シリコン配線層、1
8・・・・・・ソース電極、19・・・・・・短絡防止
膜、20・・・・・・浮遊ゲート電極、21・・・・・
・p型シリコン基板、22・・・・・・p型ウェル、2
3・・・・・・フィールド酸化膜、24,25,26゜
27・・・・・・絶縁膜、28.29・・・・・・ゲー
ト絶縁膜、30.32・・・・・・多結晶シリコン層、
31.35・・・シリコン酸化膜、33.34・・・・
・マスク材、36゜37・・・・・・層間絶縁膜、39
・・・・・・ドレイン信号線、40・・・・・・ゲート
信号線。 代理人 弁理士 内 原 晋 (C) (a) (l) $ l 図 2茅 l 閉 (bン CC) 第 図 (α) Cb) 矛 酊 (ヂン 竿 cd+ (f) 式シ 百
Claims (1)
- 第一導電型半導体基板に、浮遊ゲート電極及び制御ゲー
ト電極を有するメモリートランジスタからなるメモリー
セルマトリクス及び前記メモリートランジスタと同型の
トランジスタをPROM素子として有する冗長回路が集
積されてなる浮遊ゲート型不揮発性半導体記憶装置にお
いて、前記PROM素子の制御ゲート電極及びドレイン
拡散層にそれぞれ接続されたゲート信号線及びドレイン
信号線直下部に欠落部を有して前記PROM素子を取囲
み前記PROM素子のソース拡散層に連結して設けられ
た第二導電型不純物拡散層と、前記欠落部とその近傍に
前記浮遊ゲート直下の第一のゲート絶縁膜と同じ厚さの
第一の絶縁膜を介してそれぞれ設けられた、前記浮遊ゲ
ート電極と同じ厚さの第一の多結晶シリコン層からなる
第一のゲート信号線部分領域及び第一のドレイン信号線
部分領域と、これらの部分領域のそれぞれの表面に設け
られ、前記制御ゲート電極直下の第二のゲート絶縁膜と
同じ厚さの第二の絶縁膜と、前記第一、第二の絶縁膜を
覆って選択的に設けられ、前記制御ゲート電極と同時に
形成された第二の多結晶シリコン層からなる短絡防止膜
と、少なくとも、該短絡防止膜と前記第一のゲート信号
線部分領域及び前記第一のドレイン信号線部分領域と前
記制御ゲート電極上に形成された層間絶縁膜と、該層間
絶縁膜上に形成され、前記制御ゲート電極と前記第一の
ゲート信号線部分領域間および前記ドレイン拡散層と前
記第一のドレイン信号線部分領域間をそれぞれ接続する
ように形成された金属シリサイド層からなる第二のゲー
ト信号線部分領域および第二のドレイン信号線部分領域
と、前記第二導電型不純物拡散層と並行して設けられた
、層間絶縁膜のコンタクト孔を介してそれぞれ前記第二
導電型不純物拡散層及び前記短絡防止膜と接続し、前記
PROM素子とその近傍の上方を覆う金属膜とを有する
ことを特徴とする浮遊ゲート型不揮発性半導体記憶装置
。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63239215A JPH0777239B2 (ja) | 1988-09-22 | 1988-09-22 | 浮遊ゲート型不揮発性半導体記憶装置 |
DE68918032T DE68918032T2 (de) | 1988-09-22 | 1989-09-22 | UV-löschbarer EPROM mit redundanter Schaltung. |
EP89117585A EP0360288B1 (en) | 1988-09-22 | 1989-09-22 | EPROM erasable by UV radiation having redundant circuit |
US07/679,146 US5070378A (en) | 1988-09-22 | 1991-03-28 | Eprom erasable by uv radiation having redundant circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63239215A JPH0777239B2 (ja) | 1988-09-22 | 1988-09-22 | 浮遊ゲート型不揮発性半導体記憶装置 |
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Publication Number | Publication Date |
---|---|
JPH0287577A true JPH0287577A (ja) | 1990-03-28 |
JPH0777239B2 JPH0777239B2 (ja) | 1995-08-16 |
Family
ID=17041457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63239215A Expired - Fee Related JPH0777239B2 (ja) | 1988-09-22 | 1988-09-22 | 浮遊ゲート型不揮発性半導体記憶装置 |
Country Status (4)
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---|---|
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EP (1) | EP0360288B1 (ja) |
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US5278428A (en) * | 1990-06-28 | 1994-01-11 | Casio Computer Co., Ltd. | Thin film memory cell |
US5311462A (en) * | 1991-12-19 | 1994-05-10 | Intel Corporation | Physical placement of content addressable memories |
EP0585601B1 (en) * | 1992-07-31 | 1999-04-28 | Hughes Electronics Corporation | Integrated circuit security system and method with implanted interconnections |
US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
JP2980012B2 (ja) * | 1995-10-16 | 1999-11-22 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JP3001454B2 (ja) * | 1997-04-23 | 2000-01-24 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
US6091652A (en) * | 1998-12-11 | 2000-07-18 | Lsi Logic Corporation | Testing semiconductor devices for data retention |
US6396368B1 (en) | 1999-11-10 | 2002-05-28 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
US7217977B2 (en) | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
US6815816B1 (en) | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
US6774413B2 (en) | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
TW507369B (en) * | 2001-10-29 | 2002-10-21 | Macronix Int Co Ltd | Silicon nitride read only memory structure for preventing antenna effect |
US6744117B2 (en) * | 2002-02-28 | 2004-06-01 | Motorola, Inc. | High frequency semiconductor device and method of manufacture |
US6897535B2 (en) | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
US6979606B2 (en) | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
AU2003293540A1 (en) | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58197777A (ja) * | 1982-05-12 | 1983-11-17 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
JPS616868A (ja) * | 1984-06-20 | 1986-01-13 | Nec Corp | Mis型電界効果半導体装置 |
JPS6149475A (ja) * | 1984-08-17 | 1986-03-11 | Matsushita Electronics Corp | 紫外線照射型半導体装置 |
JPS6236869A (ja) * | 1985-08-12 | 1987-02-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
US4805138A (en) * | 1985-08-23 | 1989-02-14 | Texas Instruments Incorporated | An unerasable eprom cell |
JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
US4758869A (en) * | 1986-08-29 | 1988-07-19 | Waferscale Integration, Inc. | Nonvolatile floating gate transistor structure |
JPH061840B2 (ja) * | 1987-07-08 | 1994-01-05 | 日本電気株式会社 | 光遮へい型uprom |
-
1988
- 1988-09-22 JP JP63239215A patent/JPH0777239B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-22 DE DE68918032T patent/DE68918032T2/de not_active Expired - Fee Related
- 1989-09-22 EP EP89117585A patent/EP0360288B1/en not_active Expired - Lifetime
-
1991
- 1991-03-28 US US07/679,146 patent/US5070378A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE68918032D1 (de) | 1994-10-13 |
US5070378A (en) | 1991-12-03 |
JPH0777239B2 (ja) | 1995-08-16 |
EP0360288A2 (en) | 1990-03-28 |
DE68918032T2 (de) | 1995-05-04 |
EP0360288A3 (en) | 1990-10-31 |
EP0360288B1 (en) | 1994-09-07 |
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LAPS | Cancellation because of no payment of annual fees |