KR100202202B1 - 비휘발성 반도체 메모리와 그 제조 방법 - Google Patents

비휘발성 반도체 메모리와 그 제조 방법 Download PDF

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KR100202202B1 KR1019960036217A KR19960036217A KR100202202B1 KR 100202202 B1 KR100202202 B1 KR 100202202B1 KR 1019960036217 A KR1019960036217 A KR 1019960036217A KR 19960036217 A KR19960036217 A KR 19960036217A KR 100202202 B1 KR100202202 B1 KR 100202202B1
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노리유키 오타
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

비휘발성 반도체 메모리는 분할(split) 게이트형 메모리 셀 트랜지스터로 구성되고, 그 각각은 반도체 기판의 주표면에 형성되는 소스 영역과 드레인 영역을 포함하며, 상기 소스 영역과 드레인 영역 사이에 채널 영역을 형성하기 위해 서로 떨어져 있다. 이 채널 영역은 드레인 영역에 인접한 제1 채널 영역과 소스 영역에 인접한 제2 채널 영역으로 나누어진다. 제1 게이트 절연(insulator)막은 제1 채널 영역의 표면상에 형성되고, 제어 게이트 전극은 제1 게이트 절연막 위에 형성된다. 절연층은 소스 영역과 드레인 영역상에 형성되고, 제2 게이트 절연막은 상위 표면(upper surface)과 제어게이트 전극의 한쌍의 반대쪽 표면 위와 제2 채널 영역의 표면상에 형성된다. 플로팅 게이트 전극은 소스 영역상에 형성된 절연층과 드레인 영역상에 형성된 절연층상에서 각각 끝나는 마주보는 끝을 갖는 제2 게이트 절연막 위에 형성된다.

Description

비휘발성 반도체 메모리와 그 제조방법
제1도는 하부에 플로팅 게이트와 상부에 제어 게이트를 포함하는 종래의 제1형의 비휘발성 반도체 메모리의 개략적 단면도.
제2도는 하부에 제어 게이트와 상부에 플로팅 게이트를 포함하는 제2형의 비휘발성 반도체 메모리의 개략적 단면도.
제4도는 본 발명에 따른 비휘발성 반도체 메모리의 제1실시예의 개략적 단면도.
제4a도 내지 제4i도는 제3도에 도시된 비휘발성 반도체 메모리의 제1 실시예를 제조하기 위한 본 발명에 따른 공정을 도시하는 개략적 단면도.
제5도는 제3도에 도시된 비휘발성 반도체 메모리의 제1 실시예의 메모리 셀 어레이의 회로도.
제6도는 본 발명에 따른 비휘발성 반도체 메모리의 제2 실시예의 개략적 단면도.
제7a도 내지 제7i도는 제6도에 도시된 비휘발성 반도체 메모리의 제2 실시예를 제작하기 위한 본 발명에 따른 공정을 도시하는 개략적 단면도.
제8도는 제6도에 도시된 비휘발성 반도체 메모리의 제2 실시예의 메모리 셀 어레이의 회로도.
제9도는 본 발명에 따른 비휘발성 반도체 메모리의 제3 실시예의 개략적 단면도.
제10도는 제9도에 도시된 비휘발성 반도체 메모리의 제3 실시예의 메모리 셀 어레이의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 14 : 반도체 기판 2, 15 : 소스 영역
3, 16 : 드레인 영역 4, 17 : 채널 영역
6, 22 : 플로팅 게이트 8, 19 : 제어 게이트
39 : 소스/드레인 영역
[발명의 배경]
[발명의 분야]
본 발명은 비휘발성 반도체 메모리에 관한 것으로, 특히 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리와 그 제조 방법에 관한 것이다.
[관련기술의 설명]
두 게이트, 즉, 플로팅 게이트와 제어 게이트를 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 EPROM(erasable programmable read only memory)으로 대표되는 종래의 비휘발성 반도체 메모리는 플로팅 게이트와 제어 게이트간의 위치 관계에 의해 두 형태로 분류된다.
제1 형태의 비휘발성 반도체 메모리는 제1도의 개략적 단면도에서 도시된 바와같이 하부에 플로팅 게이트와 상부에 제어 게이트를 포함한다.
제1도에 도시된 바와같이, 소스 영역(2)과 드레인 영역(3)은 반도체기판(1)의 주표면(principal surface)상에 형성되고, 채널 영역(4)은 소스 영역(2)과 드레인 영역(3) 사이에서 한정된다. 이 채널 영역(4)은 두개의 하부 영역, 즉, 제1 채널 영역(4a)과 제2 채널 영역(4b)으로 나누어진다. 제1 채널 영역(4a)상에 제1 게이트 절연막(5)이 형성되고 그 위에 플로팅 게이트 전극(6)이 형성된다. 한편, 플로팅 게이트 전극(6)의 상위 표면(upper surface)과 양측면 및 제2 채널 영역(46)상에 제2 게이트 절연막(7)이 형성되고, 그위에 제어 게이트 전극(8)이 형성된다.
또한, 제1 층간 절연막(9)은 상기 언급된 바와같이 형성된 구조물을 덮기 위해서 형성되고 접촉홀(contact hole; 11)은 제1 층간 절연막(9)을 관통해서 형성되어 그 결과 드레인 영역에 이르게 된다. 디짓 라인 배선 컨덕터(digit line wiring conductor; 10)는 제1 층간 절연막(9) 위에 형성되고, 접촉홀(11)을 통해 드레인 영역(3)과 접촉하게 된다.
게다가, 커버 막(12)은 이렇게 형성된 구조물을 덮기 위해서 형성된다.
상기 언급된 제1 형태의 비휘발성 반도체 메모리를 제조하는 공정에서, 플로팅 게이트(6)가 패턴화된 후에 제어 게이트(8)가 패턴화된다.
이때, 제2 게이트 절연막(7)과 플로팅 게이트 전극(6) 둘다는 제어 게이트 전극(8)의 한쪽끝과 자기정렬적으로(in self alignment with)으로 에치된다(예를들면, 제1도의 중앙에 묘사된 게이트 전극(8)의 왼쪽 측면).
그러나, 제어 게이트 전극(8)의 마주보는 측면(예를들면, 제1도의 중앙에 묘사된 제어 게이트 전극(8)의 오른쪽 측면)에서는 제2 게이트 절연막(7)만이 에치된다.
제2의의 형태의 비휘발성 반도체 메모리는 제2도의 개략적 단면도에서 도시된 바와같이 하부에 제어 전극과 상부에 플로팅 게이트를 포함한다. 제2도에서, 제1도에 도시된 요소에 해당하는 요소는 같은 부호로 나타내어졌다.
제2도에 도시된 바와같이, 소스 영역(2)과 드레인 영역(3)은 반도체기판(1)의 주표면 상에 형성되고, 채널 영역(4)은 소스 영역(2)과 드레인영역(3) 사이에서 한정된다. 채널 영역(4)은 두개의 하부 영역, 즉, 제1 채널 영역(4a)과 제2 채널 영역(4b)으로 나누어진다. 제1 채널 영역(4a)상에 제1 게이트 절연막(5)이 형성되고, 그위에 제어 전극(8)이 형성된다. 한편, 제어 전극(8)의 상위 표면과 양쪽 측면 및 제2 채널 영역(4b) 상에 제2 게이트 절연막(7)이 형성되고, 그 위에 플로팅 게이트 전극(6)이 형성된다.
또한, 제1 층간 절연막(9)은 상기 언급된 바와같이 형성된 구조물을 덮기 위해 형성되고, 접촉홀(11)은 제1 층간 절연막(9)을 통해 형성되어 드레인 영역에 이르게 된다. 디짓 라인 배선 컨덕터(10)는 제1 층간 절연막(9) 위에 형성되어 접촉홀(11)을 통해 드레인 영역(3)과 접촉하게 된다. 또한, 커버막(12)은 이렇게 형성된 구조물을 덮기 위해 형성된다.
상기 언급된 제2 형태의 비휘발성 반도체 메모리를 제조하는 공정에서, 제어 게이트 전극(8)이 패턴화된 후에 플로팅 게이트 전극(6)이 패턴화된다. 그후, 소스 영역(2)과 드레인 영역(3)은 플로팅 게이트 전극(6) 및 제어 게이트 전극(8)과 자기정렬적으로 형성된다.
그러나, 제1 및 제2 형태의 비휘발성 반도체 메모리는 다음과 같은 결점를 갖는다.
상기 언급된 제1 형태의 비휘발성 메모리의 경우에 있어서, 제어 게이트 전극(8)이 패턴화될때 제2 게이트 전극 절연막(7)과 플로팅 게이트 전극(6)은 제어 게이트 전극(8)의 한쪽 에지(edge)와 자기정렬적으로 순차적으로 에치된다. 그러나, 제어 게이트 전극(8)의 다른 에지에서, 반도체 기판(1)은 제2 게이트 절연막(7)이 에치된 후에 노출된다. 따라서, 제어 게이트 전극(8)의 한 에지에서 플로팅 게이트전극(6)을 에치하는 공정에 있어서, 제어 게이트 전극(8)의 다른 에지에서 반도체 기판(1)은 에치되거나 또는 패이게 된다. 반도체 기판(1)의 이러한 에칭 또는 패임(digging-down)은 채널 영역(2)과 소스 영역(2) 사이에서 오프셋을 발생시키고, 동시에, 누설 전류의 원인이 되는 결정 결함을 일으키는 반도체기판의 손상을 유발한다.
한편, 상기 언급된 제2 형태의 비휘발성 반도체 메모리의 경우에 있어서, 제어 게이트 전극(8)이 패턴화되고, 그 후 제2 게이트 절연막(7)이 형성되며, 그 다음 플로팅 게이트 전극(6)이 패턴화된다. 이때, 메모리 셀 트랜지스터의 채널 길이는 제어 게이트 전극(8)의 길이와 제어게이트 전극(8)을 덮지 않는 플로팅 게이트 전극(6)의 일부의 길이의 합에 의해 결정된다. 따라서, 플로팅 게이트 전극(6)이 제어 게이트 전극(8)과 일직선으로 되지 않은 경우 플로팅 게이트 전극(6)이 패턴화될 때, 채널길이는 변한다. 이것은 메모리 셀 트랜지스터의 특성이 일정한 레벨로 고정되게 유지될 수 없게 되고 그결과 제조의 생산성이 떨어지는 결과로 나타난다.
[발명이 이루고자 하는 기술적 과제]
상기 언급된 결점을 극복하기 위해, Japanese Application Laid-openPublication No. SP-A-2-003986(US Patent 4,861,730 에 해당)는 비휘발성 반도체 메모리 셀을 제조하기 위한 한 방법을 제시했다.
이 제시된 방법은 제1 형태의 비휘발성 반도체 메모리의 제조 공정과 비슷하지만, 각 하나의 플로팅 게이트 전극은 두개의 메모리 셀 트랜지스터의 유닛으로 패턴화되고, 그 후, 제2 게이트 절연막층과 제어 게이트 전극층은 언급된 순서되로 성장한다. 그다음, 각 두개의 메로리 셀 트랜지스터의 각 하나에 대해서 하나의 분리된 제어 게이트 전극을 형성하기 위해 오로지 제어 게이트 전극층만이 패턴화된다. 또한, 두개의 메모리 셀 트랜지스터에 대해 공통인 하나의 플로팅 게이트 전극을 두개의 메모리 셀 트랜지스터중 하나에 해당하는 각각의 플로팅 게이트, 전극으로 나누기 위해 마스크가 형성되고 에칭이 수행된다.
이러한 공정으로, 제어 게이트 전극의 한 에지에서 제어 게이트 전극과 플로팅 게이트 전극이 서로 자기정렬적으로 형성되고, 제어 게이트 전극의 다른쪽에서, 반도체 기판의 패임이 방지된다.
그러나, 방금 제시된 방법에서는 다음과 같은 결점에 부닥치게 된다 : 즉 제어 게이트 전극을 패턴화하는 시점에 마스킹용으로 포토레지스트가 사용될 때, 만약, 다음 단계에서, 단지 플로팅 게이트 전극을 나누기 위해서 마스킹이 수행되면, 두 포토레지스트막이 결과적으로 쌓여진 방식(stacked manner)으로 형성된다. 이러한 경우, 포토레지스트의 불균일한 코팅이나 포토레지스트의 용해와 같은 여러 문제점이 발생할 가능성이 있게 된다.
한편, 만약 실리콘 산화막이 제어 게이트 전극을 패턴화하는 시점에 마스킹용으로 사용되면, 다음 단계로 플로팅 게이트 전극이 에치될 때 플로딩 게이트 전극상에 위치된 제어 게이트 전극상에 침착된 실리콘 산화막도 또한 에치되며, 그결과 마스크로 제공된 실리콘 산화막은 에칭 마스크의 기능을 완전히 발휘하지 못할 수도 있다. 즉, 에칭질이 떨어진다. 만약 이 문제가 실제 발생되면, 제품을 제조하는 것은 더이상 불가능하다.
[발명의 요약]
따라서, 종래의 비휘발성 반도체 메모리의 상기 결점을 극복하는 비휘발성 반도체 메모리와 그 제조 방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 다른 목적은 메모리 셀 트랜지스터의 특성을 일정한 레벨로 고정되게 유지할 수 있는 구조를 갖는 비휘발성 반도체 메모리와 그 제조 방법을 제공하는 것이 본 발명의 다른 목적이다.
본 발명의 상기 및 다른 목적은 본 발명에 따른 각각이 플로팅 게이트 전극과 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스트로 구성된 비휘발성 반도체 메모리로 실현되는데, 상기 메모리 셀 트랜지스터의 각각은 제1 및 제2 소스/드레인 영역 사이에 채널 영역을 형성하기 위해서 반도체 기판의 주표면에 서로 분리되어 형성된 제1 및 제2 소스/드레인 영역을 포함하고, 상기 채널 영역은 제1 소스/드레인 영역에 인접한 제1 채널 영역과 제2 소스/드레인 영역에 인접한 제2 채널 영역으로 나누어지고, 제1 채널 영역의 표면상에 제1 게이트 절연막이 형성되고, 상기 제1 게이트 절연막 위에 제1 게이트 전극이 형성되고, 제1 및 제2 소스/드레인 영역 각각의 표면상에 절연층이 형성되고, 제1 게이트 전극의 상위 표면과 양측면 및 제2 채널 영역의 표면상에 제2 게이트 절연막이 형성되고, 제2의의 게이트 전극은 제2 게이트 절연막 위에 형성되고 제1 소스/드레인 영역의 표면상에 형성된 절연층 및 제2 소스/드레인영역의 표면상에 형성된 절연층상에서 각각 한정되는 양측면을 가지며, 제1 및 제2 게이트 전극중 하나는 플로팅 게이트 전극을 구성하고, 나머지 하나는 제어 게이트 전극을 구성한다.
본 발명의 두번째 양상(aspect)에 따라, 각각이 플로팅 게이트 전극 및 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리가 제공되고, 메모리 셀 트랜지스터의 각각은 반도체 기판의 주표면에 제1 및 제2 소스/드레인 영역 사이에 채널 영역을 형성하기 위해 서로 분리되어 형성된 제1 및 제2 소스/드레인 영역을 포함하고, 상기 채널 영역은 제1 소스/드레인 영역에 인접한 제1 채널 영역과 제2 소스/드레인 영역에 인접한 제2 채널 영역으로 나누어지고, 제1 게이트 절연막은 제1 채널 영역의 표면상에 형성되고, 제1 게이트 절연막 위에 제1 게이트 전극이 형성되고, 제1 게이트 전극상에 제2 게이트 절연막이 형성되고, 절연층은 제1 및 제2 소스/드레인 영역 각각의 표면상에 형성되고, 적어도 제2 채널 영역의 표면과 상기 제2 채널 영역에 인접한 제1 게이트 전극의 한쌍의 측면중 한 표면을 덮기 위해 제3 게이트 절연막이 형성되고, 제2 게이트 전극은 제2 및 제3 게이트 절연막 위에 형성되고 제1 소스/드레인 영역의 표면상에 형성된 절연층 및 제2 소스/드레인 영역의 표면상에 형성된 절연층상에서 각각 한정되는 양측면을 가지며, 제1 및 제2 게이트 전극중 하나는 플로팅 게이트 전극을 구성하고, 나머지 하나는 제어 게이트 전극을 구성한다.
본 발명의 세번째 양상에 따라, 각각이 플로팅 게이트 전극 및 제어게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리 제조 방법이 제공되고, 상기 방법은 반도체 기판의 주표면상에 형성된 제1 게이트 절연막 위에 제1 게이트 전극을 형성하는 단계와; 채널 영역이 제1 게이트 전극 아래의 반도체 기판의 주표면에 형성되도록, 상기 제1 게이트 전극의 반대면에서 반도체 기판의 주 표면에 제1 및 제2 소스/드레인 영역을 제1 게이트 전극과 자기정렬로, 형성하는 단계와; 제1 및 제2 소스/드레인 영역의 표면을 덮기 위해 절연층을 형성하는 단계와; 채널 길이 방향으로 제1 소스/드레인 영역에 인접한 제1 게이트 전극의 일부를 제거하는 단계와; 남아있는 제1 게이트 전극의 상기 표면과 한쌍의 측면의 표면 및 제1 게이트 전극의 일부가 제거된 반도체 기판의 주표면 상에 제2의의 게이트 절연막을 형성하는 단계; 및 제1 및 제2 게이트 전극중 하나는 플로팅 게이트 전극을 형성하고, 나머지 하나는 제어게이트전극을 형성하도록, 제2 게이트 절연막을 덮으면서 제1 소스/드레인 영역의 표면상에 형성된 절연층과 제2 소스/드레인 영역의 표면상에 형성된 절연층 각각의 위에서 한정되는 마주보는 측면을 갖는 제2 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 네번재 양상에 따라, 각각이 플로팅 게이트 전극과 제어게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리 제조 방법이 제공되는데, 상기 방법은 반도체 기판의 주표면 상에 제1 게이트 절연막과, 제1 게이트 전극과, 제2 게이트 절연막, 및 제2 게이트 전극 부분의 제1 부분으로 구성되는 언급된 순서대로 쌓이는 적층(staclced layer) 구조를 형성하는 단계와; 채널 영역이 적층 구조 밑에 형성되도록 적층 구조와 일직선으로, 적층 구조의 양측면에 제1 및 제2 소스/드레인 영역을 형성하는 단계와; 제1 및 제2 소스/드레인 영역을 덮는 절연층을 형성하는 단계와; 채널 길이 방향으로 소스/드레인 영역 각각의 제1 측면에 인접한 적층 구조의 일부를 제거하는 단계와; 적어도 남아있는 적층 구조의 한 측면의 표면 및 상기 적층 구조의 일부가 제거된 반도체 기판의 주표면 상에 제3 게이트 절연막을 형성하는 단계와; 반도체 기판의 주표면 상에 형성된 제3 게이트 절연막상에 제2 게이트 전극의 제2 부분을 형성하는 단계와; 제1 및 제2 게이트 전극중 하나는 플로팅 게이트 전극을 형성하고 나머지 하나는 제어 게이트 전극을 형성하도록, 제2 게이트 전극의 제2 부분과 남아있는 적층 구조의 제2 게이트 전극의 제1 부분을 덮으며 제1 소스/드레인 영역의 표면상에 형성된 절연층과 제2의 소스/드레인 영역의 표면상에 형성된 절연층 각각의 위에서 각각 한정되는 마주보는 측면을 갖는 제2 게이트 전극의 제3 부분을 형성하는 단계를 포함한다.
상술된 실시예에서, 절연막은 적층 구조의 제1 측면의 표면을 부분적으로 덮기 위해 형성되었지만 적층 구조의 상기 표면은 노출된 상태로 남게 되고, 상기 제3 게이트 절연막은 남아있는 적층 구조의 상기 표면과, 적층 구조의 제1 측면의 표면중 남아있는 부분과 제1 측면의 표면과 마주보는 적층 구조의 제2 측면의 표면, 및 제1 게이트 전극의 일부가 제거된 반도체 기판의 주표면을 덮기 위해 형성되고, 그 다음, 나머지 적층 구조의 상위 표면을 덮기 위해 형성된 제3 절연막은 나머지 적층 구조에서 제2 게이트 전극의 제1 부분의 표면이 노출되도록 선택적으로 제거된다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 도면의 참조와 함께 하기의 발명의 양호한 실시예의 상세한 설명으로부터 명백해질 것이다.
[양호한 실시예의 상세한 설명]
본 발명에 따른 비휘발성 반도체 메모리의 제1 실시예를 개략적인 단면도로 도시하는 제3도를 참조하자.
제1 실시예는 하부에 제어 게이트과 상부에 플로팅 게이트를 포함하는데, 종래의 제2 형태의 비휘발성 반도체 메모리와 같은 형태이다.
도시된 제1 실시예는 반도체 기판(14)을 포함하고, 그위에 다수의 메모리 셀 트랜지스터(24)가 형성된다. 도면의 단순화를 위해, 세 개의 메모리 셀 트랜지스터(24)만이 제3도에 도시되었다. 각 메모리 셀 트랜지스터(24)는 기판(14)의 주표면에 서로 분리되어 형성된 소스 영역(15)과 드레인 영역(16)을 구비하고, 채널 영역(17)이 상기 소스 영역(15)과 드레인 영역(16) 사이에 형성된다. 상기 채널 영역(17)은 두 부분, 즉, 드레인 영역(16)에 인접한 제1 채널 영역(17a)과 소스 영역(15)에 인접한 제2 채널 영역(17b)로 나누어진다. 제1 채널 영역(17a)상에 제1 게이트 절연막(18)과 제어 게이트 전극(19)이 언급된 순서로 형성된다.
제1 층간 절연막(20)이 소스 영역(15)과 접촉홀(23)을 제외한 드레인영역(16)상에 형성된다. 또한, 제2 게이트 절연막(21)이 제어 게이트전극(19)의 상위 표면과, 제1 층간 절연막(20)과 접촉하고 있는 면 이외의 제어 게이트 전극의 한쌍이 마주보는 측면의 표면, 및 제2 채널영역(17b)의 표면상에 형성된다. 플로팅 게이트 전극(22)은 제2 게이트 절연막(21)을 덮으면서 소스 영역(15)상에 형성된 제1 층간 절연막(20)과 드레인 영역(16)상에 형성된 제1 층간 절연막(20) 각각의 위에서 한정되는 마주보는 측면을 갖기 위해서 형성된다. 이렇게 메모리 셀 트랜지스터가 완성된다.
또한, 제2 층간 절연막(25)은 플로팅 게이트 전극(22) 및 제1 층간 절연막(20) 위로 입혀지고, 디짓 라인 컨덕터(26)는 제2 층간절연막(25) 위로 형성되어 상지 디짓 라인 컨덕터(26)가 접촉홀(23)을 통해 드레인 영역(16)과 접촉하게 된다. 이 디짓 라인은 하나의 열 또는 하나의 행에 포함되는 메모리 셀 트랜지스터의 드레인 영역을 서로 연결한다. 상기 디짓 라인(26)은 절연성 커버막(27)으로 덮히게 된다. 이렇게 NOR 어레이가 제5도에 도시된 바와같이 구성된다.
제5도에 도시된 바와같이, 각 하나의 메모리 셀 트랜지스터는 다수의 워드라인(28)과 다수의 비트 라인(29) 사이의 교차점의 각각에 위치한다.
각 하나의 메모리 셀 트랜지스터는 해당 워드 라인(28)에 연결된 게이트(30; 제어 게이트 전극(19))와, 해당 비트 라인(29; 디짓 라인(26))에 연결된 드레인(31 ; 드레인 영역(16)) 및 접지된 소스(32; 소스 영역(15))을 구비한다. 따라서, 한 비트 라인(29)에서 비트 라인(29)에 해당하는 열에 포함된 다수의 메모리셀 트랜리스터(24)는 서로에 대해 병렬로 연결된다.
이제 제3도에 도시된 제1 실시예의 비휘발성 반도체 메모리 제조 공정이 제4a도 내지 제4i도의 참조와 함께 상술될 것이다.
제4a도에 도시된 바와같이, 11015cm-3의 불순물 농도를 갖는 P-형 실리콘 기판(14)과 같은 웨이퍼(W)상에 20nm 두께의 실리콘 산화막(33)(제1 게이트절연막(15)이 될 것이다)과 300nm 두께의 인 확산된 폴리실리콘막(34)(제어 게이트 전극(19)이 될 것이다)이 언급된 순서로 침착된다.
그다음 제4b도에 도시된 바와같이, 폴리실리콘막(34)은 제어 게이트전극(19)을 형성하기 위해 공지된 방식에 따라 패턴화되고, 소스 영역(15) 및 드레인 영역(16)은 역시 공지된 방식으로 제어 게이트 전극과 자기 정렬적으로 형성된다. 그후, 제어 게이트 전극(19)으로 덮혀있지 않은 실리콘 산화막(33)은 제4b도에 도시된 바과같이 제거될 수도 있지만, 만약 다음 단계에서 형성될 제1 층간 절연막(20)이 실리콘 산화막(33)과 같은 물질로 형성되면 유지되어도 되고 그렇지 않아도 된다.
또한 제4c도에 도시된 바와같이 공지된 방식에 따라 제1 층간 절연막(20)이 소스 영역(15)과 드레인 영역(16)상에 침착되어 제어 게이트전극(19)간의 공간은 침착된 제1 층간 절연막(20)으로 채워지지만 제어 게이트 전극(19)의 상기 표면은 노출된 상태로 있게 된다. 이 목적을 위해, 층간 절연물이 기판 전체를 덮도록, 즉, 제어 게이트 전극(19)간의 공간뿐만 아니라 제어 게이트 전극도 덮도록 우선 침착되고, 그후 침착된 층간 절연물은 제어 게이트 전극(19)의 상위 표면이 노출되고 제어 게이트 전극(19)간의 공간이 남아있는 침착된 절연물로 채워지도록 다시 제거된다. 대안으로, 층간 절연물이 제어 게이트 전극(19)의 상위 표면을 노출된 상태로 유지하면서 제어 게이트 전극(19)간의 공간만을 채우기 위해 선택적으로 침착될 수도 있다.
그다음, 제4d도에 도시된 바와같이, 채널 길이 방향으로 소스 영역(15)에 인접한, 제어 게이트 전극(19)과 제1 게이트 절연막(18)으로 이루어진 각 쌓여진 구조의 일부는 공지된 방식에 따라 선택적으로 에치되고 제거된다. 이렇게 제거된 영역은 제2 채널 영역(17b)에 해당한다.
그다음 제4e도에 도시된 바와같이 제2 게이트 절연막(21)이 될 10nm 두께의 실리콘 산화막(35)은 폴리실리콘막(34)의 노출된 표면과 기판(14), 즉, 제어 게이트 전극(19)의 상기 표면과, 제1 층간 절연막(20)에 인접하지만 제1 층간 절연막(20)으로 덮혀있지 않은 제어 게이트전극(19)의 측면의 표면중 일부와, 제어 게이트 전극(19)의 마주보는 측면의 표면, 및 제2 채널 영역(17b)의 상위 표면상으로 성장한다.
그후, 200nm 두께의 폴리실리콘막(36)이 웨이퍼(W) 전체상으로 성장하고, 인(phosphorus)은 성장된 폴리실리콘막(36)으로 40keV 의 가속 에너지 하에서 510 14cm-2의 조사량으로 이온 주입된다. 또한 제4f도에 도시된 바와같이, 상기 폴리실리콘막(36)은 각각 소스 영역(15)과 드레인 영역(16)상에 위치된 두개의 제1 층간 절연막 일부(20)상에서 한정되는 마주보는 측면을 갖는 플로팅 게이트 전극(22)을 형성하지 위해서 공지된 방식으로 패턴화된다. 상기 언급된 공정으로 메모리셀 트랜지스터(24)가 형성된다.
그다음, 제4g도에 도시된 바와같이, 500nm 두께의 BPSG(borophosphosilicate glass) 막으로 이루어진 제2 층간 절연막(25)이 상기 메모리 셀 트랜지스터(24)를 덮기 위해 형성된다.
또한 제4h도에 도시된 바와같이 드레인 영역(16)상에 위치한 제1 및 제2 층간 절연막(20,25)을 관통해서 드레인 영역(16)의 표면의 일부를 노출시키도록 공지된 방식으로 접촉홀(23)이 형성된다. 그후, 1000nm 두께의 알루미늄막(37)이 스퍼터링에 의해 침착되고 디짓 라인 컨덕터(26)를 형성하도록 패턴화된다.
최종적으로, 제4i도에 도시된 바와같이 커버막(27)이 메모리 셀 트랜지스터(24)와 디짓 라인 컨덕터(26)를 덮기 위해 침착된다. 이렇게 해서 비휘발성 반도체 메모리의 제1 실시예가 완료된다.
메모리 셀 트랜지스터의 채널 길이가 제어 게이트 전극과 플로팅 게이트 전극간의 정렬 정도만큼 변하거나 동요되는 결점을 갖는 상기 언급된 종래의 제2 형태의 비휘발성 반도체 메모리와는 다른, 본 발명에 따른 제조 방법의 상기 언급된 실시예는 제어 게이트 전극(19)이 패턴화 된 후에, 하지만 플로팅 게이트 전극이 형성되기 전에, 소스 영역(15)과 드레인 영역(16)은 제어 게이트 전극과 자기 정렬적으로 형성된다. 따라서, 메모리 셀 트랜지스터(24)의 채널 길이는 오직 제어 게이트 전극(19)의 크기만으로 명확하고 직접적으로 결정된다. 따라서, 제조 공정으로 인한 메모리 셀 트랜지스터의 특성의 변화는 감소될 수 있고, 그결과 제품의 생산성은 일정한 수준으로 고정되게 유지될 수 있다.
또한 상기 언급된 종래의 제1 형태의 비휘발성 반도체 메모리에서는 상부의 게이트 전극(제어 게이트 전극)이 패턴화될 때 하부의 게이트 전극(플로팅 게이트 전극)은 상부의 게이트 전극의 한 에지 측면에서 상부의 게이트 전극과 자기정력적으로 에치되지만, 상부 게이트 전극의 다른 에지 측면에서 반도체 기판은 노출된다. 즉, 상부 게이트 전극의 양쪽 측면에서의 에칭 패턴은 비대칭적이다. 한편, 상지 언급된 본 발명에 따른 제조 공정의 실시예는 제4f도에 도시된 바와같이, 상부 게이트 전극(플로팅 게이트 전극(22))이 패턴화될 때, 하부 게이트 전극(제어 게이트전극(19))을 상부 게이트 전극의 양쪽 측면에서 상부 게이트 전극과 자기 정렬전으로 에치할 필요는 전혀없지만, 만약 제1 층간 절연막(20)의 표면이 노출될 때까지 에치할 필요는 있다.
즉, 에칭 패턴이 대칭적이라고 말하여질 수도 있다. 따라서, 반도체기판은 절대로 패이지 않는다. 따라서 채널 영역과 소스 영역간에 오프셋이 발생하지 않고, 동시에, 누설 전류의 원인이 되는 결정 결함으로 나타나게 되는 기판의 손상을 피할 수 있다.
이제, 본 발명에 따른 비휘발성 반도체 메모리의 제2 실시예가 제6도의 참조로 상술되는데, 제3도에 도시된 요소와 비슷한 요소는 동일부호로 주어진다.
제2 실시예의 메모리 셀 트랜지스터는 상부의 플로팅 게이트 전극과 하부의 제어 게이트 전극을 갖는데, 본 발명에 따른 비휘발성 반도체메모리의 제1 실시예와 유사하나, 그러나, 제2 실시예는 (1) 제어게이트 전극의 단일층대신, 플로팅게이트 전극과, 제2 게이트 절연막 및 제어 게이트 전극으로 된 세개의 적층이 소스 영역과 드레인 영역을 형성하기 위한 자기 정렬적 마스크로 사용되고 (2) 메모리 셀 어레이의 구조가 NOR 형이 아니라 NAND 형으로 되는 점에서 제1 실시예와 다르다.
도시된 제2 실시예는 반도체 기판(14)을 포함하고, 그위에 다수의 메모리 셀 트랜지스터(41)가 형성된다. 도면의 단순화 때문에 단기 세개와 메모리 셀 트랜지스터(41)가 제6도에 도시되었다. 각 메모리 셀 트랜지스터(41)는 기판(14)의 주표면에 서로 분리되어 형성된 한쌍의 소스/드레인 영역(39)을 구비해서, 한쌍의 소스/드레인 영역(39) 사이에 채널 영역(17)이 형성된다. 상기 채널 영역(17)은 두 부분, 즉, 상기 한쌍의 소스/드레인 영역(39)중 하나에 인접한 제1 채널 영역(17a)과 한쌍의 소스/드레인 영역(39)중 나머지 하나에 인접한 제2 채널 영역(17b)으로 나누어진다. 제1 채널 영역(17a) 위로 제1 게이트 절연막(18)과, 제어 게이트 전극(19) 및 제2의 게이트절연막(21)이 언급된 순서대로 형성된다. 제1 층간 절연막(20)은 한쌍의 소스/드레인 영역(39)의 각각의 위로 형성된다. 또한, 제3 게이트절연막(40)은 제1 층간 절연막(20)과 접촉하지 않은 제어 게이트 전극(19)의 측면 표면과 제2 채널영역(17b)의 표면을 덮기 위해 제어 게이트 전극(19)과 관련된 해당 측면의 표면에서 위쪽으로 더 연장될 정도로 형성된다. 플로팅 게이트 전극(22)은 제2 및 제3 게이트 절연막(21,40)을 덮으면서 두 인접한 제1 층간 절연막 일부(20)상에서 각각 한정되는 양쪽 측면을 갖도록 형성된다.
또한, 제2 충간 절연막(25)이 플로팅 게이트 전극(22)과 제1 층간 절연막(20)을 덮기 위해 입혀지고, 절연성 커버막(27)이 제2 층간 절연막(25)을 보호하기 위해 형성된다. 한편 이 메모리 셀 트랜지스터(41)는 접촉 홀이 없다. 또한 각 소스/드레인 영역(39)은 한쌍의 인접한 메모리 셀 트랜지스터중 하나에 대해 소스 영역으로 나머지 하나에 대해서는 드레인 영역으로 기능을 한다. 이렇게 제8도에 도시된 바와같이 NAND 형의 메모리 셀 어레이는 고집적도로 구성된다.
제8도에 도시된 바와같이, 각 한 열에 포함된 다수의 메모리 셀 트랜지스터는 디짓 라인과 접지 사이에 직렬로 연결되고, 각 한 열에 포함된 메모리 셀 트랜지스터의 게이트는 각각 상이한 워드 라인(A, B, ...)에 연결된다.
이제 제7a도 내지 제7i도 의 참조로 제6도에 도시된 비휘발성 반도체 메모리의 제2 실시예 제조 공정이 상술될 것이다.
제7a도에 도시된 바와같이, 81016cm-3의 불순물 농도를 갖는 P-형 실리콘 기판(14)과 같은 웨이퍼(W)상에 25nm 두께의 실리콘 산화막(33)(제1 게이트 절연막(18)이 될 것이다)과, 300nm 두께의 인확산된 폴리실리콘막(34)(제어 게이트 전극(19)이 될 것이다)과, 10nm 두께의 실리콘산화막과, 12nm 의 실리콘 질화막, 및 8nm 의 실리콘 산화막이 언급된 순서로 쌓여 구성되고 도면의 단순화 때문에 제7a도에 단일층으로 묘사된 3층 절연막(42)(제2 게이트 절연막(21)이 될 것이다) 및 400nm 두께의 인확산된 폴리실리콘막(36A)(최종적으로 플로팅게이트 전극(22)의 일부가 될 것이다)이 언급된 순서대로 침착된다.
다음 제7b도에 도시된 바와같이 폴리실리콘막(36A)과, 3층 절연막(42), 및 폴리실리콘막(34)으로 구성되는 다중층막이 플로팅 게이트의 제1 부분(22a)과, 제2 게이트 절연막(21), 및 제어 게이트 전극(19)으로 구성된 적층 구조를 형성하기 위해 공지된 방식에 따라 패턴화된다.
또한 소스/드레인 영역(39)은 패턴화된 적층(22a,21,19)과 자기정렬적으로 형성된다. 그후 패턴화된 적층(22a,21 및 19)으로 덮혀져 있지 않은 실리콘 산화막(33)은 제7b도에 도시된 바와같이 제거될 수도 있지만 만약 다음 단계에 형성될 제1 층간 절연막(20)이 실리콘 산화막(33)과 같은 물질로 형성되면 유지되어도 되고 그렇지 않아도 된다.
또한 제7c도에 도시된 바와같이 공지된 방식에 따라 패턴화된 적층(22a,21 및 19) 사이에 위치한 소스/드레인 영역(39)상으로 제1 층간 절연막(20)이 침착되지만, 제4c도의 참조로 설명된 단계와 유사하게 패턴화된 적층(22a,21및 19)의 맨 위쪽 표면은 노출되거나 노출된 상태로 유지된다.
다음 제7d도에 도시된 바와같이 채널 길이 방향으로 각 소스/드레인 영역(39)의 한쪽에 인접한 각 패턴화된 적층(22a,21 및 19) 및 제1 게이트 절연막(18)의 일부가 공지된 방식에 따라 에치되고 제거된다. 남아 있는 적층(22a,21 및 19)의 아래쪽 영역은 제1 채널 영역(17a)에 해당하고 제거된 영역은 제2 채널 영역(17b)에 해당한다.
그리고 제7e도에 도시된 바와같이 제3의 게이트 절연막(40)이 될 8nm 두께의 실리콘 산화막(43)은 남아있는 적층(22a,21 및 19)의 상위 표면과, 제1 층간 절연막(20)과 접촉하지는 않지만 인접한 남아있는 적층(22a,21 및 13)의 측면 표면이 노출된 일부와, 남아있는 적층(22a,21 및 19)의 반대측면의 표면, 및 제2 채널 영역(17b)의 상위 표면상으로 성장된다. 또한, 플로팅 게이트 전극의 제2 부분(22b)이 될 폴리실리콘막(36B)은 제2 채널 영역(17b)상에 침착된 실리콘 산화막(43) 위로 공지된 방식에 따라 성장된다.
그후, 제7f도에 도시된 바와같이, 실리콘 산화막(43)은 플로팅 게이트 전극의 제1 부분(22a)의 상위 표면으로부터 제거된다. 또한, 제7g도에 도시된 바와같이 150nm 두께의 인 확산된 폴리실리콘막(36C)은 웨이퍼(W)의 전체상으로 성장되고, 채널 영역(17)의 양쪽에 위치한 한쌍의 소스/드레인 영역(39)상에 존재하는 제1 층간 절연막(20) 위에서 각각 한정되는 양쪽 측면을 갖는 패턴화된 폴리실리콘막(36C)을 형성하기 위해 폴리실리콘막(36C)은 패턴화된다. 이 공정으로 폴리실리콘막(36C), 남아있는 적층(22a, 21 및 19)의 최상위 층인 폴리실리콘막(36A)(플로팅 게이트 전극의 제1 부분(22a)), 및 제2 채널 영역(17b)상에 침착된 폴리실리콘막(36B)(플로팅 게이트 전극의 제2 부분(22b))은 플로팅 게이트 전극을 형성하기 위해 서로 일체로 된다. 상기 언급한 공정으로 메모리 셀 트랜지스터(41)가 형성된다.
그다음 제7h도에 도시된 바와같이, 800nm 두께의BPSG(borophosphosilicate glass)막으로 구성된 제2 층간 절연막(25)이 메모리 셀 트랜지스터(41)를 덮기 위해 형성된다.
또한, 제7i도에 도시된 바와같이, 1000nm 두게의 PSG(phosphosilicate glass)막으로 형성된 커버막(27)이 제2 층간 절연막(25)을 덮기 위해 침착된다. 이렇게 해서 비휘발성 반도체 메모리의 제2 실시예가 완료된다.
상기 언급된 본 발명에 따른 제조 방법의 제2 실시예는 본 발명에 다른 제조 방법의 제1 실시예에서 얻어진 것과 똑같은 이점을 얻을 수 있다.
즉, 소스/드레인 영역이 플로팅 게이트 전극의 제1 부분(22a)과, 제2 게이트 절연막(21), 및 제어 게이트 전극(19)으로 구성된 적층과 자기정렬적으로 형성되기 때문에, 메모리 셀 트랜지스터(41)의 채널 길이는 게이트 전극의 정렬 정도에 독립적으로 명확하고 직접적으로 결정된다. 따라서, 제조 공정으로 인한 메모리 셀 트랜지스터의 특성의 변화는 감소될 수 있고 그결과 제품의 생산성은 일정한 수준에서 고정되게 유지될 수 있다.
또한 제7g도에 도시된 바와같이, 상부의 게이트 전극(22)이 패턴화 될 때 상부 플로팅 게이트 전극의 반대 에지에서 상부 플로팅 게이트 전극과 자기정렬적으로 하부 제어게이트 전극(19)을 에치할 필요는 전혀없지만, 에칭이 제1 층간 절연막(20)에 도달할 때까지 만약 상부 플로팅 게이트 전극이 에치되면 그것으로 충분하다. 따라서, 반도체 기판은 절대 패이지 않는다. 따라서, 채널 영역과 소스 영역 사이에 어떠한 오프셋도 발생하지 않고, 동시에 누설 전류의 원인이 되는 결정 결함으로 나타나게 되는 반도체 기판의 손상을 막을 수 있다.
이제 본 발명에 따른 비휘발성 반도체 메모리의 제3의 실시예가 도 8 의 참조와 함께 설명될 것이다.
제3 실시예는 하부 플로팅 게이트와 상부 제어 게이트를 포함하는데 종래의 비휘발성 반도체 메모리의 제1 형태와 동일한 형태이다.
제9도에서, 제3도 및 제6도에 도시된 것과 유사한 성분은 동일한 부호를 갖는다. 제3 실시예는 (1) 제조 공정에서, 제어 게이트 전극과 제2 게이트 절연막 및 플로팅 게이트 전극으로 구성된 세개의 적층은 소스/드레인 영역을 형성하기 위한 자기정렬 마스크로 사용되고 (2) 메모리 셀어레이의 구조는 가상 접지형(virtual ground type)으로 되는 점을 특징으로 한다.
제6도와 제9도의 비교로부터 제3 실시예의 메모리 셀 트랜지스터(44)는 두가지 점, 즉, 플로팅 게이트 전극(22)과 제어게이트 전극이 상부-하부의 위치 관계에서 역전되는 점과, 상부의 게이트 전극(19)이 소스/드레인 영역(39)상에 형성된 제1 층간 절연막(20)의 표면 전부를 덮는다는 점을 제외하고는 제2 실시예의 메모리 셀 트랜지스터(41)의 구조와 유사한 구조를 갖는다. 상기 메모리 셀 트랜지스터(44)는 제2 실시예와 유사하게 접촉 홀을 필요치 않고 메모리 셀 트랜지스터(44)의 접지쪽은 작동 상황에 따라 소스 영역과 드레인 영역 사이에서 변한다.
즉 가상 접지형 메모히 셀 어레이는 제10도에 도시된 바와같이 구성된다.
제3 실시예의 제조 공정이 제2 실시예의 제조 공정과 유사하기 때문에 제조 공정에 대한 설명은 생략될 것이다. 게다가 제3 실시예는 제1 및 제2 실시예에서 얻어진 이점과 유사한 이점을 얻을 수 있다.
본 발명의 특정 실시예가 상기에 도시되고 상술되었지만 본 발명은 상술된 구조의 세세한 것에 제한되지 않는다. 예를들면 상기 언급된 실시예에서 형성된 막의 각각의 종류와, 막의 두께, 및 불순물 농도 등은 상기 언급된 특징 종류, 막의 두께 및 불순물 농도에 제한되지 않고 필요에 따라 변화되거나 수정될 수 있다. 또한 본 발명은 다음과 같은 수정예를 취할 수 있다 : (1) 상기 언급된 실시예의 각각에서 메모리 셀 트랜지스터의 구조는 NOR 형 메모리 셀 어레이로 적용된다.
(2) 상기 언급된 실시예의 각각에서 메모리 셀 트랜지스터의 구조는 NAND 형 메모리 셀 어레이로 적용된다.
(3) 상기 언급된 실시예의 각각에서 메모리 셀 트랜지스터의 구조는 가상 접지형 메모리 셀 어레이로 적용된다.
따라서 상기 언급된 실시예에서 채택된 접촉물과 배선 컨덕터의 구성 및 상기 구성을 제조하기 위한 공정은 세개의 메모리 셀 어레이 구조 중 어느것이 채택되느냐에 따라 수정된다.
상기로부터 알 수 있는 것처럼 메모리 셀 트랜지스터의 채널 길이가 제어 게이트 전극 및 플로팅 게이트 전극 사이의 정렬 정도에 의해 변화되거나 동요되는 결점을 갖는 종래의 비휘발성 반도체 메모리와는 달리 본 발명에 따른 비휘발성 반도체 메모리는 소스/드레인 영역이 하부 게이트 전극 또는 하부 게이트 전극을 포함하는 적층 구조와 자기정렬적으로 형성되기 때문에, 메모리 셀 트랜지스터의 채널 길이는 단지 하부 게이트 전극의 크기만으로 명확하고 직접적으로 결정된다. 그러므로 제조 공정으로 인한 메모리 셀 트랜지스터의 특성의 변화는 감소될 수 있고 그결과 제품의 생산성은 일정한 수준에서 고정되게 유지될 수 있다.
또한 상부 게이트 전극이 패턴화될 때 하부 게이트 전극을 에치할 필요는 전혀없지만 에칭이 제1 층간 절연막의 상위 표면에 도달할 때까지 만약 상부 게이트 전극이 에치되면 그것으로 충분하다. 따라서, 반도체 기판은 절대 패이지 않는다. 그러므로 채널 영역과 소스 영역간에 어떠한 오프셋도 발생하지 않고 동시에 누설 전류의 원인이 되는 결정 결함으로 나타나게 되는 반도체 기판의 손상을 막을 수 있다.
또한 본 발명에 따른 제조 방법에 의해 상기 언급된 이점을 갖는 비휘발성 반도체 메모리를 제조하는 것은 확실히 가능하다.
본 발명은 특정 실시예의 참조와 함께 지금까지 도시되고 상술되었다. 그러나 본 발명은 상술된 구조의 세세한 것에 제한되지 않고 첨부된 특허청구의 범위 영역내에서 변형과 수정이 만들어질 수도 있다.

Claims (12)

  1. 각각이 플로팅 게이트 전극과 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리에 있어서, 상기 메모리 셀 트랜지스터의 각각은 제1 및 제2 소스/드레인 영역 사이에 채널 영역을 형성하기 위해 반도체 기판의 주표면에서 서로 분리되어 형성된 제1 및 제2 소스/드레인 영역을 포함하고; 상기 채널 영역은 상기 제1의 소스/드레인 영역에 인접한 제1 채널 영역과 상기 제2 소스/드레인 영역에 인접한 제2의 채널 영역으로 나누어지고; 상기 제1 채널 영역의 표면상에 제1 게이트 절연막이 형성되고; 상기 제1 게이트 절연막 위에 제1 게이트 전극이 형성되고; 상기 제1 및 제2 소스/드레인 영역의 각각의 표면상에 절연층이 형성되고; 상기 제1 게이트 전극의 상위 표면 및 한쌍의 양측면의 표면과 상기 제2 채널 영역의 표면상에 제2의 게이트 절연막이 형성되며; 제2 게이트 전극은 상기 제2 게이트 절연막 위에 형성되고 상기 제1 소스/드레인 영역의 표면상에 형성된 상기 절연층 및 상기 제2 소스/드레인 영역의 표면상에 형성된 상기 절연층상에서 한정되는 양측면을 가지며, 상기 제1 및 제2 게이트 전극중 하나는 플로팅 게이트 전극을 구성하고 나머지 하나는 제어 게이트 전극을 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 절연막은 상기 제1 게이트 전극의 제1 측면의 표면을 부분적으로 덮고; 상기 제2 게이트 절연막은 상기 제1 게이트 전극의 제1 측면의 표면중 남아있는 부문을 덮고 상기 제1 측면의 표면에 반대되는 상기 제1 게이트 전극의 제2 측면의 표면을 완전히 덮는 것을 특징으로 하는 비휘발성 반도체 메모리.
  3. 제2항에 있어서, 상기 제2 게이트 전극 및 상기 절연막을 덮기 위해 형성된 층간 절연막과; 상기 층간 절연막 위에 형성되고, 상기 층간 절연물을 통해 형성되어 상기 제1 소스/드레인 영역에 이르는 접촉홀을 통해 상기 제1 소스/드레인 영역에 연결된 디짓 라인 컨덕터를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  4. 각각이 플로팅 게이트 전극과 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리에 있어서, 상기 메모리 셀 트랜지스터의 각각은 제1 및 제2 소스/드레인 영역 사이에 채널 영역을 형성하기 위해 반도제 기판의 주표면에서 서로 분리되어 형성된 제1 및 제2 소스/드레인 영역을 포함하고; 상기 채널 영역은 상기 제1 소스/드레인 영역에 인접한 제1 채널 영역과 상기 제2 소스/드레인 영역에 인접한 제2 채널 영역으로 나누어지고; 상기 제1 채널 영역의 표면상에 제1 게이트 절연막이 형성되고; 상기 제1 게이트 절연막 위에 제1 게이트 전극이 형성되고; 상기 제1 게이트 전극 위에 제2 게이트 절연막이 형성되고; 상기 제1 및 제2 소스/드레인 영역의 각각의 표면상에 절연층이 형성되고; 제3의 게이트 절연막은 적어도 상기 제2 채널 영역의 표면과 상기 제1 게이트 전극의 양측면의 표면중 상기 제2 채널 영역에 인접한 한 측면의 표면을 덮기 위해 형성되며; 제2 게이트 전극은 상기 제2 및 제3 게이트 절연막 위에 형성되고 상기 제1 소스/드레인 영역의 표면상에 형성된 상기 절연층 및 상기 제2 소스/드레인 영역의 표면상에 형성된 상기 절연층상에서 한정되는 양측면을 가지며, 상기 제1 및 제2 게이트 전극중 하나는 플로팅 게이트 전극을 구성하고 나머지 하나는 제어 게이트 전극을 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  5. 제4항에 있어서, 상기 제1 소스/드레인 영역의 표면상에 형성된 상기 절연층은 상기 제1 게이트 전극의 한쌍의 측면의 표면중 한 측면의 표면을 완전히 덮고; 상기 제3 게이트 절연막은 상기 제1 게이트 전극의 한쌍의 측면의 표면중 나머지 측면의 표면에서 위쪽으로 연장되는 것을 특징으로 하는 비휘발성 반도체 메모리.
  6. 제5항에 있어서, 상기 제2 게이트 전극과 상기 절연막을 덮기위해 형성된 층간 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  7. 각각이 플로팅 게이트 전극과 제어 게이트 전극을 갖는 분말 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리 제조 방법에 있어서, 반도체 기판의 주표면 상에 형성된 제1 게이트 절연막 위에 제1 게이트 전극을 형성하는 단계와; 상기 제1 게이트 전극의 양측면에서 상기 반도체 기판의 상기 주표면에 제1 및 제2 소스/드레인 영역을 형성하는 단계와; 채널 영역이 상기 반도체 기판의 상기 주표면에서 상기 제1 게이트 전극 밑에 형성되도록 상기 제1 게이트 전극과 자기 정렬적으로 상기 제1 및 제2 소스/드레인 영역의 표면을 덮는 절연층을 형성하는 단계와; 상기 제1 소스/드레인 영역에 인접한 상기 제1 게이트 전극의 일부를 채널 길이 방향으로 제거하는 단계와; 남아있는 제1 게이트 전극의 상기 표면과 한쌍의 측면의 표면 및 상기 제1 게이트 전극의 상기 일부가 제거된 상기 반도체 기판의 상기 주표면 상에 제2 게이트 절연막을 형성하는 단계; 및 상기 제2 게이트 절연막을 덮으면서 상기 제1 소스/드레인 영역의 표면상에 형성된 상지 절연층 및 상기 제2 소스/드레인 영역의 표면상에 형성된 상기 절연층상에서 각각 한정되는 양측면을 갖는 제2 게이트 전극을 형성하는 단계를 포함하고, 상기 제1 및 제2 게이트 전극중 하나는 플로팅 게이트 전극을 구성하고 나머지 하나는 제어 게이트 전극을 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  8. 제7항에 있어서, 상기 절연막은 상기 제1 게이트 전극의 제1 측면의 표면을 부분적으로 덮기 위해 형성되지만 상기 제1 게이트 전극의 상기 표면은 노출된 상태로 놓여있고, 상기 제2 게이트 절연막은 상기 제1 게이트 전극의 제1 측면의 표면중 남아있는 부분을 덮고 상기 제1 측면에 마주보는 상기 제1의 게이트 전극의 제2 측면의 표면을 완전히 덮기 위해 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  9. 제8항에 있어서, 상기 제2 게이트 전극과 상기 절연막을 덮는 층간 절연막을 형성하는 단계와; 층간 절연물을 통해 형성되어 상기 제1 소스/드레인 영역에 이르는 접촉홀을 통해 상기 제1 소스/드레인 영역에 연결될 상기 층간 절연막 위에 디짓 라인 컨덕터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  10. 각각이 플로팅 게이트 전극과 제어 게이트 전극을 갖는 분할 게이트형 메모리 셀 트랜지스터로 구성된 비휘발성 반도체 메모리 제조 방법에 있어서, 반도체 기판의 주표면 상에 제1 게이트 절연막과, 제1 게이트 전극과, 제2 게이트 절연막, 및 제2 게이트 전극부분중 제1 부분이 언급된 순서로 쌓여진 적층 구조를 형성하는 단계와; 채널 영역이 상기 적층 구조 밑에 형성되도록 상기 적층 구조와 자기 정렬적으로 상기 적층 구조의 양쪽 측면에 제1 및 제2 소스/드레인 영역을 형성하는 단계와; 상기 제1 및 제2 소스/드레인 영역의 표면을 덮는 절연층을 형성하는 단계와; 상기 소스/드레인 영역 각각의 제1 측면에 인접한 상기 적층 구조의 일부를 채널 길이 방향으로 제거하는 단계와; 적어도 남아있는 적층 구조의 측면이 표면과 상기 적층 구조의 상기 일부가 제거된 상기 반도체 기판의 주표면 상에 제3 게이트 절연막을 형성하는 단계와; 상기 반도체 기판의 상기 주표면상에 형성된 상기 제3 게이트 절연물상에 상기 제2 게이트 전극의 제2 부분을 형성하는 단계와; 상기 제2 게이트 전극의 상기 제2 부분과 상기 남아있는 적층 구조의 상기 제2 게이트 전극의 상기 제1 부분을 덮으면서 상기 제1 소스/드레인 영역의 표면상에 형성된 절연층과 상기 제2 소스/드레인 영역의 표면상에 형성된 절연층상에서 각각 한정되는 양쪽측면을 갖는 제2 게이트 전극의 제3 부분을 형성하는 단계를 포함하고, 상기 제1 및 제2 게이트 전극중 하나는 플로팅 게이트 전극을 구성하고 나머지 하나는 제어 게이트 전극을 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  11. 제10항에 있어서, 상기 절연막은 상기 적층 구조의 제1 측면의 표면을 부분적으로 덮기 위해서 형성되지만 상기 적층 구조의 상위 표면은 노출된 상태로 놓여 있고, 상기 제3 게이트 절연막은 남아있는 적층 구조의 상위 표면과, 상기 적층 구조의 상기 제1 측면의 표면중 남아있는 부분과 상기 제1 측면과 마주보는 상기 적층 구조의 제2 측면의 표면 전체, 및 상기 제1 게이트 전극의 상기 부분이 제거된 상기 반도체 기판의 상기 주표면를 덮기 위해서 형성되고, 그후, 남아있는 적층 구조의 상기 상위 표면을 덮기 위해 형성된 상기 제3 게이트 절연막은 남아있는 적층 구조에서 상기 제2 게이트 전극중 상기 제1 부분의 표면이 노출되도록 선택적으로 제거되는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
  12. 제11항에 있어서, 상기 제2 게이트 전극 및 상기 절연막을 덮는 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 제조 방법.
KR1019960036217A 1995-08-25 1996-08-26 비휘발성 반도체 메모리와 그 제조 방법 KR100202202B1 (ko)

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